JPS63224568A

JPS63224568A - ビデオ信号の順序変換回路

Info

Publication number: JPS63224568A
Application number: JP62058649A
Authority: JP
Inventors: Tetsujiro Kondo; 哲二郎近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-03-13
Filing date: 1987-03-13
Publication date: 1988-09-19
Anticipated expiration: 2013-11-18
Also published as: JP2827200B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばテレビジョン走査の順序のディジタ
ルビデオ信号を３次元ブロックの順序に変換するために
用いられるビデオ信号の順序変換回路に関する。

〔発明の概要〕

この発明では、例えばテレビジョン走査の順序の入力デ
ィジタルビデオ信号を３次元ブロックの順序に変換する
ためのビデオ信号の順序変換回路において、メモリが設
けられ、読み出し動作の後に書き込み動作を行う動作モ
ード（リード・モディファイ・ライト）でメモリが動作
され、リード・モディファイ・ライトが連続する第１の
動作モードと、リード・モディファイ・ライト及びメモ
リを介さないで、入力データが出力データとして取り出
されるスルー動作が交互になされる第２の動作モードと
が１ライン、１フィールド又は複数フィールド単位で、
繰り返され、少ないメモリ容量と簡単なメモリ制御とに
より、ディジタルビデオ信号の順序が変換される。

〔従来の技術〕

ディジタルビデオ信号をＶＴＲで記録／再生する時に、
伝送されるデータ量を圧縮するために、１サンプル当た
りのビット数を元の例えば８ビツトより低減する高能率
符号化方法が提案されている。この符号化方法の一つと
して、本願出願人は、ＡＤＲＣ（八ｄａｐｔｉｖｅ　　
Ｄｙｎａｍｉｃ　　Ｒａｎｇｅ　　Ｃｏｄｉｎｇ　　）
　　と称するものを提案している。

例えば特願昭５９−２６６４０７号明細書に記載されて
いるように、２次元ブロック内に含まれる複数画素の最
大値及び最小値のレベル差（ダイナミックレンジ）を求
め、このダイナミックレンジに適応した符号化がなされ
る。また、特願昭６０−２３２７８９号明細書に記載さ
れているように、複数フレームに夫々含まれる２次元領
域の画素から形成された３次元ブロックに関して、ダイ
ナミックレンジに適応した符号化を行う装置が提案され
ている。更に、特願昭６０−２６８８１７号明細書に記
載されているように、量子化を行った時に生じる最大歪
みが一定となるようなダイナミックレンジに応じてビッ
ト数が変化する可変長符号化方法が提案されている。

上述のＡＤＲＣは、伝送すべきデータ量を大幅に圧縮で
きるので、データ伝送レートが充分に高くないディジタ
ルＶＴＲ適用して好適である。３次元ブロック毎に符号
化を行うＡＤＲＣは、人力ディジタルビデオ信号の順序
を３次元ブロックの順序に変換するブロック化回路が必
要とされる。

このブロック化回路では、複数フレームの画素データの
順序を変えるために、メモリが必要とされる。

例えば１フィールドの画像を多数の２次元領域に分割し
、時間的に連続する２フレーム（４フィールド）に夫々
含まれる２次元領域により、１個の３次元ブロックが形
成される場合には、２フレームメモリが２個使用されて
いた。即ち、入力ディジタルビデオ信号が一方の２フレ
ームメモリに書き込まれる期間では、他方の２フレーム
メモリからビデオデータの読み出しがされる０例えば入
力の順序での書き込みがされ、読み出しは、３次元ブロ
ックの順序の出力データが得られるように制御される。

〔発明が解決しようとする問題点〕

上述の構成では、２個の２フレームメモリが必要とされ
、メモリ容量が大きくなると共に、メモリ制御回路を含
めて回路規模が大きくなる問題があった。

従って、この発明の目的は、３次元ブロックのブロック
化を行う場合に、メモリ容量が低減できると共に、メモ
リ制御が筒車なビデオ信号の順序変換回路を提供するこ
とにある。

〔問題点を解決するための手段〕

この発明では、入力ディジタルビデオ信号の順序を入力
の順序と異なる順序に変換するためのビデオ信号の順序
変換回路において、メモリが設けられ、同一アドレスに
対して読み出し動作の後に書き込み動作を行う動作モー
ド（リード・モディファイ・ライト）でメモリが動作さ
れ、リード・モディファイ・ライトが連続する第１の動
作モードと、リード・モディファイ・ライト及びメモリ
を介さないで、入力データが出力データとして取り出さ
れるスルー動作が交互になされる第２の動作モードとが
１ライン、１フィールド又は複数フィールド単位で、繰
り返される。

〔作用〕

（ｌライン×ｍ画素×ｎフィールド）の３次元ブロック
の構造に、テレビジョン走査の順序の入力データの順序
を変換する場合には、（ｌ−１）ラインメモリと（ｎ−
１）フィールドメモリとが設けられる。（ｆ−１）ライ
ンメモリは、リード・モディファイ・ライト動作が連続
する第１の動作モードと、す１ド・モディファイ・ライ
ト及びメモリを介さないで、入力データが出力データと
して取り出されるスルー動作が交互になされる第２の動
作モードとを１ライン単位で、繰り返す。

（１−１）ラインメモリによって、入力ディジタルビデ
オ信号が（ＪＸｍ）画素のかたまりに変換される。

このフィールド内（水平方向及び垂直方向）の走査変換
の後に、（ｎ−１）フィールドメモリにより、フィール
ド間（時間方向）の走査変換がなされる。（ｎ−１）フ
ィールドメモリは、（１−１）ラインメモリと同様に、
リード・モディファイ・ライト動作が連続する第１の動
作モードと、リード・モディファイ・ライト及びメモリ
を介さないで、入力データが出力データとして取り出さ
れるスルー動作が交互になされる第２の動作モードとを
１フィールド又は複数フィールド単位で、繰り返す、（
ｎ−１）フィールドメモリから３次元ブロックの順序に
変換された出力データが得られる。

従って、この発明では、３次元ブロック化が（（ｎ−１
）フィールド＋（Ｉｔ−１）ライン〕のメモリ容量によ
り達成される。従来のブロック化回路で必要とされた２
ｎフィールドのメモリ容量に比して、メモリ容量の低減
を図ることができる。

また、この発明では、メモリの制御として、リード・モ
ディファイ・ライトを利用しているので、メモリの制御
が複雑でな（、メモリの制御回路の規模が小さい利点が
ある。

〔実施例〕

以下、この発明の一実施例について、図面を参照して説
明する。この説明は、以下の項目に従った順序でなされ
る。

ａ、全体の構成り、フィールド内の走査変換回路Ｃ，フィールド間の走査変換回路ａ、全体の構成第１図は、この一実施例の概念的なブロック図であり、
第１図において、破線で囲って示す１がフィールド内の
走査変換回路を示し、破線で囲って示す２がフィールド
間の走査変換回路を示す。

走査変換回路１の後に走査変換口・路２が接続される。

フィールド内の走査変換回路１は、水平方向及び垂直方
向の走査変換を行うものである。また、走査変換回路２
は、時間方向の走査変換を行うものである。走査変換回
路１は、ラインメモリ５と、セレクタ６と、制御回路７
とを備え、ラインメモリ５に対して、入力端子３からデ
ィジタルビデオ信号が供給される。このディジタルビデ
オ信号は、テレビジョン走査（インターレス走査）と同
様の順序を有している。

制御回路７には、端子４からのクロック信号ＣＬＫと端
子８からのラインＩＤが供給される。このラインＩＤは
、１ライン毎に反転するパルス信号であって、ラインメ
モリ５の動作モードがラインＩＤにより、ｌライン毎に
切り替えられる。セレクタ６は、ｌライン毎にラインメ
モリ５の読み出しデータとラインメモリ５を介さないス
ルーのデータとを交互に選択するように、制御回路７に
より制御される。

フィールド間の走査変換回路２は、フィールドメモリ１
１と、このフィールドメモリ１１の読み出し出力とフィ
ールドメモリ１１を介さないデータとの一方を選択する
ためのセレクタ１２と、フィールドメモリ１１及びセレ
クタ１２をＩＭｆｍするための制御回路１３と、フレー
ムメモリ１５と、このフレームメモリ１５の読み出し出
力とフレームメモリ１５を介さないデータとの一方を選
択するためのセレクタ１６と、フレームメモリ１５及び
セレクタ１６を制御するための制御回路１７とを備えて
いる。

制御回路１３には、端子４からのクロック信号ＣＬＫと
端子１４からのフィールドＩＤが供給される。このフィ
ールドＩＤは、ｌフィールド毎にレベルが反転するパル
ス信号であって、フィールドメモリ１１の動作モードが
フィールドＩＤにより、ｌフィールド毎に切り替えられ
る。セレクタ１２は、１フィールド毎にフィールドメモ
リ１１の読み出しデータとフィールドメモリ１１を介さ
ないスルーのデータとを交互に選択するように、制御回
路１３により制御される。

同様に、制御回路１７には、端子４からのクロック信号
ＣＬＫと端子１８からのフレームＩＤが供給される。こ
のフレームＩＤは、１フレーム毎にレベルが反転するパ
ルス信号であって、フレームメモリ１５の動作モードが
フレームＩＤにより、１フレーム毎に切り替えられる。

セレクタ１６は、ｌフレーム毎にフレームメモリ１５の
読み出しデータとフに一ムメモリ１５を介さないスルー
のデータとを交互に選択するように、制御回路１７によ
り制御される。

走査変換回路２のセレクタ１６の出力端子１９には、３
次元ブロックの順序の出力データが取り出される。３次
元ブロックは、例えば第２図に示すように、時間的に連
続する４フィールド（２フレーム）の互いに対応する位
置の（４ライン×４画素）の２次元領域により構成され
ている。ＡＤＲＣ等の符号化は、この３次元ブロック内
の６４個の画素データを単位として処理される。

第１図に示すブロック化回路は、簡単化のために、１ブ
ロツクが（２ライン×１画素×４フィールド）からなる
場合の構成である。この簡単なブロックの場合では、フ
ィールド内の走査変換回路１が１ラインのメモリ容量に
より構成され、フィールド間の走査変換回路２が３フィ
ールドのメモリ容量で構成される。一般的に、（ｌライ
ン×ｍ画素×ｎフィールド）の３次元ブロックの場合に
は、フィールド内走査変換回路１が（ｌ−１）ライン分
のメモリ容量を必要とし、フィールド間の走査変換回路
２が（ｎ−１）フィールド分のメモリ容量を必要とする
。

ｂ、フィールド内の走査変換回路第３図は、フィールド内の走査変換回路１の一例を示す
。２１で示す入力端子からのディジタルビデオ信号がス
イッチ回路３１．３２及びＯＲゲート２２を介してライ
ンメモリ５に入力され、ラインメモリ５から読み出され
たデータがスイッチ回路Ｓ３．Ｓ４を介して出力端子２
２に取り出される。これらのスイッチ回路８１〜Ｓ４は
、セレクタ６に相当するものである。　　　　　−２３
Ａ、２３Ｂで示す端子には、制御回路７（第１図参照）
からのアドレス信号が供給される。

一方の端子２３Ａに供給されるアドレス信号は、ライン
メモリ５が第１の動作モードで動作するためのアドレス
信号であり、他方の端子２３Ｂに供給されるアドレス信
号は、ラインメモリ５が第２の動作モードで動作するた
めのアドレス信号である。これらのアドレス信号の一方
がスイッチ回路Ｓ５により選択されてラインメモリ５に
供給される。また、ラインメモリ５には、制御回路７か
ら端子２４を介してメモリの動作／不動作を制御するた
めのイネーブル信号Ｐｅが供給される。

スイッチ回路ＳＬ、Ｓ３，３５は、端子８からのライン
ＩＤにより、１ライン毎に接続状態が切り替えられる。

即ち、スイッチ回路３１．Ｓ３゜Ｓ５は、入力端子ａ、
ｂを夫々有しており、ある１ラインで端子ａ側に接続さ
れ、次の１ラインでは、端子す側に接続される動作が繰
り返される。

スイッチ回路Ｓｌ、Ｓ３の夫々の端子す側には、スイッ
チ回路Ｓ２，３４が接続される。スイッチ回路Ｓ２．Ｓ
４は、端子４からのクロック信号ＣＬＫにより、その接
続状態が制御される。即ち、スイッチ回路３２．Ｓ４は
、入力端子ｃ、ｄを夫々有しており、ある１画素期間で
端子Ｃ側に接続され、次の１画素期間では、端子ｄ側に
接続される動作が繰り返される。

１ブロツク内の１ライン内の画・素数に応じた周期でも
って、スイッチ回路Ｓ２，３４が制御される。後述のよ
うに、この１ライン内の画素数が１画素の場合には、画
素（サンプル）周期での制御がなされる。若し、１ライ
ン内の画素数が２以上の複数画素の場合には、破線図示
のように、カウンタ２４によりクロック信号ＣＬＫが分
周された信号によりこれらのスイッチ回路Ｓ２．Ｓ４が
制御される。スイッチ回路Ｓ２の一方の端子ＣがＯＲゲ
ート２２の入力端子と接続され、その他方の端子ｄがス
イッチ回路Ｓ４の端子ｄと接続され、スイッチ回路Ｓ４
の端子Ｃがラインメモリ５の出力側と接続される。

制御回路７の一例を第４図に示す。第４図において、３
１で示すカウンタは、端子４からのクロック信号ＣＬＫ
をカウントしてｎビットの出力を発生する。このカウン
タ３１の最下位ビット（２０）がセレクタ３２に供給さ
れる。カウンタ３１は、端子８からのラインＩＤにより
、各ラインの先頭のタイミングでクリアされる。ライン
ＩＤは、セレクタ３２に供給され、セレクタ３２の選択
状態が１ライン毎に切り替えられる。

セレクタ３２は、４個の入力信号が供給され、２個の出
力信号を発生する。セレクタ３２の一方の入力Ａとして
は、常にハイレベルの値とカウンタ３１の最下位ビット
とが供給され、他方の入力Ｂとしては、最下位ビットと
常にローレベルの値とが供給される。セレクタ３２の一
方の出力信号がメモリイネーブル信号Ｐａとして出力端
子２４に取り出され、セレクタ３２の他方の出力信号が
ラインメモリ５のアドレス信号の最下位ビットとして取
り出される。

１ライン内に含まれる画素数に対応するｎビットのアド
レス信号が形成される。第４図において、２ビツトのア
ドレス信号以外のアドレス信号の出力ラインを破線で示
すのは、１ラインに４画素が含まれる例を想定している
からである。

第４図に示す制御回路７の動作を第５図を参照して説明
する。第５図Ａは、クロック信号ＣＬＫを示し、このク
ロック信号ＣＬＫの１周期が画素周期と同期している。

カウンタ３１の最下位ビットは、第５図Ｂに示すように
、クロック信号の１周期毎にレベルが反転するパルス信
号である。セレクタ３２は、第５図中の最初のラインで
は、入力Ａを選択するので、ハイレベルの入力が第５図
Ｃに示すように、メモリイネーブル信号Ｐｅとして出力
端子２４に得られる。従って、ラインメモＩ７５は、こ
のライン期間中、書き込み／読み出しが可能な状態とさ
れる。

また、セレクタ３２がカウンタ３１の最下位ビットを選
択し、この最下位ビットがメモリのアドレス信号の最下
位ビットとされているので、アドレス信号の最下位ビッ
トは、第５図りに示すように、１画素期間毎にレベルが
反転した信号となる。

従って、ラインメモリ５に供給されるアドレス信号は、
第５図Ｅに示すように、１画素期間毎に（０，１，２，
３）とインクリメントする。

次のライン期間では、セレクタ３２の接続状態が切り替
わり、カウンタ３１の最下位ビット（第５図Ｂ）がメモ
リイネーブル信号Ｐｅ（第５図Ｃ）として出力端子２４
．に得られ、また、アドレス信号の最下位ビット（第５
図Ｄ）が常にローレベルとなる。従って、アドレス信号
（第５図Ｅ）は、２画素期間毎に（０，２）と変化する
ものとなる。このラインの画素期間ｔ１及びｔ３では、
メモリイネーブル信号Ｐｅがローレベルのために、ライ
ンメモリ５への書き込み／読み出しがなされない０画素
期間ｔ２及びｔ４において、リード・モディファイ・ラ
イトがなされる。

フィールド間の走査変換回路２に設けられた制御回路１
３及び制御回路１７は、図示せずも、上述の制御回路７
と同様の構成とされている。

第３図に示すフィールド内走査変換回路１の動作につい
て、第６図を参照して説明する。理解の容易のため、第
６図Ａに示すように、１フィールドが４ラインで構成さ
れ、各ラインに４画素が含まれている簡略された画面構
成を考える。このｌフィールドの画面を（２ライン×１
画素）のかたまり（グループデータと称する。）に変換
する。

ラインメモリ５は、リード・モディファイ・ライトで動
作され、従って、第６図Ｂに示すように、ライトアドレ
ス及びリードアドレスは、同一のものとされる。最初の
１ライン期間では、スイッチ回路３１，３３．３５が端
子ａ側に接続される状態とされる。従って、スイッチ回
路Ｓ２及びｓ４の状態と無関係に、端子２１からの入力
データがスイッチ回路Ｓ１及びＯＲゲート２２を介して
ラインメモリ５に入力される。ラインメモリ５がら読み
出されたデータは、スイッチ回路ｓ４の状態と無関係に
スイッチ回路Ｓ３を介して出力端子２２に取り出される
。スイッチ回路Ｓ５を介された端子２３Ａからのアドレ
ス信号は、第６図Ｂに示すように、（０，１，２，３）
とインクリメントするもので、従って、入力データの最
初の１ラインのデータ（ａｌ、ｂｌ、Ｃ１，ｄｉ）は、
入力の順序でラインメモリ５に書き込まれる。

次の１ライン期間では、スイッチ回路Ｓ１．Ｓ３、Ｓ５
が端子す側に接続される状態とされる。

スイッチ回路Ｓ５を介された端子２３Ｂからのアドレス
信号は、第６図已に示すように、第２番目の画素期間ｔ
２で（０）となると共に、第４番目の画素期間む４で（
２）となる。このアドレス信号により、ラインメモリ５
が第２の動作モードで動作される。これらのＣ２，Ｃ４
の期間では、スイッチ回路Ｓ２．Ｓ４が端子Ｃ側に接続
され、リード・モディファイ・ライト動作がされる。期
間ｔ２では、前のラインで書き込まれたデータａ１が読
み出され、期間ｔ４では、前のラインで書き込まれたデ
ータＣ１読み出される。

また、第１番目の画素期間ｔ１及び第３番目の画素期間
ｔ３では、スイッチ回路Ｓ２．Ｓ４が端子ｄ側に接続さ
れ、入力データａ２．ｃ２がスイッチ回路Ｓｌ、３２．
Ｓ４．Ｓ３からなるスルーの経路を介してそのまま出力
端子２２に取り出される。従って、スイッチ回路３１．
Ｓ３．Ｓ５が端子す側に接続されるライン期間では、出
力データとして、（ａ２．ａｌ、ｃ２．ｃｌ）が得られ
る。

更に、次のライン期間では、再び第１の動作モードでラ
インメモリ５が制御される。従って、このライン期間の
出力データは、（ｂ２．ｂｌ、ｄ２、ｄｌ）となる。以
下、同様の動作が繰り返され、２ライン分の入力データ
が同一ブロックを形成する２画素毎のかたまりが連続す
る出力データに変換される。

Ｃ，フィールド間の走査変換回路フィールド間の走査変換回路２ば、メモリ制御が上述の
フィールド内の走査変換回路ｌと同様になされる構成を
有している。即ち、フィールド間の走査変換回路２は、
第２図におけるラインメモＩ７５がフィールドメモリ１
１に置き換えられた回路と第２図におけるラインメモリ
５がフレームメモリ１５に置き換えられた回路とが縦続
接続された構成を有する。

第７図を参照してフィールド間走査変換回路２の走査変
換動作について説明する。第７図Ａは、フィールド間の
走査変換回路２に対する入力データを示す。この入力デ
ータは、■フィールドが例えば６個のグループデータ（
Ａｉ、Ｂｉ、Ｃｉ。

Ｄｉ、Ｅｉ、Ｆｉ）（ｉ：フィールド番号）からなる、
第６図に示す例と対応させれば、（Ａ　ｉ　−ａ２．ａ
ｌ、Ｂｉ−ｃ２．ｃｌ・＝）の関係がある。但し、第７
図Ａに示される１フィールドは、第６図Ａに示す１フィ
ールドに比して２個のグループ分、データが少ない。

第７図Ａに示す入力データがフィールドメモリ１１、セ
レクタ１２．制御回路１３によって、第７図Ｂに示すよ
うに、中間信号に変換される。即ち、フィールドメモリ
１１は、ｌフィールド期間毎に第１の動作モードと第２
の動作モードとを繰り返す。第１の動作モードでは、フ
ィールドメモリ１１のアドレスがインクリメントされ、
入力データ（Ａｔ、Ｂｌ、　　・・・Ｆｌ）のグループ
データが夫々フィールドメモリのアドレス（０，１゜２
．３．４．５）にリード・モディファイ・ライトにより
書き込まれる。

次のフィールド期間では、フィールドメモリ１１が第２
の動作モードで動作する。即ち、フィールドメモリ１１
を介さないスルーの動作とリード・モディファイ・ライ
トとがグループデータ毎に交互になされる。最初のグル
ープデータＡ２及び第３番目のグループデータＣ２は、
フィールドメモリ１１を介さないでそのまま出力データ
として取り出される。第２番目のグループデータＢ２及
び第４番目のグループデータＤ２は、アドレス（０）及
び（２）に関して、リード・モディファイ・ライトで書
き込まれる。

上記の第１の動作モードと第２の動作モードとが繰り返
されることにより、第７図Ｃにおいて、　−中間信号と
して示される出力データがセレクタ１２から得られる。

この中間信号は、（Ａ２．ＡＩ。

Ｃ２，Ｃ１，Ｅ２．Ｅｌ、　　・・・・・Ｆ２．Ｆｌ）
のように、２フィールド（ｌフレーム）毎の対応する２
個のグループデータごとがまとめられたものである。

中間信号がフレームメモリ１５に供給される。

フレームメモリ１５は、２フィールド（１フレーム）期
間毎に第１の動作モードと第２の動作モードとを繰り返
す。第１の動作モードでは、フレームメモリ１５のアド
レスが（０，１，２，・・・１０．１１）とインクリメ
ントされ、２フィールドの１２個のグループデータがフ
レームメモリ１５に書き込まれる。

次のフレーム期間では、第２の動作モードとされ、グル
ープデータ期間の２個毎にスルー動作とリード・モディ
ファイ・ライト動作とが交互になされる。従って、セレ
クタ１６から出力端子１９に取り出された出力データは
、第７図りに示すように、（Ａ４．Ａ３．Ａ２．ＡＩ、
Ｆ４．Ｆ３゜Ｆ２．Ｅｌ、Ｄ４．　　・・・・Ｆ４．Ｆ
３．Ｆ２゜Ｆｌ）となる。Ａ４〜ＡＩ、Ｅ４〜Ｅ１・・
・の夫々が３次元ブロックを形成するので、出力データ
は、ブロック順序のデータとなる。

尚、この発明は、ＡＤＲＣに限らず、直交変換符号等の
ブロック単位の符号化を行う場合に対しても適用するこ
とができる。

〔発明の効果〕

この発明では、（Ｉ！ライン×ｍ画素×ｎフィールド）
の３次元ブロックの構造に、入力データの順序を変換す
る場合には、（Ｊ−１）ラインメモリと（ｎ−１）フィ
ールドメモリとが設けられる。

（ｊ！−１）ラインメモリにより、フィールド内の走査
変換が′なされる。また、（ｎ−１）フィールドメモリ
により、フィールド間（時間方向）の走査変換がなされ
る。従って、この発明では、３次元ブロック化が（（ｎ
−１）フィールド＋（１−１）ライン〕のメモリ容量に
より達成される。従来のブロック化回路で必要とされた
２ｎフィールドのメモリ容量に比して、メモリ容量の低
減を図ることができる。また、この発明では、メモリの
制御として、リード・モディファイ・ライトを利用して
いるので、メモリの制御が複雑でなく、メモリの制御回
路の規模が小さい利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第２図は３次元ブロックの一例を示す路線図、第
３図はこの一実施例におけるフィールド内の走査変換回
路のブロック図、第４図はこの一実施例における制御回
路のブロック図、第５図は制御回路の動作説明のための
タイムチャート、第６図はフィールド内の走査変換動作
の説明のためのタイムチャート、第７図はフィールド間
の走査変換動作の説明のためのタイムチャートである。図面における主要な符号の説明１：フィールド内の走査変換回路、２：フィールド間の
走査変換回路、３：入力端子、５ニラインメモリ、１１
：フィールドメモリ、１５：フレームメモリ、１９：出
力端子。

Claims

【特許請求の範囲】入力ディジタルビデオ信号の順序を入力の順序と異なる
順序に変換するためのビデオ信号の順序変換回路におい
て、メモリが設けられ、同一アドレスに対して読み出し動作
の後に書き込み動作を行う動作モードで上記メモリが動
作され、上記動作モードが連続する第１の動作モードと
、上記動作モード及び上記メモリを介さないで、入力デ
ータが出力データとして取り出されるスルー動作が交互
になされる第２の動作モードとが１ライン、１フィール
ド又は複数フィールド単位で、繰り返されることを特徴
とするビデオ信号の順序変換回路。