JP2002057994A - 画像信号処理装置およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】フィールド内処理を行っている部分に斜め線が
あっても、滑らかに補間でき画像信号処理装置およびそ
の方法を提供する。 【解決手段】画像のフィールド内データでインターレー
ス信号からプログレッシブ信号に変換する際、前後のラ
インの真上と真下のデータの差の絶対値が所定の閾値よ
りも小さい場合には、前後のラインの真上と真下のデー
タの平均値で補間データを作成し、前後のラインの真上
と真下のデータの差の絶対値が所定の閾値以上の場合に
は、前後のラインの近傍６画素のデータの中の２つの中
央値のデータの平均値で補間データを作成する画像ＤＳ
Ｐ１１を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像信号処理装置
に係り、特にインターレース信号をプログレッシブ信号
に変換（ＩＰ変換）する画像信号処理装置およびその方
法に関するものである。

【０００２】

【従来の技術】テレビジョンやビデオなど、世間の多く
の画像信号は、インターレースである。これに対し、コ
ンピュータ信号は、プログレッシブであり、たとえば、
コンピュータの画像とテレビの画像を同時に同じコンピ
ュータディスプレイ上に表示するためにはインターレー
ス信号をプログレッシブに変換しなければならない。ま
た、インターレース信号は、その特徴から、画像中に細
い横線があるとちらつきが生じてしまうが、プログレッ
シブ信号では、そのようなことがなく、きれいに表示さ
れるため、最近では、家庭用のテレビ受像機でも内部で
インターレースからプログレッシブへの変換を行い、プ
ログレッシブで表示するようになっているものもある。

【０００３】ＩＰ変換について インターレス信号は、図８に示すように、互いにずれた
１ラインおきのラインデータをもつ２つのフィールドで
一枚のフレームを構成する。これに対して、プログレッ
シブ信号は、図９に示すように、最初からすべてのライ
ンデータが存在している（つまっている）。インターレ
ース信号からプログレッシブに変換する場合、インター
レースでは、１ラインおきのデータしか存在しないた
め、データのないラインについて、補間データを作り出
力する。

【０００４】この補間データは、いろいろな作り方があ
るが、一般的には、図１０に示すように、通常は動き検
出を行い、動領域と静止領域に分け、動領域については
フィールド内のデータから補間データを作成し、静止領
域については、前フィールドの同じラインのデータをそ
のまま持ってくるという方法が用いられる。

【０００５】そして、従来、ＩＰ変換を行うフィールド
内での処理は、図１１に示すように前後のラインからの
線形補間で求めめるか、図１２に示すように、前ライン
のデータをそのまま出力していた。

【０００６】

【発明が解決しようとする課題】ところが、上述したよ
うに従来の方法では、フィールド内処理を行っている部
分に斜め線があると、どうしてもがたがたとした、階段
のような画像になってしまっていた。

【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、フィールド内処理を行っている
部分に斜め線があっても、滑らかに補間でき画像信号処
理装置およびその方法を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、インターレース信号のデータが存在しな
いラインについて、補間データを作成し、当該補間デー
タに基づいて画像データをインターレース信号からプロ
グレッシブ信号に変換する画像信号処理装置であって、
画像のフィールド内データでインターレース信号からプ
ログレッシブ信号に変換する際、前後のラインの真上と
真下のデータの差の絶対値が所定の閾値よりも小さい場
合には、前後のラインの真上と真下のデータの平均値で
補間データを作成し、前後のラインの真上と真下のデー
タの差の絶対値が所定の閾値以上の場合には、前後のラ
インの近傍複数画素のデータの中の２つの中央値のデー
タの平均値で補間データを作成する処理手段を有する。

【０００９】また、本発明では、上記処理手段は、前後
のラインの真上と真下のデータの差の絶対値が所定の閾
値以上の場合には、前後のラインの近傍６画素のデータ
の中の２つの中央値のデータの平均値で補間データを作
成する。

【００１０】また、本発明では、上記処理手段は、要素
プロセッサを１次元的に多並列にしたＳＩＭＤ制御プロ
セッサを有する。

【００１１】また、本発明は、インターレース信号のデ
ータが存在しないラインについて、補間データを作成
し、当該補間データに基づいて画像データをインターレ
ース信号からプログレッシブ信号に変換する画像信号処
理方法であって、画像のフィールド内データでインター
レース信号からプログレッシブ信号に変換する際、前後
のラインの真上と真下のデータの差の絶対値が所定の閾
値よりも小さい場合には、前後のラインの真上と真下の
データの平均値で補間データを作成し、前後のラインの
真上と真下のデータの差の絶対値が所定の閾値以上の場
合には、前後のラインの近傍複数画素のデータの中の２
つの中央値のデータの平均値で補間データを作成する。

【００１２】また、本発明では、前後のラインの真上と
真下のデータの差の絶対値が所定の閾値以上の場合に
は、前後のラインの近傍６画素のデータの中の２つの中
央値のデータの平均値で補間データを作成する。

【００１３】本発明によれば、インターレース信号のデ
ータが存在しないラインについて、補間データを作成
し、当該補間データに基づいて画像データをインターレ
ース信号からプログレッシブ信号に変換するＩＰ変換の
場合であって、画像のフィールド内データでインターレ
ース信号からプログレッシブ信号に変換する際、処理手
段において、前後のラインの真上と真下のデータの差の
絶対値が所定の閾値よりも小さい場合には、前後のライ
ンの真上と真下のデータの平均値で補間データが作成さ
れる。これに対して、前後のラインの真上と真下のデー
タの差の絶対値が所定の閾値以上の場合には、前後のラ
インの近傍複数、たとえば近傍６画素のデータの中の２
つの中央値のデータの平均値で補間データが作成され
る。これらの補間データを用いることにより、フィール
ド内処理を行っている部分で斜め線があっても滑らかに
補間できる。

【００１４】

【発明の実施の形態】図１は、本発明に係る画像信号処
理装置の一実施形態を示すブロック図である。

【００１５】この画像信号処理装置１０は、図１に示す
ように、処理手段としてのディジタルシグナルプロセッ
サ（ＤＳＰ）１１、インタレース画像データソース１
２、およびプログレッシブ画像データ出力装置１３を主
構成要素として有している。

【００１６】ＤＳＰ１１は、図示しない制御系によるパ
ラメータに基づいて、画像データソース１２による画像
信号をインタレース信号からプログレッシブ信号に変換
するＩＰ（インタレース／プログレッシブ）変換を行
う。ＤＳＰ１１は、画像のフィールド内データでインタ
ーレース信号からプログレッシブ信号に変換する際、前
後のラインの真上と真下のデータの差の絶対値が所定の
閾値よりも小さい場合には、前後のラインの真上と真下
のデータの平均値で補間データを作成し、前後のライン
の真上と真下のデータの差の絶対値が所定の閾値以上の
場合には、前後のラインの近傍複数画素（本実施形態で
は近傍６画素）のデータの中の２つの中央値のデータの
平均値で補間データを作成する。ＤＳＰ１１は、内部の
メモリに入力データを２ライン分蓄える。

【００１７】なお、本発明は、フィールド内補間に関す
るものであるので、ここでは、フィールド内補間のみに
ついて説明する。もちろん、動き検出をし、動き検出結
果に応じて、フィールド内補間と、フィールド間補間を
適応的に切り替えるようにしてもよいことはいうまでも
ない。

【００１８】ＤＳＰ１１は、リニアアレイ（線型配列）
型ＤＳＰ、たとえば要素プロセッサを１次元的に多並列
にしたＳＩＭＤ（Single Instruction Stream Multiple
Data stream) 制御方式の並列プロセッサにより構成さ
れる。

【００１９】以下に、ＳＩＭＤ制御プロセッサの具体的
な構成、およびＤＳＰ１１におけるＩＰ変換処理の具体
的な処理内容について、図面に関連付けて順を追って説
明する。

【００２０】ＳＩＭＤ制御プロセッサの基本的な構成 以下、ＳＩＭＤ制御プロセッサの構成を、図２に関連付
けて説明する。このＳＩＭＤ制御プロセッサ１００は、
図２に示すように、入力ポインタ（入力スキップレジス
タ）１０１、入力ＳＡＭ（シリアルアクセスメモリ）部
（入力レジスタ）１０２、データメモリ部（ローカルメ
モリ）１０３、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ
Ｌｏｇｉｃ Ｕｎｉｔ）アレイ部１０４、出力ＳＡＭ
部（出力レジスタ）１０５、出力ポインタ（出力スキッ
プレジスタ）１０６およびプログラム制御部１０７によ
り構成されている。

【００２１】これらの構成部分のうち、入力ＳＡＭ部１
０２、データメモリ部１０３および出力ＳＡＭ部１０５
は、主にメモリから構成される。入力ＳＡＭ部１０２、
データメモリ部１０３、ＡＬＵアレイ部１０４および出
力ＳＡＭ部１０５は、リニアアレイ（線形配列）形式に
並列化された複数（原画像の１水平走査期間分の画素数
Ｈ以上）の要素プロセッサ１１０を構成する。要素プロ
セッサ１１０それぞれ（単一エレメント）は、独立した
プロセッサの構成部分を有しており、図２において斜線
を付して示す部分に対応する。また、複数の要素プロセ
ッサ１１０は、図２において横方向に並列に配列され、
要素プロセッサ群を構成する。

【００２２】入力ポインタ（入力スキップレジスタ）１
０１は、１ビットシフトレジスタであり、外部の画像処
理機器（図示せず）等から原画像の１画素分の画素デー
タが入力されるたびに、論理値１（Ｈ）の１ビット信号
〔入力ポインタ信号（ＳＩＰ）〕をシフトすることによ
り、入力された１画素分の画素データを担当する要素プ
ロセッサ１１０を指定し、指定した要素プロセッサ１１
０の入力ＳＡＭ部１０２（入力ＳＡＭセル）に、対応す
る原画像の画素データを書き込む。

【００２３】つまり、入力ポインタ１０１は、原画像の
１水平走査期間ごとに、まず、図２の左端の要素プロセ
ッサ１１０に対する入力ポインタ信号を論理値１とし
て、画素データに同期したクロック信号に応じて入力さ
れる最初の原画像の画素データを、図２に示したＳＩＭ
Ｄ制御プロセッサ１００の左端の要素プロセッサ１１０
の入力ＳＡＭ部１０２に書き込み、さらにその後、クロ
ック信号が１周期分変化するたびに、順次、右隣の要素
プロセッサ１１０に対する論理値１の入力ポインタ信号
が右方にシフトして、要素プロセッサ１１０それぞれの
入力ＳＡＭ部１０２に、原画像の画像データを１画素分
ずつ書き込んでゆく。

【００２４】入力ＳＡＭ部（入力レジスタ）１０２は、
上述したように入力ポインタ１０１から入力される入力
ポインタ信号が論理値１になった場合に、外部の画像処
理機器等から入力端子ＤＩＮに入力される１画素分の画
素データ（入力データ）を記憶する。つまり、要素プロ
セッサ１１０の入力ＳＡＭ部１０２は、全体として、水
平走査期間ごとに、原画像の１水平走査期間分の画素デ
ータを記憶する。さらに、入力ＳＡＭ部１０２は、記憶
した１水平走査期間分の原画像の画素データ（入力デー
タ）を、プログラム制御部１０７の制御に従って、次の
水平走査帰線期間において、必要に応じてデータメモリ
部１０３に対して転送する。

【００２５】データメモリ部（ローカルメモリ）１０３
は、プログラム制御部１０７の制御に従い、入力ポイン
タ１０１から入力される入力ポインタ信号（ＳＩＰ）の
論理値に応じて、入力ＳＡＭ部１０２に入力された原画
像の画素データ、演算途中のデータ、および、定数デー
タ等を記憶し、ＡＬＵアレイ部１０４に対して出力す
る。

【００２６】ＡＬＵアレイ部１０４は、プログラム制御
部１０７の制御に従って、データメモリ部１０３から入
力される原画像の画素データ、演算途中のデータ、およ
び、定数データ等に対して算術演算処理および論理演算
処理を行って、データメモリ部１０３の所定のアドレス
に記憶する。なお、ＡＬＵアレイ部１０４は、原画像の
画素データに対する演算処理を全てビット単位で行い、
１サイクルごとに１ビット分のデータを演算処理する。

【００２７】出力ＳＡＭ部（出力レジスタ）１０５は、
プログラム制御部１０７の制御に従って、１水平走査期
間に割り当てられている処理が終了した場合に、データ
メモリ部１０３から処理結果の転送を受け記憶する。ま
た、出力ＳＡＭ部１０５は、出力ポインタ１０６から入
力される出力ポインタ信号（ＳＯＰ）に応じて記憶した
データを外部に出力する。

【００２８】出力ポインタ（出力スキップレジスタ）１
０６は、１ビットシフトレジスタにより構成され、出力
ＳＡＭ部１０５に対して出力ポインタ信号（ＳＯＰ）を
選択的に活性化して、処理結果（出力データ）の出力を
制御する。

【００２９】プログラム制御部１０７は、プログラムメ
モリ、プログラムメモリに記憶されたプログラムの進行
を制御するシーケンス制御回路、および、入力ＳＡＭ部
１０２、データメモリ部１０３および出力ＳＡＭ部１０
５を構成するメモリ用の「ロウ（ROW)」アドレスコデー
タ（いずれも図示せず）等から構成される。プログラム
制御部１０７は、これらの構成部分により、単一のプロ
グラムを記憶し、原画像の水平走査期間ごとに、記憶し
た単一のプログラムに基づいて各種制御信号を生成し、
生成した各種制御信号を介して全ての要素プロセッサ１
１０を連動して制御することにより画像データに対する
処理を行う。このように、単一のプログラムに基づいて
複数の要素プロセッサを制御することを、ＳＩＭＤ制御
と称する。

【００３０】各要素プロセッサ（プロセッサエレメン
ト）１１０は、１ビットプロセッサであり、外部の画像
処理機器や前段の回路から入力される原画像の画素デー
タそれぞれに対して、論理演算処理および算術演算処理
を行い、要素プロセッサ１１０全体として、ＦＩＲディ
ジタルフィルタによる水平方向および垂直方向のフィル
タリング処理等を実現する。なお、プログラム制御部１
０７によるＳＩＭＤ制御は、水平走査期間を周期として
行われるので、各要素プロセッサ１１０は、最大、水平
走査期間を要素プロセッサ１１０の命令サイクルの周期
で除算して得られるステップ数のプログラムを、各水平
走査期間ごとに実行し得る。

【００３１】また、要素プロセッサ１１０は、隣接する
要素プロセッサ１１０と接続されており、必要に応じ
て、隣接する要素プロセッサ１１０とプロセッサ間通信
を行う機能を有する。つまり、各要素プロセッサ１１０
は、プログラム制御部１０７のＳＩＭＤ制御に従って、
例えば、右隣または左隣の要素プロセッサ１１０のデー
タメモリ部１０３等にアクセスして処理を行うることが
でき、また、右隣の要素プロセッサ１１０へのアクセス
を繰り返すことにより、要素プロセッサ１１０は直接接
続されていない要素プロセッサ１１０のデータメモリ部
１０３に対してアクセスし、データを読み出すことがで
きる。要素プロセッサ１１０は、隣接プロセッサ間の通
信機能を利用して、水平方向のフィルタリング処理を全
体として実現する。

【００３２】ここで、たとえば、水平方向に１０画素程
度離れた画素データとの間の演算処理が必要になる場合
等、プロセッサ間通信を行うとプログラムステップが非
常に多くなってしまうが、実際のＦＩＲフィルタ処理
は、１０画素も離れた画素データ間の演算処理をほとん
ど含まず、連続する画素データに対する演算処理がほと
んどである。従って、プロセッサ間通信を行うＦＩＲフ
ィルタ処理のプログラムステップが増加して非能率にな
るということはほとんどあり得ない。

【００３３】また、各要素プロセッサ１１０は、常に水
平走査方向における同一位置の画素データを専門に担当
して処理する。したがって、入力ＳＡＭ部１０２から原
画像の画素データ（入力データ）を転送する先のデータ
メモリ部１０３の書き込みアドレスを水平走査期間の初
期ごとに変更して、過去の水平走査期間の入力データを
保持しておくことができるので、要素プロセッサ１１０
は、原画像の画素データを垂直方向にもフィルタリング
することができる。

【００３４】なお、要素プロセッサ１１０それぞれにお
ける原画像の画素データ（入力データ）を入力ＳＡＭ部
１０２に書き込む入力処理（第１の処理）、プログラム
制御部１０７の制御に従って、入力ＳＡＭ部１０２に記
憶された入力データのデータメモリ部１０３への転送処
理、ＡＬＵアレイ部１０４による演算処理、出力ＳＡＭ
部１０５への処理結果（出力データ）の転送処理（第２
の処理）、および、出力ＳＡＭ部１０５からの出力デー
タの出力処理（第３の処理）は、処理周期を１水平走査
期間としたパイプライン形式で実行される。したがっ
て、入力データに着目した場合、同一の入力データに対
する第１〜第３の処理それぞれは１水平走査期間分の処
理時間を要するので、これら３つの処理の開始から終了
までには、３水平走査期間分の処理時間が必要とされ
る。しかしながら、これら３つの処理がパイプライン形
式で並行して実行されるので、平均すると、１水平走査
期間分の入力データの処理には、１水平走査期間分の処
理時間しか必要とされない。

【００３５】以下、図２に示した画像処理用のリニアア
レイ型ＳＩＭＤ制御プロセッサの基本的な動作を説明す
る。

【００３６】入力ポインタ１０１では、最初の水平走査
期間（第１の水平走査期間）において、入力された原画
像の画素データに同期したクロックに応じて、各要素プ
ロセッサ１１０に対する論理値１（Ｈ）の入力ポインタ
信号が順次シフトされて、原画像の各画素データを担当
して演算処理する要素プロセッサ１１０が指定される。

【００３７】原画像の画素データは、入力端子ＤＩＮを
介して入力ＳＡＭ部１０２に入力される。入力ＳＡＭ部
１０２では、入力ポインタ信号の論理値に応じて、各要
素プロセッサ１１０に原画像の１画素分の画素データが
記憶される。１水平走査期間に含まれる各画素に対応す
る要素プロセッサ１１０の全ての入力ＳＡＭ部１０２に
おいて、それぞれ原画像の画素データが記憶される。そ
して、全体として１水平走査期間分の画素データが記憶
されると、入力処理（第１の処理）が終了する。

【００３８】入力処理（第１の処理）が終了すると、水
平走査期間ごとに、単一のプログラムに従って、各要素
プロセッサ１１０の入力ＳＡＭ部１０２、データメモリ
部１０３、ＡＬＵアレイ部１０４および出力ＳＡＭ部１
０５がプログラム制御部１０７によりＳＩＭＤ制御され
て、原画像の画素データに対する処理が実行される。

【００３９】すなわち、次の水平走査帰線期間（第２の
水平走査期間）において、各入力ＳＡＭ部１０２では、
第１の水平走査期間において記憶した原画像の各画素デ
ータ（入力データ）がデータメモリ部１０３に転送され
る。

【００４０】なお、このデータ転送処理は、プログラム
制御部１０７が、入力ＳＡＭ読み出し信号（ＳＩＲ）を
活性化〔論理値１（Ｈ）に〕して入力ＳＡＭ部１０２の
所定のロウ（ＲＯＷ）のデータを選択してアクセスを行
い、さらに、メモリアクセス信号（ＳＷＡ）を活性化し
て、アクセスしたデータをデータメモリ部１０３の所定
のロウのメモリセル（後述）へ書き込むように入力ＳＡ
Ｍ部１０２およびデータメモリ部１０３を制御すること
により実現される。

【００４１】次に、水平走査期間にプログラム制御部１
０７により、プログラムに基づいて各要素プロセッサ１
１０が制御され、データメモリ部１０３からデータがＡ
ＬＵアレイ部１０４に対して出力される。ＡＬＵアレイ
部１０４では、算術演算処理および論理演算処理が行わ
れ、処理結果がデータメモリ部１０３の所定のアドレス
に書き込まれる。プログラムに応じた算術演算処理およ
び論理演算処理が終了すると、プログラム制御部１０７
では、データメモリ部１０３の制御が行われて、処理結
果がさらに次の水平走査帰線期間に出力ＳＡＭ部１０５
に転送される（ここまでが第２の処理）。さらに、次の
水平走査期間（第３の水平走査期間）において、出力Ｓ
ＡＭ部１０５が制御されて、処理結果（出力データ）が
外部に出力される（第３の処理）。

【００４２】つまり、入力ＳＡＭ部１０２に記憶された
１水平走査期間分の入力データは、次の水平走査期間に
おいて、必要に応じてデータメモリ部１０３に転送さ
れ、記憶されて、その後の水平走査期間における処理に
用いられる。

【００４３】要約すると、本実施形態に係る画像ＤＳＰ
１１は、図３（ａ），（ｂ）に示すように、水平走査期
間に、入力ＳＡＭ部１０２に入力データを入力し、図３
（ｃ）に示すように、ＡＬＵアレイ部１０４でフィール
ド内ＩＰ変換処理を行い、出力ＳＡＭ部から出力データ
を出力する。また、図３（ｂ），（ｃ）に示すように、
水平帰先期間に、入力ＳＡＭ部１０２に入力されたデー
タをＤＳＰ内部のメモリに転送し、図３（ｃ），（ｄ）
に示すように、ＤＳＰ内部のメモリとＡＬＵアレイ部１
０４で演算されたフィールド内ＩＰ変換の結果を出力Ｓ
ＡＭ部１０５に転送する。この動作をパイプライン的に
行う。なお、ＩＰ変換なので、入力１ラインに対して、
出力は、２倍のスピードで、２ライン分出力する。

【００４４】次に、図２に示すような基本構成を有する
ＤＳＰ１１におけるＩＰ変換の具体的な処理について、
図４〜図７に関連付けて説明する。

【００４５】上述したように、ＤＳＰ１１は、内部のメ
モリに入力データを２ライン分蓄える。これらのデータ
を、ＤＡＴ１、ＤＡＴ２とする。図４に示すように、
今、フィールド内補間で求めたい点をＲ、ＤＡＴ１上の
Ｒの左上のデータをＡ、ＤＡＴ１上のＲの真上のデータ
をＢ、ＤＡＴ１上のＲの右上のデータをＣ、ＤＡＴ２上
のＲの左下のデータをＤ、ＤＡＴ２上のＲの真下のデー
タをＥ、ＤＡＴ２上のＲの右下のデータをＦとする。

【００４６】ＤＡＴ１上のＲの真上のデータＢの値と、
ＤＡＴ２上のＲの真下のデータＥの値の差の絶対値が、
所定の閾値よりも小さい場合、Ｒ＝（Ｂ＋Ｅ）／２とす
る。一方、大きい場合、まず、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ
の値を大きい順に並び替える。３番目に大きい値をＭ
３、４番目に大きい値をＭ４とすると、Ｒ＝（Ｍ３＋Ｍ
４）／２を補間結果とする。最後に、ＩＰ変換の結果と
して、ＢとＲまたは、ＲとＥを出力する。

【００４７】以下に、本発明に係るＩＰ変換動作を図５
〜図７のフローチャートに関連つけてさらに詳細に説明
する。

【００４８】入力データの水平帰線期間に入力ＳＡＭ部
１０２から、ＤＳＰ内部のデータメモリ（ＬＭ）１０３
へデータ転送し、データメモリ１０３上の変数ＤＡＴ１
に代入する（ＳＴ１０１，ＳＴ１０２）。ＤＳＰ内部の
データメモリ１０３上の変数Ｒの値を出力ＳＡＭ部１０
５に転送する（ＳＴ１０３）。次に、ＤＳＰ内部のデー
タメモリ１０３上の変数ＤＡＴ１の値とＤＳＰ内部のデ
ータメモリ１０３の変数ＤＡＴ２の値を加算し、ＤＳＰ
内部のデータメモリ１０３上の変数Ｓに代入する（ＳＴ
１０４）。そしえ、ＤＳＰ内部のデータメモリ１０３上
の変数Ｓの値を２で除算し、Ｓに代入する（Ｓ１０
５）。

【００４９】ＤＳＰ内部のデータメモリ１０３上の変数
ＤＡＴ１の値からＤＳＰ内部のデータメモリ１０３上の
変数ＤＡＴ２の値を減算し、ＤＳＰ内部のデータメモリ
１０３上の変数Ｘに代入する（ＳＴ１０６）。そして、
Ｘが負ならば（ＳＴ１０７）、Ｘに−Ｘを代入し（ＳＴ
１０８）、Ｘが負でなければ（ＳＴ１０７）、ＸにＸを
代入する（ＳＴ１０９）。次に、図６のステップＳＴ１
１０の処理に移行する。

【００５０】ステップＳＴ１１０においては、ＤＳＰ内
部のデータメモリ１０３上の変数Ｔ０に、１つ左のプロ
セッサエレメント１１０のＤＡＴ１の値を代入する。Ｄ
ＳＰ内部のデータメモリ１０３上の変数Ｔ１に、ＤＡＴ
１の値を代入する。ＤＳＰ内部のデータメモリ１０３上
の変数Ｔ２に、１つ右のプロセッサエレメント１１０の
ＤＡＴ１の値を代入する。ＤＳＰ内部のデータメモリ１
０３上の変数Ｔ３に、１つ左のプロセッサエレメント１
１０のＤＡＴ２の値を代入する。ＤＳＰ内部のデータメ
モリ１０３上の変数Ｔ４に、ＤＡＴ２の値を代入する。
ＤＳＰ内部のデータメモリ１０３上の変数Ｔ５に、１つ
右のプロセッサエレメント１１０のＤＡＴ２の値を代入
する。

【００５１】次に、Ｔ０〜Ｔ５の値を大きい順に並べ替
え、大きい方から、ＤＳＰ内部のデータメモリ１０３上
の変数Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６に代入する
（ＳＴ１１１）。Ｍ３とＭ４の値を加算し、ＤＳＰ内部
のデータメモリ１０３上の変数Ｍに代入する（ＳＴ１１
２）。ＤＳＰ内部のデータメモリ１０３上の変数Ｍの値
を２で除算し、変数Ｍに代入する（ＳＴ１１３）。ＤＳ
Ｐ内部のデータメモリ１０３上の変数Ｘの値が所定の閾
値よりも大きければ（ＳＴ１１４）、ＤＳＰ内部のデー
タメモリ１０３上の変数ＲにＤＳＰ内部のデータメモリ
１０３上の変数Ｍの値を代入する（ＳＴ１１５）。変数
Ｘの値が所定の閾値よりも大きくなければ（ＳＴ１１
４）、ＤＳＰ内部のデータメモリ１０３上の変数ＲにＤ
ＳＰ内部のデータメモリ１０３上の変数Ｓの値を代入す
る（ＳＴ１１６）。次に、図７のステップＳＴ１１７の
処理に移行する。

【００５２】出力の水平帰線期間に（ＳＴ１１７）、Ｄ
ＳＰ内部のデータメモリ１０３上の変数ＤＡＴ１の値を
出力ＳＡＭ部１０５へ転送する（ＳＴ１１８）。ＤＳＰ
内部のデータメモリ１０３上の変数ＤＡＴ２にＤＳＰ内
部のデータメモリ１０３上の変数ＤＡＴ１の値を代入す
る（１１９）。そして、図５のステップＳＴ１０１に戻
って、以上の処理を繰り返す。

【００５３】以上説明したように、本実施形態によれ
ば、画像のフィールド内データでインターレース信号か
らプログレッシブ信号に変換する際、前後のラインの真
上と真下のデータの差の絶対値が所定の閾値よりも小さ
い場合には、前後のラインの真上と真下のデータの平均
値で補間データを作成し、前後のラインの真上と真下の
データの差の絶対値が所定の閾値以上の場合には、前後
のラインの近傍６画素のデータの中の２つの中央値のデ
ータの平均値で補間データを作成する画像ＤＳＰ１１を
設けたので、フィールド内処理を行っている部分で斜め
線があっても滑らかに補間でき、精度高くＩＰ変換を行
うことができる。

【００５４】なお、前述したように、本発明は、フィー
ルド内補間に関するものであるので、本実施形態では、
フィールド内補間のみについて説明したが、もちろん、
動き検出をし、動き検出結果に応じて、フィールド内補
間と、フィールド間補間を適応的に切り替えるようにし
てもよいことはいうまでもない。

【００５５】

【発明の効果】本発明によれば、フィールド内処理を行
っている部分で斜め線があっても滑らかに補間できる利
点がある。

【図面の簡単な説明】

【図１】本発明に係る画像信号処理装置の一実施形態を
示すブロック図である。

【図２】本発明に係るＤＳＰを構成するＳＩＭＤ制御プ
ロセッサの基本的な構成を示すブロック図である。

【図３】本発明に係る画像ＤＳＰの基本的な動作を説明
するためのタイミングチャートである。

【図４】本発明に係るＩＰ変換の具体的な処理について
説明するための図である。

【図５】本発明に係るＩＰ変換の具体的な処理について
説明するためのフローチャートである。

【図６】本発明に係るＩＰ変換の具体的な処理について
説明するためのフローチャートである。

【図７】本発明に係るＩＰ変換の具体的な処理について
説明するためのフローチャートである。

【図８】インターレース信号の説明図である。

【図９】プログレッシブ信号の説明図である。

【図１０】ＩＰ変換の説明図である。

【図１１】従来のＩＰ変換の課題を説明するための図で
ある。

【図１２】従来のＩＰ変換の課題を説明するための図で
ある。

【符号の説明】

１０…画像信号処理装置、１１…ＤＳＰ、１２…インタ
レース画像データソース、１３…プログレッシブ画像デ
ータ出力装置、１００…ＳＩＭＤ制御プロセッサ、１０
１…入力ポインタ（入力スキップレジスタ）、１０２…
入力ＳＡＭ部（入力レジスタ）、１０３…データメモリ
部（ローカルメモリ）、１０４…ＡＬＵアレイ部、１０
５…出力ＳＡＭ部（出力レジスタ）、１０６…出力ポイ
ンタ（出力スキップレジスタ）。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 インターレース信号のデータが存在しな
   いラインについて、補間データを作成し、当該補間デー
   タに基づいて画像データをインターレース信号からプロ
   グレッシブ信号に変換する画像信号処理装置であって、 画像のフィールド内データでインターレース信号からプ
   ログレッシブ信号に変換する際、前後のラインの真上と
   真下のデータの差の絶対値が所定の閾値よりも小さい場
   合には、前後のラインの真上と真下のデータの平均値で
   補間データを作成し、前後のラインの真上と真下のデー
   タの差の絶対値が所定の閾値以上の場合には、前後のラ
   インの近傍複数画素のデータの中の２つの中央値のデー
   タの平均値で補間データを作成する処理手段を有する画
   像信号処理装置。
2. 【請求項２】 上記処理手段は、前後のラインの真上と
   真下のデータの差の絶対値が所定の閾値以上の場合に
   は、前後のラインの近傍６画素のデータの中の２つの中
   央値のデータの平均値で補間データを作成する請求項１
   記載の画像信号処理装置。
3. 【請求項３】 上記処理手段は、要素プロセッサを１次
   元的に多並列にしたＳＩＭＤ制御プロセッサを有する請
   求項１記載の画像信号処理装置。
4. 【請求項４】 上記処理手段は、要素プロセッサを１次
   元的に多並列にしたＳＩＭＤ制御プロセッサを有する請
   求項２記載の画像信号処理装置。
5. 【請求項５】 インターレース信号のデータが存在しな
   いラインについて、補間データを作成し、当該補間デー
   タに基づいて画像データをインターレース信号からプロ
   グレッシブ信号に変換する画像信号処理方法であって、 画像のフィールド内データでインターレース信号からプ
   ログレッシブ信号に変換する際、前後のラインの真上と
   真下のデータの差の絶対値が所定の閾値よりも小さい場
   合には、前後のラインの真上と真下のデータの平均値で
   補間データを作成し、前後のラインの真上と真下のデー
   タの差の絶対値が所定の閾値以上の場合には、前後のラ
   インの近傍複数画素のデータの中の２つの中央値のデー
   タの平均値で補間データを作成する画像信号処理方法。
6. 【請求項６】 前後のラインの真上と真下のデータの差
   の絶対値が所定の閾値以上の場合には、前後のラインの
   近傍６画素のデータの中の２つの中央値のデータの平均
   値で補間データを作成する請求項５記載の画像信号処理
   方法。