JP3004685B2 - 動きベクトル検出回路 - Google Patents
動きベクトル検出回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、動画像の動き検出予測信号を用いるテレビ
電話や動画像蓄積装置等において、動画像の符号化（圧
縮）を行う動き補償符号化装置等に設けられ、画素デー
タの動きを検出する動きベクトル検出回路に関するもの
である。
電話や動画像蓄積装置等において、動画像の符号化（圧
縮）を行う動き補償符号化装置等に設けられ、画素デー
タの動きを検出する動きベクトル検出回路に関するもの
である。
（従来の技術） 従来、このような分野の技術としては、安田靖彦監修
「画像伝送における高能率符号化技術」（昭62−３−3
1）（株）トリケプス、P.231−233に記載されるものが
あった。
「画像伝送における高能率符号化技術」（昭62−３−3
1）（株）トリケプス、P.231−233に記載されるものが
あった。
従来、テレビ電話や動画像蓄積装置等において、動画
像は処理の柔軟性に富みディジタル・データとして扱わ
れるが、その動画像データをディジタル・データとして
直接表現すると、膨大なデータ量となる。そこで、通信
の効率化や記録媒体の節約等のために、動画像を符号化
して通信あるいは記録することが行われる。
像は処理の柔軟性に富みディジタル・データとして扱わ
れるが、その動画像データをディジタル・データとして
直接表現すると、膨大なデータ量となる。そこで、通信
の効率化や記録媒体の節約等のために、動画像を符号化
して通信あるいは記録することが行われる。
動画像の符号化では、符号化効率を向上させるのに、
動き補償が有効であり、これに関する技術が前記文献に
記載されている。動き補償とは、符号化対象フレーム
（現フレーム）を小さな矩形ブロックに分割し、各ブロ
ックに対して、前フレームの中から最も近似度が高い部
分を検出（動き検出）し、これを予測信号として用いる
ものである。
動き補償が有効であり、これに関する技術が前記文献に
記載されている。動き補償とは、符号化対象フレーム
（現フレーム）を小さな矩形ブロックに分割し、各ブロ
ックに対して、前フレームの中から最も近似度が高い部
分を検出（動き検出）し、これを予測信号として用いる
ものである。
第２図（ａ）〜（ｃ）は、この動き検出の説明図であ
る。
る。
第２図（ａ）は、現フレームと前フレームの対応を示
す図である。
す図である。
Ftは現フレーム、Ft-1は前フレーム、Ａ（n,m）は現
フレームFtの分割された１ブロック、Ｂ（n,m）は前フ
レームのＡ（n,m）に対応する検索対象ブロックであ
る。Ａ（n,m＋１）はＡ（n,m）の隣りブロック、Ｂ（n,
m＋１）はＡ（n,m＋１）に対応する検索対象ブロックで
ある。Bs（n,m）（0,0）,Bs（n,m＋１）（0,0）はブロ
ックＡ（n,m）,A（n,m＋１）と同じ位置で同じ大きさの
ブロックである。
フレームFtの分割された１ブロック、Ｂ（n,m）は前フ
レームのＡ（n,m）に対応する検索対象ブロックであ
る。Ａ（n,m＋１）はＡ（n,m）の隣りブロック、Ｂ（n,
m＋１）はＡ（n,m＋１）に対応する検索対象ブロックで
ある。Bs（n,m）（0,0）,Bs（n,m＋１）（0,0）はブロ
ックＡ（n,m）,A（n,m＋１）と同じ位置で同じ大きさの
ブロックである。
第２図（ｂ）は、ブロックＡ（n,m）に対応する検索
範囲、すなわちＢ（n,m）の大きさを示す図である。第
２図（ｃ）は検索のためのＢ（n,m）内のブロックB
s（n,m）（p,q）の移動を示す図である。
範囲、すなわちＢ（n,m）の大きさを示す図である。第
２図（ｃ）は検索のためのＢ（n,m）内のブロックB
s（n,m）（p,q）の移動を示す図である。
Bs（n,m）（p,q）は、Ａ（n,m）とＢ（n,m）内のどの
部分とが比較されるかを示すブロックである。ベクトル
p,qは、Bs（n,m）（0,0）の位置を中心に、そのブロッ
ク位置を垂直方向にｐ、水平方向にｑ画素分だけ移動さ
せたことを示す。Bs（n,m）（p,q）はＢ（n,m）内であ
るから、 −r1≦ｐ≦r2, −c1≦ｑ≦c2 となる。ここで、ブロックＡ（n,m）内の各画素の値をx
t（iM,n＋i,jM・ｍ＋ｊ）で表わし（ブロックの大きさ
をiM×jMとする）、比較されるブロックBs（n,m）（p,
q）内の各画素の値をxt-1（iM・ｎ＋ｉ＋p,jM・ｍ＋ｊ
＋ｑ）で表わす。
部分とが比較されるかを示すブロックである。ベクトル
p,qは、Bs（n,m）（0,0）の位置を中心に、そのブロッ
ク位置を垂直方向にｐ、水平方向にｑ画素分だけ移動さ
せたことを示す。Bs（n,m）（p,q）はＢ（n,m）内であ
るから、 −r1≦ｐ≦r2, −c1≦ｑ≦c2 となる。ここで、ブロックＡ（n,m）内の各画素の値をx
t（iM,n＋i,jM・ｍ＋ｊ）で表わし（ブロックの大きさ
をiM×jMとする）、比較されるブロックBs（n,m）（p,
q）内の各画素の値をxt-1（iM・ｎ＋ｉ＋p,jM・ｍ＋ｊ
＋ｑ）で表わす。
Ｂ（n,m）内で、Ａ（n,m）と最も近似度の高い部分を
検出するのに、p,qを変化させ、Ａ（n,m）とBs（n,m）
（p,q）の差分絶対値を求め、その値が最も小さいもの
を近似度の高いものとする。すなわち、各p,qに対し、 の計算を行い、この結果が最小となるp,qを求める。
検出するのに、p,qを変化させ、Ａ（n,m）とBs（n,m）
（p,q）の差分絶対値を求め、その値が最も小さいもの
を近似度の高いものとする。すなわち、各p,qに対し、 の計算を行い、この結果が最小となるp,qを求める。
このp,qを動きベクトルとし、Bs（n,m）（p,q）を予
測信号として、符号化対象フレームとなる現フレームFt
のブロックＡ（n,m）を符号化する替わりに、動きベク
トルと、予測信号のBs（n,m）（p,q）と現フレームFtの
ブロックＡ（n,m）との誤差を符号化した方が、符号化
効率を向上できる。
測信号として、符号化対象フレームとなる現フレームFt
のブロックＡ（n,m）を符号化する替わりに、動きベク
トルと、予測信号のBs（n,m）（p,q）と現フレームFtの
ブロックＡ（n,m）との誤差を符号化した方が、符号化
効率を向上できる。
実際には、前フレームFt-1と現フレームFtのデータ
は、それぞれフレームメモリに格納され、その間で、p,
qを少しずつずらしながら、（１）式の計算が行われ
る。
は、それぞれフレームメモリに格納され、その間で、p,
qを少しずつずらしながら、（１）式の計算が行われ
る。
（発明が解決しようとする課題） しかしながら、上記構成の回路では、次のような課題
があった。
があった。
前記（１）式の計算では、ベクトルp,qが近い場合、
第２図（ｃ）に示すように、Bs（n,m）（p,q）のかなり
の部分が共通な画素となるが、画素単位ではそれぞれず
れた画素での計算となる。さらに、第２図（ａ）に示す
ように、検索対象のブロックＢ（n,m）,B（n,m＋１）も
共通画素も含むが、それぞれ別のブロックＡ（n,m）,A
（n,m＋１）との計算となるため、画素データの読出し
が複数回になり、その制御が複雑となる。このため、こ
のような動き検出処理機能を有する動き補償符号化装置
等においては、一般にソフトウェアで制御が可能なマイ
クロプロセッサ等のプロセッサを用いて計算を行ってい
る。
第２図（ｃ）に示すように、Bs（n,m）（p,q）のかなり
の部分が共通な画素となるが、画素単位ではそれぞれず
れた画素での計算となる。さらに、第２図（ａ）に示す
ように、検索対象のブロックＢ（n,m）,B（n,m＋１）も
共通画素も含むが、それぞれ別のブロックＡ（n,m）,A
（n,m＋１）との計算となるため、画素データの読出し
が複数回になり、その制御が複雑となる。このため、こ
のような動き検出処理機能を有する動き補償符号化装置
等においては、一般にソフトウェアで制御が可能なマイ
クロプロセッサ等のプロセッサを用いて計算を行ってい
る。
しかし、この場合、扱う計算量が非常に多いため、処
理に時間がかかるという問題があった。即ち、現フレー
ムFtのあるブロックＡ（n,m）と、それと比較される前
フレームFt-1のブロックBs（n,m）（p,q）との計算で
は、それぞれのブロックの大きさがiM×jMであったとす
ると、iM×jM回の絶対値差分累積加算が行われる。これ
が、それぞれの動きベクトル、つまりp,qのとり得る数
だけ、（r1＋r2＋１）×（c1＋c2＋１）回繰り返され
る。
理に時間がかかるという問題があった。即ち、現フレー
ムFtのあるブロックＡ（n,m）と、それと比較される前
フレームFt-1のブロックBs（n,m）（p,q）との計算で
は、それぞれのブロックの大きさがiM×jMであったとす
ると、iM×jM回の絶対値差分累積加算が行われる。これ
が、それぞれの動きベクトル、つまりp,qのとり得る数
だけ、（r1＋r2＋１）×（c1＋c2＋１）回繰り返され
る。
これだけの計算を行って、ブロックＡ（n,m）に対す
る動きベクトルが求まる。従って、現フレームFtのある
１個のブロックＡ（n,m）に対して、iM×jM×（r1＋r2
＋１）×（c1＋c2＋１）回の絶対値差分と累積加算が行
われる。これが現フレームFtの各ブロックについて行わ
れるため、膨大な計算量となる。
る動きベクトルが求まる。従って、現フレームFtのある
１個のブロックＡ（n,m）に対して、iM×jM×（r1＋r2
＋１）×（c1＋c2＋１）回の絶対値差分と累積加算が行
われる。これが現フレームFtの各ブロックについて行わ
れるため、膨大な計算量となる。
一般にマイクロプロセッサ等のプロセッサでは、各計
算をシリアルに行っていくので、処理にかなりの時間が
かかる。そのため、１フレームの画素数及び動きベクト
ル数をかなり制限しなければならず、あまり実用的では
なかった。
算をシリアルに行っていくので、処理にかなりの時間が
かかる。そのため、１フレームの画素数及び動きベクト
ル数をかなり制限しなければならず、あまり実用的では
なかった。
本発明は前記従来技術が持っていた課題として、制御
の簡単化を図るためにプロセッサを用いた場合、該プロ
セッサは各計算をシリアルに行っていくので、処理にか
なり時間がかかり、そのためリアルタイムで動画像を扱
う場合は単位時間あたりのフレーム数や、画素数及び動
きベクトル数をかなり制限しなければならないという点
について解決した動きベクトル検出回路を提供するもの
である。
の簡単化を図るためにプロセッサを用いた場合、該プロ
セッサは各計算をシリアルに行っていくので、処理にか
なり時間がかかり、そのためリアルタイムで動画像を扱
う場合は単位時間あたりのフレーム数や、画素数及び動
きベクトル数をかなり制限しなければならないという点
について解決した動きベクトル検出回路を提供するもの
である。
（課題を解決するための手段） 本発明は前記課題を解決するために、１フレーム内を
複数個のブロックに分割し、個々の現ブロックについて
他のフレームとの比較によって画素データの動きを検出
する動きベクトル検出回路において、複数段の演算回路
群を備えている。各演算回路群は、比較される前記フレ
ーム内の探索範囲ブロック及び現ブロック内の画素の主
走査方向にシフトした各ベクトルに対する評価関数値を
求める複数個の演算回路と、前記探索範囲ブロック内の
１走査当たりの画素数に対応し、現ブロックの入力画素
の信号を遅延する複数個の直列接続された遅延回路と
で、構成されている。
複数個のブロックに分割し、個々の現ブロックについて
他のフレームとの比較によって画素データの動きを検出
する動きベクトル検出回路において、複数段の演算回路
群を備えている。各演算回路群は、比較される前記フレ
ーム内の探索範囲ブロック及び現ブロック内の画素の主
走査方向にシフトした各ベクトルに対する評価関数値を
求める複数個の演算回路と、前記探索範囲ブロック内の
１走査当たりの画素数に対応し、現ブロックの入力画素
の信号を遅延する複数個の直列接続された遅延回路と
で、構成されている。
さらに、前記直列接続された遅延回路の出力は次段の
遅延回路に入力され、前記各演算回路には前記探索範囲
ブロックの画素データ及び前記ブロックの各ベクトルの
シフト分に対応した分だけ遅延した画素データが入力さ
れ、前記各演算回路群は副走査方向にシフトしたベクト
ルに対する評価関数値を求めるように構成されている。
遅延回路に入力され、前記各演算回路には前記探索範囲
ブロックの画素データ及び前記ブロックの各ベクトルの
シフト分に対応した分だけ遅延した画素データが入力さ
れ、前記各演算回路群は副走査方向にシフトしたベクト
ルに対する評価関数値を求めるように構成されている。
（作 用） 本発明によれば、以上のように動きベクトル検出回路
を構成したので、各演算回路は、各動きベクトルに対応
する絶対値の差分を求め、その累積加算を行う働きがあ
る。さらに、各遅延回路は、現フレームデータを適宜遅
延させるための例えばレジスタとしての働きをする。こ
れにより、少なくとも水平方向あるいは垂直方向に連続
するブロックに対する計算では、複数回、同じ画素のデ
ータを読み込むことがなく、高速な動きベクトルの検出
が行え、単位時間当りのフレーム数や、画素数及び動き
ベクトル数の制限を解除できる。従って、前記課題を解
決できるのである。
を構成したので、各演算回路は、各動きベクトルに対応
する絶対値の差分を求め、その累積加算を行う働きがあ
る。さらに、各遅延回路は、現フレームデータを適宜遅
延させるための例えばレジスタとしての働きをする。こ
れにより、少なくとも水平方向あるいは垂直方向に連続
するブロックに対する計算では、複数回、同じ画素のデ
ータを読み込むことがなく、高速な動きベクトルの検出
が行え、単位時間当りのフレーム数や、画素数及び動き
ベクトル数の制限を解除できる。従って、前記課題を解
決できるのである。
（実施例） 第１図は、本発明の一実施例を示す動きベクトル検出
回路の構成ブロック図である。
回路の構成ブロック図である。
この動きベクトル検出回路では、現フレームの現ブロ
ックの大きさが、４×４画素で比較されるフレーム、例
えば前フレームの探索範囲ブロックが８×８画素の大き
さとした場合の回路例が示されている。
ックの大きさが、４×４画素で比較されるフレーム、例
えば前フレームの探索範囲ブロックが８×８画素の大き
さとした場合の回路例が示されている。
この動きベクトル検出回路は、現ブロックの画素デー
タDaが入力される入力端子1a、探索範囲ブロックの画素
データDbが入力される入力端子1b、及び出力端子２を有
している。入力端子1a,1bには、５段の演算回路群10,3
0,50,70,90が接続され、その最終段の演算回路群90が、
比較回路110を介して出力端子２に接続されている。
タDaが入力される入力端子1a、探索範囲ブロックの画素
データDbが入力される入力端子1b、及び出力端子２を有
している。入力端子1a,1bには、５段の演算回路群10,3
0,50,70,90が接続され、その最終段の演算回路群90が、
比較回路110を介して出力端子２に接続されている。
初段の演算回路群10は、各ベクトルに対応した評価関
数値を計算する５個の演算回路（Pe）11〜15と、現ブロ
ックの入力画素データDaに遅延を与える８個の遅延回路
（Z-1）21〜28とで、構成されている。評価関数とし
て、現ブロックの画素データDaと探索範囲ブロックの画
素データDbとの差分絶対値の累積値とすると、演算回路
11〜15は、差分絶対値及び累積加算回路より構成され
る。
数値を計算する５個の演算回路（Pe）11〜15と、現ブロ
ックの入力画素データDaに遅延を与える８個の遅延回路
（Z-1）21〜28とで、構成されている。評価関数とし
て、現ブロックの画素データDaと探索範囲ブロックの画
素データDbとの差分絶対値の累積値とすると、演算回路
11〜15は、差分絶対値及び累積加算回路より構成され
る。
遅延回路21〜28は、クロック信号に同期し、入力画素
データDaを一時保持するレジスタとしての機能を有して
いる。そして、入力端子1aは遅延回路21の入力側に接続
され、その出力側が遅延回路22へと、遅延回路28まで直
列に接続されている。入力端子1aは演算回路11の入力側
にも接続され、遅延回路21〜24の出力側が、演算回路12
〜15の入力側にも接続されている。また、入力端子1b
は、演算回路11〜15の入力側に接続され、その演算回路
11〜15の出力側が、比較回路110の入力側へ接続されて
いる。
データDaを一時保持するレジスタとしての機能を有して
いる。そして、入力端子1aは遅延回路21の入力側に接続
され、その出力側が遅延回路22へと、遅延回路28まで直
列に接続されている。入力端子1aは演算回路11の入力側
にも接続され、遅延回路21〜24の出力側が、演算回路12
〜15の入力側にも接続されている。また、入力端子1b
は、演算回路11〜15の入力側に接続され、その演算回路
11〜15の出力側が、比較回路110の入力側へ接続されて
いる。
次段の演算回路群30も初段の演算回路群10と同様に、
演算回路31〜35及び遅延回路41〜48で構成されている。
そして、初段の演算回路群10内の遅延回路28の出力側
が、次段の演算回路群30内の遅延回路41及び演算回路31
の入力側へと接続されている。
演算回路31〜35及び遅延回路41〜48で構成されている。
そして、初段の演算回路群10内の遅延回路28の出力側
が、次段の演算回路群30内の遅延回路41及び演算回路31
の入力側へと接続されている。
以下同様に、３段〜５段の演算回路50,70,90も、同一
の回路で構成されている。
の回路で構成されている。
各段の終段の演算回路15,35,55,7595の出力側に共通
接続された比較回路110は、各演算回路11〜95で計算さ
れて出力される評価関数値を逐次比較し、そのブロック
に対する動ベクトルを決定する機能を有している。
接続された比較回路110は、各演算回路11〜95で計算さ
れて出力される評価関数値を逐次比較し、そのブロック
に対する動ベクトルを決定する機能を有している。
なお、第１図において、各回路間の接続は信号のビッ
ト数分のバスとなっている。例えば、入力端子1a,1bか
らの入力画素データDa,Dbがそれぞれ８ビットで与えら
れる場合、各演算回路への入力線、及び遅延回路の入出
力線は、それぞれ８ビットとなる。また、現ブロックの
大きさが４×４で16回の差分絶対値の累積加算が行わ
れ、それぞれの演算回路から出力されるため、その出力
線は12ビットとなる。
ト数分のバスとなっている。例えば、入力端子1a,1bか
らの入力画素データDa,Dbがそれぞれ８ビットで与えら
れる場合、各演算回路への入力線、及び遅延回路の入出
力線は、それぞれ８ビットとなる。また、現ブロックの
大きさが４×４で16回の差分絶対値の累積加算が行わ
れ、それぞれの演算回路から出力されるため、その出力
線は12ビットとなる。
以上のように構成された動きベクトル検出回路の動作
について、第３図（ａ），（ｂ）の現ブロック及び探索
範囲ブロックを示す図、及び第４図のデータ入力タイミ
ング図を用いて、以下説明する。
について、第３図（ａ），（ｂ）の現ブロック及び探索
範囲ブロックを示す図、及び第４図のデータ入力タイミ
ング図を用いて、以下説明する。
第３図（ａ）は現ブロックを示す図で、Ａ（n,m）,A
（n,m＋１），…は４×４画素のブロックである。ブロ
ックＡ（n,m）の左上の画素をxt（4n,4m）とし、そのブ
ロック内の画素をxt（4n＋i,4m＋ｊ）とする。また、ブ
ロックＡ（n,m＋１）の左上の画素をxt（4n,4（ｍ＋
１））とし、そのブロック内の画素をxt（4n＋i,4（ｍ
＋１）＋ｊ）とする。
（n,m＋１），…は４×４画素のブロックである。ブロ
ックＡ（n,m）の左上の画素をxt（4n,4m）とし、そのブ
ロック内の画素をxt（4n＋i,4m＋ｊ）とする。また、ブ
ロックＡ（n,m＋１）の左上の画素をxt（4n,4（ｍ＋
１））とし、そのブロック内の画素をxt（4n＋i,4（ｍ
＋１）＋ｊ）とする。
第３図（ｂ）は探索範囲ブロックを示す図である。現
ブロックＡ（n,m）に対し、上下左右にそれぞれ±２の
範囲で動きベクトルを検出する場合、Ｂ（n,m）,B（n,m
＋１），…の探索範囲ブロックの大きさは、８×８画素
となる。現ブロックＡ（n,m）のxt（4n,4m）と位置的に
対応するＢ（n,m）の画素をxt-1（4n,4m）とし、そのブ
ロック内の画素をxt-1（4n＋ｉ＋p,4m＋ｊ＋ｑ）とす
る。ここで、探索範囲ブロックどうしはそれぞれ重なり
合う部分があり、例えばＢ（n,m）のxt-1（4n−2,4m＋
２）とＢ（n,m＋１）のxt-1（4n−2,4（ｍ＋１）−２）
とは、同じ画素を示すことになる。
ブロックＡ（n,m）に対し、上下左右にそれぞれ±２の
範囲で動きベクトルを検出する場合、Ｂ（n,m）,B（n,m
＋１），…の探索範囲ブロックの大きさは、８×８画素
となる。現ブロックＡ（n,m）のxt（4n,4m）と位置的に
対応するＢ（n,m）の画素をxt-1（4n,4m）とし、そのブ
ロック内の画素をxt-1（4n＋ｉ＋p,4m＋ｊ＋ｑ）とす
る。ここで、探索範囲ブロックどうしはそれぞれ重なり
合う部分があり、例えばＢ（n,m）のxt-1（4n−2,4m＋
２）とＢ（n,m＋１）のxt-1（4n−2,4（ｍ＋１）−２）
とは、同じ画素を示すことになる。
第４図はデータ入力タイミングを示す図で、Daは入力
端子1aから入力される探索ブロック内の画素データ,Db
は入力端子1bから入力されて演算回路11に入力される現
ブロックの画素データである。S1は演算回路11がその時
の入力データについて演算を行うが停止するかを示すタ
イミング信号である。Da1は遅延回路21の出力、つまり
演算回路12に入力される現ブロックのデータ、S2は演算
回路12がその時の入力データについて演算を行うか停止
するかを示すタイミング信号である。
端子1aから入力される探索ブロック内の画素データ,Db
は入力端子1bから入力されて演算回路11に入力される現
ブロックの画素データである。S1は演算回路11がその時
の入力データについて演算を行うが停止するかを示すタ
イミング信号である。Da1は遅延回路21の出力、つまり
演算回路12に入力される現ブロックのデータ、S2は演算
回路12がその時の入力データについて演算を行うか停止
するかを示すタイミング信号である。
先ず、入力端子1bから入力される探索範囲ブロックの
画素データDbは、第３図（ｂ）のブロックの左上から縦
方向（主走査方向）に逐次入力する。ブロックの左下、
即ち、xt-1（4n＋2,4m−２）の画素データDbが入力され
た後は、次の列のxt-1（4n−2,4m−２）から連続して入
力される。つまり、第４図に示すような画素データDbの
入力となり、このデータが同時に与えられる。
画素データDbは、第３図（ｂ）のブロックの左上から縦
方向（主走査方向）に逐次入力する。ブロックの左下、
即ち、xt-1（4n＋2,4m−２）の画素データDbが入力され
た後は、次の列のxt-1（4n−2,4m−２）から連続して入
力される。つまり、第４図に示すような画素データDbの
入力となり、このデータが同時に与えられる。
入力端子1aから入力される現ブロックの画素データDa
は、第３図（ａ）のブロックの左上から縦方向に逐次入
力する。ブロックの左下、即ちxt（4n＋3,4m）の画素デ
ータDaが入力された後は、一時、入力を停止し、探索範
囲の走査が次の列に移ったと同時に、現ブロックの次の
列の画素データDaの入力を開始する。
は、第３図（ａ）のブロックの左上から縦方向に逐次入
力する。ブロックの左下、即ちxt（4n＋3,4m）の画素デ
ータDaが入力された後は、一時、入力を停止し、探索範
囲の走査が次の列に移ったと同時に、現ブロックの次の
列の画素データDaの入力を開始する。
そして、入力端子1a,1bへの入力は、ブロックＡ（n,
m）の列の先頭及びブロックＢ（n,m）の列の先頭画素が
それぞれ同期して入力される。このように入力された画
素データDa,Dbに対して、演算回路11では、現ブロック
のxt（4n＋3,4m＋３）の画素データが入力され、演算が
終わった時点で、（１）式に基づき、ベクトルｐ＝−2,
q＝−２、つまり の計算が行われたことになる。この計算結果であるベク
トルｐ＝−2,q＝−２に対する差分絶対値の累積値が、
比較回路110へ転送される。
m）の列の先頭及びブロックＢ（n,m）の列の先頭画素が
それぞれ同期して入力される。このように入力された画
素データDa,Dbに対して、演算回路11では、現ブロック
のxt（4n＋3,4m＋３）の画素データが入力され、演算が
終わった時点で、（１）式に基づき、ベクトルｐ＝−2,
q＝−２、つまり の計算が行われたことになる。この計算結果であるベク
トルｐ＝−2,q＝−２に対する差分絶対値の累積値が、
比較回路110へ転送される。
演算回路12でも、同様の計算が行われる。ただし、入
力端子1aから入力された画素データDaが、遅延回路21に
より、１データタイミングずれて第４図のDa1の形で入
力されているため、ｐ＝−1,q＝−２、つまり の計算が行われたことになる。この計算結果が時間的に
演算回路11の出力側より、１サイクル遅れて出力され
る。
力端子1aから入力された画素データDaが、遅延回路21に
より、１データタイミングずれて第４図のDa1の形で入
力されているため、ｐ＝−1,q＝−２、つまり の計算が行われたことになる。この計算結果が時間的に
演算回路11の出力側より、１サイクル遅れて出力され
る。
このようにして、初段の演算回路群10は、演算回路11
〜15のｐ＝−２〜2,q＝−２のベクトルに対応する結果
を、それぞれ１サイクルずつずれたタイミングで出力す
る。
〜15のｐ＝−２〜2,q＝−２のベクトルに対応する結果
を、それぞれ１サイクルずつずれたタイミングで出力す
る。
初段の演算回路群30は、初段の直列に接続された遅延
回路21〜28によってブロックＡ（n,m）の１列ずれたデ
ータが与えるため、ｐ＝−２〜2,q＝−１のベクトルに
対応する結果を、それぞれ１サイクルずれたタイミング
で出力する。ただし、演算回路15の出力から演算回路31
の出力タイミングは、遅延回路25〜28により、４サイク
ル遅れる。
回路21〜28によってブロックＡ（n,m）の１列ずれたデ
ータが与えるため、ｐ＝−２〜2,q＝−１のベクトルに
対応する結果を、それぞれ１サイクルずれたタイミング
で出力する。ただし、演算回路15の出力から演算回路31
の出力タイミングは、遅延回路25〜28により、４サイク
ル遅れる。
このようにして、全演算回路群10〜90からｐ＝−２〜
2,q＝−２〜＋２の全ベクトルに対応する評価値（即
ち、差分絶対値の累積値）が逐次、比較回路110へ転送
される。
2,q＝−２〜＋２の全ベクトルに対応する評価値（即
ち、差分絶対値の累積値）が逐次、比較回路110へ転送
される。
比較回路110は、逐次、転送されてくる評価値の大小
を比較し、そのブロックに対する全ベクトル数（例え
ば、25個）が転送された後、最後に残った値が何番目に
送られてきたものかによって、そのブロックに対する動
きベクトル値に対応した値を出力端子２へ出力する。
を比較し、そのブロックに対する全ベクトル数（例え
ば、25個）が転送された後、最後に残った値が何番目に
送られてきたものかによって、そのブロックに対する動
きベクトル値に対応した値を出力端子２へ出力する。
ここで、演算回路11は、現ブロックのxt（4n＋3,4m＋
３）及び探索範囲ブロックのxt-1（4n＋1,4m＋１）の画
像データDa,Dbが入力され、演算が終わると、そのブロ
ックに対する演算が終了するので、Ｂ（n,m）の次の列
の入力と同時に、次に現ブロックＡ（n,m＋１）の始め
の列を入力し、そのブロックに対する演算を開始する。
即ち、演算回路11は、入力端子1bから入力される画素デ
ータDbをＢ（n,m＋１）のものとみなし、他の回路はＢ
（n,m）として処理する。演算回路12も同様に、そのブ
ロックに対する演算が終了次第、次のブロックの演算を
開始する。従って、次々に次ブロックの演算に切換って
いく。そのため、探索範囲ブロックの入力画像データDb
は、ブロックＢ（n,m）の右下の画素の次に、ブロック
Ｂ（n,m＋１）の右上が入力されるわけではなく、連続
的に次の列が入力される。
３）及び探索範囲ブロックのxt-1（4n＋1,4m＋１）の画
像データDa,Dbが入力され、演算が終わると、そのブロ
ックに対する演算が終了するので、Ｂ（n,m）の次の列
の入力と同時に、次に現ブロックＡ（n,m＋１）の始め
の列を入力し、そのブロックに対する演算を開始する。
即ち、演算回路11は、入力端子1bから入力される画素デ
ータDbをＢ（n,m＋１）のものとみなし、他の回路はＢ
（n,m）として処理する。演算回路12も同様に、そのブ
ロックに対する演算が終了次第、次のブロックの演算を
開始する。従って、次々に次ブロックの演算に切換って
いく。そのため、探索範囲ブロックの入力画像データDb
は、ブロックＢ（n,m）の右下の画素の次に、ブロック
Ｂ（n,m＋１）の右上が入力されるわけではなく、連続
的に次の列が入力される。
このように、現ブロック及び探索範囲ブロックとも、
ブロックのスキャン方向（副走査方向）に、それぞれの
列を逆戻りすることなく、連続して入力することによ
り、現ブロックＡ（n,m）,A（n,m＋１），…に対する動
きベクトルが、次々に出力端子２より出力される。その
ため、極めて効率的、かつ高速処理で、それぞれのブロ
ックに対する動きベクトルを求めることができる。
ブロックのスキャン方向（副走査方向）に、それぞれの
列を逆戻りすることなく、連続して入力することによ
り、現ブロックＡ（n,m）,A（n,m＋１），…に対する動
きベクトルが、次々に出力端子２より出力される。その
ため、極めて効率的、かつ高速処理で、それぞれのブロ
ックに対する動きベクトルを求めることができる。
なお、本発明の図示の実施例に限定されず、第１図の
ビット数、及び第３図のブロックの画素数を、処理すべ
き動画像のビット数に応じて任意に変更する等、種々の
変形が可能である。
ビット数、及び第３図のブロックの画素数を、処理すべ
き動画像のビット数に応じて任意に変更する等、種々の
変形が可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、複数段
の演算回路群を備え、その各演算回路群を、例えば各動
きベクトルに対応した差分絶対値の累積加算を行うと共
に、現フレームデータを適宜遅延させる構成にしたの
で、副走査方向に重複することなく、画素列のデータを
連続的に入力し、各現ブロックに対する動きベクトルが
次々に得られる。そのため、極めて効率的で、高速に、
符号化処理を行うことができる。従って、動き検出予測
信号を用いるテレビ電話や、動画像蓄積装置等といった
種々の、動き検出機能を有する装置に適用できる。
の演算回路群を備え、その各演算回路群を、例えば各動
きベクトルに対応した差分絶対値の累積加算を行うと共
に、現フレームデータを適宜遅延させる構成にしたの
で、副走査方向に重複することなく、画素列のデータを
連続的に入力し、各現ブロックに対する動きベクトルが
次々に得られる。そのため、極めて効率的で、高速に、
符号化処理を行うことができる。従って、動き検出予測
信号を用いるテレビ電話や、動画像蓄積装置等といった
種々の、動き検出機能を有する装置に適用できる。
第１図は本発明の実施例を示す動きベクトル検出回路の
構成ブロック図、第２図（ａ）〜（ｃ）は従来の動き検
出の説明図、第３図（ａ），（ｂ）は本発明の現ブロッ
ク及び探索範囲ブロックを示す図、第４図は本実施例の
データ入力タイミング図である。 10,30,50,70,90……演算回路群、11〜15,31〜35,51〜5
5,71〜75,91〜95……演算回路、21〜28,41〜48,61〜68,
81〜88,101〜104……遅延回路、110……比較回路。
構成ブロック図、第２図（ａ）〜（ｃ）は従来の動き検
出の説明図、第３図（ａ），（ｂ）は本発明の現ブロッ
ク及び探索範囲ブロックを示す図、第４図は本実施例の
データ入力タイミング図である。 10,30,50,70,90……演算回路群、11〜15,31〜35,51〜5
5,71〜75,91〜95……演算回路、21〜28,41〜48,61〜68,
81〜88,101〜104……遅延回路、110……比較回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−166369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/32
Claims (1)
- 【請求項１】フレーム内を複数個のブロックに分割し、
個々の現ブロックについて他のフレームとの比較によっ
て画素データの動きを検出する動きベクトル検出回路に
おいて、 比較される前記フレーム内の探索範囲ブロック及び現ブ
ロック内の画素の主走査方向にシフトした各ベクトルに
対する評価関数値を求める複数個の演算回路と、 前記探索範囲ブロック内の１走査当りの画素数に対応
し、現ブロックの入力画素の信号を遅延する複数個の直
列接続された遅延回路とで、 構成される演算回路群を複数段備え、 前記直列接続された遅延回路の出力は次段の遅延回路に
入力され、 前記各演算回路には前記探索範囲ブロックの画素データ
及び前記ブロックの各ベクトルのシフト分に対応した分
だけ遅延した画素データが入力され、 前記各演算回路群は副走査方向にシフトしたベクトルに
対する評価関数値を求めるように構成された、 ことを特徴とする動きベクトル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17487790A JP3004685B2 (ja) | 1990-07-02 | 1990-07-02 | 動きベクトル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17487790A JP3004685B2 (ja) | 1990-07-02 | 1990-07-02 | 動きベクトル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0465985A JPH0465985A (ja) | 1992-03-02 |
| JP3004685B2 true JP3004685B2 (ja) | 2000-01-31 |
Family
ID=15986226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17487790A Expired - Fee Related JP3004685B2 (ja) | 1990-07-02 | 1990-07-02 | 動きベクトル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004685B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW361051B (en) * | 1997-01-09 | 1999-06-11 | Matsushita Electric Ind Co Ltd | Motion vector detection apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105938B2 (ja) * | 1986-12-27 | 1995-11-13 | 株式会社東芝 | 動きベクトル検出回路 |
-
1990
- 1990-07-02 JP JP17487790A patent/JP3004685B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465985A (ja) | 1992-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |