JPH05103318A - 動きベクトル検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 動きベクトル検出回路のハードウェア規模を
大幅に縮小する。 【構成】 平均値回路１７により注目ブロックの輝度の
中間値を求め、この中間値を閾値として、２値化回路１
９、２０、２１により、注目ブロック及び探索範囲の画
素を２値化する。パターンマッチング回路２３は、画素
の一致の度合を全てのベクトルについて調べる。その過
程でより一致するベクトルが出現するたびに、レジスタ
２５と２６の値を、制御回路２２から出力されるそのベ
クトルの各成分に更新する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動き補償予測符号化を
行う動画像データ圧縮装置における動きベクトル検出回
路に関する。

【０００２】

【従来の技術】最も一般的な動きベクトルの計算方法
は、著書、ＴＶ画像の多次元信号処理（日刊工業新聞社
刊、吹抜敬彦著）の６・３・２項で解説されているパタ
ーンマッチングによる方法である。これは、ある程度動
きがあっても実時間で求められるので、フレーム間符号
化装置などで広く使われている。２つの画像信号、ｇ０
（ｘ，ｙ）、ｇ１（ｘ，ｙ）の間で、

【０００３】

【数１】

【０００４】を求める。そして、８×８程度のブロック
に分け、このブロックで差分絶対値の総和を求め、ｅ
（ζ，η）が最小になるζ、ηをそのブロックの動きベ
クトルとするものである。

【０００５】では、上述の様な演算を実時間で行うため
の従来のハードウェアの構成を図６に示す。４１は注目
ブロックの画素データを入力する端子、４２は探索範囲
の上半分のデータを入力する端子、４３は探索範囲の下
半分のデータを入力する端子、４４はブロック同期信号
を入力する端子、４５は制御回路、４６はパターンマッ
チング回路、４７は動きベクトルの水平成分を保持する
レジスタ、４８は垂直成分を保持するレジスタ、４９は
動きベクトルの水平成分を出力する端子、５０は垂直成
分を出力する端子である。

【０００６】次に、動作について説明する。まず、端子
４４から入力するブロック同期信号によって、レジスタ
４７及び４８に残っている動きベクトルを初期化する。
それと同時に制御回路に、次の注目ブロックの処理を開
始する合図を送る。

【０００７】端子４１から入力される注目ブロックの画
素データと、端子４２及び端子４３から入力される探索
範囲の画素データは、パターンマッチング回路４６に入
力される。

【０００８】図７にパターンマッチング回路４６の内部
構成を示す。図７に示した例は、注目ブロックが８×８
で、探索範囲が１５×１５の場合である。図７に於て、
２１１、２１２及び２１３は、データ長８ビット、シフ
トの段数８ビットのシフトレジスタ（以後、８×８ビッ
トのシフトレジスタと言う）、２１４は８×８ビットの
シフトレジスタを８個内蔵したシフトレジスタ群、２１
５は８×８ビットのシフトレジスタを１５個内蔵したシ
フトレジスタ群、２１６はマルチプレクサー回路、２１
７は６４個の減算器を内蔵した減算器群、２１８は６４
個の絶対値回路を内蔵した絶対値回路群、２１９は８ビ
ット６４入力の加算を行う加算器、２２０は比較器、２
２１はレジスタ、２２２はスイッチ回路である。

【０００９】シフトレジスタ２１１は、深さ８ビットの
注目ブロックのデータが入力され、８×８ビットのパラ
レル信号に変換される。シフトレジスタ２１１の駆動ク
ロックは、図３に示すクロックＡである。上記の８×８
ビットの信号は、シフトレジスタ群２１４で各々８×８
ビットのシフトレジスタ２１４ａ〜２１４ｈに供給さ
れ、８×６４本のパラレル信号に変換される。シフトレ
ジスタ群２１４の駆動クロックは、図３に示すクロック
Ｂとなる。つまり、シフトレジスタ２１４に注目ブロッ
クの縦８個の画素データの入力が完了すると、それら８
画素のデータをクロックＢでまとめてシフトレジスタ群
２１４に転送する。このサイクルを８回繰り返し、以
後、クロックＢの供給を停止して、シフトレジスタ群２
１４に、注目ブロックの６４個の８ビット画素データを
保持させる。

【００１０】シフトレジスタ２１２とシフトレジスタ２
１３には、深さ８ビットの探索範囲の上半分と下半分の
データがそれぞれ入力され、各々８×８ビットと８×７
ビットのパラレル信号に変換され計８×１５ビットのパ
ラレル信号となる。シフトレジスタ２１２と２１３の駆
動クロックは、図３に示すクロックＣとなる。つまり、
上記の８×１５ビットの信号は、シフトレジスタ群２１
５で各々８×８ビットのシフトレジスタ２１５ａ〜２１
５ｏに供給され、８×１２０本のパラレル信号に変換さ
れる。シフトレジスタ群２１５の駆動クロックは、図３
に示すクロックＤとなる。シフトレジスタ２１２と２１
３に探索範囲の縦１５個の画素データの入力が完了する
と、それら１５画素のデータをクロックＤでまとめてシ
フトレジスタ群２１５に転送する。このサイクルを８回
繰り返すことにより、横８画素、縦１５画素、深さ８ビ
ットの探索範囲の画素データを、シフトレジスタ群２１
５へ入力することができる。この時点で、図４の（ａ）
に示すように、目的の探索範囲の斜線部分が、シフトレ
ジスタ群２１５へ入力されたことになる。

【００１１】マルチプレクサー２１６は、１２０本の入
力から６４本を選択して出力する。その選択方法は、最
初の８×１５の探索範囲をシフトレジスタ群２１５に入
力した直後の第１サイクルでは、図５の（ａ）の斜線部
に示すように、探索範囲の上部の６４画素を選択して出
力し、次の第２サイクルでは、同図の（ｂ）の斜線部に
示すように、１行下の６４画素を選択して出力する。こ
うして８サイクルごとに１行下の６４画素を選択して行
き、第８サイクルでは、同図の（ｈ）の斜線部に示すよ
うに、探索範囲の下部の６４画素を選択することにな
る。この第１から第８までの８サイクルの各々で、減算
器回路群２１７で６４ペアの差分を同時に取り、さら
に、その６４個の差分データを絶対値回路群２１８で同
時に絶対値に変換する。そして、６４画素の差分絶対値
の和を加算器２１９で計算する。

【００１２】次の８サイクルでは、シフトレジスタ２１
２と２１３から、新たな縦１５個の画素データをシフト
レジスタ群２１５へ入力する。このとき、いちばん最初
に入力した縦１５個の画素データは放棄される。つま
り、図４の（ｂ）に示す斜線部分がシフトレジスタ群２
１５へ入力されたことになる。そして、同様に、図５に
示すように、マルチプレクサー２１６で次々と探索範囲
をシフトさせながら、減算回路群２１７で６４ペアの差
分を取り、それらを絶対値回路群２１８で絶対値の変換
し、差分絶対値和を加算器２１９で計算する。 上述の
ようにして、探索範囲の画素をシフトさせながら、全て
のベクトルについて、総当たり的に注目ブロックとのマ
ッチングをとり、差分絶対値和の大きさを調べていく。

【００１３】加算器２１９の出力は、値が小さいほどマ
ッチングがよい。そこで、比較器２２０で、レジスタ２
２１に保持されている過去の最小値と比較し、新たに入
力した値がより小さければ、スイッチ２２２を１側に倒
し、新たな最小値をレジスタ２２１に保持させる。一
方、新たに入力した値がレジスタに保持されている過去
の最小値よりも大きければ、スイッチ２２２を２側に倒
し、レジスタ２２１に保持されているデータの更新は行
わない。

【００１４】上述の様にして、全てのベクトルについ
て、総当たり的に注目ブロックとのマッチングを取り、
差分絶対値和を求め、過去のマッチングと比べ、差分絶
対値和が小さいとき、パターンマッチング回路４６は、
レベル１を出力し、大きいときは、レベル０を出力す
る。

【００１５】このとき、制御回路２０から、パターンマ
ッチング回路の出力のタイミングに合わせて、対応する
ベクトルの水平成分と垂直成分が出力され、パターンマ
ッチング回路の出力がレベル１の場合は、レジスタ４７
と４８の値はその時のベクトル値に更新される。

【００１６】上述の処理を探索範囲の全てのベクトルに
ついて行うことにより、レジスタ４７と４８には最終的
に求める動きベクトルが保持され、求める動きベクトル
の水平成分が端子４９に、垂直成分が端子５０に出力さ
れる。

【００１７】

【発明が解決しようとする課題】パターンマッチングに
よる動きベクトルの計算には膨大な計算回数を必要とす
る。例えば、８×８画素のブロックについて、±７の範
囲で動きベクトルを検出する場合、６４画素についての
８ビットの差分絶対値和演算を１５の２乗回行わなけれ
ばならない。この演算を実時間内で実行するためには、
従来例で示したように、１クロックで差分絶対値和が計
算できるような構成が必要となる。しかし、従来の動き
ベクトル検出回路は、大量のシフトレジスタや加算器を
必要とするため、回路規模が大きくなるという問題点が
あった。本発明は、上述の問題点を解決するためになさ
れたもので、回路規模の小さい動きベクトル検出回路を
得ることを目的とする。

【００１８】

【課題を解決するための手段】現画面内の注目ブロック
の画素の最小値と最大値を計算する手段と、前記最小値
と最大値の中間値を閾値として前記注目ブロックの画素
を２値化し、２値化注目ブロックを得る手段と、前記中
間値を閾値として前画面内の探索範囲の画素を２値化
し、２値化探索範囲を得る手段と、前記２値化注目ブロ
ックと前記２値化探索範囲のパターンマッチングを複数
のベクトルについて行い、一致しない画素の個数が最小
となるときのベクトルを求める動きベクトルとする手段
を備えたことを特徴とする。

【００１９】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１はこの発明の一実施例である。１１は注目
ブロックの画素データを入力する端子、１２及び１３は
探索範囲の画素を入力する端子、１４はブロック同期信
号を入力する端子、１５は注目ブロックの最小値を計算
する最小値回路、１６は注目ブロックの最大値を計算す
る最大値回路、１７は最大値と最小値の中間値を計算す
る平均値回路、１８はメモリ、１９、２０及び２１は２
値化回路、２２は制御回路、２３はパターンマッチング
回路、２４は論理積回路、２５は動きベクトルの水平成
分を保持するレジスタ、２６は垂直成分を保持するレジ
スタ、２７、２８、２９及び３０は絶対値回路、３１、
３２は加算器、３３は比較回路、３４は動きベクトルの
水平成分を出力する端子、３５は垂直成分を出力する端
子である。

【００２０】次に、動作について説明する。まず、端子
１４から入力するブロック同期信号によって、最小値回
路１５と最大値回路１６に残っている直前に処理した注
目ブロックの最小値、最大値やレジスタ２５及び２６に
残っている動きベクトルを初期化する。それと同時に制
御回路２２に、次の注目ブロックの処理を開始する合図
を送る。

【００２１】端子１１から入力される注目ブロックの画
素データは、最小値回路１５と最大値回路１６及びメモ
リ１８に供給される。最小値回路１５は、注目ブロック
内の全画素から最小値を計算する。同様に、最大値回路
１６は、最大値を計算する。次に、こうして得られた最
小値と最大値の平均値を平均値回路１７で計算すること
により、それらの中間値を得る。また、メモリ１８は、
平均値回路１７が中間値を計算するまで、注目ブロック
の画素データを遅延させるためのもので、２値化回路１
９には、上記中間値が注目ブロックの先頭画素に先んじ
てあるいは同時に供給される。

【００２２】端子１２は探索範囲の上半分のデータを入
力する端子、端子１３は探索範囲の下半分を入力する端
子である。探索範囲のデータは、平均値回路１７が中間
値を計算する時間分、注目ブロックの画素データより遅
れて入力され、２値化回路２０、２１には、上記中間値
が各々の探索範囲の先頭画素データに先んじてあるいは
同時に供給される。２値化回路１９、２０及び２１で
は、上記中間値を閾値として各々の画素データを２値化
する。従って、パターンマッチング回路２３には、３ビ
ットの信号が供給されることになる。

【００２３】図２に本発明に係わるパターンマッチング
回路２３の内部構成を示す。図２に示した例は、注目ブ
ロックが８×８で、探索範囲が１５×１５の場合であ
る。

【００２４】図２に於て、１１１、１１２及び１１３は
１×８ビットのシフトレジスタ、１１４は１×８ビット
のシフトレジスタを８個内蔵したシフトレジスタ群、１
１５は１×８ビットのシフトレジスタを１５個内蔵した
シフトレジスタ群、１１６はマルチプレクサー回路、１
１７は６４個の排他的論理和回路を内蔵した排他的論理
和回路群、１１８は１ビット６４入力の加算を行う加算
器、１１９は比較器、１２０はレジスタ、１２１はスイ
ッチ回路である。

【００２５】シフトレジスタ１１１は、２値化された注
目ブロックのデータが入力され、８ビットのパラレル信
号に変換される。シフトレジスタ１１１の駆動クロック
は、図３に示すクロックＡである。上記の８ビットの信
号は、シフトレジスタ群１１４で各々８ビットのシフト
レジスタ１１４ａ〜１１４ｈに供給され、６４本のパラ
レル信号に変換される。シフトレジスタ群１１４の駆動
クロックは、図３に示すクロックＢとなる。つまり、シ
フトレジスタ１１４に注目ブロックの縦８個の画素デー
タの入力が完了すると、それら８画素のデータをクロッ
クＢでまとめてシフトレジスタ群１１４に転送する。こ
のサイクルを８回繰り返し、以後、クロックＢの供給を
停止して、シフトレジスタ群１１４に、注目ブロックの
６４個の２値化画素データを保持させる。

【００２６】シフトレジスタ１１２とシフトレジスタ１
１３には、２値化された探索範囲の上半分と下半分のデ
ータがそれぞれ入力され、各々８ビットと７ビットのパ
ラレル信号に変換され計１５ビットのパラレル信号とな
る。シフトレジスタ１１２と１１３の駆動クロックは、
図３に示すクロックＣとなる。つまり、上記の１５ビッ
トの信号は、シフトレジスタ群１１５で各々８ビットの
シフトレジスタ１１５ａ〜１１５ｏに供給され、１２０
本のパラレル信号に変換される。シフトレジスタ群１１
５の駆動クロックは、図３に示すクロックＤとなる。シ
フトレジスタ１１２と１１３に探索範囲の縦１５個の画
素データの入力が完了すると、それら１５画素のデータ
をクロックＤでまとめてシフトレジスタ群１１５に転送
する。このサイクルを８回繰り返すことにより、横８画
素、縦１５画素の探索範囲の２値化画素データを、シフ
トレジスタ群１１５へ入力することができる。この時点
で、図４の（ａ）に示すように、目的の探索範囲の斜線
部分が、シフトレジスタ群１１５へ入力されたことにな
る。

【００２７】マルチプレクサー１１６は、１２０本の入
力から６４本を選択して出力する。その選択方法は、最
初の８×１５の探索範囲をシフトレジスタ群１１５に入
力した直後の第１サイクルでは、図５の（ａ）の斜線部
に示すように、探索範囲の上部の６４画素を選択して出
力し、次の第２サイクルでは、同図の（ｂ）の斜線部に
示すように、１行下の６４画素を選択して出力する。こ
うして８サイクルごとに１行下の６４画素を選択して行
き、第８サイクルでは、同図の（ｈ）の斜線部に示すよ
うに、探索範囲の下部の６４画素を選択することにな
る。この第１から第８までの８サイクルの各々で、排他
的論理和回路群１１７で６４ペアの排他的論理和を一斉
に取り、画素の値が一致しないペア、すなわち出力が１
になる画素の個数を加算器１１８で計算する。

【００２８】次の８サイクルでは、シフトレジスタ１１
２と１１３から、新たな縦１５個の画素データをシフト
レジスタ群１１５へ入力する。このとき、いちばん最初
に入力した縦１５個の画素データは放棄される。つま
り、図４の（ｂ）に示す斜線部分がシフトレジスタ群１
１５へ入力されたことになる。そして、同様に、図５に
示すように、マルチプレクサー１１６で次々と探索範囲
をシフトさせながら、排他的論理和回路群１１７で６４
ペアの排他的論理和を取り、画素の値が一致しないペ
ア、すなわち出力が１になる画素の個数を加算器１１８
で計算する。 上述のようにして、探索範囲の画素をシ
フトさせながら、全てのベクトルについて、総当たり的
に注目ブロックとのマッチングをとり、画素の一致の度
合を調べていく。

【００２９】加算器１１８の出力は、値が小さいほどマ
ッチングがよい。そこで、比較器１１９で、レジスタ１
２０に保持されている過去の最小値と比較し、新たに入
力した値がより小さければ、スイッチ１２１を１側に倒
し、新たな最小値をレジスタ１２０に保持させる。一
方、新たに入力した値がレジスタに保持されている過去
の最小値よりも大きければ、スイッチ１２１を２側に倒
し、レジスタ１２０に保持されているデータの更新は行
わない。

【００３０】上述の様にして、全てのベクトルについ
て、総当たり的に注目ブロックとのマッチングを取り、
一致しない画素の個数を調べ、過去のマッチングと比
べ、一致しない画素の個数が少ないとき、パターンマッ
チング回路２３は、レベル１を出力し、大きいときは、
レベル０を出力する。

【００３１】このとき、制御回路２２から、パターンマ
ッチング回路の出力のタイミングに合わせて、対応する
ベクトルの水平成分と垂直成分が出力され、パターンマ
ッチング回路の出力がレベル１の場合は、レジスタ２５
と２６の値はその時のベクトル値に更新される。

【００３２】しかし、パターンマッチング回路の出力が
レベル１であっても、レジスタ２５と２６の値を更新し
ない場合がある。絶対値回路２７と２８で、現在、レジ
スタ２５と２６に保持されているベクトルの水平成分と
垂直成分を絶対値に変換し、これらを加算器３１で加算
し、これを現在のベクトルの大きさとする。同様に、絶
対値回路２９と３０で、これから更新しようとする新し
いベクトルの水平成分と垂直成分を絶対値に変換し、こ
れらを加算器３２で加算し、新しいベクトルの大きさと
する。この両者を比較器３３で比較し、現在のベクトル
の方が小さいときは、レベル０を出力する。従って、論
理積回路２４によって、この時のパターンマッチング回
路の出力がレベル１であっても、レジスタ２５と２６に
はレベル０が供給され、ベクトル値の更新は行われな
い。

【００３３】上述の処理を探索範囲の全てのベクトルに
ついて行うことにより、レジスタ２５と２６には最終的
に求める動きベクトルが保持され、求める動きベクトル
の水平成分が端子３４に、垂直成分が端子３５に出力さ
れる。

【００３４】上述した実施例では、基本的な動作原理を
説明するため、注目ブロックを８×８、探索範囲を１５
×１５としたが、シフトレジスタのビット数や個数等を
変更すれば、他のサイズのブロックや探索範囲について
も同様に処理できる。

【００３５】上述した実施例では、零ベクトルに最も近
いベクトルの定義として、ベクトルの水平方向成分の絶
対値と垂直方向成分の絶対値の和を用いていたが、それ
ぞれの成分の２乗の和の平方根を取って比較してもよ
い。

【００３６】

【発明の効果】本発明によれば、画像を２値化してパタ
ーンマッチングをするようにしたので、大幅な回路規模
の削減ができる。

【図面の簡単な説明】

【図１】 本発明による動きベクトル検出回路の一実施
例の構成を示すブロック図。

【図２】 パターンマッチング回路２３の内部構成を示
すブロック図。

【図３】 パターンマッチング回路２３及び４６に入力
される代表的な制御信号のタイミングを示したタイミン
グ図。

【図４】 探索範囲の画素がパターンマッチング回路２
３及び４６に入力される状態を示した説明図。

【図５】 注目ブロックの画素が探索範囲をスキャニン
グする状態を示した説明図。

【図６】 従来の動きベクトル検出回路の構成を示すブ
ロック図。

【図７】 パターンマッチング回路４６の内部構成を示
すブロック図。

【符号の説明】

１１ 入力端子 １２ 入力端子 １３ 入力端子 １４ 入力端子 １５ 最小値回路 １６ 最大値回路 １７ 平均値回路 １８ メモリ １９ ２値化回路 ２０ ２値化回路 ２１ ２値化回路 ２２ 制御回路 ２３ パターンマッチング回路 ２４ 論理積回路 ２５ レジスタ ２６ レジスタ ２７ 絶対値回路 ２８ 絶対値回路 ２９ 絶対値回路 ３０ 絶対値回路 ３１ 加算器 ３２ 加算器 ３３ 比較器 ３４ 出力端子 ３５ 出力端子 １１１ １×８ビットシフトレジスタ １１２ １×８ビットシフトレジスタ １１３ １×８ビットシフトレジスタ １１４ １×８ビットシフトレジスタ群 １１５ １×８ビットシフトレジスタ群 １１６ マルチプレクサー １１７ 排他的論理和回路群 １１８ １ビット６４入力加算器 １１９ 比較器 １２０ レジスタ １２１ スイッチ回路 ２１１ ８×８ビットシフトレジスタ ２１２ ８×８ビットシフトレジスタ ２１３ ８×８ビットシフトレジスタ ２１４ ８×８ビットシフトレジスタ群 ２１５ ８×８ビットシフトレジスタ群 ２１６ マルチプレクサー ２１７ 減算回路群 ２１８ 絶対値回路群 ２１９ ８ビット６４入力加算器 ２２０ 比較器 ２２１ レジスタ ２２２ スイッチ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 現画面内の注目ブロックの最小値を計算
   する手段と、前記現画面内の注目ブロックの最大値を計
   算する手段と、前記最小値と前記最大値の中間値を閾値
   として前記注目ブロックの画素を２値化し、２値化注目
   ブロックを得る手段と、前記中間値を閾値として前画面
   内の探索範囲の画素を２値化し、２値化探索範囲を得る
   手段と、前記２値化注目ブロックと前記２値化探索範囲
   のパターンマッチングを複数のベクトルについて行い、
   一致しない画素の個数が最小となるときのベクトルを、
   求める動きベクトルとする手段を備えたことを特徴とす
   る動きベクトル検出回路。