JP2768648B2 - 動きベクトル探索方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル動画像デー
タの圧縮に用いられる動きベクトルの探索方法および装
置に関する。

【０００２】

【従来の技術】近年、マルチメディアという言葉が一躍
注目を浴びるようになってきている。マルチメディアと
は、従来異なるデータ形式で扱われていた文字、図形、
音声および画像等の異なる各種メディアを統合してコン
ピュータで処理できるようにすることを意味する。コン
ピュータで音声や画像のデータを扱うにはデータをディ
ジタル化する必要があるが、これらのデータをディジタ
ル化、特に動画像データをディジタル化すると、データ
量が膨大になるため、ディジタル動画像データを記憶媒
体に蓄積したり回線を通して伝送したりするときにはデ
ータを大幅に圧縮して処理する必要がある。

【０００３】動画像データの圧縮方法の一つとして、動
画像の一部を構成する２つの画面間の相関関係（時間的
な相関関係）に従って画像データを圧縮する方法が知ら
れており、この圧縮方法には、以下に説明する単純フレ
ーム間予測符号化、動き補償フレーム間予測符号化、双
方向内挿予測符号化およびデュアルプライム予測符号化
等の各種符号化方法が用いられる。また、以下に記述さ
れる画像とは、一つのフレームまたは一つのフィールド
を意味する。フレームは一対のフィールドにより構成さ
れ、一方がフレーム上の奇数走査ラインからなるフィー
ルド、他方がフレーム上の偶数走査ラインからなるフィ
ールドである。

【０００４】図６５は、動画像を構成する画像を示す図
である。それぞれの画像はピクチャという単位で扱われ
るが、図に示されるＩ、Ｐ、ＢはそれぞれＩピクチャ、
Ｐピクチャ、Ｂピクチャを表わす。Ｉピクチャとは、そ
の画像内で圧縮される画像であり、Ｐピクチャは、Ｉま
たはＰピクチャから原画像と同じ順序で符号化される画
像であり、Ｂピクチャは、Ｉ、Ｐピクチャを先に処理し
た後で符号化され、間に挿入される画像である。また、
Ｍとは、ＩまたはＰピクチャの現われる周期のことを表
わし、Ｆｄとは、前符号化画像と符号化する画像の間の
距離を表わす。

【０００５】図６６は、単純フレーム間予測符号化方式
を説明する図である。単純フレーム間予測においては、
現符号化画像１２の各画素データと前符号化画像１１の
位置的に対応する各画素データとの差分を算出し、この
差分を適当な閾値と比較して、現符号化画像１２の各画
素データを、閾値より大きな差分に対応する有意画素デ
ータと閾値以下の差分に対応する非有意画素データとに
分ける。有意画素データは、前符号化画像１１から現符
号化画像１２を予測する際には、省略することのできな
い有用な画素データである。一方、非有意画素データ
は、前符号化画像１１から現符号化画像１２を予測する
際には、必要のない画素データである。なお、前符号化
画像１１は、現符号化画像１２よりも過去の画像であっ
てもよく、未来の画像であってもよいが、現符号化画像
１２よりも時間的に先に符号化される画像である。

【０００６】例えば、図６６に示すように、前符号化画
像１１における人物像１０が現符号化画像１２において
は右方向に移動してる場合、上述の有意画素の領域は２
つあり、符号１３および１４で示される。現符号化画像
１２の画素データのうちの有意画素領域１３および１４
に位置的に対応する画素データは、有意画素領域１３お
よび１４に位置的に対応する前符号化画像１１の画素デ
ータに、両画素データの差分データを加算することによ
って表すことができ、残りの非有意画素領域は、該領域
と位置的に対応する前符号化画像１１の画素データその
ものによって表すことができる。

【０００７】単純フレーム間予測符号化方式では、有意
画素の数が少ない程、予測の際に必要な差分データのデ
ータ量を少なくすることができ、圧縮効率を向上するこ
とができる。また、閾値を高く設定することによって、
有意画素の数を少なくして圧縮効率をさらに向上するこ
ともできるが、閾値を高くしすぎると、画像の動きがぎ
くしゃくして不自然になったり、動いている部分の一部
がそのまま前の場所に張り付いて見えるようになったり
して、画像品質が著しく劣化するといった不具合が発生
することになる。

【０００８】上述のような単純フレーム間予測の特性を
考慮すると、単純フレーム間予測では、現符号化画像を
前符号化画像の同一位置の画素データに基づいて予測す
るので、前符号化画像と現符号化画像の間の画像上の変
化が小さいときには高い圧縮効率を実現することができ
るが、図６６に示されるように、画像の一部が画像上で
大幅に移動するような場合には、単純フレーム間予測符
号化方式よりも後述の動き補償フレーム間予測符号化方
式を用いた方が圧縮効率は高くなる。

【０００９】動き補償フレーム間予測符号化方式では、
図６７に示されるように人物像１０が移動した場合、図
６７に示される動きベクトルＭＶを算出する。動きベク
トルＭＶは人物像１０の移動方向および移動距離を表し
ており、この動きベクトルＭＶと前符号化画像１１の人
物像１０を形成する画素データとによって、現符号化画
像１２上の人物像１０を予測する。この場合、有意画素
の領域は領域１３のみになる。したがって、動き補償フ
レーム間予測符号化方式の方が、有意画素の数を大幅に
少なくすることができ、圧縮効率を大幅に向上すること
ができる。

【００１０】上述の動き補償フレーム間予測方式を、以
下に詳細に説明する。ＩＴＵ−Ｔ（International tele
communication Union-Telecommunication Standardizat
ion Sector） Ｈ．２６１による動き補償フレーム間予
測方式では、図６８に示される現符号化画像２０を複数
のブロックに分割し、その一つのブロック（以下、現符
号化ブロックと呼ぶ）２１に類似したブロック（以下、
候補ブロックと呼ぶ）を含むサーチウインドウ３１を、
前符号化画像３０上で特定し、サーチウインド３１内に
含まれる各候補ブロックと現符号化ブロック２１とのデ
ィストーションを算出する。ディストーションとは、２
つのブロック間の位置的に対応する画素データの差分
を、例えば絶対値演算や二乗演算によって正数データに
変換してブロック単位に総和したものを意味する。

【００１１】次いで、算出されたディストーションの中
で最小ディストーションに対応する候補ブロック３２を
サーチウインドウ３１内で特定し、候補ブロック３２が
ブロック２１に移動する距離および方向、すなわち、上
述の動きベクトルＭＶを算出する。このようにして算出
された動きベクトルＭＶと、前符号化画像３０内の候補
ブロック３２と現符号化ブロック２１とのディストーシ
ョンとが符号化されることになる。

【００１２】上述の現符号化ブロック、サーチウインド
ウ、候補ブロックの関係は、図６９に示される。図６９
（ｂ）に示すように、現符号化ブロック２１がＮ×Ｍ画
素からなり、図６９（ａ）に示すように、サーチウイン
ドウ３１がＨ×Ｌ画素からなるとすると、現符号化ブロ
ック２１に類似した候補ブロック３２は、サーチウイン
ドウ３１内に（Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋１）個存在す
る。また、現符号化ブロック２１の左上角の画素データ
をａ（０，０）で表わすとすると、この画素データａ
（０，０）に位置的に対応する各候補ブロック３２の画
素のとりうる範囲は、図６９（ａ）の斜線領域で示され
る。

【００１３】現符号化ブロック２１内の画素データと候
補ブロック３２内の位置的に対応する画素データとの関
係は、図７０（ａ）、（ｂ）に示される。同図（ｂ）に
示される現符号化ブロック２１内の画素データａ（ｍ，
ｎ）に位置的に対応する候補ブロック内の画素データ
は、同図（ａ）に示されるサーチウインドウ３１内の画
素データｂ（ｌ＋ｍ，ｈ＋ｎ）になる。ここに、ｈおよ
びｌはサーチウインドウ３１内の候補ブロック３２を特
定する値であり、サーチウインドウ３１内の画素データ
ｂ（ｌ，ｈ）は候補ブロック３２の左上角の画素データ
であり、現符号化ブロック２１の左上角の画素データａ
（０，０）に位置的に対応するものである。

【００１４】図６９および図７０に示された現符号化ブ
ロック２１、サーチウインドウ３１および候補ブロック
３２において、現符号化ブロック２１と候補ブロック３
２とのディストーションをＤ（ｌ，ｈ）とすると、Ｄ
（ｌ，ｈ）は以下の式により示される。

【００１５】

【数１】

【００１６】ただし、‖‖はディストーションを演算す
るためのノルムを表しており、ｄ（ｍ，ｎ）はｄ（ｍ，
ｎ）＝ｂ（ｌ＋ｍ，ｈ＋ｎ）−ａ（ｍ，ｎ）であり、位
置的に対応する画素データの差分、すなわち局所ディス
トーションを表している。上述のノルム演算としては、
絶対値演算、二乗演算等がよく用いられているが、絶対
値演算が最も頻繁に用いられている。なお、上述の動き
補償フレーム間予測方式において、現符号化画像と前符
号化画像をブロック単位で比較する方法は、ブロック・
マッチング法と呼ばれており、また、サーチウインドウ
内に含まれる全ての候補ブロックと現符号化ブロックと
を比較する場合には、フル・サーチ・ブロック・マッチ
ング法（全点探索法）と呼ばれている。

【００１７】この全点探索法を用い動きベクトルを求め
る方法として、例えば、特許出願公開平２−２１３２９
１号公報に記載されたものが知られている。この方法に
おいては、演算時間を短縮するため、探索ブロックの数
だけプロセッサエレメントを配置して、サーチウインド
ウのデータ全体を上方向スキャンや下方向スキャンおよ
び左方向スキャンを切り換えながらディストーションを
求めていた。

【００１８】詳しくは、図７１、図７２に示すように、
各プロセッサエレメントにサーチウインドウの画素デー
タが入力されたサイクル０のとき、各プロセッサエレメ
ントでは、｜ｂ（ｌ、ｈ）−ａ（０，０）｜が計算（こ
こで、ｌ＝０，１，２、ｈ＝０，１，２）され、次のサ
イクル１では、｜ｂ（ｌ＋１、ｈ）−ａ（１，０）｜を
計算するため、サーチウインドウの画素データ全体を上
に移動していた。さらに、サイクル２においては、各プ
ロセッサエレメントが、｜ｂ（ｌ＋１、ｈ＋１）−ａ
（１，１）｜を計算するため、サーチウインドウの画素
データを左に移動し、サイクル３では、｜ｂ（ｌ、ｈ＋
１）−ａ（０，１）｜を計算するため、サーチウインド
ウの画素データを下に移動していた。

【００１９】

【発明が解決しようとする課題】しかしながら、上述の
動きベクトル探索方法にあっては、サーチウインドウの
画素データ全体のスキャンを上方向と下方向で切り換え
ていたため、各々のプロセッサエレメントで上方向用の
バスと下方向用のバスの両方が必要であった。また、移
動量が大きな動画像や動きベクトルを求める現符号化画
像による再生画像と前符号化画像による再生画像が再生
される時間的な間隔が長い場合には、期待する候補ブロ
ックの存在する位置が広範囲にわたるため、サーチウイ
ンドウの大きさを大きくしなければならず、プロセッサ
エレメントの数を増やさなければならなかった。しか
も、このプロセッサエレメントの増加量は、サーチウイ
ンドウが大きくなればなるほど増えてしまう。

【００２０】さらに、従来の動きベクトル探索装置にお
いては、プロセッサエレメントの数によって、サーチウ
インドウの大きさが決ってしまうため、大きさの違うサ
ーチウインドウから動きベクトルを求める場合には、別
にプロセッサエレメントの数の違う動きベクトル探索装
置を用意しなければならなかった。そこで、本発明は、
一つの動きベクトル探索装置において、大きさの異なる
サーチウインドウからそれぞれ動きベクトルを求めるこ
とを目的とする。

【００２１】また、各プロセッサエレメントの列位置に
応じて、サーチウインドウの画素データの転送方向を上
方向か下方向かのどちらかに決定し、バスの数を減らす
こと、および、全点探索法において動きベクトルをもと
める動きベクトル探索装置のプロセッサエレメントの数
と同じ数のプロセッサエレメントを持つ動きベクトル探
索装置によって、上記装置のサーチウインドウより広範
囲のサーチウインドウから動きベクトルを求めることを
目的とする。

【００２２】

【課題を解決するための手段】請求項１の発明は、動画
像を部分的に構成する現符号化画像を、前記動画像を部
分的に構成するとともに現符号化画像よりも先に符号化
される前符号化画像に基づいて予測するのに用いられる
動きベクトルを探索する動きベクトル探索方法であり、
前記現符号化画像が、画素データをそれぞれ有する複数
の画素により表される現符号化ブロックを含み、前記前
符号化画像が、画素データをそれぞれ有する複数の画素
によりそれぞれ表される複数のサーチウインドウを含
み、これらサーチウインドウのそれぞれが、現符号化ブ
ロックと同一サイズを有する複数の前符号化候補ブロッ
クを含み、前記動きベクトルが、現符号化ブロックと該
現符号化ブロックに最も類似したサーチウインドウの前
符号化候補ブロックとの変位により表される動きベクト
ルを探索する動きベクトル探索方法であって、前記サー
チウインドウのうちサーチウインドウに含まれる前符号
化候補ブロックの最大数と同数の第１レジスタおよび複
数の第２レジスタからなり、これら第１および第２レジ
スタに、サーチウインドウの画素データを入力させて互
いに転送させ合い、それぞれに転送されたデータを一時
的に保持して出力させるレジスタグループと、各第１レ
ジスタからそれぞれ画素データを入力するととともに、
現符号化ブロックの画素データを入力して、該入力した
画素データに基づいて現符号化ブロックと各サーチウイ
ンドウの各前符号化候補ブロックとの差を表わすディス
トーションをそれぞれ算出する第１レジスタと同数の演
算器からなる演算器グループと、を準備する準備ステッ
プと、前記サーチウインドウのうちの一つのサーチウイ
ンドウを選択するサーチウインドウ選択ステップと、該
サーチウインドウ選択ステップで選択されたサーチウイ
ンドウの画素データを前記レジスタグループに供給する
サーチウインドウデータ供給ステップと、現符号化ブロ
ックの画素データを演算器グループの各演算器に供給す
る現符号化ブロックデータ供給ステップと、該サーチウ
インドウ選択ステップで選択されたサーチウインドウの
サイズに基づいて前記第１および第２レジスタのうちの
一部のレジスタを選択し、選択されたレジスタ間でサー
チウインドウの画素データを転送させる画素データ転送
ステップと、前記サーチウインドウ選択ステップで選択
されたサーチウインドウに含まれる前符号化候補ブロッ
クに対応するディストーションを、前記演算器グループ
の演算器に算出させるディストーション算出ステップ
と、該ディストーション算出ステップで算出されたディ
ストーションのうちの最小のディストーションを検出
し、該最小のディストーションに対応する前符号化候補
ブロックを現符号化ブロックに最も類似した前符号化候
補ブロックとして特定する候補ブロック特定ステップ
と、を有することを特徴とする。

【００２３】請求項２の発明は、請求項１記載の動きベ
クトル探索方法において、前記サーチウインドウ選択ス
テップでは、前記現符号化画像と前符号化画像との時間
的隔たりの大きさに比例したサイズのサーチウインドウ
が選択されることを特徴とする。請求項３の発明は、請
求項１記載の動きベクトル探索方法において、サーチウ
インドウ選択ステップ、サーチウインドウデータ供給ス
テップ、画素データ転送ステップ、ディストーション算
出ステップおよび候補ブロック特定ステップを、複数回
繰り返す繰り返しステップ、を有し、２回目以降の各サ
ーチウインドウ選択ステップでは、前回のサーチウイン
ドウ選択ステップで選択されたサーチウインドウのサイ
ズより小さく、かつ、前回の候補ブロック特定ステップ
で特定された前符号化候補ブロックを含むサーチウイン
ドウが選択されることを特徴とする。

【００２４】請求項４の発明は、請求項３記載の動きベ
クトル探索方法において、最後のサーチウインドウ選択
ステップで選択されるサーチウインドウの各前符号化候
補ブロックが水平、垂直および対角方向に隣接する各前
符号化候補ブロックと１画素ピッチだけずれたことを特
徴とする。請求項５の発明は、動画像を部分的に構成す
る現符号化画像を、前記動画像を部分的に構成するとと
もに現符号化画像よりも先に符号化される前符号化画像
に基づいて予測するのに用いられる動きベクトルを探索
する動きベクトル探索装置であり、前記現符号化画像
が、画素データをそれぞれ有する複数の画素により表さ
れる現符号化ブロックを含み、前記前符号化画像が、画
素データをそれぞれ有する複数の画素によりそれぞれ表
される複数のサーチウインドウを含み、これらサーチウ
インドウのそれぞれが、現符号化ブロックと同一サイズ
を有する複数の前符号化候補ブロックを含み、前記動き
ベクトルが、現符号化ブロックと該現符号化ブロックに
最も類似したサーチウインドウの前符号化候補ブロック
との変位により表される動きベクトル探索装置であっ
て、前記サーチウインドウの画素データを出力するサー
チウインドウデータ出力手段と、前記現符号化ブロック
の画素データを出力する現符号化ブロックデータ出力手
段と、前記サーチウインドウに含まれる前符号化候補ブ
ロックの最大数と同数の第１レジスタおよび複数の第２
レジスタを有し、これら第１および第２レジスタに、サ
ーチウインドウデータ出力手段から出力されたサーチウ
インドウの画素データを入力させて互いに転送させ合
い、それぞれに転送されたデータを一時的に保持して出
力させるサーチウインドウデータ転送出力手段と、該サ
ーチウインドウデータ転送出力手段の第１レジスタと同
数の演算器を有し、これら演算器に、第１レジスタのそ
れぞれからサーチウインドウの画素データを入力させる
ととともに、現符号化ブロックの画素データを入力させ
て、該入力した画素データに基づいて現符号化ブロック
と各サーチウインドウの各前符号化候補ブロックとの差
を表わすディストーションをそれぞれ算出させるディス
トーション算出手段と、前記サーチウインドウのうちの
一つのサーチウインドウを選択するサーチウインドウ選
択手段と、該サーチウインドウ選択手段により選択され
たサーチウインドウの画素データを前記サーチウインド
ウデータ出力手段に出力させるサーチウインドウデータ
出力制御手段と、前記サーチウインドウ選択手段により
選択されたサーチウインドウのサイズに基づいて前記第
１および第２レジスタのうちの一部のレジスタを選択
し、選択されたレジスタ間でサーチウインドウの画素デ
ータを転送させる画素データ転送制御手段と、前記ディ
ストーション算出手段により算出されたディストーショ
ンのうちの最小のディストーションを検出し、該最小の
ディストーションに対応する前符号化候補ブロックを現
符号化ブロックに最も類似した前符号化候補ブロックと
して特定する候補ブロック特定手段と、を有することを
特徴とする。

【００２５】請求項６の発明は、動画像を部分的に構成
する現符号化画像を、前記動画像を部分的に構成すると
ともに現符号化画像よりも先に符号化される前符号化画
像に基づいて予測するのに用いられる動きベクトルを探
索する動きベクトル探索装置であり、Ｈ１、Ｌ１、Ｈ
２、Ｌ２、ＮおよびＭを自然数とし、Ｈ２をＨ１以下の
自然数、Ｌ２をＬ１以下の自然数として、前記現符号化
画像が、画素データをそれぞれ有するＮ行Ｍ列の画素に
より表される現符号化ブロックを含み、前記前符号化画
像が、画素データをそれぞれ有するＨ１行Ｌ１列の画素
により表される第１サーチウインドウおよび画素データ
をそれぞれ有するＨ２行Ｌ２列の画素により表される第
２サーチウインドウを含み、第１および第２サーチウイ
ンドウのそれぞれが、各サーチウインドウのＮ行Ｍ列画
素により表される複数の前符号化候補ブロックを含み、
現符号化ブロックと該現符号化ブロックに最も類似した
第１サーチウインドウ内の前符号化候補ブロックとの変
位により表される動きベクトルを探索する第１動作モー
ドと、現符号化ブロックと該現符号化ブロックに最も類
似した第２サーチウインドウ内の前符号化候補ブロック
との変位により表される動きベクトルを探索する第２動
作モードと、を有する動きベクトル探索装置であって、
前記第１および第２サーチウインドウに含まれる各前符
号化候補ブロック内の各画素データと現符号化ブロック
内の位置的に対応する各画素データとの差を正数データ
に変換した局所ディストーションおよび前記各局所ディ
ストーションをブロック単位に総和した各ディストーシ
ョンを算出する（Ｈ２−Ｎ＋１）×（Ｌ２−Ｍ＋１）個
以下のプロセッサエレメントと、前記プロセッサエレメ
ントを含む総数が（Ｈ１−Ｎ＋１）×（Ｌ１−Ｍ＋１）
個になる複数の中間レジスタと、データを入力して一時
的に保持した後に出力する（Ｌ１−Ｍ＋１）個のサイド
レジスタユニットと、データを入力して一時的に保持し
た後に出力する入力レジスタユニットと、前記第１動作
モードおよび第２動作モードのどちらか一方を選択する
動作モード選択手段と、を有し、前記中間レジスタと共
に前記プロセッサエレメントが、（Ｈ１−Ｎ＋１）行
（Ｌ１−Ｍ＋１）列のマトリックス状に想像上配置され
るものとするとき、ｎを（Ｈ１−Ｎ＋１）以下の自然
数、ｍを（Ｌ１−Ｍ＋１）以下の自然数とし、各サイド
レジスタユニットが、各列の１行目および（Ｈ１−Ｎ＋
１）行目のプロセッサエレメントまたは中間レジスタに
電気的に接続され、ｍ列目の１行目および（Ｈ１−Ｎ＋
１）行目のプロセッサエレメントまたは中間レジスタに
接続されたサイドレジスタユニットをｍ列目のサイドレ
ジスタユニットと呼ぶとするとき、２列目以降のｍ列目
のサイドレジスタユニットが、（ｍ−１）列目のサイド
レジスタユニットに電気的に接続され、（Ｌ１−Ｍ＋
１）列目のサイドレジスタユニットが、前記入力レジス
タユニットに電気的に接続されるとともに、（Ｌ１−Ｍ
＋１）列目の各プロセッサエレメントおよび中間レジス
タが入力レジスタユニットに電気的に接続され、ｉを
（Ｈ２−Ｎ＋１）以下の自然数とし、ｊを（Ｌ２−Ｍ＋
１）以下の自然数とし、前記動作モード選択手段で第２
動作モードが選択された場合、前記第２サーチウィンド
ウの探索範囲を示す（Ｈ２−Ｎ＋１）行に対応するよう
１行目から（Ｈ１−Ｎ＋１）行目までの（Ｈ１−Ｎ＋
１）個の行から少なくとも１つのプロセッサエレメント
を含むプロセッサエレメントおよび中間レジスタからな
る（Ｈ２−Ｎ＋１）個の行をマトリックスの行数として
カウントし、かつ、前記第２サーチウィンドウの探索範
囲を示す（Ｌ２−Ｍ＋１）列に対応するよう１列目から
（Ｌ１−Ｍ＋１）列目までの（Ｌ１−Ｎ＋１）個の列か
ら少なくとも１つのプロセッサエレメントを含むプロセ
ッサエレメントおよび中間レジスタからなる（Ｌ２−Ｍ
＋１）個の列をマトリックスの列数としてカウントし、
それぞれの行をｉ行、それぞれの列をｊ列で表すとき、
さらに、前記動作モード選択手段により第１動作モード
が選択されたとき、第１サーチウインドウに含まれる各
前符号化候補ブロックの画素データを前記入力レジスタ
ユニットに供給し、動作モード選択手段により第２動作
モードが選択されたとき、第２サーチウインドウに含ま
れる各前符号化候補ブロックの画素データを前記入力レ
ジスタユニットに出力するサーチウインドウデータ出力
ユニットと、現符号化ブロックの画素データを各プロセ
ッサエレメントに出力する現符号化ブロックデータ出力
ユニットと、動作モード選択手段により第１動作モード
が選択されたとき、（Ｌ１−Ｍ＋１）列目のサイドレジ
スタユニットと、（Ｌ１−Ｍ＋１）列目の各プロセッサ
エレメントおよび中間レジスタとに、入力レジスタユニ
ットから互いに異なる１画素分の画素データを転送さ
せ、動作モード選択手段により第２動作モードが選択さ
れたとき、（Ｌ１−Ｍ＋１）列目のサイドレジスタユニ
ットと、（Ｌ１−Ｍ＋１）列目の各プロセッサエレメン
トおよび中間レジスタとに、入力レジスタユニットから
互いに異なる１画素分の画素データを転送させる第１転
送制御手段と、該第１転送制御手段による画素データの
転送動作に同期して、動作モード選択手段により第１動
作モードが選択されたとき、２列目以降のｍ列目の各プ
ロセッサエレメントから（ｍ−１）列目の各プロセッサ
エレメントおよび各中間レジスタに、２列目以降のｍ列
目の各中間レジスタから（ｍ−１）列目の各プロセッサ
エレメントおよび各中間レジスタに、並びに、２列目以
降のｍ列目のサイドレジスタユニットから（ｍ−１）列
目のサイドレジスタユニットに、１画素分の画素データ
を転送させ、動作モード選択手段により第２動作モード
が選択されたとき、２列目以降のｊ列目の各プロセッサ
エレメントから（ｊ−１）列目の各プロセッサエレメン
トおよび各中間レジスタに、２列目以降のｊ列目の各中
間レジスタから（ｊ−１）列目の各プロセッサエレメン
トおよび各中間レジスタに、並びに、２列目以降のｊ列
目のサイドレジスタユニットから（ｊ−１）列目のサイ
ドレジスタユニットに、１画素分の画素データを転送さ
せる第２転送制御手段と、少なくとも一つのプロセッサ
エレメントを含む列のみの列数をカウントしたときの奇
数番目の列と偶数番目の列との各列を奇数列、偶数列に
分けるものとして、該第２転送制御手段による画素デー
タの転送動作の後、動作モード選択手段により第１動作
モードが選択されたとき、奇数列のサイドレジスタユニ
ットから奇数列の１行目のプロセッサエレメントまたは
中間レジスタに、奇数列の１行目から（Ｈ１−Ｎ）行目
までのｎ行目のプロセッサエレメントから（ｎ＋１）行
目のプロセッサエレメントまたは中間レジスタに、奇数
列の１行目から（Ｈ１−Ｎ）行目までのｎ行目の中間レ
ジスタから（ｎ＋１）行目のプロセッサエレメントまた
は中間レジスタに、並びに、奇数列の（Ｈ１−Ｎ＋１）
行目のプロセッサエレメントまたは中間レジスタから奇
数列のサイドレジスタユニットに、１画素分の画素デー
タを転送させ、動作モード選択手段により第２動作モー
ドが選択されたとき、奇数列のサイドレジスタユニット
から奇数列の１行目のプロセッサエレメントまたは中間
レジスタに、奇数列の１行目から（Ｈ１−Ｎ）行目まで
のｉ行目のプロセッサエレメントから（ｉ＋１）行目の
プロセッサエレメントまたは中間レジスタに、奇数列の
１行目から（Ｈ１−Ｎ）行目までのｉ行目の中間レジス
タから（ｉ＋１）行目のプロセッサエレメントまたは中
間レジスタに、並びに、奇数列の（Ｈ１−Ｎ＋１）行目
のプロセッサエレメントから奇数列のサイドレジスタユ
ニットに、１画素分の画素データを転送させる第３転送
制御手段と、該第３転送制御手段による画素データの転
送動作に同期して、動作モード選択手段により第１動作
モードが選択されたとき、偶数列のサイドレジスタユニ
ットから偶数列の（Ｈ１−Ｎ＋１）行目のプロセッサエ
レメントまたは中間レジスタに、偶数列の（Ｈ１−Ｎ＋
１）行目から２行目までのｎ行目のプロセッサエレメン
トから（ｎ−１）行目のプロセッサエレメントまたは中
間レジスタに、偶数列の（Ｈ１−Ｎ＋１）行目から２行
目までのｎ行目の中間レジスタから（ｎ−１）行目のプ
ロセッサエレメントまたは中間レジスタに、並びに、偶
数列の１行目のプロセッサエレメントまたは中間レジス
タから偶数列のサイドレジスタユニットに、１画素分の
画素データを転送させ、動作モード選択手段により第２
動作モードが選択されたとき、偶数列のサイドレジスタ
ユニットから偶数列の（Ｈ１−Ｎ＋１）行目のプロセッ
サエレメントまたは中間レジスタに、偶数列の（Ｈ１−
Ｎ＋１）行目から２行目までのｉ行目のプロセッサエレ
メントから（ｉ−１）行目のプロセッサエレメントまた
は中間レジスタに、偶数列の（Ｈ１−Ｎ＋１）行目から
２行目までのｉ行目の中間レジスタから（ｉ−１）行目
のプロセッサエレメントまたは中間レジスタに、並び
に、偶数列の１行目のプロセッサエレメントまたは中間
レジスタから偶数列のサイドレジスタユニットに、１画
素分の画素データを転送させる第４転送制御手段と、第
１転送制御手段による画素データの転送動作から第４転
送制御手段による画素データの転送動作までを繰り返さ
せる第５転送制御手段と、動作モード選択手段により第
１動作モードが選択されたとき、１列目のプロセッサエ
レメントに前記第１サーチウインドウの画素データが初
めて転送されるタイミングに同期して、奇数列の各プロ
セッサエレメントに前記現符号化ブロックの１画素分の
画素データを入力し、以後、第２転送制御手段および第
３転送制御手段による画素データの転送タイミングに同
期して奇数列の各プロセッサエレメントに、前記現符号
化ブロックの全ての画素データが入力されるまで、現符
号化ブロックデータ出力ユニットから１画素分づつ画素
データを転送させ、動作モード選択手段により第２動作
モードが選択されたとき、１列目のプロセッサエレメン
トに前記第２サーチウインドウの画素データが初めて転
送されるタイミングに同期して、奇数列の各プロセッサ
エレメントに前記現符号化ブロックの１画素分の画素デ
ータを入力し、以後、第２転送制御手段および第３転送
制御手段による画素データの転送タイミングに同期して
奇数列の各プロセッサエレメントに、前記現符号化ブロ
ックの全ての画素データが入力されるまで、現符号化ブ
ロックデータ出力ユニットから１画素分づつ画素データ
を転送させる第６転送制御手段と、動作モード選択手段
により第１動作モードが選択されたとき、１列目のプロ
セッサエレメントに前記第１サーチウインドウの画素デ
ータが初めて転送されるタイミングに同期して、偶数列
の各プロセッサエレメントに、前記第６転送制御手段に
より奇数列の各プロセッサエレメントに最初に入力され
た画素データとは異なる前記現符号化ブロックの１画素
分の画素データを入力し、以後、第２転送制御手段およ
び第４転送制御手段による画素データの転送タイミング
に同期して偶数列の各プロセッサエレメントに、前記現
符号化ブロックの全ての画素データが入力されるまで、
現符号化ブロックデータ出力ユニットから１画素分づつ
画素データを転送させ、動作モード選択手段により第２
動作モードが選択されたとき、１列目のプロセッサエレ
メントに前記第２サーチウインドウの画素データが初め
て転送されるタイミングに同期して、偶数列の各プロセ
ッサエレメントに、前記第６転送制御手段により奇数列
の各プロセッサエレメントに最初に入力された画素デー
タとは異なる前記現符号化ブロックの１画素分の画素デ
ータを入力し、以後、第２転送制御手段および第４転送
制御手段による画素データの転送タイミングに同期して
偶数列の各プロセッサエレメントに、前記現符号化ブロ
ックの全ての画素データが入力されるまで、現符号化ブ
ロックデータ出力ユニットから１画素分づつ画素データ
を転送させる第７転送制御手段と、前記各プロセッサエ
レメントに第６転送制御手段および第７転送制御手段で
入力された現符号化ブロックの画素データと第６転送制
御手段および第７転送制御手段による画素データの転送
タイミングに同期して入力されたサーチウインドウの画
素データとに基づいて、各プロセッサエレメントに前記
各ディストーションを算出させるディストーション算出
ユニットと、ディストーション算出ユニットにより算出
されたディストーションのうちの最小のディストーショ
ンを検出し、該最小のディストーションに対応する前符
号化候補ブロックを現符号化ブロックに最も類似した前
符号化候補ブロックとして特定する候補ブロック特定ユ
ニットと、を有することを特徴とする。

【００２６】請求項７の発明は、請求項６記載の動きベ
クトル探索装置において、前記各サイドレジスタユニッ
トが、各列の１行目のプロセッサエレメントおよび中間
レジスタに電気的に接続された第１サイドレジスタユニ
ットと、各列の（Ｈ１−Ｎ＋１）行目のプロセッサエレ
メントおよび中間レジスタに電気的に接続された第２サ
イドレジスタユニットからなり、第１サイドレジスタユ
ニットが、画素データを入力して一時的に保持した後出
力する直列に互いに電気的に接続された（Ｎ−１）個の
レジスタからなり、第２サイドレジスタユニットが、画
素データを入力して一時的に保持した後出力する直列に
互いに電気的に接続された（Ｎ−１）個のレジスタから
なることを特徴とする。

【００２７】請求項８の発明は、請求項６記載の動きベ
クトル探索装置において、前記各サイドレジスタユニッ
トが、画素データを入力して一時的に保持した後出力す
る直列に互いに電気的に接続された（Ｎ−１）個のレジ
スタからなることを特徴とする。請求項９の発明は、請
求項６記載の動きベクトル探索装置において、前記入力
レジスタユニットが、第１入力レジスタユニットと第２
入力レジスタユニットからなり、前記第１入力レジスタ
ユニットが、画素データを入力して一時的に保持した後
出力する直列に互いに電気的に接続された（Ｈ１−Ｎ＋
１）個のレジスタを有し、前記第１入力レジスタユニッ
トのレジスタのうちの一端のレジスタの入力端子がサー
チウインドウデータ出力ユニットに電気的に接続され、
他端のレジスタの出力端子が第２入力レジスタユニット
に電気的に接続され、前記第１入力レジスタユニットの
各レジスタの出力端子が、（Ｌ１−Ｍ＋１）列目のプロ
セッサエレメントおよび中間レジスタに電気的に接続さ
れ、前記第２入力レジスタユニットの出力端子が、（Ｌ
１−Ｍ＋１）列目のサイドレジスタユニットに電気的に
接続され、サーチウインドウデータ出力ユニットが、前
記第１転送制御手段および第３転送制御手段の画素デー
タの転送周期のＮ／Ｈ１の周期でサーチウインドウ内の
同列の画素データを行数の昇順に第１入力レジスタユニ
ットの上記一端のレジスタの入力端子に入力する動作
を、列数の昇順に繰り返し、前記各レジスタが、入力端
子に入力されているデータを出力端子に、前記第１転送
制御手段および第３転送制御手段の画素データの転送周
期のＮ／Ｈ１の周期で出力し、第２入力レジスタユニッ
トが、入力端子に入力されているデータを出力端子に、
前記第１転送制御手段の画素データの転送周期で（Ｌ１
−Ｍ＋１）列目のサイドレジスタユニットに出力するこ
とを特徴とする。

【００２８】請求項１０の発明は、請求項６記載の動き
ベクトル探索装置において、前記入力レジスタユニット
が、第１入力レジスタユニットと第２入力レジスタユニ
ットからなり、前記第２入力レジスタユニットが、直列
に互いに電気的に接続された（Ｎ−１）個のフリップフ
ロップからなることを特徴とする。

【００２９】請求項１１の発明は、請求項６記載の動き
ベクトル探索装置において、前記現符号化ブロックデー
タ出力ユニットが、現符号化ブロック内の各列の画素デ
ータを第１行目から第Ｎ行目まで昇順に入力する動作
を、第１列から第Ｍ列まで昇順に実行し、入力した現符
号化ブロックの各列の画素データを行の昇順に出力する
動作を列の昇順に実行すると同時に、各列の画素データ
を行の降順に出力する動作を列の昇順に実行することを
特徴とする。

【００３０】請求項１２の発明は、請求項１１記載の動
きベクトル探索装置において、前記現符号化ブロックデ
ータ出力ユニットが、第１テンプレート出力ユニットと
第２テンプレート出力ユニットからなり、前記第１テン
プレート出力ユニットが、直列に互いに電気的に接続さ
れた（Ｎ＋１）個のフリップフロップを有し、前記フリ
ップフロップのうちの一端のフリップフロップの出力端
子が偶数列の各プロセッサエレメントに電気的に接続さ
れ、前記第２テンプレート出力ユニットが、Ｎ個のフリ
ップフロップと（Ｎ−１）個のセレクタとを有し、各フ
リップフロップとセレクタが交互に、フリップフロップ
で始まり、フリップフロップで終わるように、直列に互
いに電気的に接続され、前記フリップフロップのうちの
一端のフリップフロップの出力端子が奇数列の各プロセ
ッサエレメントに電気的に接続され、他端のフリップフ
ロップの入力端子が第１テンプレートユニットに電気的
に接続され、前記各セレクタの入力端子が、第１テンプ
レートユニットに電気的に接続され、第１テンプレート
出力ユニットの出力端子から現符号化ブロック内の各列
の画素データを行の昇順に出力する動作を列の昇順に実
行すると同時に、第２テンプレート出力ユニットの出力
端子から現符号化ブロック内の各列の画素データを行の
降順に出力する動作を列の昇順に実行することを特徴と
する動きベクトル探索装置。

【００３１】請求項１３の発明は、請求項６記載の動き
ベクトル探索装置において、前記中間レジスタの一部の
中間レジスタが、前記第２転送制御手段による画素デー
タの転送タイミングに同期して前記第１サーチウィンド
ウの画素データを選択して入力するセレクタとフリップ
フロップとを有することを特徴とする。請求項１４の発
明は、請求項６記載の動きベクトル探索装置において、
前記中間レジスタの一部の中間レジスタが、直列に互い
に電気的に接続されたＮ個のフリップフロップからなる
ことを特徴とする。

【００３２】請求項１５の発明は、請求項６記載の動き
ベクトル探索装置において、前記プロセッサエレメント
がディストーションの算出を終了した後、全てのプロセ
ッサエレメントで算出されたディストーションを前記候
補ブロック特定ユニットに転送させるディストーション
転送制御手段を有することを特徴とする。請求項１６の
発明は、請求項６記載の動きベクトル探索装置におい
て、前記候補ブロック特定ユニットが、少なくとも一つ
のプロセッサエレメントを含む行に対して、それぞれの
行の一端に位置するプロセッサエレメントに電気的に接
続され、各プロセッサエレメントがディストーションの
算出を終了した後、候補ブロック特定ユニットに接続さ
れた各プロセッサエレメントから候補ブロック特定ユニ
ットにディストーションを転送するとともに、候補ブロ
ック特定ユニットに接続された各プロセッサエレメント
に向けて各プロセッサエレメントから、それぞれ隣の列
のプロセッサエレメントにディストーションを転送させ
るディストーション転送制御手段と、を有し、前記ディ
ストーション転送制御手段が、全てのプロセッサエレメ
ントで算出されたディストーションが候補ブロック特定
ユニットに転送されるまで、前記ディストーションの転
送動作を繰り返すことを特徴とする。

【００３３】請求項１７の発明は、請求項６記載の動き
ベクトル探索装置において、前記候補ブロック特定ユニ
ットが、少なくとも一つのプロセッサエレメントを含む
列に対して、それぞれの列の一端に位置するプロセッサ
エレメントに電気的に接続され、各プロセッサエレメン
トがディストーションの算出を終了した後、候補ブロッ
ク特定ユニットに接続された各プロセッサエレメントか
ら候補ブロック特定ユニットにディストーションを転送
するとともに、候補ブロック特定ユニットに接続された
各プロセッサエレメントに向けて各プロセッサエレメン
トから、それぞれ隣の行のプロセッサエレメントにディ
ストーションを転送させるディストーション転送制御手
段と、を有し、前記ディストーション転送制御手段が、
全てのプロセッサエレメントで算出されたディストーシ
ョンが候補ブロック特定ユニットに転送されるまで、前
記ディストーションの転送動作を繰り返すことを特徴と
する。

【００３４】請求項１８の発明は、請求項１５記載の動
きベクトル探索装置において、動作モード選択手段によ
り第１動作モードが選択されたとき、サーチウインドウ
データ出力ユニットが、前記第１サーチウインドウの範
囲を越えて、該サーチウインドウからＭ画素分だけ水平
方向にずれた第３サーチウインドウの範囲の画素データ
まで入力レジスタユニットに入力させるとともに、現符
号化ブロックデータ出力ユニットが、前記現符号化ブロ
ックを、該現符号化ブロックに対して水平方向に隣接す
るもう一つの現符号化ブロックに置き換えて、現符号化
ブロックの画素データを転送する前記第６転送制御手段
および第７転送制御手段を動作させ、前記サーチウイン
ドウデータ出力ユニットが、第１サーチウインドウ内の
同列の画素データを行数の昇順に入力レジスタユニット
に入力する動作を、列数の昇順に繰り返し、さらに、前
記サーチウインドウデータ出力ユニットが、該入力動作
を前記第１サーチウインドウの範囲を越えて前記第３サ
ーチウインドウの範囲まで繰り返し、前記ディストーシ
ョン算出ユニットによる前記第３サーチウインドウに対
応するディストーションの算出が終了する前に、前記デ
ィストーション転送制御手段による前記第１サーチウイ
ンドウに対応するディストーションの転送動作が終了
し、動作モード選択手段により第２動作モードが選択さ
れたとき、サーチウインドウデータ出力ユニットが、前
記第２サーチウインドウの範囲を越えて、該サーチウイ
ンドウからＭ画素分だけ水平方向にずれた第４サーチウ
インドウの範囲の画素データまで入力レジスタユニット
に入力させるとともに、現符号化ブロックデータ出力ユ
ニットが、前記現符号化ブロックを、該現符号化ブロッ
クに対して水平方向に隣接するもう一つの現符号化ブロ
ックに置き換えて、現符号化ブロックの画素データを転
送する前記第６転送制御手段および第７転送制御手段を
動作させ、前記サーチウインドウデータ出力ユニット
が、第２サーチウインドウ内の同列の画素データを行数
の昇順に入力レジスタユニットに入力する動作を、列数
の昇順に繰り返し、さらに、前記サーチウインドウデー
タ出力ユニットが、該入力動作を前記第２サーチウイン
ドウの範囲を越えて前記第４サーチウインドウの範囲ま
で繰り返し、前記ディストーション算出ユニットによる
前記第４サーチウインドウに対応するディストーション
の算出が終了する前に、前記ディストーション転送制御
手段による前記第２サーチウインドウに対応するディス
トーションの転送動作が終了することを特徴とする。

【００３５】

【作用】請求項１記載の発明では、まず、サーチウイン
ドウ選択ステップで、前記サーチウインドウの中から一
つのサーチウインドウを選択する。次いで、サーチウイ
ンドウデータ供給ステップで、選択されたサーチウイン
ドウの画素データをレジスタグループに順次供給し、次
いで、現符号化ブロックデータ供給ステップで、現符号
化ブロックの画素データを演算器グループの各演算器に
順次供給し、選択されたサーチウインドウのサイズに基
づいて第１および第２レジスタのうちの一部のレジスタ
を選択し、次いで、画素データ転送ステップで、前記サ
ーチウインドウ選択ステップで選択されたレジスタ間で
サーチウインドウの画素データを転送させ、ディストー
ション算出ステップで、選択されたサーチウインドウに
含まれる前符号化候補ブロックに対応するディストーシ
ョンを演算器グループの各演算器に算出させる。次い
で、候補ブロック特定ステップで、算出されたディスト
ーションのうちの最小のディストーションが検出され、
該最小のディストーションに対応する前符号化候補ブロ
ックが現符号化ブロックに最も類似した前符号化候補ブ
ロックとして特定される。

【００３６】このため、複数のサーチウインドウの中か
ら一つのサーチウインドウを選択し、選択されたサーチ
ウインドウに対する最小ディストーションおよび動きベ
クトルを特定することができる。したがって、複数のサ
ーチウインドウを切り換えて、それぞれのサーチウイン
ドウに対応する最小ディストーションおよび動きベクト
ルを特定することができる。

【００３７】請求項２記載の発明では、請求項１記載の
発明において、現符号化画像と前符号化画像との時間的
隔たりの大きさに比例したサイズのサーチウインドウを
選択することができる。このため、現符号化画像と前符
号化画像との間の時間的隔たりの大きさに応じて、隔た
りが小さい場合には探索範囲の狭いサーチウインドウを
選択し、時間的隔たりが大きい場合には探索範囲の広い
サーチウインドウを選択して、動きベクトルを探索する
ことができる。

【００３８】したがって、時間的隔たりが小さい場合に
は、前符号化候補ブロックの存在する密度が高い、狭い
探索範囲のサーチウインドウを選択することによって、
予測精度の高い動きベクトルを求めることができるとと
もに、時間的隔たりが大きい場合には、探索範囲の広い
サーチウインドウを選択することによって、動きの大き
な画像に対して、最適な前符号化画像の前符号化候補ブ
ロックが探索範囲から外れてしまうことを防止すること
ができ、最適な動きベクトルを求めることができる。

【００３９】請求項３記載の発明では、請求項１記載の
発明において、最小のディストーションの算出、およ
び、該最小のディストーションに対応する前符号化候補
ブロックの特定を複数回繰り返し、２回目以降の各サー
チウインドウが、前回特定された前符号化候補ブロック
を含むサーチウインドウが選択される。このため、広い
探索範囲のサーチウインドウから特定された前符号化候
補ブロックに基づいてこの前符号化候補ブロックの近傍
に、再度、前符号化候補ブロックの密度が高い狭い探索
範囲のサーチウインドウを設定することができる。

【００４０】したがって、広い探索範囲から順次前符号
化候補ブロックの密度が高い狭い探索範囲に切換えて動
きベクトルを求めることができるので、予測精度の高い
動きベクトルを求めることができる。請求項４記載の発
明では、請求項３記載の発明において、各前符号化候補
ブロックが水平、垂直および対角方向に隣接する各前符
号化候補ブロックと１画素ピッチだけずれたサーチウイ
ンドウが最後に選択される。

【００４１】このため、最後に探索されるサーチウイン
ドウでは、全点探索法によって動きベクトルを求めるこ
とができる。したがって、予測精度の高い動きベクトル
を確実に求めることができる。請求項５記載の発明で
は、複数のサーチウインドウのうちの一つのサーチウイ
ンドウを選択し、サーチウインドウに含まれる前符号化
候補ブロックの最大数と同数の第１レジスタおよび複数
の第２レジスタを有し、これら第１および第２レジスタ
に、選択されたサーチウインドウのサイズに基づいて前
記第１および第２レジスタのうちの一部のレジスタを選
択し、選択されたレジスタ間でサーチウインドウの画素
データを転送させ、第１レジスタと同数の演算器を有
し、これら演算器に、第１レジスタのそれぞれからサー
チウインドウの画素データを入力させるととともに、現
符号化ブロックの画素データを入力させて、該入力した
画素データに基づいて現符号化ブロックと各サーチウイ
ンドウの各前符号化候補ブロックとの差を表わすディス
トーションをそれぞれ算出させ、算出されたディストー
ションのうちの最小のディストーションを検出し、該最
小のディストーションに対応する前符号化候補ブロック
を現符号化ブロックに最も類似した前符号化候補ブロッ
クとして特定する。

【００４２】このため、複数のサーチウインドウの中か
らサーチウインドウを選択し、選択されたサーチウイン
ドウに対する最小ディストーションおよび動きベクトル
を特定することができる。したがって、複数のサーチウ
インドウを切り換えて、それぞれのサーチウインドウに
対応する最小ディストーションおよび動きベクトルを特
定することができる。

【００４３】請求項６記載の発明は、各ディストーショ
ンを算出する（Ｈ２−Ｎ＋１）×（Ｈ２−Ｍ＋１）個以
下のプロセッサエレメントと、前記プロセッサエレメン
トを含む総数が（Ｈ１−Ｎ＋１）×（Ｌ１−Ｍ＋１）個
になる複数の中間レジスタと、（Ｌ１−Ｍ＋１）個のサ
イドレジスタユニットと、入力レジスタユニットと、を
有し、前記中間レジスタと共に前記プロセッサエレメン
トが、（Ｈ１−Ｎ＋１）行（Ｌ１−Ｍ＋１）列のマトリ
ックス状に想像上配置され、Ｎ行Ｍ列の画素により表さ
れる現符号化ブロックと、Ｈ１行Ｌ１列の画素により表
される第１サーチウインドウとに、基づいて前符号化候
補ブロックとの動きベクトルを探索する第１動作モード
と、Ｎ行Ｍ列の画素により表される現符号化ブロック
と、Ｈ２行Ｈ２列の画素により表される第２サーチウイ
ンドウとに、基づいて前符号化候補ブロックとの動きベ
クトルを探索する第２動作モードと、からどちらか一方
を選択する動作モード選択手段を有し、さらに、動作モ
ード選択手段により第１動作モードが選択されたとき、
第１サーチウインドウに含まれる各前符号化候補ブロッ
クの画素データを前記入力レジスタユニットに供給し、
動作モード選択手段により第２動作モードが選択された
とき、第２サーチウインドウに含まれる各前符号化候補
ブロックの画素データを前記入力レジスタユニットに出
力するサーチウインドウデータ出力ユニットと、現符号
化ブロックの画素データを各プロセッサエレメントに出
力する現符号化ブロックデータ出力ユニットと、現符号
化ブロックの画素データとサーチウインドウの画素デー
タとに基づいて、各プロセッサエレメントに前記各ディ
ストーションを算出させるディストーション算出ユニッ
トと、ディストーション算出ユニットにより算出された
ディストーションのうちの最小のディストーションを検
出し、該最小のディストーションに対応する前符号化候
補ブロックを現符号化ブロックに最も類似した前符号化
候補ブロックとして特定する候補ブロック特定ユニット
と、を有する。

【００４４】さらに、請求項６記載の発明では、第１転
送制御手段において、動作モード選択手段により第１動
作モードが選択されたとき、（Ｌ１−Ｍ＋１）列目のサ
イドレジスタユニットと、（Ｌ１−Ｍ＋１）列目の各プ
ロセッサエレメントおよび中間レジスタとに、入力レジ
スタユニットから互いに異なる１画素分の画素データを
転送させ、動作モード選択手段により第２動作モードが
選択されたとき、（Ｌ１−Ｍ＋１）列目のサイドレジス
タユニットと、（Ｌ１−Ｍ＋１）列目の各プロセッサエ
レメントおよび中間レジスタとに、入力レジスタユニッ
トから互いに異なる１画素分の画素データを転送させ、
第２転送制御手段において、該第１転送段階による画素
データの転送動作に同期して、動作モード選択手段によ
り第１動作モードが選択されたとき、２列目以降のｍ列
目の各プロセッサエレメントから（ｍ−１）列目の各プ
ロセッサエレメントおよび各中間レジスタに、２列目以
降のｍ列目の各中間レジスタから（ｍ−１）列目の各プ
ロセッサエレメントおよび各中間レジスタに、並びに、
２列目以降のｍ列目のサイドレジスタユニットから（ｍ
−１）列目のサイドレジスタユニットに、１画素分の画
素データを転送させ、動作モード選択手段により第２動
作モードが選択されたとき、２列目以降のｊ列目の各プ
ロセッサエレメントから（ｊ−１）列目の各プロセッサ
エレメントおよび各中間レジスタに、２列目以降のｊ列
目の各中間レジスタから（ｊ−１）列目の各プロセッサ
エレメントおよび各中間レジスタに、並びに、２列目以
降のｊ列目のサイドレジスタユニットから（ｊ−１）列
目のサイドレジスタユニットに、１画素分の画素データ
を転送させ、少なくとも一つのプロセッサエレメントを
含む列のみの列数をカウントしたときの奇数番目の列と
偶数番目の列との各列を奇数列、偶数列に分けるものと
して、第３転送制御手段において、該第２転送段階によ
る画素データの転送動作の後、動作モード選択手段によ
り第１動作モードが選択されたとき、奇数列のサイドレ
ジスタユニットから奇数列の１行目のプロセッサエレメ
ントまたは中間レジスタに、奇数列の１行目から（Ｈ１
−Ｎ）行目までのｎ行目のプロセッサエレメントから
（ｎ＋１）行目のプロセッサエレメントまたは中間レジ
スタに、奇数列の１行目から（Ｈ１−Ｎ）行目までのｎ
行目の中間レジスタから（ｎ＋１）行目のプロセッサエ
レメントまたは中間レジスタに、並びに、奇数列の（Ｈ
１−Ｎ＋１）行目のプロセッサエレメントまたは中間レ
ジスタから奇数列のサイドレジスタユニットに、１画素
分の画素データを転送させ、動作モード選択手段により
第２動作モードが選択されたとき、奇数列のサイドレジ
スタユニットから奇数列の１行目のプロセッサエレメン
トまたは中間レジスタに、奇数列の１行目から（Ｈ１−
Ｎ）行目までのｉ行目のプロセッサエレメントから（ｉ
＋１）行目のプロセッサエレメントまたは中間レジスタ
に、奇数列の１行目から（Ｈ１−Ｎ）行目までのｉ行目
の中間レジスタから（ｉ＋１）行目のプロセッサエレメ
ントまたは中間レジスタに、並びに、奇数列の（Ｈ１−
Ｎ＋１）行目のプロセッサエレメントから奇数列のサイ
ドレジスタユニットに、１画素分の画素データを転送さ
せ、第４転送制御手段において、該第３転送制御手段に
よる画素データの転送動作に同期して、動作モード選択
手段により第１動作モードが選択されたとき、偶数列の
サイドレジスタユニットから偶数列の（Ｈ１−Ｎ＋１）
行目のプロセッサエレメントまたは中間レジスタに、偶
数列の（Ｈ１−Ｎ＋１）行目から２行目までのｎ行目の
プロセッサエレメントから（ｎ−１）行目のプロセッサ
エレメントまたは中間レジスタに、偶数列の（Ｈ１−Ｎ
＋１）行目から２行目までのｎ行目の中間レジスタから
（ｎ−１）行目のプロセッサエレメントまたは中間レジ
スタに、並びに、偶数列の１行目のプロセッサエレメン
トまたは中間レジスタから偶数列のサイドレジスタユニ
ットに、１画素分の画素データを転送させ、動作モード
選択手段により第２動作モードが選択されたとき、偶数
列のサイドレジスタユニットから偶数列の（Ｈ１−Ｎ＋
１）行目のプロセッサエレメントまたは中間レジスタ
に、偶数列の（Ｈ１−Ｎ＋１）行目から２行目までのｉ
行目のプロセッサエレメントから（ｉ−１）行目のプロ
セッサエレメントまたは中間レジスタに、偶数列の（Ｈ
１−Ｎ＋１）行目から２行目までのｉ行目の中間レジス
タから（ｉ−１）行目のプロセッサエレメントまたは中
間レジスタに、並びに、偶数列の１行目のプロセッサエ
レメントまたは中間レジスタから偶数列のサイドレジス
タユニットに、１画素分の画素データを転送させる第４
転送制御手段と、第１転送制御手段による画素データの
転送動作から第４転送制御手段による画素データの転送
動作までを繰り返させ、第６転送制御手段において、動
作モード選択手段により第１動作モードが選択されたと
き、１列目のプロセッサエレメントに前記第１サーチウ
インドウの画素データが初めて転送されるタイミングに
同期して、奇数列の各プロセッサエレメントに前記現符
号化ブロックの１画素分の画素データを入力し、以後、
第２転送制御手段および第３転送制御手段による画素デ
ータの転送タイミングに同期して奇数列の各プロセッサ
エレメントに、前記現符号化ブロックの全ての画素デー
タが入力されるまで、現符号化ブロックデータ出力ユニ
ットから１画素分づつ画素データを転送させ、動作モー
ド選択手段により第２動作モードが選択されたとき、１
列目のプロセッサエレメントに前記第２サーチウインド
ウの画素データが初めて転送されるタイミングに同期し
て、奇数列の各プロセッサエレメントに前記現符号化ブ
ロックの１画素分の画素データを入力し、以後、第２転
送制御手段および第３転送制御手段による画素データの
転送タイミングに同期して奇数列の各プロセッサエレメ
ントに、前記現符号化ブロックの全ての画素データが入
力されるまで、現符号化ブロックデータ出力ユニットか
ら１画素分づつ画素データを転送させ、第７転送制御手
段において、動作モード選択手段により第１動作モード
が選択されたとき、１列目のプロセッサエレメントに前
記第１サーチウインドウの画素データが初めて転送され
るタイミングに同期して、偶数列の各プロセッサエレメ
ントに、前記第６転送制御手段により奇数列の各プロセ
ッサエレメントに最初に入力された画素データとは異な
る前記現符号化ブロックの１画素分の画素データを入力
し、以後、第２転送制御手段および第４転送制御手段に
よる画素データの転送タイミングに同期して偶数列の各
プロセッサエレメントに、前記現符号化ブロックの全て
の画素データが入力されるまで、現符号化ブロックデー
タ出力ユニットから１画素分づつ画素データを転送さ
せ、動作モード選択手段により第２動作モードが選択さ
れたとき、１列目のプロセッサエレメントに前記第２サ
ーチウインドウの画素データが初めて転送されるタイミ
ングに同期して、偶数列の各プロセッサエレメントに、
前記第６転送制御手段により奇数列の各プロセッサエレ
メントに最初に入力された画素データとは異なる前記現
符号化ブロックの１画素分の画素データを入力し、以
後、第２転送制御手段および第４転送制御手段による画
素データの転送タイミングに同期して偶数列の各プロセ
ッサエレメントに、前記現符号化ブロックの全ての画素
データが入力されるまで、現符号化ブロックデータ出力
ユニットから１画素分づつ画素データを転送させる。

【００４５】このため、動作モード選択手段によって選
択されたモードにより、サーチウインドウが選択され、
各レジスタにおいては、２方向からデータが入力され、
２方向にデータが出力されて、各レジスタ間で選択され
たサーチウインドウの画素データが転送されて、各局所
ディストーションが求められ、候補ブロック特定ユニッ
トによって、最小ディストーションが特定される。

【００４６】したがって、複数のサーチウインドウを切
り換えて、それぞれのサーチウインドウに対応する最小
ディストーションおよび動きベクトルを特定することが
できる。請求項７記載の発明では、請求項６記載の発明
において、各サイドレジスタユニットが、各列の１行目
のプロセッサエレメントおよび中間レジスタに電気的に
接続された第１サイドレジスタユニットと、各列の（Ｈ
−Ｎ＋１）行目のプロセッサエレメントおよび中間レジ
スタに電気的に接続された第２サイドレジスタユニット
からなり、第１サイドレジスタユニットが、画素データ
を入力して一時的に保持した後出力する直列に互いに電
気的に接続された（Ｎ−１）個のレジスタからなり、第
２サイドレジスタユニットが、画素データを入力して一
時的に保持した後出力する直列に互いに電気的に接続さ
れた（Ｎ−１）個のレジスタからなり、各レジスタ間で
データの転送が行なわれる。

【００４７】このため、サイドレジスタユニットにおけ
る各レジスタは、各転送タイミングに応じて、１データ
ずつ隣のレジスタに画素データの転送することができ
る。また、サイドレジスタユニットにおける各レジスタ
をセレクタとフリップフロップによって構成することが
できるので、回路を容易に構成することができる。請求
項８記載の発明では、請求項６記載の発明において、各
サイドレジスタユニットが、画素データを入力して一時
的に保持して出力する直列に互いに電気的に接続された
（Ｎ−１）個のレジスタからなり、各レジスタ間でデー
タの転送が行なわれる。

【００４８】このため、サイドレジスタユニットにおけ
る各レジスタは、各転送タイミングに応じて、１データ
ずつ隣のレジスタに画素データの転送を行なうことがで
きる。したがって、レジスタの数を極力押えることがで
きる。また、サイドレジスタユニットにおける各レジス
タをセレクタとフリップフロップによって構成すること
ができるので、回路を容易に構成することができる。

【００４９】また、サイドレジスタユニットとプロセッ
サエレメントの列をリング上に配置することができるの
で、データの転送バスを短くすることができ、転送時間
を均一にすることができる。したがって、誤りの少ない
安定した回路を形成することができる。請求項９記載の
発明では、請求項６記載の動きベクトル探索装置におい
て、入力レジスタユニットが、第１入力レジスタユニッ
トと第２入力レジスタユニットからなり、第１入力レジ
スタユニットが、（Ｈ−Ｎ＋１）個のレジスタを有し、
サーチウインドウデータ出力ユニットが、第１転送制御
手段および第３転送制御手段の画素データの転送周期の
Ｎ／Ｈの周期でサーチウインドウ内の同列の画素データ
を行数の昇順に第１入力レジスタユニットの上記一端の
レジスタの入力端子に入力する動作を、列数の昇順に繰
り返し、前記各レジスタが、入力端子に入力されている
データを出力端子に、前記第１転送制御手段および第３
転送制御手段の画素データの転送周期のＮ／Ｈの周期で
出力し、第２入力レジスタユニットが、入力端子に入力
されているデータを出力端子に、前記第１転送制御手段
の画素データの転送周期で（Ｌ−Ｍ＋１）列目のサイド
レジスタユニットに出力する。

【００５０】このため、第１入力レジスタユニットの各
レジスタは、第１転送制御手段および第３転送制御手段
の画素データの転送周期のＮ／Ｈの周期で隣のレジスタ
にサーチウインドウ内の画素データを転送することがで
きる。したがって、第１入力レジスタユニットの各レジ
スタを、簡単なセレクタとフリップフロップによって構
成することができ、回路を容易に構成することができ
る。

【００５１】請求項１０記載の発明では、請求項６記載
の動きベクトル探索装置において、入力レジスタユニッ
トが、第１入力レジスタユニットと第２入力レジスタユ
ニットからなり、第２入力レジスタユニットが、直列に
互いに電気的に接続された（Ｎ−１）個のフリップフロ
ップからなる。このため、第２入力レジスタユニットの
各フリップフロップは、第１転送制御手段および第３転
送制御手段の画素データの転送周期のＮ／Ｈの周期で隣
のフリップフロップにサーチウインドウ内の画素データ
を転送することができる。

【００５２】したがって、第２入力レジスタユニット
を、フリップフロップのみによって構成することがで
き、容易に回路を構成することができる。請求項１１記
載の発明では、請求項６記載の動きベクトル探索装置に
おいて、前記現符号化ブロックデータ出力ユニットが、
現符号化ブロック内の各列の画素データを第１行目から
第Ｎ行目まで昇順に入力する動作を、第１列から第Ｍ列
まで昇順に実行し、入力した現符号化ブロックの各列の
画素データを行の昇順に出力する動作を列の昇順に実行
すると同時に、各列の画素データを行の降順に出力する
動作を列の昇順に実行する。

【００５３】このため、奇数列のプロセッサエレメント
と偶数列のプロセッサエレメントに別の現符号化ブロッ
クの画素データを入力することができる。したがって、
各列によりサーチウインドウの画素データの転送方向が
異なっていても、各プロセッサエレメントにおいて、同
一の現符号化ブロックにおける各局所ディストーション
を算出することができる。

【００５４】請求項１２記載の発明では、請求項１１記
載の動きベクトル探索装置において、現符号化ブロック
データ出力ユニットが、第１テンプレート出力ユニット
と第２テンプレート出力ユニットからなり、前記第１テ
ンプレート出力ユニットが、（Ｎ＋１）個のフリップフ
ロップを有し、前記第２テンプレート出力ユニットが、
Ｎ個のフリップフロップと（Ｎ−１）個のセレクタとを
有し、各フリップフロップとセレクタが交互に、フリッ
プフロップで始まり、フリップフロップで終わるよう
に、接続され、第１テンプレート出力ユニットの出力端
子から現符号化ブロック内の各列の画素データを行の昇
順に出力する動作を列の昇順に実行すると同時に、第２
テンプレート出力ユニットの出力端子から現符号化ブロ
ック内の各列の画素データを行の降順に出力する動作を
列の昇順に実行する。

【００５５】このため、奇数列のプロセッサエレメント
と偶数列のプロセッサエレメントに別の現符号化ブロッ
クの画素データを入力することができる。したがって、
セレクタとフリップフロップによって第２テンプレート
出力ユニットを構成することができるので、回路を容易
に構成することができる。また、各列によりサーチウイ
ンドウの画素データの転送方向が異なっていても、各プ
ロセッサエレメントにおいて、同一の現符号化ブロック
における各局所ディストーションを算出することができ
る。

【００５６】請求項１３記載の発明では、請求項６記載
の動きベクトル探索装置において、前記中間レジスタの
一部の中間レジスタが、前記第２転送制御手段による画
素データの転送タイミングに同期して前記第１サーチウ
インドウの画素データを選択して入力するセレクタとフ
リップフロップを有するように構成される。このため、
第２転送制御手段による画素データの転送タイミング、
すなわち、セレクタに入力される信号のタイミングに同
期して、一部の中間レジスタからプロセッサエレメン
ト、他の中間レジスタおよびサイドレジスタに画素デー
タを転送することができる。

【００５７】したがって、プロセッサエレメント、他の
中間レジスタおよびサイドレジスタに画素データが転送
されるタイミングをセレクタに入力される信号により制
御することができる。さらに、一部の中間レジスタをそ
れぞれ一つのセレクタとフリップフロップを有するよう
に構成することができるので、回路を容易に構成するこ
とができる。

【００５８】請求項１４記載の発明では、請求項６記載
の動きベクトル探索装置において、前記中間レジスタの
一部の中間レジスタが、互いに直列に電気的に接続され
たＮ個のフリップフロップからなり、入力される信号の
タイミングに同期して、それぞれ隣のフリップフロップ
またはプロセッサエレメント、他の中間レジスタおよび
サイドレジスタに画素データが転送される。

【００５９】このため、Ｎ回の信号入力タイミングに同
期して、一部の中間レジスタからプロセッサエレメン
ト、他の中間レジスタおよびサイドレジスタに画素デー
タを転送することができる。したがって、プロセッサエ
レメント、他の中間レジスタおよびサイドレジスタに画
素データが転送されるタイミングをフリップフロップの
数により設定することができる。さらに、一部の中間レ
ジスタをフリップフロップによって構成することができ
るので、回路を容易に構成することができる。

【００６０】請求項１５記載の発明では、請求項６記載
の動きベクトル探索装置において、各プロセッサエレメ
ントがディストーションの算出を終了した後、ディスト
ーション転送制御手段によって、全てのプロセッサエレ
メントで算出されたディストーションを前記候補ブロッ
ク特定ユニットに転送するように構成する。このため、
サーチウインドウ内の各前符号化ブロックと現符号化ブ
ロックとの間の各ディストーションの内の最小のディス
トーションを検出することができるので、最小ディスト
ーションにより動きベクトルを求めることができる。

【００６１】請求項１６記載の発明では、請求項６記載
の動きベクトル探索装置において、前記候補ブロック特
定ユニットが、少なくとも一つのプロセッサエレメント
を含む行にあって、それぞれの行の一端に位置するプロ
セッサエレメントに電気的に接続され、各プロセッサエ
レメントがディストーションの算出を終了した後、候補
ブロック特定ユニットに接続された各プロセッサエレメ
ントから候補ブロック特定ユニットにディストーション
を転送するとともに、候補ブロック特定ユニットに接続
された各プロセッサエレメントに向けて各プロセッサエ
レメントから、それぞれ隣の列のプロセッサエレメント
にディストーションを転送させるディストーション転送
制御手段と、を有し、前記ディストーション転送制御手
段が、全てのプロセッサエレメントで算出されたディス
トーションが候補ブロック特定ユニットに転送されるま
で、前記ディストーションの転送動作を繰り返す。

【００６２】このため、サーチウインドウ内の各前符号
化ブロックと現符号化ブロックとの間の各ディストーシ
ョンの内の最小のディストーションを検出することがで
きるので、最小ディストーションにより動きベクトルを
求めることができる。請求項１７記載の発明では、請求
項６記載の動きベクトル探索装置において、前記候補ブ
ロック特定ユニットが、少なくとも一つのプロセッサエ
レメントを含む列にあって、それぞれの列の一端に位置
するプロセッサエレメントに電気的に接続され、各プロ
セッサエレメントがディストーションの算出を終了した
後、候補ブロック特定ユニットに接続された各プロセッ
サエレメントから候補ブロック特定ユニットにディスト
ーションを転送するとともに、候補ブロック特定ユニッ
トに接続された各プロセッサエレメントに向けて各プロ
セッサエレメントから、それぞれ隣の行のプロセッサエ
レメントにディストーションを転送させるディストーシ
ョン転送制御手段と、を有し、前記ディストーション転
送制御手段が、全てのプロセッサエレメントで算出され
たディストーションが候補ブロック特定ユニットに転送
されるまで、前記ディストーションの転送動作を繰り返
す。

【００６３】このため、サーチウインドウ内の各前符号
化ブロックと現符号化ブロックとの間の各ディストーシ
ョンの内の最小のディストーションを検出することがで
きるので、最小ディストーションにより動きベクトルを
求めることができる。請求項１８記載の発明では、請求
項１５記載の動きベクトル探索装置において、動作モー
ド選択手段により第１動作モードが選択されたとき、サ
ーチウインドウデータ出力ユニットが、前記第１サーチ
ウインドウの範囲を越えて、該サーチウインドウからＭ
画素分だけ列方向にずれた第３サーチウインドウの範囲
の画素データまで入力レジスタユニットに入力させると
ともに、現符号化ブロックデータ出力ユニットが、前記
現符号化ブロックを、該現符号化ブロックに対して列方
向に隣接するもう一つの現符号化ブロックに置き換え
て、現符号化ブロックの画素データを転送する前記第６
転送制御手段および第７転送制御手段を動作させ、前記
サーチウインドウデータ出力ユニットが、第１サーチウ
インドウ内の同列の画素データを行数の昇順に入力レジ
スタユニットに入力する動作を、列数の昇順に繰り返
し、さらに、前記サーチウインドウデータ出力ユニット
が、該入力動作を前記第１サーチウインドウの範囲を越
えて前記第３サーチウインドウの範囲まで繰り返し、前
記ディストーション算出ユニットによる前記第３サーチ
ウインドウに対応するディストーションの算出が終了す
る前に、前記ディストーション転送制御手段による前記
第１サーチウインドウに対応するディストーションの転
送動作が終了する。

【００６４】また、動作モード選択手段により第２動作
モードが選択されたとき、サーチウインドウデータ出力
ユニットが、前記第２サーチウインドウの範囲を越え
て、該サーチウインドウからＭ画素分だけ列方向にずれ
た第４サーチウインドウの範囲の画素データまで入力レ
ジスタユニットに入力させるとともに、現符号化ブロッ
クデータ出力ユニットが、前記現符号化ブロックを、該
現符号化ブロックに対して列方向に隣接するもう一つの
現符号化ブロックに置き換えて、現符号化ブロックの画
素データを転送する前記第６転送制御手段および第７転
送制御手段を動作させ、前記サーチウインドウデータ出
力ユニットが、第２サーチウインドウ内の同列の画素デ
ータを行数の昇順に入力レジスタユニットに入力する動
作を、列数の昇順に繰り返し、さらに、前記サーチウイ
ンドウデータ出力ユニットが、該入力動作を前記第２サ
ーチウインドウの範囲を越えて前記第４サーチウインド
ウの範囲まで繰り返し、前記ディストーション算出ユニ
ットによる前記第４サーチウインドウに対応するディス
トーションの算出が終了する前に、前記ディストーショ
ン転送制御手段による前記第２サーチウインドウに対応
するディストーションの転送動作が終了するこのため、
動作モード選択手段により第１動作モードおよび第２動
作モードのどちらが選択されても、複数の現符号化ブロ
ックに対する動きベクトルおよびディストーションを、
連続して求めることができるとともに、サーチウインド
ウ内の画素データを共有して使用することができるの
で、サーチウインドウ内の画素データの入力を行なう回
数を、現符号化ブロックに対する動きベクトルおよびデ
ィストーションを１ブロックずつ求めた場合よりも大幅
に削減することができる。また、この削減できる回数
は、（Ｌ−Ｍ）×Ｈ画素分削減することができ、サーチ
ウインドウのサイズが大きければ大きいほど増え、削減
できる率についても増えるので、サーチウインドウが大
きくなるほど有効である。

【００６５】また、各プロセッサエレメントにおいて、
一つの現符号化ブロックに対するディストーションと該
現符号化ブロックに対して水平方向に隣接するもう一つ
の現符号化ブロックに対するディストーションとが、混
在しないので、先に算出されたディストーションを保持
する記憶部を新たに設ける必要が無く、回路を簡素化す
ることができる。

【００６６】

【実施例】以下、本発明を図面に基づいて説明する。図
１〜図４１は、本発明に係る動きベクトル探索装置の第
１の実施例を示す図である。ここでは、二つのサーチウ
インドウから一つのサーチウインドウを選んで、動きベ
クトルを探索する場合について説明する。図１に示すよ
うに、動きベクトル探索装置は、現符号化ブロックデー
タ出力ユニット１００、サーチウインドウデータ出力ユ
ニット２００、ディストーション算出ユニット１００
０、候補ブロック特定ユニット４００、信号出力ユニッ
ト３００および動作モード選択ユニット６００からな
り、図２（ａ）に示された現符号化画像Ｐａを部分的に
構成する一つの現符号化ブロック５０の動きベクトル
を、現符号化画像Ｐａよりも先に符号化された図２
（ｂ）に示された前符号化画像Ｐｂに基づいて探索する
ものである。

【００６７】現符号化ブロックデータ出力ユニット１０
０は、現符号化画像Ｐａを部分的に構成する一つの現符
号化ブロック５０の画素データをディストーション算出
ユニット１０００に出力するものである。現符号化ブロ
ック５０は任意のブロックサイズであってよいが、以下
の説明では、図３、図４に示されるように、画素データ
ａ（０，０）、ａ（０，１）、ａ（１，０）およびａ
（１，１）からなる２×２画素サイズのブロックとす
る。

【００６８】サーチウインドウデータ出力ユニット２０
０は、現符号化ブロック５０に類似した複数の前符号化
ブロックを含む前符号化画像Ｐｂ上の範囲を第１サーチ
ウインドウとして特定された第１サーチウインドウ６０
内の各前符号化ブロックを、図３に示されるように前符
号化候補ブロック６０ａとして、各前符号化候補ブロッ
ク６０ａ内の各画素データをディストーション算出ユニ
ット１０００に出力、または、上記前符号化画像Ｐｂ上
の範囲を第２サーチウインドウとして特定された第２サ
ーチウインドウ７０内の各前符号化ブロックを、図４に
示されるように前符号化候補ブロック７０ａとして、各
前符号化候補ブロック７０ａ内の各画素データをディス
トーション算出ユニット１０００に出力するものであ
る。

【００６９】第１サーチウインドウ６０および第２サー
チウインドウ７０のサイズは、現符号化ブロック５０よ
り大きければ任意のサイズでよいが、以下の説明では、
第１サーチウインドウ６０は、図３に示されるように画
素データｂ（０，０）、ｂ（０，１）、ｂ（０，２）、
ｂ（０，３）、ｂ（０，４）、ｂ（０，５）、ｂ（１，
０）、ｂ（１，１）、ｂ（１，２）、ｂ（１，３）、ｂ
（１，４）、ｂ（１，５）、ｂ（２，０）、ｂ（２，
１）、ｂ（２，２）、ｂ（２，３）、ｂ（２，４）、ｂ
（２，５）、ｂ（３，０）、ｂ（３，１）、ｂ（３，
２）、ｂ（３，３）、ｂ（３，４）、ｂ（３，５）、ｂ
（４，０）、ｂ（４，１）、ｂ（４，２）、ｂ（４，
３）、ｂ（４，４）、ｂ（４，５）、ｂ（５，０）、ｂ
（５，１）、ｂ（５，２）、ｂ（５，３）、ｂ（５，
４）およびｂ（５，５）からなる６×６画素サイズであ
り、第２サーチウインドウ７０は、図４に示されるよう
に画素データｃ（０，０）、ｃ（０，１）、ｃ（０，
２）、ｃ（０，３）、ｃ（１，０）、ｃ（１，１）、ｃ
（１，２）、ｃ（１，３）、ｃ（２，０）、ｃ（２，
１）、ｃ（２，２）、ｃ（２，３）、ｃ（３，０）、ｃ
（３，１）、ｃ（３，２）およびｃ（３，３）からなる
４×４画素サイズである。

【００７０】ディストーション算出ユニット１０００
は、現符号化ブロック５０内の各画素データを第１サー
チウインドウ６０の各前符号化候補ブロック６０ａまた
は第２サーチウインドウ７０の各前符号化候補ブロック
７０ａ内の位置的に対応する各画素データから減算した
ものを正数データに変換し、正数変換後の各画素のディ
ストーションすなわち局所ディストーションをブロック
単位に合計することによって、現符号化画像Ｐａ上の現
符号化ブロック５０と前符号化画像Ｐｂ上の第１サーチ
ウインドウ６０内の各前符号化候補ブロック６０ａまた
は第２サーチウインドウ７０内の各前符号化候補ブロッ
ク７０ａとの間の各ディストーションを算出するもので
ある。

【００７１】候補ブロック特定ユニット４００は、ディ
ストーション算出ユニット１０００により算出されたデ
ィストーションの中から最小のディストーションを特定
し、特定された最小のディストーションに対応する第１
サーチウインドウ６０内の前符号化候補ブロック６０ａ
または第２サーチウインドウ７０内の前符号化候補ブロ
ック７０ａの位置に基づいて、動きベクトルを算出する
ものである。

【００７２】信号出力ユニット３００は、現符号化ブロ
ックデータ出力ユニット１００、サーチウインドウデー
タ出力ユニット２００、ディストーション算出ユニット
１０００および候補ブロック特定ユニット４００の動作
を制御するものである。動作モード選択ユニット６００
は、サーチウインドウデータ出力ユニット２００、ディ
ストーション算出ユニット１０００および信号出力ユニ
ット３００の動作を制御するものであり、動きベクトル
を算出する対象のサーチウインドウを第１サーチウイン
ドウ６０および第２サーチウインドウ７０のいずれかに
選択するものである。

【００７３】ここで、図３に示される図は、現符号化ブ
ロック５０、第１サーチウインドウ６０および該第１サ
ーチウインドウ６０内の各前符号化候補ブロック６０ａ
の関係を示す図である。同図において、第１サーチウイ
ンドウのハッチングされている画素位置ｂ（０，０）、
ｂ（０，２）、ｂ（０，４）、ｂ（２，０）、ｂ（２，
２）、ｂ（２，４）、ｂ（４，０）、ｂ（４，２）、ｂ
（４，４）と、現符号化ブロック５０のａ（０，０）と
がそれぞれ対応する前符号化ブロックが第１サーチウイ
ンドウ６０内の各前符号化候補ブロック６０ａとなり、
この前符号化候補ブロック６０ａがディストーション算
出の対象ブロックとなる。

【００７４】図４に示される図は、現符号化ブロック５
０、第２サーチウインドウ７０および該第２サーチウイ
ンドウ７０内の各前符号化候補ブロック７０ａの関係を
示す図である。同図は、全点探索法の図であり、第２サ
ーチウインドウ７０内の各前符号化ブロックは、すべて
ディストーション算出の対象となる前符号化候補ブロッ
クである。

【００７５】図５に示されるように、信号出力ユニット
３００は、第１〜第７信号出力端子Ｐ１〜Ｐ７を有して
いる。各信号出力端子Ｐ１〜Ｐ７から出力されるそれぞ
れの信号は、現符号化ブロックデータ出力ユニット１０
０、サーチウインドウデータ出力ユニット２００、ディ
ストーション算出ユニット１０００および候補ブロック
特定ユニット４００の各ユニットの動作を制御する信号
であり、各ユニットに出力される。

【００７６】信号出力ユニット３００の各信号出力端子
Ｐ１〜Ｐ７から出力される各信号は、図７から図１２に
示され、図７から図１０に示される図は、動作モード選
択ユニット６００により第１動作モードが選択されたと
きの信号を示す図であり、図１１および図１２に示され
る図は、動作モード選択ユニット６００により第２動作
モードが選択されたときの信号を示す図である。

【００７７】動作モード選択ユニット６００により第１
動作モードが選択されたとき、信号出力ユニット３００
の各信号出力端子Ｐ１〜Ｐ７から出力される各信号は、
以下のとおりである。第１信号出力端子Ｐ１から出力さ
れる信号は、クロックパルス信号ＣＫ０であり、第２信
号出力端子Ｐ２から出力される信号は、クロックパルス
信号ＣＫ０の２倍のパルス幅のパルス信号ＣＫ１がクロ
ックパルス信号ＣＫ０の１パルス目に同期して出力さ
れ、以後クロックパルス信号ＣＫ０の３倍の周期で出力
される。第３信号出力端子Ｐ３から出力される信号は、
上記パルス信号ＣＫ１と同じパルス幅および同じ周期を
もつパルス信号ＣＫ２がクロックパルス信号ＣＫ０の１
パルス目に同期して出力される。

【００７８】第４信号出力端子Ｐ４から出力される信号
は、クロックパルス信号ＣＫ０の６倍のパルス幅のパル
ス信号ＳＬがクロックパルス信号ＣＫ０の２パルス目に
同期して出力され、以後クロックパルス信号ＣＫ０の６
倍の周期で出力される。第５信号出力端子Ｐ５から出力
される信号は、クロックパルス信号ＣＫ０の６倍のパル
ス幅のパルス信号ＬＤがクロックパルス信号ＣＫ０の２
９パルス目に同期して出力され、以後クロックパルス信
号ＣＫ０の１２倍の周期で出力される。第６信号出力端
子Ｐ６から出力される信号は、上記パルス信号ＬＤと同
じパルス幅および同じ周期をもつパルス信号ＣＬがクロ
ックパルス信号ＣＫ０の２９パルス目に同期して出力さ
れる。

【００７９】第７信号出力端子Ｐ７から出力される信号
は、クロックパルス信号ＣＫ０の２倍のパルス幅のパル
ス信号ＣＫ３がクロックパルス信号ＣＫ０の５２パルス
目に同期して出力され、以後クロックパルス信号ＣＫ０
の１２倍の周期で出力される。動作モード選択ユニット
６００により第２動作モードが選択されたとき、信号出
力ユニット３００の各信号出力端子Ｐ１〜Ｐ７から出力
される各信号は、以下のとおりである。

【００８０】第１信号出力端子Ｐ１から出力される信号
は、クロックパルス信号ＣＫ０であり、第２信号出力端
子Ｐ２から出力される信号は、クロックパルス信号ＣＫ
０の２倍のパルス幅のパルス信号ＣＫ１がクロックパル
ス信号ＣＫ０の１パルス目に同期して出力され、以後ク
ロックパルス信号ＣＫ０の２倍の周期で出力される。第
３信号出力端子Ｐ３から出力される信号は、上記パルス
信号ＣＫ１と同じパルス幅および同じ周期をもつパルス
信号ＣＫ２がクロックパルス信号ＣＫ０の１パルス目に
同期して出力される。

【００８１】第４信号出力端子Ｐ４から出力される信号
は、クロックパルス信号ＣＫ０の４倍のパルス幅のパル
ス信号ＳＬがクロックパルス信号ＣＫ０の２パルス目に
同期して出力され、以後クロックパルス信号ＣＫ０の４
倍の周期で出力される。第５信号出力端子Ｐ５から出力
される信号は、クロックパルス信号ＣＫ０の４倍のパル
ス幅のパルス信号ＬＤがクロックパルス信号ＣＫ０の１
２パルス目に同期して出力され、以後クロックパルス信
号ＣＫ０の８倍の周期で出力される。第６信号出力端子
Ｐ６から出力される信号は、上記パルス信号ＬＤと同じ
パルス幅および同じ周期をもつパルス信号ＣＬがクロッ
クパルス信号ＣＫ０の１２パルス目に同期して出力され
る。

【００８２】第７信号出力端子Ｐ７から出力される信号
は、クロックパルス信号ＣＫ０の２倍のパルス幅のパル
ス信号ＣＫ３がクロックパルス信号ＣＫ０の２７パルス
目に同期して出力され、以後クロックパルス信号ＣＫ０
の８倍の周期で出力される。図６に示されるように、動
作モード選択ユニット６００は、信号出力端子Ｃｖ、Ｃ
ｈおよびＣｓを有しており、各信号出力端子から出力さ
れる各信号は、ディストーション算出ユニット１００
０、サーチウインドウデータ出力ユニット２００、信号
出力ユニット３００および候補ブロック特定ユニット４
００の各ユニットの動作を制御するための信号であり、
各ユニットに出力される。

【００８３】ディストーション算出ユニット１０００
は、図１３に示されるように、供給データ選択手段１０
０１、画素データ供給手段１００２、差分データ算出手
段１００３、差分データ変換手段１００４および差分デ
ータ総和手段１００５から構成される。供給データ選択
手段１００１は、画素データ供給手段１００２がサーチ
ウインドウデータ出力ユニット２００から受取る前符号
化候補ブロック画素データを第１サーチウインドウの画
素データおよび第２サーチウインドウの画素データから
いずれかを選択するものである。

【００８４】画素データ供給手段１００２は、現符号化
ブロックデータ出力ユニット１００から現符号化ブロッ
ク画素データを入力し、供給データ選択手段１００１に
より選択されたサーチウインドウデータ出力ユニット２
００の前符号化候補ブロック画素データを入力して、各
前符号化候補ブロック６０ａまたは各前符号化候補ブロ
ック７０ａと現符号化ブロック５０との位置的に対応す
る画素データの全ての組を順々に差分データ算出手段１
００３に供給して、差分データ算出手段１００３の動作
を、位置的に対応する画素データの組の数だけ繰り返さ
せるものである。

【００８５】差分データ算出手段１００３は、現符号化
ブロック供給ユニット１００から入力される一つの画素
データをサーチウインドウデータ出力ユニット２００か
ら入力される位置的に対応する一つの画素データから減
算することによって、現符号化ブロック５０の一つの画
素と前符号化ブロックの位置的に対応する一つの画素と
の差分を表す差分データを、各前符号化候補ブロック６
０ａまたは各前符号化候補ブロック７０ａ毎に算出する
ものである。

【００８６】差分データ変換手段１００４は、差分デー
タ算出手段１００３により算出された全ての差分データ
を各データ毎に正数データに変換するものである。差分
データ総和手段１００５は、差分データ算出手段１００
３により算出され差分データ変換手段１００４により正
数変換された差分データを各前符号化候補ブロック６０
ａまたは各前符号化候補ブロック７０ａ毎に合計して、
各前符号化候補ブロック６０ａまたは各前符号化候補ブ
ロック７０ａに対応する各ディストーションを求めるも
のである。

【００８７】図１は、上記のように構成されるディスト
ーション算出手段１０００を備えた動きベクトル探索装
置の各手段の具体例を示している。図１において、現符
号化ブロックデータ出力ユニット１００は、図１４に示
すように、フリップフロップ１１０、１２０、１３０、
１４０、１５０およびセレクタ１６０からなる。

【００８８】フリップフロップ１１０、１２０、１３
０、１４０および１５０は、Ｄフリップフロップからな
り、データ入力端子、信号入力端子およびデータ出力端
子を有し、信号入力端子に入力されたパルスに同期し
て、データ入力端子に入力されているデータをデータ出
力端子にラッチするものである。セレクタ１６０は、第
１データ入力端子Ａ、第２データ入力端子Ｂ、信号入力
端子Ｓおよびデータ出力端子Ｙを有し、信号入力端子Ｓ
に入力された信号が０のとき第１データ入力端子Ａに入
力されているデータをデータ出力端子Ｙから出力し、信
号入力端子Ｓに入力された信号が１のとき第２データ入
力端子Ｂに入力されているデータをデータ出力端子Ｙか
ら出力するものである。

【００８９】現符号化ブロックデータ出力ユニット１０
０のすべてのフリップフロップ１１０、１２０、１３
０、１４０および１５０の信号入力端子は、信号出力ユ
ニット３００の第２信号出力端子Ｐ２に電気的に接続さ
れている。フリップフロップ１１０のデータ入力端子
は、図示しない現符号化ブロックの入力元に電気的に接
続され、フリップフロップ１２０のデータ入力端子は、
フリップフロップ１１０のデータ出力端子に電気的に接
続されている。フリップフロップ１３０のデータ入力端
子は、フリップフロップ１２０のデータ出力端子に電気
的に接続され、フリップフロップ１４０のデータ入力端
子は、フリップフロップ１２０のデータ出力端子に電気
的に接続されている。フリップフロップ１５０のデータ
入力端子は、セレクタ１６０のデータ出力端子Ｙに電気
的に接続されている。セレクタ１６０の信号入力端子Ｓ
は、信号出力ユニット３００の第４信号出力端子Ｐ４に
電気的に接続され、セレクタ１６０の第１データ入力端
子Ａは、フリップフロップ１４０のデータ出力端子に電
気的に接続され、第２データ入力端子Ｂは、フリップフ
ロップ１１０のデータ出力端子に電気的に接続されてい
る。

【００９０】詳しくは、フリップフロップ１１０のデー
タ入力端子に現符号化ブロックの画素データａ（０，
０）、ａ（０，１）、ａ（１，０）、ａ（１，１）、ａ
（２，０）、ａ（２，１）・・・が、図７〜図１０に示
すパルス信号ＣＫ１の９、１０、１１、１２、１３、１
４・・・パルス目のそれぞれのパルスに同期して記載順
に入力されるようになっている。そして、フリップフロ
ップ１３０のデータ出力端子から画素データａ（０，
０）、ａ（０，１）、ａ（１，０）、ａ（１，１）、ａ
（２，０）、ａ（２，１）・・・が、パルス信号ＣＫ１
の１１、１２、１３、１４、１５、１６・・・パルス目
のそれぞれのパルスに同期して記載順に出力されるよう
になっており、フリップフロップ１５０のデータ出力端
子から画素データａ（０，１）、ａ（０，０）、ａ
（１，１）、ａ（１，０）、ａ（２，１）、ａ（２，
０）・・・が、パルス信号ＣＫ１の１１、１２、１３、
１４、１５、１６・・・パルス目のそれぞれのパルスに
同期して記載順に出力されるようになっている。

【００９１】サーチウインドウデータ出力ユニット２０
０は、図２７に示されるディストーション算出ユニット
１０００のレジスタＲＥ（５，４）の入力端子にサーチ
ウインドウの画素データｂ（０，０）、ｂ（０，１）、
ｂ（０，２）、ｂ（０，３）、ｂ（０，４）、ｂ（０，
５）、ｂ（１，０）、ｂ（１，１）、ｂ（１，２）、ｂ
（１，３）、ｂ（１，４）、ｂ（１，５）、ｂ（２，
０）、ｂ（２，１）、ｂ（２，２）、ｂ（２，３）、ｂ
（２，４）、ｂ（２，５）、ｂ（３，０）、ｂ（３，
１）、ｂ（３，２）、ｂ（３，３）、ｂ（３，４）、ｂ
（３，５）、ｂ（４，０）、ｂ（４，１）、ｂ（４，
２）、ｂ（４，３）、ｂ（４，４）、ｂ（４，５）・・
・を、クロックパルス信号ＣＫ０の１パルス毎にそれぞ
れのパルスに同期して記載順に出力されるようになって
いる。

【００９２】ディストーション算出手段１０００は、９
個のプロセッサエレメント ＰＥ（０，０）、ＰＥ（０，２）、ＰＥ（０，４）、Ｐ
Ｅ（２，０）、ＰＥ（２，２）、ＰＥ（２，４）、ＰＥ
（４，０）、ＰＥ（４，２）、ＰＥ（４，４）、５個の
サイドレジスタＳＲ（０，−１）、ＳＲ（２，−１）、
ＳＲ（４，−１）、ＳＲ（２，５）、ＳＲ（４，５）、
６個の入力レジスタＲＥ（５，−１）、ＲＥ（５，
０）、ＲＥ（５，１）、ＲＥ（５，２）、ＲＥ（５，
３）、ＲＥ（５，４）、１２個の第１中間レジスタＩＲ
１（１，−１）、ＩＲ１（１，０）、ＩＲ１（１，
１）、ＩＲ１（１，２）、ＩＲ１（１，３）、ＩＲ１
（１，４）、ＩＲ１（３，０）、ＩＲ１（３，１）、Ｉ
Ｒ１（３，２）、ＩＲ１（３，３）、ＩＲ１（３，
４）、ＩＲ１（３，５）、並びに、６個の第２中間レジ
スタＩＲ２（０，１）、ＩＲ２（０，３）、ＩＲ２
（２，１）、ＩＲ２（２，３）、ＩＲ２（４，１）、Ｉ
Ｒ２（４，３）を有している。ここで、ｘ＝０，１，
２，３，４，５、ｙ＝−１，０，１，２，３，４，５と
して、上述の各プロセッサエレエントＰＥをＰＥ（ｘ，
ｙ）、各サイドレジスタＳＲをＳＲ（ｘ，ｙ）、各入力
レジスタＲＥをＲＥ（ｘ，ｙ）、各第１中間レジスタＩ
Ｒ１をＩＲ１（ｘ，ｙ）、各第２中間レジスタＩＲ２を
ＩＲ２（ｘ，ｙ）と表すものとする。

【００９３】第１列および第５列のプロセッサエレメン
トの入出力端子は図１５（ａ）に示され、第３列のプロ
セッサエレメントの入出力端子は図１５（ｂ）に示され
る。同図に示されるように、各プロセッサエレメントＰ
Ｅ（ｘ，ｙ）は、入力端子Ｘ、ＹＨｉ１、ＹＨｉ２、Ｄ
Ｌｉ、ＹＶｉ１およびＹＶｉ２、並びに、出力端子ＹＶ
ｏ、ＤＬｏおよびＹＨｏを有し、さらに信号出力ユニッ
ト３００の各信号出力端子に接続された入力端子（図示
省略）を有している。また、第３列のプロセッサエレメ
ントと、第１列および第５列のプロセッサエレメントで
は、入力端子ＹＶｉ１、ＹＶｉ２および出力端子ＹＶｏ
の位置が上下逆になっている。

【００９４】各プロセッサエレメントの詳細構成を図１
６に示す。同図において、プロセッサエレメントＰＥ
（ｘ，ｙ）は、垂直スキップセレクタ１１１０、水平ス
キップセレクタ１１２０、セレクタ１０１０、フリップ
フロップ１０２０、減算器１０３０、正数変換器１０４
０、反転素子１０９０、論理積素子１１００、加算器１
０５０、フリップフロップ１０６０、セレクタ１０７０
およびフリップフロップ１０８０を備えている。

【００９５】ここで、第１列の最上段のプロセッサエレ
メント、第３列の最下段のプロセッサエレメントおよび
第５列の最上段のプロセッサエレメント、すなわち、 ＰＥ（０，０）、ＰＥ（２，４）、ＰＥ（４，０） は、垂直スキップセレクタ１１１０をもたず、入力端子
ＹＶｉ１およびＹＶｉ２のかわりにＹＶｉを有してい
る。また、第５列のすべてのプロセッサエレメント、す
なわち、 ＰＥ（４，０）、ＰＥ（４，２）、ＰＥ（４，４） は、水平スキップセレクタ１１２０をもたず、入力端子
ＹＨｉ１およびＹＨｉ２のかわりにＹＨｉを有してい
る。

【００９６】垂直スキップセレクタ１１１０は、第１デ
ータ入力端子Ａ、第２データ入力端子Ｂ、信号入力端子
Ｓおよびデータ出力端子Ｙを有し、信号入力端子Ｓに入
力された信号が０のとき第１データ入力端子Ａに入力さ
れているデータをデータ出力端子Ｙから出力し、信号入
力端子Ｓに入力された信号が１のとき第２データ入力端
子Ｂに入力されているデータをデータ出力端子Ｙから出
力するものである。

【００９７】水平スキップセレクタ１１２０は、第１デ
ータ入力端子Ａ、第２データ入力端子Ｂ、信号入力端子
Ｓおよびデータ出力端子Ｙを有し、信号入力端子Ｓに入
力された信号が０のとき第１データ入力端子Ａに入力さ
れているデータをデータ出力端子Ｙから出力し、信号入
力端子Ｓに入力された信号が１のとき第２データ入力端
子Ｂに入力されているデータをデータ出力端子Ｙから出
力するものである。

【００９８】セレクタ１０１０は、第１データ入力端子
Ａ、第２データ入力端子Ｂ、信号入力端子Ｓおよびデー
タ出力端子Ｙを有し、信号入力端子Ｓに入力された信号
が０のとき第１データ入力端子Ａに入力されているデー
タをデータ出力端子Ｙから出力し、信号入力端子Ｓに入
力された信号が１のとき第２データ入力端子Ｂに入力さ
れているデータをデータ出力端子Ｙから出力するもので
ある。

【００９９】フリップフロップ１０２０は、Ｄフリップ
フロップからなり、データ入力端子、信号入力端子１０
２０ａおよびデータ出力端子を有し、信号入力端子１０
２０ａに入力された信号のパルスに同期して、データ入
力端子に入力されているデータをデータ出力端子にラッ
チするものである。減算器１０３０は、第１データ入力
端子Ａ、第２データ入力端子Ｂおよびデータ出力端子を
有し、第１データ入力端子Ａに入力されたデータから第
２データ入力端子Ｂに入力されたデータを減算してデー
タ出力端子から出力するものである。

【０１００】正数変換器１０４０は、データ入力端子お
よびデータ出力端子を有し、データ入力端子に入力され
たデータを絶対値演算または二乗演算により正数データ
に変換してデータ出力端子から出力するものである。反
転素子１０９０は、信号入力端子および信号出力端子を
有し、信号入力端子に入力された信号が０を表わす信号
である場合には、信号出力端子に１を表わす信号を出力
し、入力された信号が１を表わす信号である場合には、
信号出力端子に０を表わす信号を出力するものである。

【０１０１】論理積素子１１００は、信号入力端子Ａ、
データ入力端子Ｂおよびデータ出力端子Ｙを有し、信号
入力端子Ａおよびデータ入力端子Ｂに入力された信号お
よびデータが共に１を表わすときのみ１を表わすデータ
をデータ出力端子Ｙに出力し、どちらか一方でも０を表
わす信号およびデータが入力された場合には、０を表わ
すデータをデータ出力端子Ｙに出力するものである。言
い換えれば、信号入力端子Ａに入力された信号が０を表
わすデータの場合には、データ出力端子Ｙに０を表わす
データを出力し、信号入力端子Ａに入力された信号が１
を表わす信号の場合には、データ入力端子Ｂに入力され
たデータをデータ出力端子Ｙに出力するものである。

【０１０２】加算器１０５０は、第１データ入力端子
Ａ、第２データ入力端子Ｂおよびデータ出力端子Ｙを有
し、第１データ入力端子Ａに入力されたデータと第２デ
ータ入力端子Ｂに入力されたデータを加算してデータ出
力端子Ｙから出力するものである。フリップフロップ１
０６０は、Ｄフリップフロップからなり、データ入力端
子、信号入力端子１０６０ａおよびデータ出力端子を有
し、信号入力端子１０６０ａに入力された信号のパルス
に同期して、データ入力端子に入力されているデータを
データ出力端子にラッチするものである。

【０１０３】セレクタ１０７０は、第１データ入力端子
Ａ、第２データ入力端子Ｂ、信号入力端子Ｓおよびデー
タ出力端子Ｙを有し、信号入力端子Ｓに入力された信号
が０を表わす信号のとき第１データ入力端子Ａに入力さ
れているデータをデータ出力端子Ｙから出力し、信号入
力端子Ｓに入力された信号が１を表わす信号のとき第２
データ入力端子Ｂに入力されているデータをデータ出力
端子Ｙから出力するものである。

【０１０４】フリップフロップ１０８０は、データ入力
端子、信号入力端子１０８０ａおよびデータ出力端子を
有し、信号入力端子１０８０ａに入力された信号のパル
スに同期して、データ入力端子に入力されているデータ
をデータ出力端子にラッチするものである。各プロセッ
サエレメントＰＥ（ｘ，ｙ）の垂直スキップセレクタ１
１１０の第１データ入力端子Ａは、プロセッサエレメン
トＰＥ（ｘ，ｙ）が第１列および第５列にある場合は、
第２中間レジスタＩＲ２（ｘ，ｙ−１）のデータ出力端
子に入力端子ＹＶｉ１を介して電気的に接続され、プロ
セッサエレメントＰＥ（ｘ，ｙ）が第３列にある場合
は、第２中間レジスタＩＲ２（ｘ，ｙ＋１）のデータ出
力端子に入力端子ＹＶｉ１を介して電気的に接続され、
垂直スキップセレクタ１１１０の第２データ入力端子Ｂ
は、プロセッサエレメントＰＥ（ｘ，ｙ）が第１列およ
び第５列にある場合は、別のプロセッサエレメントＰＥ
（ｘ，ｙ−２）のフリップフロップ１０２０のデータ出
力端子に入力端子ＹＶｉ２を介して電気的に接続され、
プロセッサエレメントＰＥ（ｘ，ｙ）が第３列にある場
合は、別のプロセッサエレメントＰＥ（ｘ，ｙ＋２）の
フリップフロップ１０２０のデータ出力端子に入力端子
ＹＶｉ２を介して電気的に接続されている。

【０１０５】また、各プロセッサエレメントＰＥ（ｘ，
ｙ）の垂直スキップセレクタ１１１０の信号入力端子Ｓ
は動作モード選択ユニット６００の信号出力端子Ｃｖに
電気的に接続されている。各プロセッサエレメントＰＥ
（ｘ，ｙ）の水平スキップセレクタ１１２０の第１デー
タ入力端子Ａは、第１中間レジスタＩＲ１（ｘ＋１，
ｙ）のデータ出力端子に入力端子ＹＨｉ１を介して電気
的に接続され、水平スキップセレクタ１１２０の第２デ
ータ入力端子Ｂは、別のプロセッサエレメントＰＥ（ｘ
＋２，ｙ）のフリップフロップ１０２０のデータ出力端
子に入力端子ＹＨｉ２を介して電気的に接続されてい
る。

【０１０６】また、各プロセッサエレメントＰＥ（ｘ，
ｙ）の水平スキップセレクタ１１２０の信号入力端子Ｓ
は動作モード選択ユニット６００の信号出力端子Ｃｈに
電気的に接続されている。各プロセッサエレメントＰＥ
（ｘ，ｙ）のセレクタ１０１０の第１データ入力端子Ａ
は、同じプロセッサエレメント（ｘ，ｙ）の垂直スキッ
プセレクタ１１１０のデータ出力端子Ｙに電気的に接続
され、垂直スキップセレクタ１１１０をもたない第１列
および第５列の最上段のプロセッサエレメント、すなわ
ち、ＰＥ（０，０）およびＰＥ（４，０）は、サイドレ
ジスタＳＲ（ｘ，ｙ−１）の出力端子にＹＶｉを介して
電気的に接続され、垂直スキップセレクタ１１１０をも
たない第３列の最下段のプロセッサエレメント、すなわ
ち、ＰＥ（２，４）は、サイドレジスタＳＲ（ｘ，ｙ＋
１）の出力端子にＹＶｉを介して電気的に接続されてい
る。

【０１０７】セレクタ１０１０の第２データ入力端子Ｂ
は同じのプロセッサエレメントＰＥ（ｘ，ｙ）の水平ス
キップセレクタ１１２０のデータ出力端子Ｙに電気的に
接続され、水平スキップセレクタ１１２０をもたない第
５列のすべてのプロセッサエレメント、すなわち、ＰＥ
（４，０）、ＰＥ（４，２）およびＰＥ（４，４）は、
入力レジスタＲＥ（ｘ＋１，ｙ）の出力端子にＹＨｉを
介して電気的に接続されている。

【０１０８】また、各プロセッサエレメントＰＥ（ｘ，
ｙ）のセレクタ１０１０の信号入力端子Ｓは信号出力ユ
ニット３００の第４信号出力端子Ｐ４に電気的に接続さ
れている。各プロセッサエレメントＰＥ（ｘ，ｙ）のフ
リップフロップ１０２０のデータ入力端子は同じプロセ
ッサエレメントＰＥ（ｘ，ｙ）のセレクタ１０１０のデ
ータ出力端子Ｙに電気的に接続され、フリップフロップ
１０２０の信号入力端子１０２０ａは信号出力ユニット
３００の第２信号出力端子Ｐ２に電気的に接続されてい
る。

【０１０９】各プロセッサエレメントＰＥ（ｘ，ｙ）の
減算器１０３０の第１データ入力端子Ａは同じプロセッ
サエレメントＰＥ（ｘ，ｙ）のフリップフロップ１０２
０のデータ出力端子に電気的に接続され、減算器１０３
０の第２データ入力端子Ｂは、第１列および第５列のプ
ロセッサエレメントにおいては、現符号化ブロックデー
タ出力ユニット１００のフリップフロップ１５０のデー
タ出力端子に入力端子Ｘを介して電気的に接続され、第
３列のプロセッサエレメントにおいては、現符号化ブロ
ックデータ出力ユニット１００のフリップフロップ１３
０のデータ出力端子に入力端子Ｘを介して電気的に接続
されている。

【０１１０】各プロセッサエレメントＰＥ（ｘ，ｙ）の
正数変換器１０４０のデータ入力端子は同じプロセッサ
エレメントＰＥ（ｘ，ｙ）の減算器１０３０のデータ出
力端子に電気的に接続されている。各プロセッサエレメ
ントＰＥ（ｘ，ｙ）のフリップフロップ１０２０のデー
タ入力端子は同じプロセッサエレメントＰＥ（ｘ，ｙ）
のセレクタ１０１０のデータ出力端子Ｙに電気的に接続
され、フリップフロップ１０２０の信号入力端子１０２
０ａは信号出力ユニット３００の第２信号出力端子Ｐ２
に電気的に接続されている。

【０１１１】各プロセッサエレメントＰＥ（ｘ，ｙ）の
減算器１０３０の第１データ入力端子Ａは同じプロセッ
サエレメントＰＥ（ｘ，ｙ）のフリップフロップ１０２
０のデータ出力端子に電気的に接続され、減算器１０３
０の第２データ入力端子Ｂは、第１列および第５列のプ
ロセッサエレメントにおいては、現符号化ブロックデー
タ出力ユニット１００のフリップフロップ１５０のデー
タ出力端子に入力端子Ｘを介して電気的に接続され、第
３列のプロセッサエレメントにおいては、現符号化ブロ
ックデータ出力ユニット１００のフリップフロップ１３
０のデータ出力端子に入力端子Ｘを介して電気的に接続
されている。

【０１１２】各プロセッサエレメントＰＥ（ｘ，ｙ）の
正数変換器１０４０のデータ入力端子は同じプロセッサ
エレメントＰＥ（ｘ，ｙ）の減算器１０３０のデータ出
力端子に電気的に接続されている。各プロセッサエレメ
ントＰＥ（ｘ，ｙ）の反転素子１０９０の信号入力端子
は信号出力ユニット３００の第５信号出力端子Ｐ５に電
気的に接続されている。

【０１１３】各プロセッサエレメントＰＥ（ｘ，ｙ）の
論理積素子１１００の信号入力端子Ａは同じプロセッサ
エレメントＰＥ（ｘ，ｙ）の反転素子１０９０の信号出
力端子に電気的に接続され、論理積素子１１００のデー
タ入力端子Ｂは同じプロセッサエレメントＰＥ（ｘ，
ｙ）のフリップフロップ１０６０のデータ出力端子に電
気的に接続されている。

【０１１４】各プロセッサエレメントＰＥ（ｘ，ｙ）の
加算器１０５０の第１データ入力端子Ａは同じプロセッ
サエレメントＰＥ（ｘ，ｙ）の正数変換器１０４０のデ
ータ出力端子に電気的に接続され、加算器１０５０の第
２データ入力端子Ｂは同じプロセッサエレメントＰＥ
（ｘ，ｙ）の論理積素子１１００のデータ出力端子Ｙに
電気的に接続されている。

【０１１５】各プロセッサエレメントＰＥ（ｘ，ｙ）の
フリップフロップ１０６０のデータ入力端子は同じプロ
セッサエレメントＰＥ（ｘ，ｙ）の加算器１０５０のデ
ータ出力端子に電気的に接続され、フリップフロップ１
０６０の信号入力端子１０６０ａは信号出力ユニット３
００の第２信号出力端子Ｐ２に電気的に接続されてい
る。

【０１１６】各プロセッサエレメントＰＥ（ｘ，ｙ）の
セレクタ１０７０の第１データ入力端子Ａは別のプロセ
ッサエレメントＰＥ（ｘ＋２，ｙ）のフリップフロップ
１０８０のデータ出力端子に入力端子ＤＬｉを介して電
気的に接続され、セレクタ１０７０の第２データ入力端
子Ｂは同じプロセッサエレメントＰＥ（ｘ，ｙ）のフリ
ップフロップ１０６０のデータ出力端子に電気的に接続
され、セレクタ１０７０の信号入力端子Ｓは信号出力ユ
ニット３００の第５信号出力端子Ｐ５に電気的に接続さ
れている。

【０１１７】各プロセッサエレメントＰＥ（ｘ，ｙ）の
フリップフロップ１０８０のデータ入力端子は同じプロ
セッサエレメントＰＥ（ｘ，ｙ）のセレクタ１０７０の
データ出力端子Ｙに電気的に接続され、第３フリップフ
ロップ１０８０の信号入力端子１０８０ａは信号出力ユ
ニット３００の第３信号出力端子Ｐ３に電気的に接続さ
れている。

【０１１８】再び図１に戻り、ディストーション算出ユ
ニット１０００の各入力レジスタＲＥ（ｘ，ｙ）のう
ち、ＲＥ（５，４）、ＲＥ（５，３）、ＲＥ（５，１）
およびＲＥ（５，−１）は、Ｄフリップフロップからな
り、データ入力端子、信号入力端子およびデータ出力端
子を有し、信号入力端子に入力された信号のパルスに同
期して、データ入力端子に入力されているデータをデー
タ出力端子にラッチするものである。

【０１１９】ディストーション算出ユニット１０００の
各入力レジスタＲＥ（ｘ，ｙ）のうち、ＲＥ（５，２）
およびＲＥ（５，０）は、図１７に示すようにデータ入
力端子ＹＵｉ１、ＹＵｉ２およびデータ出力端子ＹＵｏ
を有し、さらに信号出力ユニット３００の各信号出力端
子に接続された入力端子（図示省略）を有している。ま
た、その構成は、図１８に示すように、セレクタ１８３
０およびフリップフロップ１８２０からなる。

【０１２０】セレクタ１８３０は第１データ入力端子
Ａ、第２データ入力端子Ｂ、信号入力端子Ｓおよびデー
タ出力端子Ｙを有し、信号入力端子Ｓに入力された信号
が０を表わす信号のとき第１データ入力端子Ａに入力さ
れているデータをデータ出力端子Ｙから出力し、信号入
力端子Ｓに入力された信号が１を表わす信号のとき第２
データ入力端子Ｂに入力されているデータをデータ出力
端子Ｙから出力するものである。フリップフロップ１８
２０は、Ｄフリップフロップからなり、データ入力端
子、信号入力端子１８２０ａおよびデータ出力端子を有
し、信号入力端子１８２０ａに入力された信号のパルス
に同期して、データ入力端子に入力されているデータを
データ出力端子にラッチするものである。

【０１２１】ディストーション算出ユニット１０００の
各入力レジスタＲＥ（ｘ，ｙ）のうち、ＲＥ（５，４）
のデータ入力端子は、サーチウインドウデータ出力ユニ
ット２００のデータ出力端子に電気的に接続され、信号
入力端子は信号出力ユニット３００の第１信号出力端子
Ｐ１に電気的に接続されている。各入力レジスタＲＥ
（ｘ，ｙ）のうち、ＲＥ（５，３）、ＲＥ（５，１）お
よびＲＥ（５，−１）のデータ入力端子は、別の入力レ
ジスタＲＥ（ｘ，ｙ＋１）のデータ出力端子に電気的に
接続され、信号入力端子は信号出力ユニット３００の第
１信号出力端子Ｐ１に電気的に接続されている。

【０１２２】ディストーション算出ユニット１０００の
各入力レジスタＲＥ（ｘ，ｙ）のうち、ＲＥ（５，２）
およびＲＥ（５，０）のセレクタ１５１０の第１データ
入力端子Ａは、別の入力レジスタＲＥ（ｘ，ｙ＋１）の
データ出力端子に入力端子ＹＵｉ１を介して電気的に接
続され、セレクタ１８３０の第２データ入力端子Ｂは、
別の入力レジスタＲＥ（ｘ，ｙ＋２）のデータ出力端子
に入力端子ＹＵｉ２を介して電気的に接続され、セレク
タ１８３０の信号入力端子Ｓは動作モード選択ユニット
６００の信号出力端子Ｃｖに電気的に接続されている。
ＲＥ（５，２）およびＲＥ（５，０）のフリップフロッ
プ１８２０のデータ入力端子は、同じ入力レジスタＲＥ
（ｘ，ｙ）のセレクタ１８３０のデータ出力端子Ｙに電
気的に接続され、フリップフロップ１８２０の信号入力
端子１８２０ａは信号出力ユニット３００の第１信号出
力端子Ｐ１に電気的に接続されている。

【０１２３】ディストーション算出ユニット１０００の
各サイドレジスタＳＲ（ｘ、ｙ）のうち、ＳＲ（４，−
１）、ＳＲ（４，５）およびＳＲ（２，−１）は、Ｄフ
リップフロップからなり、データ入力端子、信号入力端
子およびデータ出力端子を有し、信号入力端子に入力さ
れた信号のパルスに同期して、データ入力端子に入力さ
れているデータをデータ出力端子にラッチするものであ
る。

【０１２４】ディストーション算出ユニット１０００の
各サイドレジスタＳＲ（ｘ、ｙ）のうち、ＳＲ（０，−
１）は、図１９（ａ）に示すようにデータ入力端子ＹＬ
ｉ１、ＹＬｉ２およびデータ出力端子ＹＤｏを有し、Ｓ
Ｒ（２，５）は、図１９（ｂ）に示すようにデータ入力
端子ＹＬｉ１、ＹＬｉ２およびデータ出力端子ＹＵｏを
有して、さらに両ＳＲ（ｘ，ｙ）は信号出力ユニット３
００の各信号出力端子に接続された入力端子（図示省
略）を有している。また、その構成は、図２０に示すよ
うに、セレクタ１６３０およびフリップフロップ１６２
０からなる。

【０１２５】セレクタ１６３０は第１データ入力端子
Ａ、第２データ入力端子Ｂ、信号入力端子Ｓおよびデー
タ出力端子Ｙを有し、信号入力端子Ｓに入力された信号
が０を表わす信号のとき第１データ入力端子Ａに入力さ
れているデータをデータ出力端子Ｙから出力し、信号入
力端子Ｓに入力された信号が１を表わす信号のとき第２
データ入力端子Ｂに入力されているデータをデータ出力
端子Ｙから出力するものである。フリップフロップ１６
２０は、Ｄフリップフロップからなり、データ入力端
子、信号入力端子１６２０ａおよびデータ出力端子を有
し、信号入力端子１６２０ａに入力された信号のパルス
に同期して、データ入力端子に入力されているデータを
データ出力端子にラッチするものである。

【０１２６】ディストーション算出ユニット１０００の
各サイドレジスタＳＲ（ｘ，ｙ）のうち、ＳＲ（４，−
１）のデータ入力端子は、入力レジスタＲＥ（５，−
１）のデータ出力端子に電気的に接続され、信号入力端
子は信号出力ユニット３００の第２信号出力端子Ｐ２に
電気的に接続されている。各サイドレジスタＳＲ（ｘ，
ｙ）のうち、ＳＲ（４，５）およびＳＲ（２，−１）の
データ入力端子は、それぞれＰＥ（４，４）およびＰＥ
（２，０）のフリップフロップ１０２０のデータ出力端
子に電気的に接続され、信号入力端子は信号出力ユニッ
ト３００の第２信号出力端子Ｐ２に電気的に接続されて
いる。

【０１２７】ディストーション算出ユニット１０００の
各サイドレジスタＳＲ（ｘ，ｙ）のうち、ＳＲ（２，
５）およびＳＲ（０，−１）のセレクタ１６３０の第１
データ入力端子Ａは、それぞれ第１中間レジスタＩＲ１
（３，５）およびＩＲ１（１，−１）のデータ出力端子
に電気的に接続され、ＳＲ（２，５）およびＳＲ（０，
−１）のセレクタ１６３０の第２データ入力端子Ｂは、
それぞれＳＲ（４，５）およびＳＲ（２，−１）のデー
タ出力端子に電気的に接続され、ＳＲ（２，５）および
ＳＲ（０，−１）のセレクタ１６３０の信号入力端子Ｓ
は動作モード選択ユニット６００の信号出力端子Ｃｈに
電気的に接続されている。各サイドレジスタＳＲのう
ち、ＳＲ（２，５）およびＳＲ（０，−１）のフリップ
フロップ１６２０のデータ入力端子は、同じサイドレジ
スタＳＲ（ｘ，ｙ）のセレクタ１６３０のデータ出力端
子Ｙに電気的に接続され、信号入力端子は信号出力ユニ
ット３００の第２信号出力端子Ｐ２に電気的に接続され
ている。

【０１２８】図２１は、図１に示された各第２中間レジ
スタＩＲ２（ｘ，ｙ）の入出力端子の配置を示す図であ
る。ＩＲ２（ｘ，ｙ）は、プロセッサエレメントの存在
する列のみに、プロセッサエレメントとプロセッサエレ
メントの間に存在し、プロセッサエレメントの存在する
列のみを数えるものとして、奇数列と偶数列とに分ける
と、各第２中間レジスタＩＲ２（ｘ，ｙ）は、奇数列で
は、図２１（ａ）に示すように、データ入力端子ＹＤ
ｉ、ＹＬｉおよびデータ出力端子ＹＤｏを有し、偶数列
では、図２１（ｂ）に示すように、データ入力端子ＹＬ
ｉ、ＹＵｉおよびデータ出力端子ＹＵｏを有し、さら
に、奇数列、偶数列ともに信号出力ユニット３００の各
信号出力端子に接続された入力端子（図示省略）を有し
ている。なお、本実施例では、第１列目および第５列目
がここでいうところの奇数列であり、第３列目が偶数列
である。

【０１２９】図２３は、図１に示された各第１中間レジ
スタＩＲ１（ｘ，ｙ）の入出力端子の配置を示す図であ
る。図２３において、各第１中間レジスタＩＲ１（ｘ，
ｙ）は、データ入力端子ＹＬｉおよびデータ出力端子Ｙ
Ｌｏを有し、さらに、信号出力ユニット３００の各信号
出力端子に接続された入力端子（図示省略）を有してい
る。

【０１３０】奇数列において、各第２中間レジスタＩＲ
２（ｘ，ｙ）のデータ入力端子ＹＤｉは、プロセッサエ
レメントＰＥ（ｘ，ｙ−１）のフリップフロップ１０２
０のデータ出力端子に電気的に接続され、第１列の各第
２中間レジスタＩＲ２（ｘ，ｙ）のデータ入力端子ＹＬ
ｉは、第１中間レジスタＩＲ１（ｘ＋１，ｙ）のデータ
出力端子ＹＬｏに電気的に接続され、第５列の各第２中
間レジスタＩＲ２（ｘ，ｙ）のデータ入力端子ＹＬｉ
は、入力レジスタＲＥ（ｘ＋１，ｙ）のデータ出力端子
に電気的に接続され、各第２中間レジスタＩＲ２（ｘ，
ｙ）のデータ出力端子ＹＤｏは、プロセッサエレメント
ＰＥ（ｘ，ｙ＋１）の垂直スキップセレクタ１１１０の
第１データ入力端子Ａに電気的に接続されている。

【０１３１】偶数列において、各第２中間レジスタＩＲ
２（ｘ，ｙ）のデータ入力端子ＹＵｉは、プロセッサエ
レメントＰＥ（ｘ，ｙ＋１）のフリップフロップ１０２
０のデータ出力端子に電気的に接続され、データ入力端
子ＹＬｉは、第１中間レジスタＩＲ１（ｘ＋１，ｙ）の
データ出力端子ＹＬｏに電気的に接続され、データ出力
端子ＹＵｏは、プロセッサエレメントＰＥ（ｘ，ｙ−
１）の垂直スキップセレクタ１１１０の第１データ入力
端子Ａに電気的に接続されている。

【０１３２】各第１中間レジスタＩＲ１（ｘ，ｙ）のデ
ータ入力端子ＹＬｉは、それぞれプロセッサエレメント
ＰＥ（ｘ＋１，ｙ）のフリップフロップ１０２０のデー
タ出力端子、第２中間レジスタＩＲ２（ｘ＋１，ｙ）の
データ出力端子ＹＤｏ、ＹＵｏまたはサイドレジスタＳ
Ｒ（ｘ＋１，ｙ）のデータ出力端子に電気的に接続さ
れ、各第１中間レジスタＩＲ１（ｘ，ｙ）のデータ出力
端子ＹＬｏは、プロセッサエレメントＰＥ（ｘ−１，
ｙ）の水平スキップセレクタ１１２０の第１データ入力
端子Ａ、第２中間レジスタＩＲ２（ｘ−１，ｙ）のデー
タ入力端子ＹＬｉまたはサイドレジスタＳＲ（ｘ−１，
ｙ）のデータ入力端子に電気的に接続されている。

【０１３３】上述の各第２中間レジスタＩＲ２（ｘ，
ｙ）の詳細構成は、図２２に示される。同図において、
各第２中間レジスタＩＲ２（ｘ，ｙ）は、セレクタ１４
１０およびフリップフロップ１４２０を備えている。各
第２中間レジスタＩＲ２（ｘ，ｙ）のセレクタ１４１０
は、第１データ入力端子Ａ、第２データ入力端子Ｂ、信
号入力端子Ｓおよびデータ出力端子Ｙを有しており、信
号入力端子Ｓに入力された信号が０を表わす信号のと
き、第１データ入力端子Ａに入力されているデータをデ
ータ出力端子Ｙから出力し、信号入力端子Ｓに入力され
た信号が１を表わす信号のとき、第２データ入力端子Ｂ
に入力されているデータをデータ出力端子Ｙから出力す
るものである。

【０１３４】各第２中間レジスタＩＲ２（ｘ，ｙ）のフ
リップフロップ１４２０は、Ｄフリップフロップからな
り、データ入力端子、信号入力端子１４２０ａおよびデ
ータ出力端子を有し、信号入力端子１４２０ａに入力さ
れた信号のパルスに同期して、データ入力端子に入力さ
れているデータをデータ出力端子にラッチするものであ
る。

【０１３５】上述の各第１中間レジスタＩＲ１（ｘ，
ｙ）の詳細構成は、図２４に示される。同図において、
各第１中間レジスタＩＲ１（ｘ，ｙ）は、セレクタ１３
１０およびフリップフロップ１３２０を備え、セレクタ
１３１０は、第１データ入力端子Ａ、第２データ入力端
子Ｂ、信号入力端子Ｓおよびデータ出力端子Ｙを有し、
信号入力端子Ｓに入力された信号が０を表わす信号のと
き、第１データ入力端子Ａに入力されているデータをデ
ータ出力端子Ｙから出力し、信号入力端子Ｓに入力され
た信号が１を表わす信号のとき、第２データ入力端子Ｂ
に入力されているデータをデータ出力端子Ｙから出力す
るものである。フリップフロップ１３２０は、Ｄフリッ
プフロップからなり、データ入力端子、信号入力端子１
３２０ａおよびデータ出力端子を有し、信号入力端子１
３２０ａに入力された信号のパルスに同期して、データ
入力端子に入力されているデータをデータ出力端子にラ
ッチするものである。

【０１３６】また、上記各第１中間レジスタＩＲ１
（ｘ，ｙ）は、図２５に示されるような構成でも良い。
本実施例では、図２５に示される構成については簡単な
説明にとどめ、詳細な説明については、図２４の説明を
もって代用する。図２５において、各第１中間レジスタ
ＩＲ１（ｘ，ｙ）は、フリップフロップ１３２１および
フリップフロップ１３２２を備え、フリップフロップ１
３２１は、Ｄフリップフロップからなり、データ入力端
子、信号入力端子１３２１ａおよびデータ出力端子を有
し、信号入力端子１３２１ａに入力された信号のパルス
に同期して、データ入力端子に入力されているデータを
データ出力端子にラッチするものである。フリップフロ
ップ１３２２は、Ｄフリップフロップからなり、データ
入力端子、信号入力端子１３２２ａおよびデータ出力端
子を有し、信号入力端子１３２２ａに入力された信号の
パルスに同期して、データ入力端子に入力されているデ
ータをデータ出力端子にラッチするものである。

【０１３７】図２２に戻り、各第２中間レジスタＩＲ２
（ｘ，ｙ）のセレクタ１４１０の第１データ入力端子Ａ
は、奇数列においては、プロセッサエレメントＰＥ
（ｘ，ｙ−１）のフリップフロップ１０２０のデータ出
力端子に入力端子ＹＤｉを介して電気的に接続され、偶
数列においては、プロセッサエレメントＰＥ（ｘ，ｙ＋
１）のフリップフロップ１０２０のデータ出力端子に入
力端子ＹＵｉを介して電気的に接続され、セレクタ１４
１０の第２データ入力端子Ｂは、最後列の各第２中間レ
ジスタＩＲ２（ｘ，ｙ）では、入力レジスタＲＥ（ｘ＋
１，ｙ）のデータ出力端子に入力端子ＹＬｉを介して電
気的に接続され、残りの各第２中間レジスタＩＲ２
（ｘ，ｙ）では、第１中間レジスタＩＲ１（ｘ＋１，
ｙ）のフリップフロップ１３２０のデータ出力端子に入
力端子ＹＬｉを介して電気的に接続されている。

【０１３８】また、各第２中間レジスタＩＲ２（ｘ，
ｙ）のセレクタ１４１０の信号入力端子Ｓは、信号出力
ユニット３００の第４信号出力端子Ｐ４に電気的に接続
されている。各第２中間レジスタＩＲ２（ｘ，ｙ）のフ
リップフロップ１４２０のデータ入力端子は同じ中間レ
ジスタＩＲ２（ｘ，ｙ）のセレクタ１４１０のデータ出
力端子Ｙに電気的に接続され、フリップフロップ１４２
０の信号入力端子１４２０ａは信号出力ユニット３００
の第２信号出力端子Ｐ２に電気的に接続されている。

【０１３９】図２４に戻り、各第１中間レジスタＩＲ１
（ｘ，ｙ）のセレクタ１３１０の第１データ入力端子Ａ
は、同じ第１中間レジスタＩＲ１（ｘ，ｙ）のフリップ
フロップ１３２０のデータ出力端子に電気的に接続さ
れ、セレクタ１３１０の第２データ入力端子Ｂは、プロ
セッサエレメントＰＥ（ｘ＋１，ｙ）のフリップフロッ
プ１０２０のデータ出力端子、第２中間レジスタＩＲ２
（ｘ＋１，ｙ）のフリップフロップ１４２０のデータ出
力端子またはサイドレジスタＳＲ（ｘ＋１，ｙ）のデー
タ出力端子に入力端子ＹＬｉを介して電気的に接続さ
れ、各第１中間レジスタＩＲ１（ｘ，ｙ）のセレクタ１
３１０の信号入力端子Ｓは、信号出力ユニット３００の
第４信号出力端子Ｐ４に電気的に接続されている。各第
１中間レジスタＩＲ１（ｘ，ｙ）のフリップフロップ１
３２０のデータ入力端子は、同じ第１中間レジスタＩＲ
１（ｘ，ｙ）のセレクタ１３１０のデータ出力端子Ｙに
電気的に接続され、フリップフロップ１３２０の信号入
力端子Ｓは、信号出力ユニット３００の第２信号出力端
子Ｐ２に電気的に接続されている。

【０１４０】図２６は、候補ブロック特定ユニット４０
０の詳細なブロック構成図であり、同図において、候補
ブロック特定ユニット４００は、比較器４１０、フリッ
プフロップ４２０、比較器４３０、セレクタ４４０、フ
リップフロップ４５０、論理和素子５００、反転素子４
６０、論理積素子４７０、カウンタ４８０、フリップフ
ロップ４９０、換算テーブル５１０、換算テーブル５２
０、フリップフロップ５３０、フリップフロップ５４０
およびフリップフロップ５５０からなる。

【０１４１】比較器４１０は、データ入力端子Ａ０、Ａ
１、Ａ２、データ出力端子ＭおよびＹを有し、データ入
力端子Ａ０、Ａ１、Ａ２に入力されたデータの中で最小
の値を持つデータを出力端子Ｙから出力し、最小の値を
持つデータの入力された入力端子がＡ０ならば０を、Ａ
１ならば１を、Ａ２ならば２をデータ出力端子Ｍから出
力するものである。

【０１４２】比較器４３０は、第１データ入力端子Ａ、
第２データ入力端子Ｂおよび信号出力端子を有し、デー
タ入力端子Ａに入力されたデータがデータ入力端子Ｂに
入力されたデータ以上の大きさであるとき、０を表わす
信号を信号出力端子から出力し、データ入力端子Ａに入
力されたデータがデータ入力端子Ｂに入力されたデータ
より小さいとき、１を表わす信号を信号出力端子から出
力するものである。

【０１４３】セレクタ４４０は、第１データ入力端子
Ａ、第２データ入力端子Ｂ、信号入力端子Ｓおよびデー
タ出力端子Ｙを有し、信号入力端子Ｓに入力された信号
が０を表わす信号のとき、データ入力端子Ｂに入力され
ているデータをデータ出力端子Ｙから出力し、信号入力
端子Ｓに入力された信号が１を表わす信号のとき、デー
タ入力端子Ａに入力されているデータをデータ出力端子
Ｙから出力するものである。

【０１４４】フリップフロップ４５０は、Ｄフリップフ
ロップからなり、データ入力端子、信号入力端子４５０
ａおよびデータ出力端子を有し、信号入力端子４５０ａ
に入力されたパルスに同期してデータ入力端子に入力さ
れているデータをデータ出力端子にラッチするものであ
る。論理和素子５００は、信号入力端子Ａ、データ入力
端子Ｂおよびデータ出力端子Ｙを有し、信号入力端子Ａ
およびデータ入力端子Ｂのいずれか一方に１を表わす信
号が入力されたとき、データ出力端子Ｙに１を表わす信
号を出力し、信号入力端子Ａおよびデータ入力端子Ｂの
両入力端子に０を表わす信号が入力されたとき、データ
出力端子Ｙに０を表わす信号を出力するものである。言
い換えれば、信号入力端子Ａに入力された信号が１であ
るとき、１を表わす信号をデータ出力端子Ｙに出力し、
信号入力端子Ａに入力された信号が０であるとき、デー
タ入力端子Ｂに入力されているデータをデータ出力端子
Ｙに出力するものである。

【０１４５】反転素子４６０は、信号入力端子および信
号出力端子を有し、信号入力端子に入力された信号が０
を表わす信号のとき、信号出力端子に１を表わす信号を
出力し、信号入力端子に入力された信号が１を表わす信
号のとき、信号出力端子に０を表わす信号を出力するも
のである。論理積素子４７０は、第１信号入力端子Ａ、
第２信号入力端子Ｂおよび信号出力端子Ｙを有し、第１
信号入力端子Ａおよび第２信号入力端子Ｂに入力された
信号が共に１を表わす信号であるときのみ１を表わす信
号を信号出力端子Ｙに出力し、第１信号入力端子Ａおよ
び第２信号入力端子Ｂのいずれか一方でも入力される信
号が０を表わす信号であるときには、０を表わす信号を
信号出力端子Ｙに出力するものである。

【０１４６】フリップフロップ４２０は、Ｄフリップフ
ロップからなり、データ入力端子、信号入力端子および
データ出力端子を有し、信号入力端子に入力された信号
のパルスに同期してデータ入力端子に入力されているデ
ータをデータ出力端子にラッチするものである。カウン
タ４８０は、信号入力端子ＣＫ、ＣＬおよびカウント出
力端子Ｑｎを有し、信号入力端子ＣＬに入力された信号
のパルスに同期してカウント出力端子Ｑｎの出力を０に
リセットし、信号入力端子ＣＫに入力された信号のパル
スに同期してカウント出力端子Ｑｎの出力信号をカウン
トアップして、信号入力端子ＣＫに入力された信号のパ
ルスに同期して出力するものである。

【０１４７】フリップフロップ４９０は、Ｄフリップフ
ロップからなり、カウント入力端子、信号入力端子およ
びデータ出力端子を有し、信号入力端子に入力された信
号のパルスに同期して、カウント入力端子に入力されて
いるデータをデータ出力端子にラッチするものである。
換算テーブル５１０は、データ入力端子およびデータ出
力端子を有し、データ入力端子に入力されたデータを動
きベクトルデータに換算し、データ出力端子に出力する
ものである。

【０１４８】換算テーブル５２０は、データ入力端子お
よびデータ出力端子を有し、データ入力端子に入力され
たデータを動きベクトルデータに換算し、データ出力端
子に出力するものである。フリップフロップ５３０は、
Ｄフリップフロップからなり、データ入力端子、信号入
力端子およびデータ出力端子を有し、信号入力端子に入
力された信号のパルスに同期して、データ入力端子に入
力されているデータをデータ出力端子にラッチするもの
である。

【０１４９】フリップフロップ５４０は、Ｄフリップフ
ロップからなり、データ入力端子、信号入力端子および
データ出力端子を有し、信号入力端子に入力された信号
のパルスに同期して、データ入力端子に入力されている
データをデータ出力端子にラッチするものである。フリ
ップフロップ５５０は、Ｄフリップフロップからなり、
データ入力端子、信号入力端子およびデータ出力端子を
有し、信号入力端子に入力された信号のパルスに同期し
て、データ入力端子に入力されているデータをデータ出
力端子にラッチするものである。

【０１５０】さらに、比較器４１０のデータ入力端子Ａ
０は、プロセッサエレエントＰＥ（０，０）のフリップ
フロップ１０８０のデータ出力端子に、プロセッサエレ
エントＰＥ（０，０）の出力端子ＤＬｏを介して電気的
に接続され、データ入力端子Ａ１は、プロセッサエレエ
ントＰＥ（０，２）のフリップフロップ１０８０のデー
タ出力端子に、プロセッサエレエントＰＥ（０，２）の
出力端子ＤＬｏを介して電気的に接続され、データ入力
端子Ａ２は、プロセッサエレエントＰＥ（０，４）のフ
リップフロップ１０８０のデータ出力端子に、プロセッ
サエレエントＰＥ（０，４）の出力端子ＤＬｏを介して
電気的に接続されている。

【０１５１】比較器４３０の第１データ入力端子Ａは、
比較器４１０のデータ出力端子Ｙに電気的に接続され、
第２データ入力端子Ｂは、論理和素子５００のデータ出
力端子Ｙに電気的に接続されている。セレクタ４４０の
第１データ入力端子Ａは、比較器４１０のデータ出力端
子Ｙに電気的に接続され、第２データ入力端子Ｂは、論
理和素子５００のデータ出力端子Ｙに電気的に接続され
ている。

【０１５２】フリップフロップ４５０のデータ入力端子
は、セレクタ４４０のデータ出力端子Ｙに電気的に接続
され、信号入力端子４５０ａは、信号出力ユニット３０
０の第３信号出力端子Ｐ３に電気的に接続されている。
論理和素子５００の信号入力端子Ａは、信号出力ユニッ
ト３００の第５信号出力端子Ｐ５に電気的に接続され、
データ入力端子Ｂは、フリップフロップ４５０のデータ
出力端子に電気的に接続されている。

【０１５３】反転素子４６０の信号入力端子は、信号出
力ユニット３００の第３信号出力端子Ｐ３に電気的に接
続されている。論理積素子４７０の第１信号入力端子Ａ
は、比較器４３０の信号出力端子に電気的に接続され、
第２信号入力端子Ｂは、反転素子４６０の信号出力端子
に電気的に接続されている。フリップフロップ４２０の
データ入力端子は、比較器４１０のデータ出力端子Ｍに
電気的に接続され、信号入力端子は、論理積素子４７０
のデータ出力端子Ｙに電気的に接続されている。

【０１５４】カウンタ４８０の信号入力端子ＣＫは、信
号出力ユニット３００の第３信号出力端子Ｐ３に電気的
に接続され、信号入力端子ＣＬは、信号出力ユニット３
００の第５信号出力端子Ｐ５に電気的に接続されてい
る。フリップフロップ４９０のデータ入力端子は、カウ
ンタ４８０のカウント出力端子Ｑｎに電気的に接続さ
れ、信号入力端子は、論理積素子４７０のデータ出力端
子Ｙに電気的に接続されている。

【０１５５】換算テーブル５１０のデータ入力端子は、
フリップフロップ４２０のデータ出力端子に電気的に接
続され、換算テーブル５２０のデータ入力端子は、フリ
ップフロップ４９０のデータ出力端子に電気的に接続さ
れている。フリップフロップ５３０のデータ入力端子
は、換算テーブル５１０のデータ出力端子に電気的に接
続され、信号入力端子は、信号出力ユニット３００の第
７信号出力端子Ｐ７に電気的に接続されている。

【０１５６】フリップフロップ５４０のデータ入力端子
は、フリップフロップ４５０のデータ出力端子に電気的
に接続され、信号入力端子は、信号出力ユニット３００
の第７信号出力端子Ｐ７に電気的に接続されている。フ
リップフロップ５５０のデータ入力端子は、換算テーブ
ル５２０のデータ出力端子に電気的に接続され、信号入
力端子は、信号出力ユニット３００の第７信号出力端子
Ｐ７に電気的に接続されている。

【０１５７】次に、作用を説明する。最初に、現符号化
ブロックデータ出力ユニット１００およびサーチウイン
ドウデータ出力ユニット２００からディストーション算
出ユニット１０００に入力される画素データの流れを説
明する。ここで、本実施例においては、動作モード選択
ユニット６００により、第１動作モードが選択されたと
き、ディストーション算出ユニット１０００内の各プロ
セッサエレメントおよび各レジスタの垂直スキップセレ
クタでは、第１入力端子Ａが選択され、各プロセッサエ
レメントおよび各レジスタの水平スキップセレクタで
も、第１入力端子Ａが選択され、上記モードでディスト
ーションが算出されている間は変更されることはない。

【０１５８】同様に、動作モード選択ユニット６００に
より、第２動作モードが選択されたとき、ディストーシ
ョン算出ユニット１０００内の各プロセッサエレメント
および各レジスタの垂直スキップセレクタでは、第２入
力端子Ｂが選択され、各プロセッサエレメントおよび各
レジスタの水平スキップセレクタでも、第２入力端子Ｂ
が選択され、上記モードでディストーションが算出され
ている間は変更されることはない。よって、以下の説明
では動作モードの変更がない期間については、特に垂直
スキップセレクタ１１１０、水平スキップセレクタ１１
２０については触れない。

【０１５９】なお、図７〜図１０、図１１〜図１２のパ
ルス信号ＳＬおよびパルス信号ＣＫ１のタイミングから
理解されるように、パルス信号ＣＫ１の各パルスが発せ
られる前に、パルス信号ＳＬの信号が変化し、プロセッ
サエレメントＰＥ（ｘ，ｙ）のセレクタ１０１０では、
パルス信号ＣＫ１の１パルス目が発せられる前に、第２
データ入力端子Ｂが選択され、２パルス目が発せられる
前に、第１データ入力端子Ａが選択され、この選択がク
ロックパルス信号ＣＫ１の以後の各パルスで繰り返され
る。また、現符号化ブロックデータ出力ユニット１００
のセレクタ１６０では、パルス信号ＣＫ１の１パルス目
が発せられる前に、第２データ入力端子Ｂが選択され、
２パルス目が発せられる前に、第１データ入力端子Ａが
選択され、この選択がクロックパルス信号ＣＫ１の以後
の各パルスで繰りされる。

【０１６０】一方、図１に示されるように、各入力レジ
スタＲＥ（ｘ，ｙ）では、データ入力端子に入力されて
いる各データがクロックパルス信号ＣＫ０の各パルスに
同期してラッチされて、他のレジスタやプロセッサエレ
メントに出力され、図１６に示されるように、各プロセ
ッサエレメントＰＥ（ｘ，ｙ）のフリップフロップ１０
２０では、セレクタ１０１０で選択されているデータ入
力端子に入力されている各データがパルス信号ＣＫ１の
各パルスに同期してラッチされて、他のプロセッサエレ
メントやレジスタに出力端子ＹＨｏ、ＹＶｏを通して出
力される。

【０１６１】また、図１４に示されるように、現符号化
ブロックデータ出力ユニット１００のフリップフロップ
１５０では、セレクタ１６０で選択されているデータ入
力端子に入力されている各データがパルス信号ＣＫ１の
各パルスに同期してラッチされて、ディストーション算
出ユニット１０００の各プロセッサエレメントに出力端
子を通して出力される。

【０１６２】よって、以下で説明する各入力レジスタ
（ｘ，ｙ）に対しての画素データの入力は、各入力レジ
スタ（ｘ，ｙ）のフリップフロップにおけるラッチ時を
意味するものとし、各サイドレジスタＳＲ（ｘ，ｙ）に
対しての画素データの入力は、各サイドレジスタＳＲ
（ｘ，ｙ）のフリップフロップ１６２０におけるラッチ
時を意味するものとする。また、各第２中間レジスタＩ
Ｒ２（ｘ，ｙ）に対しての画素データの入力は、各第２
中間レジスタＩＲ２（ｘ，ｙ）のフリップフロップ１４
２０におけるラッチ時を意味するものとし、各第１中間
レジスタＩＲ１（ｘ，ｙ）に対しての画素データの入力
は、各第１中間レジスタＩＲ１（ｘ，ｙ）のフリップフ
ロップ１３２０におけるラッチ時を意味するものとし、
各プロセッサエレメントＰＥ（ｘ，ｙ）に対しての画素
データの入力は、各プロセッサエレエントＰＥ（ｘ，
ｙ）のフリップフロップ１０２０におけるラッチ時を意
味するものとする。

【０１６３】以下に、動作モード選択ユニット６００に
より、第１動作モードが選択されたときの作用を説明す
る。クロックパルス信号ＣＫ０のパルス信号に同期し
て、入力レジスタＲＥは図１における下側の入力レジス
タＲＥおよびサーチウインドウデータ出力ユニット２０
０からデータを入力するようになっており、クロックパ
ルス信号ＣＫ０のパルス毎に上述の動作が繰り返され
る。また、パルス信号ＣＫ１の１パルス目には、各プロ
セッサエレエントおよび各レジスタは図１における右側
のプロセッサエレエントあるいはレジスタからデータを
入力し、２パルス目には、第１列および第５列の各プロ
セッサエレエントおよび各レジスタは図１における上側
のプロセッサエレエントあるいはレジスタからデータを
入力し、第３列の各プロセッサエレエントおよび各レジ
スタでは図１における下側のプロセッサエレエントある
いはレジスタからデータを入力するようになっており、
パルス信号ＣＫ１の以後のパルスにおいて上述の動作が
繰り返される。

【０１６４】詳しく説明すると、クロックパルス信号Ｃ
Ｋ０の１パルス目に同期して、サーチウインドウデータ
出力ユニット２００から画素データｂ（０，０）が、入
力レジスタＲＥ（５，４）に入力される。次いで、クロ
ックパルス信号ＣＫ０の２パルス目に同期して、画素デ
ータｂ（０，０）が入力レジスタＲＥ（５，４）から入
力レジスタＲＥ（５，３）に伝送される。同時に、サー
チウインドウデータ出力ユニット２００から画素データ
ｂ（０，１）が入力レジスタＲＥ（５，４）に入力され
る。

【０１６５】次いで、クロックパルス信号ＣＫ０の３パ
ルス目に同期して、画素データｂ（０，０）がフリップ
フロップＲＥ（５，３）から入力レジスタＲＥ（５，
２）に伝送され、画素データｂ（０，１）が入力レジス
タＲＥ（５，４）から入力レジスタＲＥ（５，３）に伝
送される。同時に、サーチウインドウデータ出力ユニッ
ト２００から画素データｂ（０，２）が入力レジスタＲ
Ｅ（５，４）に入力される。

【０１６６】次いで、クロックパルス信号ＣＫ０の４パ
ルス目に同期して、画素データｂ（０，０）が入力レジ
スタＲＥ（５，２）から入力レジスタＲＥ（５，１）に
伝送され、画素データｂ（０，１）が入力レジスタＲＥ
（５，３）から入力レジスタＲＥ（５，２）に伝送さ
れ、画素データｂ（０，２）が入力レジスタＲＥ（５，
４）から入力レジスタＲＥ（５，３）に伝送される。同
時に、サーチウインドウデータ出力ユニット２００から
画素データｂ（０，３）が入力レジスタＲＥ（５，４）
に入力される。

【０１６７】次いで、クロックパルス信号ＣＫ０の５パ
ルス目に同期して、画素データｂ（０，０）が入力レジ
スタＲＥ（５，１）から入力レジスタＲＥ（５，０）に
伝送され、画素データｂ（０，１）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，１）に伝送さ
れ、画素データｂ（０，２）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，２）に伝送され、画素
データｂ（０，３）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，３）に伝送される。同時に、サ
ーチウインドウデータ出力ユニット２００から画素デー
タｂ（０，４）が入力レジスタＲＥ（５，４）に入力さ
れる。

【０１６８】次いで、クロックパルス信号ＣＫ０の６パ
ルス目に同期して、画素データｂ（０，０）が入力レジ
スタＲＥ（５，０）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（０，１）が入力レジスタＲ
Ｅ（５，１）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（０，２）が入力レジスタＲＥ（５，
２）から入力レジスタＲＥ（５，１）に伝送され、画素
データｂ（０，３）が入力レジスタＲＥ（５，３）から
入力レジスタＲＥ（５，２）に伝送され、画素データｂ
（０，４）が入力レジスタＲＥ（５，４）から入力レジ
スタＲＥ（５，３）に伝送される。同時に、サーチウイ
ンドウデータ出力ユニット２００から画素データｂ
（０，５）が入力レジスタＲＥ（５，４）に入力され
る。

【０１６９】そして、パルス信号ＣＫ１の３パルス目に
同期して、図２９に示されるように画素データｂ（０，
０）が入力レジスタＲＥ（５，−１）からサイドレジス
タＳＲ（４，−１）に、画素データｂ（０，１）が入力
レジスタＲＥ（５，０）からプロセッサエレメントＰＥ
（４，０）に、画素データｂ（０，２）が入力レジスタ
ＲＥ（５，１）から第２中間レジスタＩＲ２（４，１）
に、画素データｂ（０，３）が入力レジスタＲＥ（５，
２）からプロセッサエレメントＰＥ（４，２）に、画素
データｂ（０，４）が入力レジスタＲＥ（５，３）から
第２中間レジスタＩＲ２（４，３）に、画素データｂ
（０，５）が入力レジスタＲＥ（５，４）からプロセッ
サエレメントＰＥ（４，４）に、それぞれ伝送される。

【０１７０】次いで、クロックパルス信号ＣＫ０の７パ
ルス目に同期して、画素データｂ（０，１）が入力レジ
スタＲＥ（５，０）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（０，２）が入力レジスタＲ
Ｅ（５，１）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（０，３）が入力レジスタＲＥ（５，
２）から入力レジスタＲＥ（５，１）に伝送され、画素
データｂ（０，４）が入力レジスタＲＥ（５，３）から
入力レジスタＲＥ（５，２）に伝送され、画素データｂ
（０，５）が入力レジスタＲＥ（５，４）から入力レジ
スタＲＥ（５，３）に伝送される。同時に、サーチウイ
ンドウデータ出力ユニット２００から画素データｂ
（１，０）が入力レジスタＲＥ（５，４）に入力され
る。

【０１７１】次いで、クロックパルス信号ＣＫ０の８パ
ルス目に同期して、画素データｂ（０，２）が入力レジ
スタＲＥ（５，０）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（０，３）が入力レジスタＲ
Ｅ（５，１）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（０，４）が入力レジスタＲＥ（５，
２）から入力レジスタＲＥ（５，１）に伝送され、画素
データｂ（０，５）が入力レジスタＲＥ（５，３）から
入力レジスタＲＥ（５，２）に伝送され、画素データｂ
（１，０）が入力レジスタＲＥ（５，４）から入力レジ
スタＲＥ（５，３）に伝送される。同時に、サーチウイ
ンドウデータ出力ユニット２００から画素データｂ
（１，１）が入力レジスタＲＥ（５，４）に入力され
る。

【０１７２】次いで、クロックパルス信号ＣＫ０の９パ
ルス目に同期して、画素データｂ（０，３）が入力レジ
スタＲＥ（５，０）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（０，４）が入力レジスタＲ
Ｅ（５，１）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（０，５）が入力レジスタＲＥ（５，
２）から入力レジスタＲＥ（５，１）に伝送され、画素
データｂ（１，０）が入力レジスタＲＥ（５，３）から
入力レジスタＲＥ（５，２）に伝送され、画素データｂ
（１，１）が入力レジスタＲＥ（５，４）から入力レジ
スタＲＥ（５，３）に伝送される。同時に、サーチウイ
ンドウデータ出力ユニット２００から画素データｂ
（１，２）が入力レジスタＲＥ（５，４）に入力され
る。

【０１７３】そして、パルス信号ＣＫ１の４パルス目に
同期して、図３０に示されるように画素データｂ（０，
０）がサイドレジスタＳＲ（４，−１）からプロセッサ
エレメントＰＥ（４，０）に、画素データｂ（０，１）
がプロセッサメレメントＰＥ（４，０）から第２中間レ
ジスタＩＲ２（４，１）に、画素データｂ（０，２）が
第２中間レジスタＩＲ２（４，１）からプロセッサエレ
メントＰＥ（４，２）に、画素データｂ（０，３）がプ
ロセッサエレメントＰＥ（４，２）から第２中間レジス
タＩＲ２（４，３）に、画素データｂ（０，４）が第２
中間レジスタＩＲ２（４，３）からプロセッサエレメン
トＰＥ（４，４）に、画素データｂ（０，５）がプロセ
ッサエレメントＰＥ（４，４）からサイドレジスタＳＲ
（４，５）に、それぞれ伝送される。

【０１７４】次いで、クロックパルス信号ＣＫ０の１
０、１１、１２パルス目にそれぞれ同期して、伝送が行
なわれ、パルス信号ＣＫ１の５パルス目までに、画素デ
ータｂ（１，０）が入力レジスタＲＥ（５，２）から入
力レジスタＲＥ（５，１）、ＲＥ（５，０）を経て、入
力レジスタＲＥ（５，−１）に伝送され、画素データｂ
（１，１）が入力レジスタＲＥ（５，３）から入力レジ
スタＲＥ（５，２）、ＲＥ（５，１）を経て、入力レジ
スタＲＥ（５，０）に伝送され、画素データｂ（１，
２）が入力レジスタＲＥ（５，４）から入力レジスタＲ
Ｅ（５，３）、ＲＥ（５，２）を経て、入力レジスタＲ
Ｅ（５，１）に伝送され、画素データｂ（１，３）がサ
ーチウインドウデータ出力ユニット２００から入力レジ
スタＲＥ（５，４）、ＲＥ（５，３）を経て、入力レジ
スタＲＥ（５，２）に伝送され、画素データｂ（１，
４）がサーチウインドウデータ出力ユニット２００から
入力レジスタＲＥ（５，４）を経て、入力レジスタＲＥ
（５，３）に伝送され、画素データｂ（１，５）がサー
チウインドウデータ出力ユニット２００から入力レジス
タＲＥ（５，４）に入力される。

【０１７５】次いで、パルス信号ＣＫ１の５パルス目に
同期して、図３１に示されるように画素データｂ（０，
０）がプロセッサエレメントＰＥ（４，０）から第１中
間レジスタＩＲ１（３，０）に、画素データｂ（０，
１）が第２中間レジスタＩＲ２（４，１）から第１中間
レジスタＩＲ１（３，１）に、画素データｂ（０，２）
がプロセッサエレメントＰＥ（４，２）から第１中間レ
ジスタＩＲ１（３，２）に、画素データｂ（０，３）が
第２中間レジスタＩＲ２（４，３）から第１中間レジス
タＩＲ１（３，３）に、画素データｂ（０，４）がプロ
セッサエレメントＰＥ（４，４）から第１中間レジスタ
ＩＲ１（３，４）に、画素データｂ（０，５）がサイド
レジスタＳＲ（４，５）から第１中間レジスタＩＲ１
（３，５）に、それぞれ伝送され、画素データｂ（１，
０）が入力レジスタＲＥ（５，−１）からサイドレジス
タＳＲ（４，−１）に、画素データｂ（１，１）が入力
レジスタＲＥ（５，０）からプロセッサエレメントＰＥ
（４，０）に、画素データｂ（１，２）が入力レジスタ
ＲＥ（５，１）から第２中間レジスタＩＲ２（４，１）
に、画素データｂ（１，３）が入力レジスタＲＥ（５，
２）からプロセッサエレメントＰＥ（４，２）に、画素
データｂ（１，４）が入力レジスタＲＥ（５，３）から
第２中間レジスタＩＲ２（４，３）に、画素データｂ
（１，５）が入力レジスタＲＥ（５，４）からプロセッ
サエレメントＰＥ（４，４）に、それぞれ伝送される。

【０１７６】次いで、パルス信号ＣＫ１の６パルス目ま
でに、画素データｂ（１，３）が上述と同様に入力レジ
スタＲＥ（５，２）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（１，４）が入力レジスタＲ
Ｅ（５，３）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（１，５）が入力レジスタＲＥ（５，
４）から入力レジスタＲＥ（５，１）に伝送され、画素
データｂ（２，０）がサーチウインドウデータ出力ユニ
ット２００から入力レジスタＲＥ（５，２）に伝送さ
れ、画素データｂ（２，１）がサーチウインドウデータ
出力ユニット２００から入力レジスタＲＥ（５，３）に
伝送され、画素データｂ（２，２）がサーチウインドウ
データ出力ユニット２００から入力レジスタＲＥ（５，
４）に入力される。

【０１７７】次いで、パルス信号ＣＫ１の６パルス目に
同期して、図３２に示されるように画素データｂ（１，
０）がサイドレジスタＳＲ（４，−１）からプロセッサ
エレメントＰＥ（４，０）に、画素データｂ（１，１）
がプロセッサメレメントＰＥ（４，０）から第２中間レ
ジスタＩＲ２（４，１）に、画素データｂ（１，２）が
第２中間レジスタＩＲ２（４，１）からプロセッサエレ
メントＰＥ（４，２）に、画素データｂ（１，３）がプ
ロセッサエレメントＰＥ（４，２）から第２中間レジス
タＩＲ２（４，３）に、画素データｂ（１，４）が第２
中間レジスタＩＲ２（４，３）からプロセッサエレメン
トＰＥ（４，４）に、画素データｂ（１，５）がプロセ
ッサエレメントＰＥ（４，４）からサイドレジスタＳＲ
（４，５）に、それぞれ伝送される。

【０１７８】次いで、パルス信号ＣＫ１の７パルス目ま
でに、画素データｂ（２，０）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，−１）に伝送さ
れ、画素データｂ（２，１）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，０）に伝送され、画素
データｂ（２，２）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，１）に伝送され、画素データｂ
（２，３）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，２）に伝送され、画素デ
ータｂ（２，４）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，３）に伝送され、
画素データｂ（２，５）がサーチウインドウデータ出力
ユニット２００から入力レジスタＲＥ（５，４）に入力
される。

【０１７９】次いで、パルス信号ＣＫ１の７パルス目に
同期して、図３３に示されるように画素データｂ（０，
０）が第１中間レジスタＩＲ１（３，０）からプロセッ
サエレメントＰＥ（２，０）に、画素データｂ（０，
１）が第１中間レジスタＩＲ１（３，１）から第２中間
レジスタＩＲ２（２，１）に、画素データｂ（０，２）
が第１中間レジスタＩＲ１（３，２）からプロセッサエ
レメントＰＥ（２，２）に、画素データｂ（０，３）が
第１中間レジスタＩＲ１（３，３）から第２中間レジス
タＩＲ２（２，３）に、画素データｂ（０，４）が第１
中間レジスタＩＲ１（３，４）からプロセッサエレメン
トＰＥ（２，４）に、画素データｂ（０，５）が第１中
間レジスタＩＲ１（３，５）からサイドレジスタＳＲ
（２，５）に、それぞれ伝送され、画素データｂ（１，
０）がプロセッサエレメントＰＥ（４，０）から第１中
間レジスタＩＲ１（３，０）に、画素データｂ（１，
１）が第２中間レジスタＩＲ２（４，１）から第１中間
レジスタＩＲ１（３，１）に、画素データｂ（１，２）
がプロセッサエレメントＰＥ（４，２）から第１中間レ
ジスタＩＲ１（３，２）に、画素データｂ（１，３）が
第２中間レジスタＩＲ２（４，３）から第１中間レジス
タＩＲ１（３，３）に、画素データｂ（１，４）がプロ
セッサエレメントＰＥ（４，４）から第１中間レジスタ
ＩＲ１（３，４）に、画素データｂ（１，５）がサイド
レジスタＳＲＤ１（４，５）から第１中間レジスタＩＲ
１（３，５）に、それぞれ伝送され、画素データｂ
（２，０）が入力レジスタＲＥ（５，−１）からサイド
レジスタＳＲ（４，−１）に、画素データｂ（２，１）
が入力レジスタＲＥ（５，０）からプロセッサエレメン
トＰＥ（４，０）に、画素データｂ（２，２）が入力レ
ジスタＲＥ（５，１）から第２中間レジスタＩＲ２
（４，１）に、画素データｂ（２，３）が入力レジスタ
ＲＥ（５，２）からプロセッサエレメントＰＥ（４，
２）に、画素データｂ（２，４）が入力レジスタＲＥ
（５，３）から第２中間レジスタＩＲ２（４，３）に、
画素データｂ（２，５）が入力レジスタＲＥ（５，４）
からプロセッサエレメントＰＥ（４，４）に、それぞれ
伝送される。

【０１８０】次いで、パルス信号ＣＫ１の８パルス目ま
でに、画素データｂ（２，３）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，−１）に伝送さ
れ、画素データｂ（２，４）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，０）に伝送され、画素
データｂ（２，５）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，１）に伝送され、画素データｂ
（３，０）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，２）に伝送され、画素デ
ータｂ（３，１）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，３）に伝送され、
画素データｂ（３，２）がサーチウインドウデータ出力
ユニット２００から入力レジスタＲＥ（５，４）に入力
される。

【０１８１】次いで、パルス信号ＣＫ１の８パルス目に
同期して、図３４に示されるように画素データｂ（０，
０）がプロセッサエレメントＰＥ（２，０）からサイド
レジスタＳＲ（２，−１）に、画素データｂ（０，１）
が第２中間レジスタＩＲ２（２，１）からプロセッサエ
レメントＰＥ（２，０）に、画素データｂ（０，２）が
プロセッサメレメントＰＥ（２，２）から第２中間レジ
スタＩＲ２（２，１）に、画素データｂ（０，３）が第
２中間レジスタＩＲ２（２，３）からプロセッサエレメ
ントＰＥ（２，２）に、画素データｂ（０，４）がプロ
セッサエレメントＰＥ（２，４）から第２中間レジスタ
ＩＲ２（２，３）に、画素データｂ（０，５）がサイド
レジスタＳＲ（２，５）からプロセッサエレメントＰＥ
（２，４）に、それぞれ伝送され、画素データｂ（２，
０）がサイドレジスタＳＲ（４，−１）からプロセッサ
エレメントＰＥ（４，０）に、画素データｂ（２，１）
がプロセッサメレメントＰＥ（４，０）から第２中間レ
ジスタＩＲ２（４，１）に、画素データｂ（２，２）が
第２中間レジスタＩＲ２（４，１）からプロセッサエレ
メントＰＥ（４，２）に、画素データｂ（２，３）がプ
ロセッサエレメントＰＥ（４，２）から第２中間レジス
タＩＲ２（４，３）に、画素データｂ（２，４）が第２
中間レジスタＩＲ２（４，３）からプロセッサエレメン
トＰＥ（４，４）に、画素データｂ（２，５）がプロセ
ッサエレメントＰＥ（４，４）からサイドレジスタＳＲ
（４，５）に、それぞれ伝送される。

【０１８２】次いで、パルス信号ＣＫ１の９パルス目ま
でに、画素データｂ（３，０）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，−１）に伝送さ
れ、画素データｂ（３，１）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，０）に伝送され、画素
データｂ（３，２）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，１）に伝送され、画素データｂ
（３，３）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，２）に伝送され、画素デ
ータｂ（３，４）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，３）に伝送され、
画素データｂ（３，５）がサーチウインドウデータ出力
ユニット２００から入力レジスタＲＥ（５，４）に入力
される。

【０１８３】次いで、パルス信号ＣＫ１の９パルス目に
同期して、図３５に示されるように画素データｂ（０，
０）がサイドレジスタＳＲ（２，−１）から第１中間レ
ジスタＩＲ１（１，−１）に、画素データｂ（０，１）
がプロセッサエレメントＰＥ（２，０）から第１中間レ
ジスタＩＲ１（１，０）に、画素データｂ（０，２）が
第２中間レジスタＩＲ２（２，１）から第１中間レジス
タＩＲ１（１，１）に、画素データｂ（０，３）がプロ
セッサエレメントＰＥ（２，２）から第１中間レジスタ
ＩＲ１（１，２）に、画素データｂ（０，４）が第２中
間レジスタＩＲ２（２，３）から第１中間レジスタＩＲ
１（１，３）に、画素データｂ（０，５）がプロセッサ
エレメントＰＥ（２，４）から第１中間レジスタＩＲ１
（１，４）に、それぞれ伝送され、画素データｂ（１，
０）が第１中間レジスタＩＲ１（３，０）からプロセッ
サエレメントＰＥ（２，０）に、画素データｂ（１，
１）が第１中間レジスタＩＲ１（３，１）から第２中間
レジスタＩＲ２（２，１）に、画素データｂ（１，２）
が第１中間レジスタＩＲ１（３，２）からプロセッサエ
レメントＰＥ（２，２）に、画素データｂ（１，３）が
第１中間レジスタＩＲ１（３，３）から第２中間レジス
タＩＲ２（２，３）に、画素データｂ（１，４）が第１
中間レジスタＩＲ１（３，４）からプロセッサエレメン
トＰＥ（２，４）に、画素データｂ（１，５）が第１中
間レジスタＩＲ１（３，５）からサイドレジスタＳＲ
（２，５）に、それぞれ伝送され、画素データｂ（２，
０）がプロセッサエレメントＰＥ（４，０）から第１中
間レジスタＩＲ１（３，０）に、画素データｂ（２，
１）が第２中間レジスタＩＲ２（４，１）から第１中間
レジスタＩＲ１（３，１）に、画素データｂ（２，２）
がプロセッサエレメントＰＥ（４，２）から第１中間レ
ジスタＩＲ１（３，２）に、画素データｂ（２，３）が
第２中間レジスタＩＲ２（４，３）から第１中間レジス
タＩＲ１（３，３）に、画素データｂ（２，４）がプロ
セッサエレメントＰＥ（４，４）から第１中間レジスタ
ＩＲ１（３，４）に、画素データｂ（２，５）がサイド
レジスタＳＲ（４，５）から第１中間レジスタＩＲ１
（３，５）に、それぞれ伝送され、画素データｂ（３，
０）が入力レジスタＲＥ（５，−１）からサイドレジス
タＳＲ（４，−１）に、画素データｂ（３，１）が入力
レジスタＲＥ（５，０）からプロセッサエレメントＰＥ
（４，０）に、画素データｂ（３，２）が入力レジスタ
ＲＥ（５，１）から第２中間レジスタＩＲ２（４，１）
に、画素データｂ（３，３）が入力レジスタＲＥ（５，
２）からプロセッサエレメントＰＥ（４，２）に、画素
データｂ（３，４）が入力レジスタＲＥ（５，３）から
第２中間レジスタＩＲ２（４，３）に、画素データｂ
（３，５）が入力レジスタＲＥ（５，４）からプロセッ
サエレメントＰＥ（４，４）に、それぞれ伝送される。

【０１８４】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の９パルス目に同期
して、図示しないデータ入力手段から、画素データａ
（０，０）がフリップフロップ１１０に入力される。次
いで、パルス信号ＣＫ１の１０パルス目までに、画素デ
ータｂ（３，３）が入力レジスタＲＥ（５，２）から入
力レジスタＲＥ（５，−１）に伝送され、画素データｂ
（３，４）が入力レジスタＲＥ（５，３）から入力レジ
スタＲＥ（５，０）に伝送され、画素データｂ（３，
５）が入力レジスタＲＥ（５，４）から入力レジスタＲ
Ｅ（５，１）に伝送され、画素データｂ（４，０）がサ
ーチウインドウデータ出力ユニット２００から入力レジ
スタＲＥ（５，２）に伝送され、画素データｂ（４，
１）がサーチウインドウデータ出力ユニット２００から
入力レジスタＲＥ（５，３）に伝送され、画素データｂ
（４，２）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，４）に入力される。

【０１８５】次いで、パルス信号ＣＫ１の１０パルス目
に同期して、図３６に示されるように画素データｂ
（１，０）がプロセッサエレメントＰＥ（２，０）から
サイドレジスタＳＲ（２，−１）に、画素データｂ
（１，１）が第２中間レジスタＩＲ２（２，１）からプ
ロセッサエレメントＰＥ（２，０）に、画素データｂ
（１，２）がプロセッサメレメントＰＥ（２，２）から
第２中間レジスタＩＲ２（２，１）に、画素データｂ
（１，３）が第２中間レジスタＩＲ２（２，３）からプ
ロセッサエレメントＰＥ（２，２）に、画素データｂ
（１，４）がプロセッサエレメントＰＥ（２，４）から
第２中間レジスタＩＲ２（２，３）に、画素データｂ
（１，５）がサイドレジスタＳＲ（２，５）からプロセ
ッサエレメントＰＥ（２，４）に、それぞれ伝送され、
画素データｂ（３，０）がサイドレジスタＳＲ（４，−
１）からプロセッサエレメントＰＥ（４，０）に、画素
データｂ（３，１）がプロセッサメレメントＰＥ（４，
０）から第２中間レジスタＩＲ２（４，１）に、画素デ
ータｂ（３，２）が第２中間レジスタＩＲ２（４，１）
からプロセッサエレメントＰＥ（４，２）に、画素デー
タｂ（３，３）がプロセッサエレメントＰＥ（４，２）
から第２中間レジスタＩＲ２（４，３）に、画素データ
ｂ（３，４）が第２中間レジスタＩＲ２（４，３）から
プロセッサエレメントＰＥ（４，４）に、画素データｂ
（３，５）がプロセッサエレメントＰＥ（４，４）から
サイドレジスタＳＲ（４，５）に、それぞれ伝送され
る。

【０１８６】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１０パルス目に同
期して、画素データａ（０，０）が、フリップフロップ
１１０からフリップフロップ１２０に入力され、データ
入力手段から画素データａ（０，１）がフリップフロッ
プ１１０に入力される。次いで、パルス信号ＣＫ１の１
１パルス目までに、画素データｂ（４，０）が入力レジ
スタＲＥ（５，２）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（４，１）が入力レジスタＲ
Ｅ（５，３）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（４，２）が入力レジスタＲＥ（５，
４）から入力レジスタＲＥ（５，１）に伝送され、画素
データｂ（４，３）がサーチウインドウデータ出力ユニ
ット２００から入力レジスタＲＥ（５，２）に伝送さ
れ、画素データｂ（４，４）がサーチウインドウデータ
出力ユニット２００から入力レジスタＲＥ（５，３）に
伝送され、画素データｂ（４，５）がサーチウインドウ
データ出力ユニット２００から入力レジスタＲＥ（５，
４）に入力される。

【０１８７】次いで、パルス信号ＣＫ１の１１パルス目
に同期して、図３７に示されるように画素データｂ
（０，０）が第１中間レジスタＩＲ１（１，−１）から
サイドレジスタＳＲ（０，−１）に、画素データｂ
（０，１）が第１中間レジスタＩＲ１（１，０）からプ
ロセッサエレメントＰＥ（０，０）に、画素データｂ
（０，２）が第１中間レジスタＩＲ１（１，１）から第
２中間レジスタＩＲ２（０，１）に、画素データｂ
（０，３）が第１中間レジスタＩＲ１（１，２）からプ
ロセッサエレメントＰＥ（０，２）に、画素データｂ
（０，４）が第１中間レジスタＩＲ１（１，３）から第
２中間レジスタＩＲ２（０，３）に、画素データｂ
（０，５）が第１中間レジスタＩＲ１（１，４）からプ
ロセッサエレメントＰＥ（０，４）に、それぞれ伝送さ
れ、画素データｂ（１，０）がサイドレジスタＳＲ
（２，−１）から第１中間レジスタＩＲ１（１，−１）
に、画素データｂ（１，１）がプロセッサエレメントＰ
Ｅ（２，０）から第１中間レジスタＩＲ１（１，０）
に、画素データｂ（１，２）が第２中間レジスタＩＲ２
（２，１）から第１中間レジスタＩＲ１（１，１）に、
画素データｂ（１，３）がプロセッサエレメントＰＥ
（２，２）から第１中間レジスタＩＲ１（１，２）に、
画素データｂ（１，４）が第２中間レジスタＩＲ２
（２，３）から第１中間レジスタＩＲ１（１，３）に、
画素データｂ（１，５）がプロセッサエレメントＰＥ
（２，４）から第１中間レジスタＩＲ１（１，４）に、
それぞれ伝送され、画素データｂ（２，０）が第１中間
レジスタＩＲ１（３，０）からプロセッサエレメントＰ
Ｅ（２，０）に、画素データｂ（２，１）が第１中間レ
ジスタＩＲ１（３，１）から第２中間レジスタＩＲ１
（２，１）に、画素データｂ（２，２）が第１中間レジ
スタＩＲ１（３，２）からプロセッサエレメントＰＥ
（２，２）に、画素データｂ（２，３）が第１中間レジ
スタＩＲ１（３，３）から第２中間レジスタＩＲ２
（２，３）に、画素データｂ（２，４）が第１中間レジ
スタＩＲ１（３，４）からプロセッサエレメントＰＥ
（２，４）に、画素データｂ（２，５）が第１中間レジ
スタＩＲ１（３，５）からサイドレジスタＳＲ（２，
５）に、それぞれ伝送され、画素データｂ（３，０）が
プロセッサエレメントＰＥ（４，０）から第１中間レジ
スタＩＲ１（３，０）に、画素データｂ（３，１）が第
２中間レジスタＩＲ２（４，１）から第１中間レジスタ
ＩＲ１（３，１）に、画素データｂ（３，２）がプロセ
ッサエレメントＰＥ（４，２）から第１中間レジスタＩ
Ｒ１（３，２）に、画素データｂ（３，３）が第２中間
レジスタＩＲ２（４，３）から第１中間レジスタＩＲ１
（３，３）に、画素データｂ（３，４）がプロセッサエ
レメントＰＥ（４，４）から第１中間レジスタＩＲ１
（３，４）に、画素データｂ（３，５）がサイドレジス
タＳＲ（４，５）から第１中間レジスタＩＲ１（３，
５）に、それぞれ伝送され、画素データｂ（４，０）が
入力レジスタＲＥ（５，−１）からサイドレジスタＳＲ
（４，−１）に、画素データｂ（４，１）が入力レジス
タＲＥ（５，０）からプロセッサエレメントＰＥ（４，
０）に、画素データｂ（４，２）が入力レジスタＲＥ
（５，１）から第２中間レジスタＩＲ２（４，１）に、
画素データｂ（４，３）が入力レジスタＲＥ（５，２）
からプロセッサエレメントＰＥ（４，２）に、画素デー
タｂ（４，４）が入力レジスタＲＥ（５，３）から第２
中間レジスタＩＲ２（４，３）に、画素データｂ（４，
５）が入力レジスタＲＥ（５，４）からプロセッサエレ
メントＰＥ（４，４）に、それぞれ伝送される。

【０１８８】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１１パルス目に同
期して、画素データａ（０，０）が、フリップフロップ
１２０からフリップフロップ１３０およびフリップフロ
ップ１４０に入力され、画素データａ（０，１）が、フ
リップフロップ１１０からフリップフロップ１２０およ
びフリップフロップ１５０に入力され、データ入力手段
から、画素データａ（１，０）がフリップフロップ１１
０に入力される。

【０１８９】次いで、パルス信号ＣＫ１の１２パルス目
までに、画素データｂ（４，３）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，−１）に伝送さ
れ、画素データｂ（４，４）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，０）に伝送され、画素
データｂ（４，５）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，１）に伝送され、画素データｂ
（５，０）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，２）に伝送され、画素デ
ータｂ（５，１）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，３）に伝送され、
画素データｂ（５，２）がサーチウインドウデータ出力
ユニット２００から入力レジスタＲＥ（５，４）に入力
される。

【０１９０】次いで、パルス信号ＣＫ１の１２パルス目
に同期して、図３８に示されるように画素データｂ
（０，０）がサイドレジスタＳＲ（０，−１）からプロ
セッサエレメントＰＥ（０，０）に、画素データｂ
（０，１）がプロセッサメレメントＰＥ（０，０）から
第２中間レジスタＩＲ２（０，１）に、画素データｂ
（０，２）が第２中間レジスタＩＲ２（０，１）からプ
ロセッサエレメントＰＥ（０，２）に、画素データｂ
（０，３）がプロセッサエレメントＰＥ（０，２）から
第２中間レジスタＩＲ２（０，３）に、画素データｂ
（０，４）が第２中間レジスタＩＲ２（０，３）からプ
ロセッサエレメントＰＥ（０，４）に、それぞれ伝送さ
れ、画素データｂ（２，０）がプロセッサエレメントＰ
Ｅ（２，０）からサイドレジスタＳＲ（２，−１）に、
画素データｂ（２，１）が第２中間レジスタＩＲ２
（２，１）からプロセッサエレメントＰＥ（２，０）
に、画素データｂ（２，２）がプロセッサメレメントＰ
Ｅ（２，２）から第２中間レジスタＩＲ２（２，１）
に、画素データｂ（２，３）が第２中間レジスタＩＲ２
（２，３）からプロセッサエレメントＰＥ（２，２）
に、画素データｂ（２，４）がプロセッサエレメントＰ
Ｅ（２，４）から第２中間レジスタＩＲ２（２，３）
に、画素データｂ（２，５）がサイドレジスタＳＲ
（２，５）からプロセッサエレメントＰＥ（２，４）
に、それぞれ伝送され、画素データｂ（４，０）がサイ
ドレジスタＳＲ（４，−１）からプロセッサエレメント
ＰＥ（４，０）に、画素データｂ（４，１）がプロセッ
サメレメントＰＥ（４，０）から第２中間レジスタＩＲ
２（４，１）に、画素データｂ（４，２）が第２中間レ
ジスタＩＲ２（４，１）からプロセッサエレメントＰＥ
（４，２）に、画素データｂ（４，３）がプロセッサエ
レメントＰＥ（４，２）から第２中間レジスタＩＲ２
（４，３）に、画素データｂ（４，４）が第２中間レジ
スタＩＲ２（４，３）からプロセッサエレメントＰＥ
（４，４）に、画素データｂ（４，５）がプロセッサエ
レメントＰＥ（４，４）からサイドレジスタＳＲ（４，
５）に、それぞれ伝送される。

【０１９１】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１２パルス目に同
期して、画素データａ（０，０）が、フリップフロップ
１４０からフリップフロップ１５０に入力され、画素デ
ータａ（０，１）が、フリップフロップ１２０からフリ
ップフロップ１３０に入力され、画素データａ（１，
０）が、フリップフロップ１１０からフリップフロップ
１２０に入力され、データ入力手段から、画素データａ
（１，１）がフリップフロップ１１０に入力される。

【０１９２】次いで、パルス信号ＣＫ１の１３パルス目
までに、画素データｂ（５，０）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，−１）に伝送さ
れ、画素データｂ（５，１）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，０）に伝送され、画素
データｂ（５，２）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，１）に伝送され、画素データｂ
（５，３）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，２）に伝送され、画素デ
ータｂ（５，４）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，３）に伝送され、
画素データｂ（５，５）がサーチウインドウデータ出力
ユニット２００から入力レジスタＲＥ（５，４）に入力
される。

【０１９３】次いで、パルス信号ＣＫ１の１３パルス目
に同期して、図３９に示されるように画素データｂ
（１，０）が第１中間レジスタＩＲ１（１，−１）から
サイドレジスタＳＲ（０，−１）に、画素データｂ
（１，１）が第１中間レジスタＩＲ１（１，０）からプ
ロセッサエレメントＰＥ（０，０）に、画素データｂ
（１，２）が第１中間レジスタＩＲ１（１，１）から第
２中間レジスタＩＲ２（０，１）に、画素データｂ
（１，３）が第１中間レジスタＩＲ１（１，２）からプ
ロセッサエレメントＰＥ（０，２）に、画素データｂ
（１，４）が第１中間レジスタＩＲ１（１，３）から第
２中間レジスタＩＲ２（０，３）に、画素データｂ
（１，５）が第１中間レジスタＩＲ１（１，４）からプ
ロセッサエレメントＰＥ（０，４）に、それぞれ伝送さ
れ、画素データｂ（２，０）がサイドレジスタＳＲ
（２，−１）から第１中間レジスタＩＲ１（１，−１）
に、画素データｂ（２，１）がプロセッサエレメントＰ
Ｅ（２，０）から第１中間レジスタＩＲ１（１，０）
に、画素データｂ（２，２）が第２中間レジスタＩＲ２
（２，１）から第１中間レジスタＩＲ１（１，１）に、
画素データｂ（２，３）がプロセッサエレメントＰＥ
（２，２）から第１中間レジスタＩＲ１（１，２）に、
画素データｂ（２，４）が第２中間レジスタＩＲ２
（２，３）から第１中間レジスタＩＲ１（１，３）に、
画素データｂ（２，５）がプロセッサエレメントＰＥ
（２，４）から第１中間レジスタＩＲ１（１，４）に、
それぞれ伝送され、画素データｂ（３，０）が第１中間
レジスタＩＲ１（３，０）からプロセッサエレメントＰ
Ｅ（２，０）に、画素データｂ（３，１）が第１中間レ
ジスタＩＲ１（３，１）から第２中間レジスタＩＲ１
（２，１）に、画素データｂ（３，２）が第１中間レジ
スタＩＲ１（３，２）からプロセッサエレメントＰＥ
（２，２）に、画素データｂ（３，３）が第１中間レジ
スタＩＲ１（３，３）から第２中間レジスタＩＲ２
（２，３）に、画素データｂ（３，４）が第１中間レジ
スタＩＲ１（３，４）からプロセッサエレメントＰＥ
（２，４）に、画素データｂ（３，５）が第１中間レジ
スタＩＲ１（３，５）からサイドレジスタＳＲ（２，
５）に、それぞれ伝送され、画素データｂ（４，０）が
プロセッサエレメントＰＥ（４，０）から第１中間レジ
スタＩＲ１（３，０）に、画素データｂ（４，１）が第
２中間レジスタＩＲ２（４，１）から第１中間レジスタ
ＩＲ１（３，１）に、画素データｂ（４，２）がプロセ
ッサエレメントＰＥ（４，２）から第１中間レジスタＩ
Ｒ１（３，２）に、画素データｂ（４，３）が第２中間
レジスタＩＲ２（４，３）から第１中間レジスタＩＲ１
（３，３）に、画素データｂ（４，４）がプロセッサエ
レメントＰＥ（４，４）から第１中間レジスタＩＲ１
（３，４）に、画素データｂ（４，５）がサイドレジス
タＳＲ（４，５）から第１中間レジスタＩＲ１（３，
５）に、それぞれ伝送され、画素データｂ（５，０）が
入力レジスタＲＥ（５，−１）からサイドレジスタＳＲ
（４，−１）に、画素データｂ（５，１）が入力レジス
タＲＥ（５，０）からプロセッサエレメントＰＥ（４，
０）に、画素データｂ（５，２）が入力レジスタＲＥ
（５，１）から第２中間レジスタＩＲ２（４，１）に、
画素データｂ（５，３）が入力レジスタＲＥ（５，２）
からプロセッサエレメントＰＥ（４，２）に、画素デー
タｂ（５，４）が入力レジスタＲＥ（５，３）から第２
中間レジスタＩＲ２（４，３）に、画素データｂ（５，
５）が入力レジスタＲＥ（５，４）からプロセッサエレ
メントＰＥ（４，４）に、それぞれ伝送される。

【０１９４】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１３パルス目に同
期して、画素データａ（１，０）が、フリップフロップ
１２０からフリップフロップ１３０およびフリップフロ
ップ１４０に入力され、画素データａ（１，１）が、フ
リップフロップ１１０からフリップフロップ１２０およ
びフリップフロップ１５０に入力され、データ入力手段
から、画素データａ（２，０）がフリップフロップ１１
０に入力される。

【０１９５】次いで、パルス信号ＣＫ１の１４パルス目
までに、画素データｂ（５，３）が入力レジスタＲＥ
（５，２）から入力レジスタＲＥ（５，−１）に伝送さ
れ、画素データｂ（５，４）が入力レジスタＲＥ（５，
３）から入力レジスタＲＥ（５，０）に伝送され、画素
データｂ（５，５）が入力レジスタＲＥ（５，４）から
入力レジスタＲＥ（５，１）に伝送され、画素データｂ
（６，０）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，２）に伝送され、画素デ
ータｂ（６，１）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，３）に伝送され、
画素データｂ（６，２）がサーチウインドウデータ出力
ユニット２００から入力レジスタＲＥ（５，４）に入力
される。

【０１９６】次いで、パルス信号ＣＫ１の１４パルス目
に同期して、図４０に示されるように画素データｂ
（１，０）がサイドレジスタＳＲ（０，−１）からプロ
セッサエレメントＰＥ（０，０）に、画素データｂ
（１，１）がプロセッサメレメントＰＥ（０，０）から
第２中間レジスタＩＲ２（０，１）に、画素データｂ
（１，２）が第２中間レジスタＩＲ２（０，１）からプ
ロセッサエレメントＰＥ（０，２）に、画素データｂ
（１，３）がプロセッサエレメントＰＥ（０，２）から
第２中間レジスタＩＲ２（０，３）に、画素データｂ
（１，４）が第２中間レジスタＩＲ２（０，３）からプ
ロセッサエレメントＰＥ（０，４）に、それぞれ伝送さ
れ、画素データｂ（３，０）がプロセッサエレメントＰ
Ｅ（２，０）からサイドレジスタＳＲ（２，−１）に、
画素データｂ（３，１）が第２中間レジスタＩＲ２
（２，１）からプロセッサエレメントＰＥ（２，０）
に、画素データｂ（３，２）がプロセッサメレメントＰ
Ｅ（２，２）から第２中間レジスタＩＲ２（２，１）
に、画素データｂ（３，３）が第２中間レジスタＩＲ２
（２，３）からプロセッサエレメントＰＥ（２，２）
に、画素データｂ（３，４）がプロセッサエレメントＰ
Ｅ（２，４）から第２中間レジスタＩＲ２（２，３）
に、画素データｂ（３，５）がサイドレジスタＳＲ
（２，５）からプロセッサエレメントＰＥ（２，４）
に、それぞれ伝送され、画素データｂ（５，０）がサイ
ドレジスタＳＲ（４，−１）からプロセッサエレメント
ＰＥ（４，０）に、画素データｂ（５，１）がプロセッ
サメレメントＰＥ（４，０）から第２中間レジスタＩＲ
２（４，１）に、画素データｂ（５，２）が第２中間レ
ジスタＩＲ２（４，１）からプロセッサエレメントＰＥ
（４，２）に、画素データｂ（５，３）がプロセッサエ
レメントＰＥ（４，２）から第２中間レジスタＩＲ２
（４，３）に、画素データｂ（５，４）が第２中間レジ
スタＩＲ２（４，３）からプロセッサエレメントＰＥ
（４，４）に、画素データｂ（５，５）がプロセッサエ
レメントＰＥ（４，４）からサイドレジスタＳＲ（４，
５）に、それぞれ伝送される。

【０１９７】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１４パルス目に同
期して、画素データａ（１，０）が、フリップフロップ
１４０からフリップフロップ１５０に入力され、画素デ
ータａ（１，１）が、フリップフロップ１２０からフリ
ップフロップ１３０に入力され、画素データａ（２，
０）が、フリップフロップ１１０からフリップフロップ
１２０に入力され、データ入力手段から、画素データａ
（２，１）がフリップフロップ１１０に入力される。

【０１９８】一方、パルス信号ＣＫ１の１１パルス目の
アップエッヂと１２パルス目のアップエッヂの間の期間
ｋ、１２パルス目のアップエッヂと１３パルス目のアッ
プエッヂの間の期間ｌ、１３パルス目のアップエッヂと
１４パルス目のアップエッヂの間の期間ｍ、並びに、１
４パルス目のアップエッヂと１５パルス目のアップエッ
ヂの間の期間ｎにおいて、各プロセッサエレエントＰＥ
（ｘ，ｙ）の各素子では、以下の演算がなされている。

【０１９９】すなわち、期間ｋにおいては、図３７に示
すように、各画素データｂ（０，１）、ｂ（０，３）、
ｂ（０，５）、ｂ（２，０）、ｂ（２，２）、ｂ（２，
４）、ｂ（４，１）、ｂ（４，３）およびｂ（４，５）
が、各プロセッサエレメントのセレクタ１０１０および
フリップフロップ１０２０を経由して、それぞれ記載順
に対応するプロセッサエレエントＰＥ（０，０）、ＰＥ
（０，２）、ＰＥ（０，４）、ＰＥ（２，０）、ＰＥ
（２，２）、ＰＥ（２，４）、ＰＥ（４，０）、ＰＥ
（４，２）、ＰＥ（４，４）の減算器１０３０に第１デ
ータ入力端子Ａを介して入力される。すなわち、奇数列
の各プロセッサエレメントＰＥ（ｘ，ｙ）には、ｂ
（ｘ，ｙ＋１）が入力され、偶数列の各プロセッサエレ
メントＰＥ（ｘ，ｙ）には、ｂ（ｘ，ｙ）が入力され
る。

【０２００】また、同時に奇数列の各プロセッサエレメ
ントでは現符号化ブロックの画素データａ（０，１）
が、各プロセッサエレメントＰＥ（ｘ，ｙ）の減算器１
０３０に第２データ入力端子Ｂを介して入力され、偶数
列の各プロセッサエレメントでは現符号化ブロックの画
素データａ（０，０）が、各プロセッサエレメントＰＥ
（ｘ，ｙ）の減算器１０３０に第２データ入力端子Ｂを
介して入力される。

【０２０１】これにより、奇数列の各プロセッサエレメ
ントＰＥ（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ，ｙ＋１）−ａ（０，１） が演算され、偶数列の各プロセッサエレメント（ｘ、
ｙ）では、 ｂ（ｘ，ｙ）−ａ（０，０） が演算されて、正数変換器１０４０により、 （奇数） |b(x,y+1)-a(0,1)| （偶数） |b(x,y)-a(0,0)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。一方、各プロセッサエレメントの
反転素子１０９０には、信号入力端子を介して信号ＬＤ
が入力される。この信号ＬＤが期間ｋの前の期間ｊにお
いて、１を表わす信号を出力するため、反転素子１０９
０から信号出力端子を介して、０を表わす信号が出力さ
れる。この信号が論理積素子１１００に信号入力端子Ａ
を介して入力されるため、データ入力端子Ｂ側から入力
されるデータにかかわらず、データ出力端子Ｙを介して
データ０が出力され、加算器１０５０にデータ入力端子
Ｂを介して０が入力される。よって、加算器１０５０で
は、第１データ入力端子Ａを介して入力される上記デー
タと第２入力端子Ｂを介して入力される０とが加算さ
れ、 （奇数） |b(x,y+1)-a(0,1)| （偶数） |b(x,y)-a(0,0)| がフリップフロップ１０６０に入力される。

【０２０２】期間ｌにおいて、奇数列の各プロセッサエ
レメントＰＥ（ｘ，ｙ）の減算器１０３０には、第１デ
ータ入力端子Ａを介して、図１における上側の第２中間
レジスタＩＲ２（ｘ，ｙ−１）のデータ出力端子、ある
いは、サイドレジスタＳＲ（ｘ，ｙ−１）のデータ出力
端子を介してｂ（ｘ，ｙ）が入力され、また、各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の減算器１０３０には、
第２データ入力端子Ｂを介して、現符号化ブロックの画
素データａ（０，０）が入力される。偶数列の各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の減算器１０３０には、
第１データ入力端子Ａを介して、下側の第２中間レジス
タＩＲ２（ｘ，ｙ＋１）の出力端子、あるいは、サイド
レジスタＳＲ（ｘ，ｙ＋１）のデータ出力端子を介し
て、ｂ（ｘ，ｙ＋１）が入力され、また、各プロセッサ
エレメントＰＥ（ｘ，ｙ）の減算器１０３０には、第２
データ入力端子Ｂを介して、現符号化ブロックの画素デ
ータａ（０，１）が入力される。

【０２０３】奇数列の各プロセッサエレメントＰＥ
（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ，ｙ）−ａ（０，０） が演算され、偶数列の各プロセッサエレメントＰＥ
（ｘ，ｙ）では、 ｂ（ｘ，ｙ＋１）−ａ（０，１） が演算されて、正数変換器１０４０により （奇数） |b(x,y)-a(0,0)| （偶数） |b(x,y+1)-a(0,1)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。また、加算器１０５０には、第２
データ入力端子Ｂを介して、期間ｋにおいて計算された
上記値がフリップフロップ１０６０より論理積素子１１
００を通して入力される。加算器１０５０では、上記二
つのデータが加算され、 が算出されて、フリップフロップ１０６０に入力され
る。

【０２０４】期間ｍにおいて、奇数列の各プロセッサエ
レメントＰＥ（ｘ，ｙ）の減算器１０３０には、第１デ
ータ入力端子Ａを介して、図１における右側の第１中間
レジスタＩＲ１（ｘ＋１，ｙ）のデータ出力端子、ある
いは、入力レジスタＲＥ（ｘ＋１，ｙ）のデータ出力端
子を介してｂ（ｘ＋１，ｙ＋１）が入力され、また、各
プロセッサエレメントＰＥ（ｘ，ｙ）の減算器１０３０
には、第２データ入力端子Ｂを介して、現符号化ブロッ
クの画素データａ（１，１）が入力される。偶数列の各
プロセッサエレメントＰＥ（ｘ，ｙ）の減算器１０３０
には、第１データ入力端子Ａを介して、右側の第１中間
レジスタＩＲ１（ｘ＋１，ｙ）のデータ出力端子を介し
てｂ（ｘ＋１，ｙ）が入力され、また、各プロセッサエ
レメントＰＥ（ｘ，ｙ）の減算器１０３０には、第２デ
ータ入力端子Ｂを介して、現符号化ブロックの画素デー
タａ（１，０）が入力される。

【０２０５】奇数列の各プロセッサエレメントＰＥ
（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ＋１，ｙ＋１）−ａ（１，１） が演算され、偶数列の各プロセッサエレメントＰＥ
（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ＋１，ｙ）−ａ（１，０） が演算されて、正数変換器１０４０により （奇数） |b(x+1,y+1)-a(1,1)| （偶数） |b(x+1,y)-a(1,0)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。加算器１０５０には第２データ入
力端子Ｂを介して、期間ｌにおいて計算された上記値が
フリップフロップ１０６０より論理積素子１１００を介
して入力される。加算器１０５０では、上記２つのデー
タが加算され、 が算出されて、フリップフロップ１０６０に入力され
る。

【０２０６】期間ｎにおいて、奇数列の各プロセッサエ
レメントＰＥ（ｘ，ｙ）の減算器１０３０には第１デー
タ入力端子Ａを介して、図１における上側の第１中間レ
ジスタＩＲ１（ｘ，ｙ−１）のデータ出力端子、あるい
は、サイドレジスタＳＲ（ｘ，ｙ−１）のデータ出力端
子を介してｂ（ｘ＋１，ｙ）が入力され、また、各プロ
セッサエレメントＰＥ（ｘ，ｙ）の減算器１０３０には
第２データ入力端子Ｂを介して、現符号化ブロックの画
素データａ（１，０）が入力される。偶数列の各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の減算器１０３０には第
１データ入力端子Ａを介して、下側の第２中間レジスタ
ＩＲ２（ｘ，ｙ＋１）の出力端子、あるいは、サイドレ
ジスタＳＲ（ｘ，ｙ＋１）のデータ出力端子を介して、
ｂ（ｘ＋１，ｙ＋１）が入力され、また、各プロセッサ
エレメントＰＥ（ｘ，ｙ）の減算器１０３０には、第２
データ入力端子Ｂを介して、現符号化ブロックの画素デ
ータａ（１，１）が入力される。

【０２０７】奇数列の各プロセッサエレメントＰＥ
（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ＋１，ｙ）−ａ（１，０） が演算され、偶数列の各プロセッサエレメントＰＥ
（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ＋１，ｙ＋１）−ａ（１，１） が演算されて、正数変換器１０４０により （奇数） |b(x+1,y)-a(1,0)| （偶数） |b(x+1,y+1)-a(1,1)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。また、加算器１０５０には、第２
データ入力端子Ｂを介して、期間ｍにおいて計算された
上記値がフリップフロップ１０６０より論理積素子１１
００を介して入力される。加算器１０５０では、上記２
つのデータが加算され、 （奇数） |b(x,y+1)-a(0,1)| ＋ |b(x,y)-a(0,0)| ＋ |b(x+1,y+1)-a(1,1)| ＋ |b(x+1,y)-a(1,0)| ・・・（Ｑ１） （偶数） |b(x,y)-a(0,0)| ＋ |b(x,y+1)-a(0,1)| ＋ |b(x+1,y)-a(1,0)| ＋ |b(x+1,y+1)-a(1,1)| ・・・（Ｑ２） が算出される。

【０２０８】期間ｎの間に発せられるパルス信号ＬＤに
同期して、セレクタ１０７０のデータ出力端子Ｙがフリ
ップフロップ１０６０のデータ出力端子にラッチされ、
パルス信号ＣＫ１の１５パルス目、すなわち、パルス信
号ＣＫ２に同期して、加算器１０５０の上記算出結果が
各プロセッサエレエントＰＥ（ｘ，ｙ）の出力端子ＤＬ
ｏから出力される。例えば、プロセッサエレエントＰＥ
（２，２）の出力端子ＤＬｏから出力されるデータは、 である。

【０２０９】ここで、上記式（Ｑ２）は、図２〜図４に
示された前符号化画像Ｐｂの前符号化候補ブロック６０
ａおよび７０ａと、現符号化画像Ｐａの現符号化ブロッ
ク５０とのディストーションを表す式である。また、奇
数列のプロセッサエレメントＰＥ（ｘ，ｙ）から出力さ
れる上記式（Ｑ１）は、変形すると偶数列のプロセッサ
エレメントＰＥ（ｘ，ｙ）から出力される上記式（Ｑ
２）と同等であるので、奇数列のプロセッサエレメント
ＰＥ（ｘ，ｙ）と偶数列のプロセッサエレメントＰＥ
（ｘ，ｙ）は、いずれも各ディストーションを表わすデ
ータを出力する。

【０２１０】したがって、各プロセッサエレエントＰＥ
（ｘ，ｙ）で、図３のハッチングされている画素位置が
現符号化ブロックの画素ａ（０，０）と対応する前符号
化候補ブロック６０ａの全て、本実施例では９個の前符
号化候補ブロック６０ａのそれぞれと、現符号化ブロッ
ク５０との各ディストーションが算出されたことにな
る。

【０２１１】次に、パルス信号ＣＫ２の１５パルス目に
同期して、プロセッサエレエントＰＥ（０，０）、ＰＥ
（０，２）、ＰＥ（０，４）で算出された上記ディスト
ーションは、プロセッサエレエントの出力端子ＤＬｏを
介して候補ブロック特定ユニット４００の比較器４１０
に各データ入力端子Ａ０、Ａ１、Ａ２を介して、それぞ
れ入力される。このとき、各プロセッサエレエントＰＥ
（ｘ，ｙ）のセレクタ１０７０は、第１データ入力端子
Ｂを選択しているため、プロセッサエレエントＰＥ
（２，０）、ＰＥ（２，２）、ＰＥ（２，４）、ＰＥ
（４，０）、ＰＥ（４，２）、ＰＥ（４，４）で算出さ
れた上記ディストーションは、パルス信号ＣＫ２の１５
パルス目に同期して、図１における左隣の各プロセッサ
エレエントにそれぞれ伝送される。

【０２１２】パルス信号ＣＫ２の１６パルス目に同期し
て、今度はプロセッサエレエントＰＥ（２，０）、ＰＥ
（２，２）、ＰＥ（２，４）で算出された上記ディスト
ーションが、ＰＥ（０，０）、ＰＥ（０，２）、ＰＥ
（０，４）から候補ブロック特定ユニット４００の比較
器４１０に各データ入力端子Ａ０、Ａ１、Ａ２を介し
て、それぞれ入力される。また、ＰＥ（４，０）、ＰＥ
（４，２）、ＰＥ（４，４）で算出された上記ディスト
ーションは、ＰＥ（２，０）、ＰＥ（２，２）、ＰＥ
（２，４）から、ＰＥ（０，０）、ＰＥ（０，２）、Ｐ
Ｅ（０，４）にそれぞれ伝送される。

【０２１３】パルス信号ＣＫ２の１７パルス目に同期し
て、今度はプロセッサエレエントＰＥ（４，０）、ＰＥ
（４，２）、ＰＥ（４，４）で算出された上記ディスト
ーションが、ＰＥ（０，０）、ＰＥ（０，２）、ＰＥ
（０，４）から候補ブロック特定ユニット４００の比較
器４１０に各データ入力端子Ａ０、Ａ１、Ａ２を介し
て、それぞれ入力される。

【０２１４】候補ブロック特定ユニット４００では、比
較器４１０に各データ入力端子Ａ０、Ａ１、Ａ２を介し
て、ディストーション算出ユニット１０００の各プロセ
ッサエレメントによって求められたそれぞれのディスト
ーションが入力される。以下の説明では、信号の表わす
２値を”０”と”１”とし、また、各プロセッサエレメ
ントＰＥ（ｘ，ｙ）から算出されたディストーションを
Ｄ（ｘ，ｙ）として説明する。

【０２１５】まず、期間ｎにおいて、パルス信号ＬＤに
同期して、論理和素子５００に信号入力端子Ａを介して
信号１が入力されるため、データ入力端子Ｂに入力され
る値に関係なく、データ出力端子Ｙを介して１が出力さ
れ、最大値が出力されたことになる。また、カウンタ４
８０に信号入力端子ＣＬを介して、パルス信号ＬＤに同
期して入力された信号により、カウンタ４８０からカウ
ント出力端子Ｑｎを介して出力される出力カウントが０
にリセットされる。

【０２１６】次に、パルス信号ＣＫ２の１５パルス目に
同期して、Ｄ（０，０）、Ｄ（０，２）、Ｄ（０，４）
が、比較器４１０にデータ入力端子Ａ０、Ａ１、Ａ２を
介してそれぞれ入力される。比較器４１０では、データ
入力端子Ａ０、Ａ１、Ａ２を介してそれぞれ入力された
データが比較され、その中から最も小さいディストーシ
ョンが選択されて、データ出力端子Ｙを介して最小のデ
ィストーションが出力され、最小のディストーションに
対応するデータ入力端子をＬＭＶｙとし、０、１または
２をデータ出力端子Ｍを介して出力する。本実施例で
は、図９に示されるように最小のディストーションはＤ
（０，０）であり、ＬＭＶｙは０である。

【０２１７】フリップフロップ４５０では、パルス信号
ＣＫ２のパルスに同期して、保持しているデータをデー
タ出力端子を介して出力されるが、論理和素子５００で
は、信号入力端子Ａを介して上記期間ｎでセットされた
１がセットされているので、データ入力端子Ｂを介して
入力されているデータによらずにデータ出力端子Ｙを介
してすべて１のデータ、すなわち、最大値のデータが出
力される。

【０２１８】比較器４３０では、第１データ入力端子Ａ
を介して入力されたＤ（０，０）と、第２データ入力端
子Ｂを介して入力された上記最大値のデータを比較し、
Ｄ（０，０）の方が小さいため信号出力端子を介して１
を出力する。セレクタ４４０では、信号入力端子Ｓを介
して１が入力されるため、データ入力端子Ａを介して入
力されているＤ（０，０）がデータ出力端子Ｙを介して
出力され、フリップフロップ４５０に入力される。カウ
ンタ４８０では、ＣＫ２のパルス信号に同期して、上記
期間ｎでリセットされたデータ０がカウント出力端子Ｑ
ｎを介してＣＴｘとして出力される。

【０２１９】次に、ＣＫ２のダウンエッヂに同期して、
反転素子４６０から信号出力端子を介して信号１が出力
され、論理積素子４７０に信号入力端子Ｂを介して入力
され、論理積素子４７０の信号入力端子ＡおよびＢの入
力信号を介して入力される信号がともに１となるため、
信号出力端子Ｙを介して１が出力される。フリップフロ
ップ４２０では、論理積素子４７０から信号出力端子Ｙ
を介して出力された信号１に同期して、入力データＬＭ
Ｖｙすなわち０をデータ出力端子を介してＭｙとして０
を出力させる。換算テーブル５１０では、データ入力端
子を介して入力されたデータＭｙすなわち０を動きベク
トルに換算し、データ出力端子を介して−２を出力す
る。

【０２２０】フリップフロップ４９０では、論理積素子
４７０から信号出力端子Ｙを介して出力された信号１に
同期して、入力データＣＴｘすなわち０をデータ出力端
子を介してＭｘとして０を出力させる。換算テーブル５
２０では、データ入力端子を介して入力されたデータＭ
ｘすなわち０を動きベクトルに換算し、データ出力端子
を介して−２を出力する。

【０２２１】次に、パルス信号ＣＫ２の１６パルス目に
同期して、Ｄ（２，０）、Ｄ（２，２）、Ｄ（２，４）
が、比較器４１０にデータ入力端子Ａ０、Ａ１、Ａ２を
介してそれぞれ入力される。比較器４１０では、データ
入力端子Ａ０、Ａ１、Ａ２を介してそれぞれ入力された
データが比較され、その中で最も小さいディストーショ
ンＤ（２，４）がデータ出力端子Ｙを介して出力され、
Ｄ（２，４）が入力されたデータ入力端子Ａ２を表わす
２を、データ出力端子Ｍを介して出力させる。

【０２２２】フリップフロップ４５０では、パルス信号
ＣＫ２のパルスに同期して、Ｄ（０，０）がデータ出力
端子を介して出力され、論理和素子５００では、第１信
号入力端子Ａを介して入力されている信号が０なので、
第２データ入力端子Ｂを介して入力されているデータＤ
（０，０）をそのままデータ出力端子Ｙを介して出力さ
せる。

【０２２３】比較器４３０では、第１データ入力端子Ａ
を介して入力されたＤ（２，４）と、第２データ入力端
子Ｂを介して入力されたＤ（０，０）を比較し、Ｄ
（０，０）の方が小さいため信号出力端子を介して０を
出力する。セレクタ４４０では、信号入力端子Ｓを介し
て０が入力されるため、データ入力端子Ｂを介して入力
されているＤ（０，０）がデータ出力端子Ｙを介して出
力され、フリップフロップ４５０に入力される。

【０２２４】カウンタ４８０では、ＣＫ２のパルス信号
に同期して、カウンタ出力端子Ｑｎを介してＣＴｘとし
て１が出力される。次に、ＣＫ２のダウンエッヂに同期
して、反転素子４６０の信号出力端子を介して信号１が
出力され、論理積素子４７０に信号入力端子Ｂを介して
入力されるが、信号入力端子Ａを介して入力信号０が入
力されるため、信号出力端子Ｙを介して０が出力され
る。

【０２２５】フリップフロップ４２０では、信号入力端
子を介して入力される信号が０なので、Ｍｙの値を保持
する。また、フリップフロップ４９０でも、信号入力端
子を介して入力される信号が０なので、Ｍｘの値を保持
する。次に、パルス信号ＣＫ２の１７パルス目に同期し
て、Ｄ（４，０）、Ｄ（４，２）、Ｄ（４，４）が、比
較器４１０にデータ入力端子Ａ０、Ａ１、Ａ２を介して
それぞれ入力される。比較器４１０では、データ入力端
子Ａ０、Ａ１、Ａ２を介してそれぞれ入力されたデータ
が比較され、その中で最も小さいディストーションＤ
（４，２）がデータ出力端子Ｙを介して出力され、Ｄ
（４，２）が入力されたデータ入力端子Ａ１を表わす１
をデータ出力端子Ｍを介して出力させる。

【０２２６】フリップフロップ４５０では、パルス信号
ＣＫ２のパルスに同期して、Ｄ（０，０）がデータ出力
端子を介して出力され、論理和素子５００では、第１信
号入力端子Ａを介して入力されている信号が０なので、
第２データ入力端子Ｂを介して入力されているデータＤ
（０，０）をそのままデータ出力端子Ｙに出力させる。

【０２２７】比較器４３０では、第１データ入力端子Ａ
を介して入力されたＤ（４，２）と、第２データ入力端
子Ｂを介して入力されたＤ（０，０）を比較し、Ｄ
（４，２）の方が小さいため信号出力端子を介して１を
出力する。セレクタ４４０では、信号入力端子Ｓを介し
て１が入力されるため、データ入力端子Ｂを介して入力
されているＤ（４，２）がデータ出力端子Ｙを介して出
力され、フリップフロップ４５０に入力される。

【０２２８】カウンタ４８０では、ＣＫ２のパルス信号
に同期して、カウンタ出力端子Ｑｎを介してＣＴｘとし
て２が出力される。次に、ＣＫ２のダウンエッヂに同期
して、反転素子４６０から信号出力端子を介して信号１
が出力され、論理積素子４７０に信号入力端子Ｂを介し
て入力され、論理積素子４７０の信号入力端子Ａおよび
Ｂを介して入力される信号がともに１となるため、信号
出力端子Ｙを介して１が出力される。

【０２２９】フリップフロップ４２０では、論理積素子
４７０から信号出力端子Ｙを介して出力された信号１に
同期して、入力データＬＭＶｙすなわち１をデータ出力
端子を介してＭｙとして１を出力させる。換算テーブル
５１０では、データ入力端子を介して入力されたデータ
Ｍｙすなわち１を動きベクトルに換算し、データ出力端
子を介して０を出力する。

【０２３０】フリップフロップ４９０では、論理積素子
４７０から信号出力端子Ｙを介して出力された信号１に
同期して、入力データＣＴｘすなわち２をデータ出力端
子を介してＭｘとして２を出力させる。換算テーブル５
２０では、データ入力端子を介して入力されたデータＭ
ｘすなわち２を動きベクトルに換算し、データ出力端子
を介して２を出力する。

【０２３１】次に、パルス信号ＣＫ３のパルスに同期し
て、フリップフロップ５３０は、動きベクトルに換算さ
れたデータ入力端子を介して入力されているデータ０
を、動きベクトルの垂直方向座標ＭＶｙとしてデータ出
力端子を介して出力する。フリップフロップ５４０は、
パルス信号ＣＫ２の１７パルス目に同期して、フリップ
フロップ４５０からデータ入力端子を介して入力されて
いるディストーションＤ（４，２）を、最小ディストー
ションとしてデータ出力端子を介して出力する。フリッ
プフロップ５５０は、動きベクトルに換算されたデータ
入力端子を介して入力されているデータ２を、動きベク
トルの水平方向座標ＭＶｘとしてデータ出力端子を介し
て出力する。

【０２３２】これにより、現符号化ブロックａ（０，
０）、ａ（０，１）、ａ（１，０）およびａ（１，１）
に対応する動きベクトル（２，０）と最小ディストーシ
ョンＤ（４，２）が求まる。したがって、候補ブロック
特定ユニット４００により、前符号化候補ブロック６０
ａと現符号化ブロック５０との間の最小ディストーショ
ンＭｉｎＤｉｓおよび最小ディストーションに対応する
動きベクトルＭＶｘ、ＭＶｙが算出される。

【０２３３】また、ディストーション算出ユニット１０
００では、パルス信号ＣＫ１の１５パルス目までに、画
素データｂ（６，０）が入力レジスタＲＥ（５，２）か
ら入力レジスタＲＥ（５，−１）に伝送され、画素デー
タｂ（６，１）が入力レジスタＲＥ（５，３）から入力
レジスタＲＥ（５，０）に伝送され、画素データｂ
（６，２）が入力レジスタＲＥ（５，４）から入力レジ
スタＲＥ（５，１）に伝送され、画素データｂ（６，
３）がサーチウインドウデータ出力ユニット２００から
入力レジスタＲＥ（５，２）に伝送され、画素データｂ
（６，４）がサーチウインドウデータ出力ユニット２０
０から入力レジスタＲＥ（５，３）に伝送され、画素デ
ータｂ（６，５）がサーチウインドウデータ出力ユニッ
ト２００から入力レジスタＲＥ（５，４）に入力され
る。

【０２３４】次いで、パルス信号ＣＫ１の１５パルス目
に同期して、図４１に示されるように画素データｂ
（２，０）が第１中間レジスタＩＲ１（１，−１）から
サイドレジスタＳＲ（０，−１）に、画素データｂ
（２，１）が第１中間レジスタＩＲ１（１，０）からプ
ロセッサエレメントＰＥ（０，０）に、画素データｂ
（２，２）が第１中間レジスタＩＲ１（１，１）から第
２中間レジスタＩＲ２（０，１）に、画素データｂ
（２，３）が第１中間レジスタＩＲ１（１，２）からプ
ロセッサエレメントＰＥ（０，２）に、画素データｂ
（２，４）が第１中間レジスタＩＲ１（１，３）から第
２中間レジスタＩＲ２（０，３）に、画素データｂ
（２，５）が第１中間レジスタＩＲ１（１，４）からプ
ロセッサエレメントＰＥ（０，４）に、それぞれ伝送さ
れ、画素データｂ（３，０）がサイドレジスタＳＲ
（２，−１）から第１中間レジスタＩＲ１（１，−１）
に、画素データｂ（３，１）がプロセッサエレメントＰ
Ｅ（２，０）から第１中間レジスタＩＲ１（１，０）
に、画素データｂ（３，２）が第２中間レジスタＩＲ２
（２，１）から第１中間レジスタＩＲ１（１，１）に、
画素データｂ（３，３）がプロセッサエレメントＰＥ
（２，２）から第１中間レジスタＩＲ１（１，２）に、
画素データｂ（３，４）が第２中間レジスタＩＲ２
（２，３）から第１中間レジスタＩＲ１（１，３）に、
画素データｂ（３，５）がプロセッサエレメントＰＥ
（２，４）から第１中間レジスタＩＲ１（１，４）に、
それぞれ伝送され、画素データｂ（４，０）が第１中間
レジスタＩＲ１（３，０）からプロセッサエレメントＰ
Ｅ（２，０）に、画素データｂ（４，１）が第１中間レ
ジスタＩＲ１（３，１）から第２中間レジスタＩＲ１
（２，１）に、画素データｂ（４，２）が第１中間レジ
スタＩＲ１（３，２）からプロセッサエレメントＰＥ
（２，２）に、画素データｂ（４，３）が第１中間レジ
スタＩＲ１（３，３）から第２中間レジスタＩＲ２
（２，３）に、画素データｂ（４，４）が第１中間レジ
スタＩＲ１（３，４）からプロセッサエレメントＰＥ
（２，４）に、画素データｂ（４，５）が第１中間レジ
スタＩＲ１（３，５）からサイドレジスタＳＲ（２，
５）に、それぞれ伝送され、画素データｂ（５，０）が
プロセッサエレメントＰＥ（４，０）から第１中間レジ
スタＩＲ１（３，０）に、画素データｂ（５，１）が第
２中間レジスタＩＲ２（４，１）から第１中間レジスタ
ＩＲ１（３，１）に、画素データｂ（５，２）がプロセ
ッサエレメントＰＥ（４，２）から第１中間レジスタＩ
Ｒ１（３，２）に、画素データｂ（５，３）が第２中間
レジスタＩＲ２（４，３）から第１中間レジスタＩＲ１
（３，３）に、画素データｂ（５，４）がプロセッサエ
レメントＰＥ（４，４）から第１中間レジスタＩＲ１
（３，４）に、画素データｂ（５，５）がサイドレジス
タＳＲ（４，５）から第１中間レジスタＩＲ１（３，
５）に、それぞれ伝送され、画素データｂ（６，０）が
入力レジスタＲＥ（５，−１）からサイドレジスタＳＲ
（４，−１）に、画素データｂ（６，１）が入力レジス
タＲＥ（５，０）からプロセッサエレメントＰＥ（４，
０）に、画素データｂ（６，２）が入力レジスタＲＥ
（５，１）から第２中間レジスタＩＲ２（４，１）に、
画素データｂ（６，３）が入力レジスタＲＥ（５，２）
からプロセッサエレメントＰＥ（４，２）に、画素デー
タｂ（６，４）が入力レジスタＲＥ（５，３）から第２
中間レジスタＩＲ２（４，３）に、画素データｂ（６，
５）が入力レジスタＲＥ（５，４）からプロセッサエレ
メントＰＥ（４，４）に、それぞれ伝送される。

【０２３５】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１５パルス目に同
期して、画素データａ（２，０）が、フリップフロップ
１２０からフリップフロップ１３０およびフリップフロ
ップ１４０に入力され、画素データａ（２，１）が、フ
リップフロップ１１０からフリップフロップ１２０およ
びフリップフロップ１５０に入力され、データ入力手段
から、画素データａ（３，０）がフリップフロップ１１
０に入力される。

【０２３６】以下同様にして、現符号化ブロックａ
（２，０）、ａ（２，１）、ａ（３，０）およびａ
（３，１）の各画素データと該現符号化ブロックに対応
するサーチエリア内の各画素データが、クロックパルス
信号ＣＫ０およびパルス信号ＣＫ１のパルスに同期して
次々に入力される。一方、パルス信号ＣＫ１の１５パル
ス目のアップエッヂと１６パルス目のアップエッヂの間
の期間ｏ、１６パルス目のアップエッヂと１７パルス目
のアップエッヂの間の期間ｐ、１７パルス目のアップエ
ッヂと１８パルス目のアップエッヂの間の期間ｑ、並び
に、１８パルス目のアップエッヂと１９パルス目のアッ
プエッヂの間の期間ｒにおいて、各プロセッサエレエン
トＰＥ（ｘ，ｙ）の各素子では、以下の演算がなされて
いる。

【０２３７】すなわち、期間ｏにおいては、図４１に示
すように、各画素データｂ（２，１）、ｂ（２，３）、
ｂ（２，５）、ｂ（４，０）、ｂ（４，２）、ｂ（４，
４）、ｂ（６，１）、ｂ（６，３）およびｂ（６，５）
が、各プロセッサエレメントＰＥ（ｘ，ｙ）のセレクタ
１０１０およびフリップフロップ１０２０を経由して、
それぞれ記載順に対応するプロセッサエレエントＰＥ
（０，０）、ＰＥ（０，２）、ＰＥ（０，４）、ＰＥ
（２，０）、ＰＥ（２，２）、ＰＥ（２，４）、ＰＥ
（４，０）、ＰＥ（４，２）、ＰＥ（４，４）の減算器
１０３０に第１データ入力端子Ａを介して入力される。
すなわち、奇数列の各プロセッサエレメントＰＥ（ｘ，
ｙ）には、ｂ（ｘ＋２，ｙ＋１）が入力され、偶数列の
各プロセッサエレメントＰＥ（ｘ，ｙ）には、ｂ（ｘ＋
２，ｙ）が入力される。

【０２３８】また、同時に奇数列の各プロセッサエレメ
ントでは現符号化ブロックの画素データａ（２，１）
が、各プロセッサエレメントＰＥ（ｘ，ｙ）の減算器１
０３０に第２データ入力端子Ｂを介して入力され、偶数
列の各プロセッサエレメントでは現符号化ブロックの画
素データａ（２，０）が、各プロセッサエレメントＰＥ
（ｘ，ｙ）の減算器１０３０に第２データ入力端子Ｂを
介して入力される。

【０２３９】これにより、奇数列の各プロセッサエレメ
ントＰＥ（ｘ，ｙ）では、減算器１０３０により ｂ（ｘ＋２，ｙ＋１）−ａ（２，１） が演算され、偶数列の各プロセッサエレメント（ｘ、
ｙ）では、 ｂ（ｘ＋２，ｙ）−ａ（２，０） が演算されて、正数変換器１０４０により、 （奇数） |b(x+2,y+1)-a(2,1)| （偶数） |b(x+2,y)-a(2,0)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。

【０２４０】ここで、期間ｎのパルス信号ＬＤの立ち上
がりで、反転素子１０９０に信号入力端子を介して信号
１が入力され、反転素子１０９０から信号出力端子を介
して信号０が出力される。論理積素子１１００では、第
１信号入力端子Ａを介して信号０が入力されるため、第
２データ入力端子Ｂを介して入力されるデータにかかわ
らず、データ出力端子Ｙを介してデータ０が出力され
る。

【０２４１】パルス信号ＣＫ１の１５パルス目において
も、パルス信号ＬＤは信号１を出力しているので、加算
器１０５０には第２データ入力端子Ｂを介して、データ
０が入力される。よって、加算器１０５０では、第１デ
ータ入力端子Ａを介して入力された上記データと、第２
データ入力端子Ｂを介して入力されたデータ０とが加算
され、 （奇数） |b(x+2,y+1)-a(2,1)| （偶数） |b(x+2,y)-a(2,0)| がフリップフロップ１０６０に入力される。

【０２４２】期間ｐにおいても、期間ｏと同様な計算が
なされて、正数変換器１０４０により、 （奇数） |b(x+2,y)-a(2,0)| （偶数） |b(x+2,y+1)-a(2,1)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。加算器１０５０には第２データ入
力端子Ｂを介して、期間ｏにおいて計算された上記値が
フリップフロップ１０６０より論理積素子１１００を通
して入力される。加算器１０５０では、上記二つのデー
タが加算され、 が算出されて、フリップフロップ１０６０に入力され
る。

【０２４３】期間ｑにおいても、期間ｏおよびｐと同様
な計算がなされて、正数変換器１０４０により、 （奇数） |b(x+3,y+1)-a(3,1)| （偶数） |b(x+3,y)-a(3,0)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。加算器１０５０には第２データ入
力端子Ｂを介して、期間ｐにおいて計算された上記値が
フリップフロップ１０６０より論理積素子１１００を通
して入力される。加算器１０５０では、上記二つのデー
タが加算され、 が算出されて、フリップフロップ１０６０に入力され
る。

【０２４４】期間ｒにおいても、期間ｏ、ｐおよびｑと
同様な計算がなされて、正数変換器１０４０により、 （奇数） |b(x+3,y)-a(3,0)| （偶数） |b(x+3,y+1)-a(3,1)| に変換されて、加算器１０５０に第１データ入力端子Ａ
を介して入力される。加算器１０５０には第２データ入
力端子Ｂを介して、期間ｑにおいて計算された上記値が
フリップフロップ１０６０より入力される。加算器１０
５０では、上記二つのデータが加算され、 （奇数） |b(x+2,y+1)-a(2,1)| ＋ |b(x+2,y)-a(2,0)| ＋ |b(x+3,y+1)-a(3,1)| ＋ |b(x+3,y)-a(3,0)| ・・・（Ｑ３） （偶数） |b(x+2,y)-a(2,0)| ＋ |b(x+2,y+1)-a(2,1)| ＋ |b(x+3,y)-a(3,0)| ＋ |b(x+3,y+1)-a(3,1)| ・・・（Ｑ４） が算出される。

【０２４５】期間ｒの間に発せられるパルス信号ＬＤに
同期して、セレクタ１０７０のデータ出力端子Ｙがフリ
ップフロップ１０６０のデータ出力端子にラッチされ、
パルス信号ＣＫ２の１９パルス目に同期して、加算器１
０５０の上記算出結果が各プロセッサエレエントＰＥ
（ｘ，ｙ）の出力端子ＤＬｏから出力される。例えば、
プロセッサエレエントＰＥ（２，２）の出力端子ＤＬｏ
から出力されるデータは、 である。

【０２４６】ここで、前述の説明からもわかるように、
上記式（Ｑ３）は、上記式（Ｑ４）と同等であり、２つ
の式は、図３、図４、図４２、図４３に示す第１サーチ
ウインドウ６０から２画素分だけ列方向にずれたもう一
つのサーチウインドウ、すなわち、第３サーチウインド
ウ６１内に含まれる９個の前符号化候補ブロックのそれ
ぞれと、現符号化ブロック５０に対して列方向に隣接す
るもう一つの現符号化ブロック５１とのディストーショ
ンが算出されたことになる。

【０２４７】次に、パルス信号ＣＫ２の１９パルス目に
同期して、プロセッサエレエントＰＥ（０，０）、ＰＥ
（０，２）、ＰＥ（０，４）で算出された上記ディスト
ーションは、プロセッサエレエントの出力端子ＤＬｏを
介して候補ブロック特定ユニット４００の比較器４１０
に各データ入力端子Ａ０、Ａ１、Ａ２を介してそれぞれ
入力される。

【０２４８】また、パルス信号ＣＫ２の２０パルス目に
同期して、プロセッサエレエントＰＥ（２，０）、ＰＥ
（２，２）、ＰＥ（２，４）で算出された上記ディスト
ーションが、パルス信号ＣＫ２の２１パルス目に同期し
て、プロセッサエレエントＰＥ（４，０）、ＰＥ（４，
２）、ＰＥ（４，４）で算出された上記ディストーショ
ンが、ＰＥ（０，０）、ＰＥ（０，２）、ＰＥ（０，
４）から候補ブロック特定ユニット４００の比較器４１
０に各データ入力端子Ａ０、Ａ１、Ａ２を介してそれぞ
れ入力される。

【０２４９】候補ブロック特定ユニット４００では、比
較器４１０に各データ入力端子Ａ０、Ａ１、Ａ２を介し
て、ディストーション算出ユニット１０００の各プロセ
ッサエレメントによって求められた、それぞれのディス
トーションが入力され、前述のように、２画素分だけ列
方向にずれた第３サーチウインドウ６１内の前符号化候
補ブロックと現符号化ブロック５０に対して列方向に隣
接するもう一つの現符号化ブロック５１との間の最小デ
ィストーションＭｉｎＤｉｓおよび最小ディストーショ
ンに対応する動きベクトルＭＶｘ、ＭＶｙが算出され
る。

【０２５０】別々の現符号化ブロック５０、５１、５２
・・・に対するそれぞれのサーチウインドウ６０、６
１、６２・・・の画素データは、サーチウインドウ間に
おいて重複するデータが有るが、上記操作により、サー
チウインドウの同一データを重複して入力させることな
く、次々に連続して各現符号化ブロックの動きベクトル
と最小ディストーションを求めることができる。

【０２５１】図４４〜図４９は本発明に係わる動きベク
トル探索装置の別のサイドレジスタ配置の実施例を示す
図である。図４４は、上記実施例における同じ列に上下
２つあるサイドレジスタユニットを、１つにまとめセレ
クタによってデータの流れを制御するものである。具体
的に説明すると、３列目にあったサイドレジスタＳＲ
（２，−１）、ＳＲ（２，５）を図４６（ｂ）、図４７
（ｂ）に示すサイドレジスタに置き換え、ＳＲ（２，−
１）とし、５列目にあったサイドレジスタＳＲ（４，−
１）、ＳＲ（４，５）を図４６（ａ）、図４７（ａ）に
示すサイドレジスタに置き換え、ＳＲ（４，−１）と
し、４列目にあった中間レジスタＩＲ１（３，５）を中
間レジスタＩＲ１（３，−１）に置き換えたものであ
る。

【０２５２】また、この実施例において、ディストーシ
ョン算出ユニット２０００をグループ毎に大きく捉らえ
ると、入力レジスタ群、サイドレジスタ群、プロセッサ
エレメント群としてみることができ、図４５（ｂ）のよ
うに表わせる。図４５（ａ）は、サイドレジスタ群が第
１サイドレジスタ群と第２レジスタ群に分れて表わされ
る前述の実施例を表わす図である。なお、プロセッサエ
レメント群、サイドレジスタ群には、中間レジスタも含
まれる。

【０２５３】図４６は、サイドレジスタＳＲ（ｘ，ｙ）
の入出力端子を示す図であり、図４７は、サイドレジス
タＳＲ（ｘ，ｙ）の詳細な回路図を示すものである。図
４６（ｂ）、図４７（ｂ）には第３列に存在するサイド
レジスタＳＲ（ｘ，ｙ）が示され、入力端子ＹＵｉ、Ｙ
Ｌｉ１、ＹＬｉ２および出力端子ＹＵｏを有し、水平ス
キップセレクタ２６３０、セレクタ２６１０およびフリ
ップフロップ２６２０からなる。

【０２５４】図４６（ａ）、図４７（ａ）には第５列に
存在するサイドレジスタＳＲ（ｘ，ｙ）が示され、入力
端子ＹＤｉ、ＹＬｉおよび出力端子ＹＤｏを有し、セレ
クタ２６１０およびフリップフロップ２６２０からな
る。サイドレジスタＳＲ（ｘ，ｙ）の水平スキップセレ
クタ２６３０は、第１データ入力端子Ａ、第２データ入
力端子Ｂ、信号入力端子Ｓおよびデータ出力端子Ｙを有
し、信号入力端子Ｓに入力された信号が０のとき第１デ
ータ入力端子Ａを介して入力されているデータをデータ
出力端子Ｙを介して出力し、信号入力端子Ｓを介して入
力された信号が１のとき第２データ入力端子Ｂを介して
入力されているデータをデータ出力端子Ｙを介して出力
するものである。

【０２５５】サイドレジスタＳＲ（ｘ，ｙ）のセレクタ
２６１０は、第１データ入力端子Ａ、第２データ入力端
子Ｂ、信号入力端子Ｓおよびデータ出力端子Ｙを有し、
信号入力端子Ｓを介して入力された信号が０のとき第１
データ入力端子Ａを介して入力されているデータをデー
タ出力端子Ｙを介して出力し、信号入力端子Ｓを介して
入力された信号が１のとき第２データ入力端子Ｂを介し
て入力されているデータをデータ出力端子Ｙを介して出
力するものである。

【０２５６】サイドレジスタＳＲ（ｘ，ｙ）のフリップ
フロップ２６２０は、Ｄフリップフロップからなり、デ
ータ入力端子、信号入力端子２６２０ａおよびデータ出
力端子を有し、信号入力端子２６２０ａを介して入力さ
れた信号のパルスに同期して、データ入力端子を介して
入力されているデータをデータ出力端子にラッチするも
のである。

【０２５７】サイドレジスタＳＲ（２，−１）の水平ス
キップセレクタ２６３０の第１データ入力端子Ａは、中
間レジスタＩＲ１（３，−１）のデータ出力端子に入力
端子ＹＬｉ１を介して電気的に接続され、水平スキップ
セレクタ２６３０の第２データ入力端子Ｂは、別のサイ
ドレジスタＳＲ（４，−１）のフリップフロップ２６２
０のデータ出力端子に入力端子ＹＬｉ２を介して電気的
に接続されている。

【０２５８】また、サイドレジスタＳＲ（２，−１）の
水平スキップセレクタ２６３０の信号入力端子Ｓは動作
モード選択ユニット６００の信号出力端子Ｃｈに電気的
に接続されている。サイドレジスタＳＲ（２，−１）の
セレクタ２６１０の第１データ入力端子Ａは、プロセッ
サエレメント（２，０）のフリップフロップ１０８０の
出力端子にＹＵｉを介して電気的に接続され、セレクタ
２６１０の第２データ入力端子Ｂは同じのサイドレジス
タＳＲ（２，−１）の水平スキップセレクタ２６３０の
データ出力端子Ｙに電気的に接続されている。

【０２５９】サイドレジスタＳＲ（４，−１）のセレク
タ２６１０の第１データ入力端子Ａは、プロセッサエレ
メント（４，５）のフリップフロップ１０８０の出力端
子にＹＤｉを介して電気的に接続され、セレクタ２６１
０の第２データ入力端子Ｂは入力レジスタＲＥ（５，−
１）のデータ出力端子に電気的に接続されている。ま
た、サイドレジスタＳＲ（ｘ，ｙ）のセレクタ２６１０
の信号入力端子Ｓは信号出力ユニット３００の第４信号
出力端子Ｐ４に電気的に接続されている。

【０２６０】サイドレジスタＳＲ（ｘ，ｙ）のフリップ
フロップ２６２０のデータ入力端子は同じサイドレジス
タＳＲ（ｘ，ｙ）のセレクタ２６１０のデータ出力端子
Ｙに電気的に接続され、フリップフロップ２６２０の信
号入力端子２６２０ａは信号出力ユニット３００の第２
信号出力端子Ｐ２に電気的に接続されている。中間レジ
スタＩＲ１（３，−１）は、上記実施例における中間レ
ジスタＩＲ１と同様のものであり、その入力端子はサイ
ドレジスタＳＲ（４，−１）のフリップフロップ２６２
０のデータ出力端子に電気的に接続されている。

【０２６１】ここで、サイドレジスタＳＲ（２，−
１）、ＳＲ（４，−１）、中間レジスタＩＲ１（３，−
１）における作用を説明する。まず、パルス信号ＣＫ１
の３パルス目に同期して、画素データｂ（０，０）が入
力レジスタＲＥ（５，−１）からサイドレジスタＳＲ
（４，−１）に伝送される。次いで、パルス信号ＣＫ１
の４パルス目に同期して、画素データｂ（０，０）がサ
イドレジスタＳＲ（４，−１）からプロセッサエレメン
トＰＥ（４，０）に、画素データｂ（０，５）がプロセ
ッサエレメントＰＥ（４，４）からサイドレジスタＳＲ
（４，−１）に伝送される。

【０２６２】次いで、パルス信号ＣＫ１の５パルス目に
同期して、画素データｂ（０，５）がサイドレジスタＳ
Ｒ（４，−１）から中間レジスタＩＲ１（３，−１）
に、画素データｂ（１，０）が入力レジスタＲＥ（５，
−１）からサイドレジスタＳＲ（４，−１）に伝送され
る。次いで、パルス信号ＣＫ１の６パルス目に同期し
て、画素データｂ（１，０）がサイドレジスタＳＲ
（４，−１）からプロセッサエレメントＰＥ（４，０）
に、画素データｂ（１，５）がプロセッサエレメントＰ
Ｅ（４，４）からサイドレジスタＳＲ（４，−１）に伝
送される。

【０２６３】次いで、パルス信号ＣＫ１の７パルス目に
同期して、画素データｂ（０，５）が中間レジスタＩＲ
１（３，−１）からサイドレジスタＳＲ（２，−１）
に、画素データｂ（１，５）がサイドレジスタＳＲ
（４，−１）から中間レジスタＩＲ１（３，−１）に、
画素データｂ（２，０）が入力レジスタＲＥ（５，−
１）からサイドレジスタＳＲ（４，−１）に伝送され
る。

【０２６４】次いで、パルス信号ＣＫ１の８パルス目に
同期して、画素データｂ（０，０）がプロセッサエレメ
ントＰＥ（２，０）からサイドレジスタＳＲ（２，−
１）に、画素データｂ（０，５）がサイドレジスタＳＲ
（２，−１）からプロセッサエレメントＰＥ（２，４）
に伝送され、画素データｂ（２，０）がサイドレジスタ
ＳＲ（４，−１）からプロセッサエレメントＰＥ（４，
０）に、画素データｂ（２，５）がプロセッサエレメン
トＰＥ（４，４）からサイドレジスタ（４，−１）に、
それぞれ伝送される。

【０２６５】次いで、パルス信号ＣＫ１の９パルス目に
同期して、画素データｂ（０，０）がサイドレジスタＳ
Ｒ（２，−１）から中間レジスタＩＲ１（１，−１）
に、画素データｂ（１，５）が中間レジスタＩＲ１
（３，−１）からサイドレジスタＳＲ（２，−１）に、
画素データｂ（２，５）がサイドレジスタＳＲ（４，−
１）から中間レジスタＩＲ１（３，−１）に、画素デー
タｂ（３，０）が入力レジスタＲＥ（５，−１）からサ
イドレジスタＳＲ（４，−１）に、それぞれ伝送され
る。

【０２６６】以下、上記動作を繰り返すことにより、各
々のプロセッサエレメントにおいて各ディストーション
を算出することができる。また、このとき、サイドレジ
スタＳＲ（２，−１）、ＳＲ（４，−１）を含む列を図
４８に示すようにリング状に配置し、転送バスの長さを
短く、転送バスどうしの長さの差を小さくすることがで
きる。図４８は、説明をわかりやすくするために、サイ
ドレジスタＳＲの数を４個にしてある。

【０２６７】図４９は、上記配置を行なったときの、他
の列との接続を説明をする図である。この場合も、サイ
ドレジスタ、プロセッサエレメント等の数は上記実施例
の数とは異なっているが、図の見やすさを考慮したもの
で数に意味はない。図５０〜図６１は、本発明に係る動
きベクトル探索装置において、動作モード選択ユニット
６００により第２動作モードが選択された場合の作用を
示す図である。

【０２６８】最初に、現符号化ブロックデータ出力ユニ
ット１００および候補ブロックデータ算出ユニット２０
０からディストーション算出ユニット２０００に入力さ
れる画素データの流れを説明する。動作モード選択ユニ
ット６００により第２動作モードが選択された場合のタ
イミングチャートは、図１１、図１２に示される。ま
た、第２動作モードが選択された場合、各プロセッサエ
レメントＰＥ（ｘ，ｙ）、サイドレジスタＳＲ（ｘ，
ｙ）、入力レジスタＲＥ（ｘ，ｙ）の水平、垂直スキッ
プセレクタでは、信号出力ユニット３００からの信号Ｓ
Ｖ、ＳＨによって第２データ入力端子Ｂが選択される。
このため、本実施例においては、すべての中間レジスタ
ＩＲ１（ｘ，ｙ），中間レジスタＩＲ２（ｘ，ｙ）と一
部の入力レジスタＲＥ（ｘ，ｙ）をとび越えてデータが
入力されることになる。

【０２６９】一方、クロックパルス信号ＣＫ０のパルス
信号に同期して、入力レジスタＲＥ（ｘ、ｙ）は図１に
おける下側の入力レジスタＲＥ（ｘ、ｙ＋１）、ＲＥ
（ｘ、ｙ＋２）またはサーチウインドウデータ出力ユニ
ット２００からデータを入力するようになっており、ク
ロックパルス信号ＣＫ０のパルス毎に上述の動作が繰り
返される。また、パルス信号ＣＫ１の１パルス目には、
各プロセッサエレメントＰＥ（ｘ，ｙ）およびサイドレ
ジスタＳＲ（ｘ，ｙ）の機能エレメントは図１における
右側の各機能エレメントからデータを入力し、２パルス
目には、奇数列の各プロセッサエレメントＰＥ（ｘ，
ｙ）およびサイドレジスタＳＲ（ｘ，ｙ）では図１にお
ける上側のプロセッサエレエントＰＥ（ｘ，ｙ）あるい
はサイドレジスタＳＲ（ｘ，ｙ）からデータを入力し、
偶数列の各プロセッサエレエントＰＥ（ｘ，ｙ）および
サイドレジスタＳＲ（ｘ，ｙ）では図１における下側の
プロセッサエレエントＰＥ（ｘ，ｙ）あるいはサイドレ
ジスタＳＲ（ｘ，ｙ）からデータを入力するようになっ
ており、クロックパルス信号ＣＫ１の以後のパルスにお
いて上述の動作が繰り返される。

【０２７０】詳しく説明すると、クロックパルス信号Ｃ
Ｋ０の１パルス目に同期して、図５０に示すように、サ
ーチウインドウデータ出力ユニット２００から画素デー
タｂ（０，０）が、入力レジスタＲＥ（５，４）に入力
される。次いで、クロックパルス信号ＣＫ０の２パルス
目に同期して、図５１に示すように、画素データｂ
（０，０）が入力レジスタＲＥ（５，４）から入力レジ
スタＲＥ（５，２）に伝送される。同時に、サーチウイ
ンドウデータ出力ユニット２００から画素データｂ
（０，１）が入力レジスタＲＥ（５，４）に入力され
る。

【０２７１】次いで、クロックパルス信号ＣＫ０の３パ
ルス目に同期して、図５２に示すように、画素データｂ
（０，０）が入力レジスタＲＥ（５，２）から入力レジ
スタＲＥ（５，０）に伝送され、画素データｂ（０，
１）が入力レジスタＲＥ（５，４）から入力レジスタＲ
Ｅ（５，２）に伝送される。同時に、サーチウインドウ
データ出力ユニット２００から画素データｂ（０，２）
が入力レジスタＲＥ（５，４）に入力される。

【０２７２】次いで、クロックパルス信号ＣＫ０の４パ
ルス目に同期して、画素データｂ（０，０）が入力レジ
スタＲＥ（５，０）から入力レジスタＲＥ（５，−１）
に伝送され、画素データｂ（０，１）が入力レジスタＲ
Ｅ（５，２）から入力レジスタＲＥ（５，０）に伝送さ
れ、画素データｂ（０，２）が入力レジスタＲＥ（５，
４）から入力レジスタＲＥ（５，２）に伝送される。同
時に、サーチウインドウデータ出力ユニット２００から
画素データｂ（０，３）が入力レジスタＲＥ（５，４）
に入力される。

【０２７３】そして、パルス信号ＣＫ１の３パルス目に
同期して、図５３に示すように画素データｂ（０，０）
が入力レジスタＲＥ（５，−１）からサイドレジスタＳ
Ｒ（４，−１）に、画素データｂ（０，１）が入力レジ
スタＲＥ（５，０）からプロセッサエレメントＰＥ
（４，０）に、画素データｂ（０，２）が入力レジスタ
ＲＥ（５，２）からプロセッサエレメントＰＥ（４，
２）に、画素データｂ（０，３）が入力レジスタＲＥ
（５，４）からプロセッサエレメントＰＥ（４，４）
に、それぞれ伝送される。

【０２７４】次いで、パルス信号ＣＫ１の４パルス目に
同期して、図５４に示すように画素データｂ（０，０）
がサイドレジスタＳＲ（４，−１）からプロセッサエレ
メントＰＥ（４，０）に、画素データｂ（０，１）がプ
ロセッサエレメントＰＥ（４，０）からプロセッサエレ
メントＰＥ（４，２）に、画素データｂ（０，２）がプ
ロセッサエレメントＰＥ（４，２）からプロセッサエレ
メントＰＥ（４，４）に、画素データｂ（０，３）がプ
ロセッサエレメントＰＥ（４，４）からサイドレジスタ
ＳＲ（４，５）に、それぞれ伝送される。

【０２７５】次いで、パルス信号ＣＫ１の５パルス目ま
でに、画素データｂ（１，０）が入力レジスタＲＥ
（５，−１）に伝送され、画素データｂ（１，１）が入
力レジスタＲＥ（５，０）に伝送され、画素データｂ
（１，２）が入力レジスタＲＥ（５，２）に伝送され、
画素データｂ（１，３）が入力レジスタＲＥ（５，４）
に伝送される。

【０２７６】次いで、パルス信号ＣＫ１の５パルス目に
同期して、図５５に示すように画素データｂ（０，０）
がプロセッサエレメントＰＥ（４，０）からプロセッサ
エレメントＰＥ（２，０）に、画素データｂ（０，１）
がプロセッサエレメントＰＥ（４，２）からプロセッサ
エレメントＰＥ（２，２）に、画素データｂ（０，２）
がプロセッサエレメントＰＥ（４，４）からプロセッサ
エレメントＰＥ（２，４）に、画素データｂ（０，３）
がサイドレジスタＳＲ（４，５）からサイドレジスタＳ
Ｒ（２，５）に、それぞれ伝送され、画素データｂ
（１，０）が入力レジスタＲＥ（５，−１）からサイド
レジスタＳＲ（４，−１）に、画素データｂ（１，１）
が入力レジスタＲＥ（５，０）からプロセッサエレメン
トＰＥ（４，０）に、画素データｂ（１，２）が入力レ
ジスタＲＥ（５，２）からプロセッサエレメントＰＥ
（４，２）に、画素データｂ（１，３）が入力レジスタ
ＲＥ（５，４）からプロセッサエレメントＰＥ（４，
４）に、それぞれ伝送される。

【０２７７】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の５パルス目に同期
して、図示しないデータ入力手段から、画素データａ
（０，０）がフリップフロップ１１０に入力される。次
いで、パルス信号ＣＫ１の６パルス目に同期して、図５
６に示すように画素データｂ（０，０）がプロセッサエ
レメントＰＥ（２，０）からサイドレジスタＳＲ（２，
−１）に、画素データｂ（０，１）がプロセッサエレメ
ントＰＥ（２，２）からプロセッサエレメントＰＥ
（２，０）に、画素データｂ（０，２）がプロセッサエ
レメントＰＥ（２，４）からプロセッサエレメントＰＥ
（０，２）に、画素データｂ（０，３）がサイドレジス
タＳＲ（２，５）からプロセッサエレメントＰＥ（２，
４）に、それぞれ伝送され、画素データｂ（１，０）が
サイドレジスタＳＲ（４，−１）からプロセッサエレメ
ントＰＥ（４，０）に、画素データｂ（１，１）がプロ
セッサエレメントＰＥ（４，０）からプロセッサエレメ
ントＰＥ（４，２）に、画素データｂ（１，２）がプロ
セッサエレメントＰＥ（４，２）からプロセッサエレメ
ントＰＥ（４，４）に、画素データｂ（１，３）がプロ
セッサエレメントＰＥ（４，４）からサイドレジスタＳ
Ｒ（４，５）に、それぞれ伝送される。

【０２７８】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の６パルス目に同期
して、画素データａ（０，０）が、フリップフロップ１
１０からフリップフロップ１２０に入力され、データ入
力手段から画素データａ（０，１）がフリップフロップ
１１０に入力される。次いで、パルス信号ＣＫ１の７パ
ルス目までに、画素データｂ（２，０）が入力レジスタ
ＲＥ（５，−１）に伝送され、画素データｂ（２，１）
が入力レジスタＲＥ（５，０）に伝送され、画素データ
ｂ（２，２）が入力レジスタＲＥ（５，２）に伝送さ
れ、画素データｂ（２，３）が入力レジスタＲＥ（５，
４）に伝送される。

【０２７９】次いで、パルス信号ＣＫ１の７パルス目に
同期して、図５７に示すように画素データｂ（０，０）
がサイドレジスタＳＲ（２，−１）からサイドレジスタ
ＳＲ（０，−１）に、画素データｂ（０，１）がプロセ
ッサエレメントＰＥ（２，０）からプロセッサエレメン
トＰＥ（０，０）に、画素データｂ（０，２）がプロセ
ッサエレメントＰＥ（２，２）からプロセッサエレメン
トＰＥ（０，２）に、画素データｂ（０，３）がプロセ
ッサエレメントＰＥ（２，４）からプロセッサエレメン
トＰＥ（０，４）に、それぞれ伝送され、画素データｂ
（１，０）がプロセッサエレメントＰＥ（４，０）から
プロセッサエレメントＰＥ（２，０）に、画素データｂ
（１，１）がプロセッサエレメントＰＥ（４，２）から
プロセッサエレメントＰＥ（２，２）に、画素データｂ
（１，２）がプロセッサエレメントＰＥ（４，４）から
プロセッサエレメントＰＥ（２，４）に、画素データｂ
（１，３）がサイドレジスタＳＲ（４，５）からサイド
レジスタＳＲ（２，５）に、それぞれ伝送され、画素デ
ータｂ（２，０）が入力レジスタＲＥ（５，−１）から
サイドレジスタＳＲ（４，−１）に、画素データｂ
（２，１）が入力レジスタＲＥ（５，０）からプロセッ
サエレメントＰＥ（４，０）に、画素データｂ（２，
２）が入力レジスタＲＥ（５，２）からプロセッサエレ
メントＰＥ（４，２）に、画素データｂ（２，３）が入
力レジスタＲＥ（５，４）からプロセッサエレメントＰ
Ｅ（４，４）に、それぞれ伝送される。

【０２８０】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の７パルス目に同期
して、画素データａ（０，０）が、フリップフロップ１
２０からフリップフロップ１３０およびフリップフロッ
プ１４０に入力され、画素データａ（０，１）が、フリ
ップフロップ１１０からフリップフロップ１２０および
フリップフロップ１５０に入力され、データ入力手段か
ら、画素データａ（１，０）がフリップフロップ１１０
に入力される。

【０２８１】次いで、パルス信号ＣＫ１の８パルス目に
同期して、図５８に示すように画素データｂ（０，０）
がサイドレジスタＳＲ（０，−１）からプロセッサエレ
メントＰＥ（０，０）に、画素データｂ（０，１）がプ
ロセッサエレメントＰＥ（０，０）からプロセッサエレ
メントＰＥ（０，２）に、画素データｂ（０，２）がプ
ロセッサエレメントＰＥ（０，２）からプロセッサエレ
メントＰＥ（０，４）に、それぞれ伝送され、画素デー
タｂ（１，０）がプロセッサエレメントＰＥ（２，０）
からサイドレジスタＳＲ（２，−１）に、画素データｂ
（１，１）がプロセッサエレメントＰＥ（２，２）から
プロセッサエレメントＰＥ（２，０）に、画素データｂ
（１，２）がプロセッサエレメントＰＥ（２，４）から
プロセッサエレメントＰＥ（２，２）に、画素データｂ
（１，３）がサイドレジスタＳＲ（２，５）からプロセ
ッサエレメントＰＥ（２，４）に、それぞれ伝送され、
画素データｂ（２，０）がサイドレジスタＳＲ（４，−
１）からプロセッサエレメントＰＥ（４，０）に、画素
データｂ（２，１）がプロセッサエレメントＰＥ（４，
０）からプロセッサエレメントＰＥ（４，２）に、画素
データｂ（２，２）がプロセッサエレメントＰＥ（４，
２）からプロセッサエレメントＰＥ（４，４）に、画素
データｂ（２，３）がプロセッサエレメントＰＥ（４，
４）からサイドレジスタＳＲ（４，５）に、それぞれ伝
送される。

【０２８２】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の８パルス目に同期
して、画素データａ（０，０）が、フリップフロップ１
４０からフリップフロップ１５０に入力され、画素デー
タａ（０，１）が、フリップフロップ１２０からフリッ
プフロップ１３０に入力され、画素データａ（１，０）
が、フリップフロップ１１０からフリップフロップ１２
０に入力され、データ入力手段から、画素データａ
（１，１）がフリップフロップ１１０に入力される。

【０２８３】次いで、パルス信号ＣＫ１の９パルス目ま
でに、画素データｂ（３，０）が入力レジスタＲＥ
（５，−１）に伝送され、画素データｂ（３，１）が入
力レジスタＲＥ（５，０）に伝送され、画素データｂ
（３，２）が入力レジスタＲＥ（５，２）に伝送され、
画素データｂ（３，３）が入力レジスタＲＥ（５，４）
に伝送される。

【０２８４】次いで、パルス信号ＣＫ１の９パルス目に
同期して、図５９に示すように画素データｂ（１，０）
がサイドレジスタＳＲ（２，−１）からサイドレジスタ
ＳＲ（０，−１）に、画素データｂ（１，１）がプロセ
ッサエレメントＰＥ（２，０）からプロセッサエレメン
トＰＥ（０，０）に、画素データｂ（１，２）がプロセ
ッサエレメントＰＥ（２，２）からプロセッサエレメン
トＰＥ（０，２）に、画素データｂ（１，３）がプロセ
ッサエレメントＰＥ（２，４）からプロセッサエレメン
トＰＥ（０，４）に、それぞれ伝送され、画素データｂ
（２，０）がプロセッサエレメントＰＥ（４，０）から
プロセッサエレメントＰＥ（２，０）に、画素データｂ
（２，１）がプロセッサエレメントＰＥ（４，２）から
プロセッサエレメントＰＥ（２，２）に、画素データｂ
（２，２）がプロセッサエレメントＰＥ（４，４）から
プロセッサエレメントＰＥ（２，４）に、画素データｂ
（２，３）がサイドレジスタＳＲ（４，５）からサイド
レジスタＳＲ（２，５）に、それぞれ伝送され、画素デ
ータｂ（３，０）が入力レジスタＲＥ（５，−１）から
サイドレジスタＳＲ（４，−１）に、画素データｂ
（３，１）が入力レジスタＲＥ（５，０）からプロセッ
サエレメントＰＥ（４，０）に、画素データｂ（３，
２）が入力レジスタＲＥ（５，２）からプロセッサエレ
メントＰＥ（４，２）に、画素データｂ（３，３）が入
力レジスタＲＥ（５，４）からプロセッサエレメントＰ
Ｅ（４，４）に、それぞれ伝送される。

【０２８５】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の９パルス目に同期
して、画素データａ（１，０）が、フリップフロップ１
２０からフリップフロップ１３０およびフリップフロッ
プ１４０に入力され、画素データａ（１，１）が、フリ
ップフロップ１１０からフリップフロップ１２０および
フリップフロップ１５０に入力され、データ入力手段か
ら、画素データａ（２，０）がフリップフロップ１１０
に入力される。

【０２８６】次いで、パルス信号ＣＫ１の１０パルス目
に同期して、図６０に示すように画素データｂ（１，
０）がサイドレジスタＳＲ（０，−１）からプロセッサ
エレメントＰＥ（０，０）に、画素データｂ（１，１）
がプロセッサエレメントＰＥ（０，０）からプロセッサ
エレメントＰＥ（０，２）に、画素データｂ（１，２）
がプロセッサエレメントＰＥ（０，２）からプロセッサ
エレメントＰＥ（０，４）に、それぞれ伝送され、画素
データｂ（２，０）がプロセッサエレメントＰＥ（２，
０）からサイドレジスタＳＲ（２，−１）に、画素デー
タｂ（２，１）がプロセッサエレメントＰＥ（２，２）
からプロセッサエレメントＰＥ（２，０）に、画素デー
タｂ（２，２）がプロセッサエレメントＰＥ（２，４）
からプロセッサエレメントＰＥ（２，２）に、画素デー
タｂ（２，３）がサイドレジスタＳＲ（２，５）からプ
ロセッサエレメントＰＥ（２，４）に、それぞれ伝送さ
れ、画素データｂ（３，０）がサイドレジスタＳＲ
（４，−１）からプロセッサエレメントＰＥ（４，０）
に、画素データｂ（３，１）がプロセッサエレメントＰ
Ｅ（４，０）からプロセッサエレメントＰＥ（４，２）
に、画素データｂ（３，２）がプロセッサエレメントＰ
Ｅ（４，２）からプロセッサエレメントＰＥ（４，４）
に、画素データｂ（３，３）がプロセッサエレメントＰ
Ｅ（４，４）からサイドレジスタＳＲ（４，５）に、そ
れぞれ伝送される。

【０２８７】同時に、現符号化ブロックデータ出力ユニ
ット１００では、パルス信号ＣＫ１の１０パルス目に同
期して、画素データａ（１，０）が、フリップフロップ
１４０からフリップフロップ１５０に入力され、画素デ
ータａ（１，１）が、フリップフロップ１２０からフリ
ップフロップ１３０に入力され、画素データａ（２，
０）が、フリップフロップ１１０からフリップフロップ
１２０に入力され、データ入力手段から、画素データａ
（２，１）がフリップフロップ１１０に入力される。

【０２８８】一方、パルス信号ＣＫ１の７パルス目のア
ップエッヂと８パルス目のアップエッヂの間の期間ｇ、
８パルス目のアップエッヂと９パルス目のアップエッヂ
の間の期間ｈ、９パルス目のアップエッヂと１０パルス
目のアップエッヂの間の期間ｉ、並びに、１０パルス目
のアップエッヂと１１パルス目のアップエッヂの間の期
間ｊにおいて、各プロセッサエレエントＰＥ（ｘ，ｙ）
の各素子では、以下の演算がなされている。

【０２８９】すなわち、期間ｇにおいては、図５７に示
すように、各画素データｂ（０，１）、ｂ（０，２）、
ｂ（０，３）、ｂ（１，０）、ｂ（１，１）、ｂ（１，
２）、ｂ（２，１）、ｂ（２，２）およびｂ（２，３）
が、各プロセッサエレメントのセレクタ１０１０および
フリップフロップ１０２０を経由して、それぞれ記載順
に対応するプロセッサエレエントＰＥ（０，０）、ＰＥ
（０，２）、ＰＥ（０，４）、ＰＥ（２，０）、ＰＥ
（２，２）、ＰＥ（２，４）、ＰＥ（４，０）、ＰＥ
（４，２）、ＰＥ（４，４）の減算器１０３０に第１デ
ータ入力端子Ａを介して入力される。

【０２９０】また、同時に奇数列の各プロセッサエレメ
ントでは現符号化ブロックの画素データａ（０，１）
が、偶数列の各プロセッサエレメントでは現符号化ブロ
ックの画素データａ（０，０）が、各プロセッサエレメ
ントＰＥ（ｘ，ｙ）の減算器１０３０に第２データ入力
端子Ｂを介して入力される。これにより、各プロセッサ
エレメントＰＥ（ｘ，ｙ）では、減算器１０３０により
演算され、上記実施例と同様に、転送、演算がなされフ
リップフロップ１０６０に演算結果が入力される。

【０２９１】以下、期間ｈ、ｉ、ｊにおいて同様に演算
がなされ、本実施例においても各プロセッサエレエント
ＰＥ（ｘ，ｙ）は各々のディストーションを算出する。
次に、パルス信号ＣＫ２の１１パルス目に同期して、プ
ロセッサエレエントＰＥ（０，０）、ＰＥ（０，２）、
ＰＥ（０，４）で算出された上記ディストーションは、
プロセッサエレエント（ｘ，ｙ）の出力端子ＤＬｏを介
して候補ブロック特定ユニット４００の比較器４１０に
各データ入力端子Ａ０、Ａ１、Ａ２を介してそれぞれ入
力される。このとき、各プロセッサエレエントＰＥ
（ｘ，ｙ）のセレクタ１０７０は、第２データ入力端子
Ｂを選択しているため、プロセッサエレエントＰＥ
（２，０）、ＰＥ（２，２）、ＰＥ（２，４）、ＰＥ
（４，０）、ＰＥ（４，２）、ＰＥ（４，４）で算出さ
れた上記ディストーションは、パルス信号ＣＫ２の１１
パルス目に同期して、プロセッサエレメントＰＥ（０，
０）、ＰＥ（０，２）、ＰＥ（０，４）、ＰＥ（２，
０）、ＰＥ（２，２）、ＰＥ（２，４）にそれぞれ伝送
される。

【０２９２】パルス信号ＣＫ２の１２パルス目に同期し
て、今度はプロセッサエレエントＰＥ（２，０）、ＰＥ
（２，２）、ＰＥ（２，４）で算出された上記ディスト
ーションが、ＰＥ（０，０）、ＰＥ（０，２）、ＰＥ
（０，４）から候補ブロック特定ユニット４００の比較
器４１０に各データ入力端子Ａ０、Ａ１、Ａ２を介して
それぞれ入力される。また、ＰＥ（４，０）、ＰＥ
（４，２）、ＰＥ（４，４）で算出された上記ディスト
ーションは、ＰＥ（２，０）、ＰＥ（２，２）、ＰＥ
（２，４）から、ＰＥ（０，０）、ＰＥ（０，２）、Ｐ
Ｅ（０，４）にそれぞれ伝送される。

【０２９３】パルス信号ＣＫ２の１３パルス目に同期し
て、今度はプロセッサエレエントＰＥ（４，０）、ＰＥ
（４，２）、ＰＥ（４，４）で算出された上記ディスト
ーションがＰＥ（０，０）、ＰＥ（０，２）、ＰＥ
（０，４）から候補ブロック特定ユニット４００の比較
器４１０に各データ入力端子Ａ０、Ａ１、Ａ２を介して
それぞれ入力される。

【０２９４】候補ブロック特定ユニット４００では、上
記実施例と同様にして、期間ｋ、ｌ、ｍおよびｎにおい
て、入力されたディストーションＤ（０，０）、Ｄ
（０，２）、Ｄ（０，４）、Ｄ（２，０）、Ｄ（２，
２）、Ｄ（２，４）、Ｄ（４，０）、Ｄ（４，２）およ
びＤ（４，４）から最小のディストーションＭｉｎＤｉ
ｓ並びに動きベクトルＭＶｘ、ＭＶｙを算出する。

【０２９５】また、ディストーション算出ユニット１０
００では、パルス信号ＣＫ１の１１パルス目に同期し
て、図６１に示すように、次の現符号化ブロックに対す
るディストーションの計算が始まり、パルス信号ＣＫ１
の１２、１３、１４パルス目に同期して計算され、候補
ブロック特定ユニット４００では、次の期間ｏ、ｐ、ｑ
およびｒにおいて、上記ディストーションから最小のデ
ィストーションＭｉｎＤｉｓ並びに動きベクトルＭＶ
ｘ、ＭＶｙを算出する。

【０２９６】このようにして、次々に連続して各現符号
化ブロックの動きベクトルＭＶｘ、ＭＶｙと最小ディス
トーションＭｉｎＤｉｓが、サーチウインドウの画素デ
ータを重複して入力させずに求めることができる。ま
た、上記実施例では、プロセッサエレメントと中間レジ
スタを等間隔に配置した例を示したが、図６２、図６３
のように、プロセッサエレメントを中央部に密集させ、
周縁部を粗く配置することもでき、さらに、プロセッサ
エレメントを放射状に配置等、配置の仕方は自由であ
り、探索対象のサーチウインドウ、前符号化候補ブロッ
クに合せて配置するものである。

【０２９７】図６４は、図６２、図６３のような装置の
場合のサーチウインドウを表わす図である。ここで、通
常の画像を考えた場合、垂直方向の画像の動きに比べ水
平方向の画像の動きの方が大きいので、図６２のような
装置の方が有効である。また、ここで示した例では、中
間レジスタをプロセッサエレメントとプロセッサエレメ
ントの間に一つしか配置していないが、中間レジスタの
数が画素数に対応するものではなく、もちろん、中間レ
ジスタを画素数分配置してもよいが、図２４のセレクタ
１３１０に入力される信号をかえたり、図２５のフリッ
プフロップ１３２１、１３２２の数を増やすことで、複
数のサーチウインドウサイズに対応できる。

【０２９８】

【効果】請求項１記載の発明によれば、複数のサーチウ
インドウの中から一つのサーチウインドウを選択し、選
択されたサーチウインドウの画素データをレジスタグル
ープに供給し、現符号化ブロックの画素データを演算器
グループの各演算器に供給し、選択されたサーチウイン
ドウのサイズに基づいて第１および第２レジスタのうち
の一部のレジスタを選択し、選択されたレジスタ間でサ
ーチウインドウの画素データを転送させ、選択されたサ
ーチウインドウに含まれる前符号化候補ブロックに対応
するディストーションを、演算器グループの演算器に算
出させ、算出されたディストーションのうちの最小のデ
ィストーションが検出され、該最小のディストーション
に対応する前符号化候補ブロックが現符号化ブロックに
最も類似した前符号化候補ブロックとして特定される。

【０２９９】このため、複数のサーチウインドウの中か
ら一つのサーチウインドウを選択し、選択されたサーチ
ウインドウに対する最小ディストーションおよび動きベ
クトルを特定することができる。したがって、複数のサ
ーチウインドウを切り換えて、それぞれのサーチウイン
ドウに対応する最小ディストーションおよび動きベクト
ルを特定することができる。

【０３００】請求項２記載の発明によれば、請求項１記
載の発明において、現符号化画像と前符号化画像との時
間的隔たりの大きさに比例したサイズのサーチウインド
ウが選択される。このため、現符号化画像と前符号化画
像との間の時間的隔たりの大きさに応じて、隔たりが小
さい場合には、探索範囲の狭いサーチウインドウを選択
し、時間的隔たりが大きい場合には、探索範囲の広いサ
ーチウインドウを選択して、動きベクトルを探索するこ
とができる。

【０３０１】したがって、時間的隔たりが小さい場合に
は、前符号化候補ブロックの存在する密度が高い、狭い
探索範囲のサーチウインドウを選択することによって、
予測精度の高い動きベクトルを求めることができるとと
もに、時間的隔たりが大きい場合には、探索範囲の広い
サーチウインドウを選択することによって、動きの大き
な画像に対して、最適な前符号化画像の前符号化候補ブ
ロックが探索範囲から外れてしまうことを防止すること
ができ、最適な動きベクトルを求めることができる。

【０３０２】請求項３記載の発明によれば、請求項１記
載の発明において、最小のディストーションの算出、お
よび、該最小のディストーションに対応する前符号化候
補ブロックの特定を複数回繰り返し、２回目以降の各サ
ーチウインドウが、前回特定された前符号化候補ブロッ
クを含むサーチウインドウが選択される。このため、広
い探索範囲のサーチウインドウから特定された前符号化
候補ブロックに基づいてこの前符号化候補ブロックの近
傍に、再度、前符号化候補ブロックの密度が高い狭い探
索範囲のサーチウインドウを設定することができる。

【０３０３】したがって、広い探索範囲から順次前符号
化候補ブロックの密度が高い狭い探索範囲に切換えて動
きベクトルを求めることができるので、予測精度の高い
動きベクトルを求めることができる。請求項４記載の発
明によれば、請求項３記載の発明において、各前符号化
候補ブロックが水平、垂直および対角方向に隣接する各
前符号化候補ブロックと１画素ピッチだけずれたサーチ
ウインドウが最後に選択される。

【０３０４】このため、最後に探索されるサーチウイン
ドウでは、全点探索法によって動きベクトルを求めるこ
とができる。したがって、予測精度の高い動きベクトル
を確実に求めることができる。請求項５記載の発明によ
れば、複数のサーチウインドウのうちの一つのサーチウ
インドウを選択し、第１レジスタおよび複数の第２レジ
スタを有し、これら第１および第２レジスタに、選択さ
れたサーチウインドウのサイズに基づいて前記第１およ
び第２レジスタのうちの一部のレジスタを選択し、選択
されたレジスタ間でサーチウインドウの画素データを転
送させ、第１レジスタと同数の演算器を有し、これら演
算器に、サーチウインドウの画素データを入力させると
とともに、現符号化ブロックの画素データを入力させ
て、各ディストーションをそれぞれ算出させ、算出され
たディストーションのうちの最小のディストーションを
検出し、該最小のディストーションに対応する前符号化
候補ブロックを現符号化ブロックに最も類似した前符号
化候補ブロックとして特定する。

【０３０５】このため、複数のサーチウインドウの中か
らサーチウインドウを選択して、選択されたサーチウイ
ンドウに対する最小ディストーションおよび動きベクト
ルを特定することができる。したがって、複数のサーチ
ウインドウを切り換えて、それぞれのサーチウインドウ
に対応する最小ディストーションおよび動きベクトルを
特定することができる。

【０３０６】請求項６記載の発明によれば、動作モード
選択手段により第１動作モードが選択されたとき、第１
サーチウインドウに含まれる各前符号化候補ブロックの
画素データを前記入力レジスタユニットに供給し、動作
モード選択手段により第２動作モードが選択されたと
き、第２サーチウインドウに含まれる各前符号化候補ブ
ロックの画素データを前記入力レジスタユニットに出力
するサーチウインドウデータ出力ユニットと、を有し、
サーチウインドウ内の各画素データを順番に入力し、プ
ロセッサエレメントの並ぶ各列でデータの上下方向の転
送を交互に行ない、各列においての転送方向を上方向か
下方向のどちらか一方に限定して、各ディストーション
を算出することができる。

【０３０７】このため、動作モード選択手段によって選
択されたモードにより、サーチウインドウが選択され、
転送方向を限定して、最小ディストーションを特定する
ことができる。したがって、各プロセッサエレメント間
のデータの転送バスを減らすことができ、回路構成を簡
素化することができ、さらに、複数のサーチウインドウ
を切り換えて、それぞれのサーチウインドウに対応する
最小ディストーションおよび動きベクトルを特定するこ
とができる。

【０３０８】請求項７記載の発明によれば、請求項６記
載の発明において、各サイドレジスタユニットが、第１
サイドレジスタユニットと、第２サイドレジスタユニッ
トからなり、第１サイドレジスタユニットが、画素デー
タを入力して一時的に保持した後出力する直列に互いに
電気的に接続された（Ｎ−１）個のレジスタからなり、
第２サイドレジスタユニットが、画素データを入力して
一時的に保持した後出力する直列に互いに電気的に接続
された（Ｎ−１）個のレジスタからなり、各レジスタ間
でデータの転送が行なわれる。

【０３０９】このため、サイドレジスタユニットにおけ
る各レジスタは、各転送タイミングに応じて、１データ
ずつ隣のレジスタに画素データの転送することができ
る。また、サイドレジスタユニットにおける各レジスタ
をセレクタとフリップフロップによって構成することが
できるので、回路を容易に構成することができる。請求
項８記載の発明によれば、請求項６記載の発明におい
て、各サイドレジスタユニットが、画素データを入力し
て一時的に保持した後出力する直列に互いに電気的に接
続された（Ｎ−１）個のレジスタからなり、各レジスタ
間でデータの転送が行なわれる。

【０３１０】このため、サイドレジスタユニットにおけ
る各レジスタは、各転送タイミングに応じて、１データ
ずつ隣のレジスタに画素データの転送を行なうことがで
きる。したがって、レジスタの数を極力押えることがで
きる。また、サイドレジスタユニットにおける各レジス
タをセレクタとフリップフロップによって構成すること
ができるので、回路を容易に構成することができる。

【０３１１】また、サイドレジスタユニットとプロセッ
サエレメントの列をリング上に配置することができるの
で、データの転送バスの長さを短くすることができ、転
送時間を均一にすることができる。したがって、誤りの
少ない安定した回路を形成することができる。請求項９
記載の発明によれば、請求項６記載の動きベクトル探索
装置において、入力レジスタユニットが、第１入力レジ
スタユニットと第２入力レジスタユニットからなり、第
１入力レジスタユニットが、（Ｈ−Ｎ＋１）個のレジス
タを有し、第１入力レジスタユニットの各レジスタが、
入力端子に入力されているデータを出力端子に、前記第
１転送制御手段および第３転送制御手段の画素データの
転送周期のＮ／Ｈの周期でラッチし、第２入力レジスタ
ユニットが、入力端子に入力されているデータを出力端
子に、前記第１転送制御手段の画素データの転送周期で
（Ｌ−Ｍ＋１）列目のサイドレジスタユニットに出力す
る。

【０３１２】このため、第１入力レジスタユニットの各
レジスタは、第１転送制御手段および第３転送制御手段
の画素データの転送周期のＮ／Ｈの周期で隣のレジスタ
にサーチウインドウ内の画素データを転送することがで
きる。したがって、第１入力レジスタユニットの各レジ
スタを、セレクタとフリップフロップによって構成する
ことができ、回路を容易に構成することができる。

【０３１３】請求項１０記載の発明において、請求項６
記載の動きベクトル探索装置において、入力レジスタユ
ニットが、第１入力レジスタユニットと第２入力レジス
タユニットからなり、第２入力レジスタユニットが、直
列に互いに電気的に接続された（Ｎ−１）個のフリップ
フロップからなる。このため、第２入力レジスタユニッ
トの各フリップフロップは、第１転送制御手段および第
３転送制御手段の画素データの転送周期のＮ／Ｈの周期
で隣のフリップフロップにサーチウインドウ内の画素デ
ータを転送する。

【０３１４】したがって、第２入力レジスタユニット
を、フリップフロップのみによって構成することがで
き、容易に回路を構成することができる。請求項１１記
載の発明によれば、請求項６記載の発明において、前記
現符号化ブロックデータ出力ユニットが、現符号化ブロ
ック内の各列の画素データを第１行目から第Ｎ行目まで
昇順に入力する動作を、第１列から第Ｍ列まで昇順に実
行し、入力した現符号化ブロックの各列の画素データを
行の昇順に出力する動作を列の昇順に実行すると同時
に、各列の画素データを行の降順に出力する動作を列の
昇順に実行する。

【０３１５】このため、奇数列のプロセッサエレメント
と偶数列のプロセッサエレメントに別の現符号化ブロッ
ク画素データを入力することができる。したがって、各
列によりサーチウインドウの画素データの転送方向が異
なっていても、各プロセッサエレメントにおいて、同一
の現符号化ブロックにおける各局所ディストーションが
算出することができる。

【０３１６】請求項１２記載の発明によれば、請求項１
１記載の発明において、現符号化ブロックデータ出力ユ
ニットが、第１テンプレート出力ユニットと第２テンプ
レート出力ユニットからなり、第１テンプレート出力ユ
ニットの出力端子から現符号化ブロック内の各列の画素
データを行の昇順に出力する動作を列の昇順に実行する
と同時に、第２テンプレート出力ユニットの出力端子か
ら現符号化ブロック内の各列の画素データを行の降順に
出力する動作を列の昇順に実行する。

【０３１７】このため、奇数列のプロセッサエレメント
と偶数列のプロセッサエレメントに別の現符号化ブロッ
ク画素データを入力することができる。したがって、セ
レクタとフリップフロップによって第２テンプレート出
力ユニットを構成することができるので、回路を容易に
構成することができる。また、各列によりサーチウイン
ドウの画素データの転送方向が異なっていても、各プロ
セッサエレメントにおいて、同一の現符号化ブロックに
おける各局所ディストーションを算出することができ
る。

【０３１８】請求項１３記載の発明によれば、請求項６
記載の発明において、前記中間レジスタの一部の中間レ
ジスタが、前記第２転送制御手段による画素データの転
送タイミングに同期して前記第１サーチウインドウの画
素データを選択して入力するセレクタとフリップフロッ
プを有するように構成される。このため、第２転送制御
手段による画素データの転送タイミング、すなわち、セ
レクタに入力される信号のタイミングに同期して、一部
の中間レジスタからプロセッサエレメント、他の中間レ
ジスタおよびサイドレジスタに画素データを転送するこ
とができる。

【０３１９】したがって、プロセッサエレメント、他の
中間レジスタおよびサイドレジスタに画素データが転送
されるタイミングをセレクタに入力される信号により制
御することができる。さらに、一部の中間レジスタをそ
れぞれ一つのセレクタとフリップフロップを有するよう
に構成することができるので、回路を容易に構成するこ
とができる。

【０３２０】請求項１４記載の発明によれば、請求項６
記載の発明において、前記中間レジスタの一部の中間レ
ジスタが、互いに直列に電気的に接続されたＮ個のフリ
ップフロップからなり、入力される信号のタイミングに
同期して、それぞれ隣のフリップフロップあるいはプロ
セッサエレメント、第２中間レジスタおよびサイドレジ
スタに画素データが転送される。

【０３２１】このため、Ｎ回の信号入力タイミングに同
期して、一部の中間レジスタからプロセッサエレメン
ト、他の中間レジスタおよびサイドレジスタに画素デー
タが転送される。したがって、プロセッサエレメント、
他の中間レジスタおよびサイドレジスタに画素データが
転送されるタイミングをフリップフロップの数により設
定することができる。さらに、一部の中間レジスタをフ
リップフロップによって構成することができるので、回
路を容易に構成することができる。

【０３２２】請求項１５記載の発明によれば、請求項６
記載の発明において、各プロセッサエレメントがディス
トーションの算出を終了した後、ディストーション転送
制御手段によって、全てのプロセッサエレメントで算出
されたディストーションを前記候補ブロック特定ユニッ
トに転送するように構成する。このため、サーチウイン
ドウ内の各前符号化ブロックと現符号化ブロックとの間
の各ディストーションの内の最小のディストーションを
検出することができるので、最小ディストーションによ
り動きベクトルを求めることができる。

【０３２３】請求項１６記載の発明によれば、請求項６
記載の発明において、前記候補ブロック特定ユニット
が、少なくとも一つのプロセッサエレメントを含む行に
あって、それぞれの行の一端に位置するプロセッサエレ
メントに電気的に接続され、各プロセッサエレメントが
ディストーションの算出を終了した後、候補ブロック特
定ユニットに接続された各プロセッサエレメントから候
補ブロック特定ユニットにディストーションを転送する
とともに、候補ブロック特定ユニットに接続された各プ
ロセッサエレメントに向けて各プロセッサエレメントか
ら、それぞれ隣の列のプロセッサエレメントにディスト
ーションを転送させるディストーション転送制御手段
と、を有し、前記ディストーション転送制御手段が、全
てのプロセッサエレメントで算出されたディストーショ
ンが候補ブロック特定ユニットに転送されるまで、前記
ディストーションの転送動作を繰り返す。

【０３２４】このため、サーチウインドウ内の各前符号
化ブロックと現符号化ブロックとの間の各ディストーシ
ョンの内の最小のディストーションを検出することがで
きるので、最小ディストーションにより動きベクトルを
求めることができる。請求項１７記載の発明によれば、
請求項６記載の発明において、前記候補ブロック特定ユ
ニットが、少なくとも一つのプロセッサエレメントを含
む列にあって、それぞれの列の一端に位置するプロセッ
サエレメントに電気的に接続され、各プロセッサエレメ
ントがディストーションの算出を終了した後、候補ブロ
ック特定ユニットに接続された各プロセッサエレメント
から候補ブロック特定ユニットにディストーションを転
送するとともに、候補ブロック特定ユニットに接続され
た各プロセッサエレメントに向けて各プロセッサエレメ
ントから、それぞれ隣の行のプロセッサエレメントにデ
ィストーションを転送させるディストーション転送制御
手段と、を有し、前記ディストーション転送制御手段
が、全てのプロセッサエレメントで算出されたディスト
ーションが候補ブロック特定ユニットに転送されるま
で、前記ディストーションの転送動作を繰り返す。

【０３２５】このため、サーチウインドウ内の各前符号
化ブロックと現符号化ブロックとの間の各ディストーシ
ョンの内の最小のディストーションを検出することがで
きるので、最小ディストーションにより動きベクトルを
求めることができる。請求項１８記載の発明によれば、
請求項１５記載の発明において、動作モード選択手段に
より第１動作モードが選択されたとき、サーチウインド
ウデータ出力ユニットが、前記第１サーチウインドウの
範囲を越えて、該サーチウインドウからＭ画素分だけ列
方向にずれた第３サーチウインドウの範囲の画素データ
まで入力レジスタユニットに入力させるとともに、前記
ディストーション算出ユニットによる前記第３サーチウ
インドウに対応するディストーションの算出が終了する
前に、前記ディストーション転送制御手段による前記第
１サーチウインドウに対応するディストーションの転送
動作が終了する。

【０３２６】また、動作モード選択手段により第２動作
モードが選択されたとき、サーチウインドウデータ出力
ユニットが、前記第２サーチウインドウの範囲を越え
て、該サーチウインドウからＭ画素分だけ列方向にずれ
た第４サーチウインドウの範囲の画素データまで入力レ
ジスタユニットに入力させるとともに、前記ディストー
ション算出ユニットによる前記第４サーチウインドウに
対応するディストーションの算出が終了する前に、前記
ディストーション転送制御手段による前記第２サーチウ
インドウに対応するディストーションの転送動作が終了
するこのため、動作モード選択手段により第１動作モー
ドおよび第２動作モードのどちらが選択されても、複数
の現符号化ブロックに対する動きベクトルおよびディス
トーションを、連続して求めることができるとともに、
サーチウインドウ内の画素データを共有して使用するこ
とができるので、サーチウインドウ内の画素データの入
力を行なう回数が、現符号化ブロックに対する動きベク
トルおよびディストーションを１ブロックずつ求めた場
合よりも大幅に削減することができる。この削減できる
回数は、（Ｌ−Ｍ）×Ｈ画素分削減でき、サーチウイン
ドウが大きければ大きいほど増え、削減できる率につい
ても増えるので、サーチウインドウが大きくなるほど有
効である。

【０３２７】また、各プロセッサエレメントにおいて、
一つの現符号化ブロックに対するディストーションと該
現符号化ブロックに対して水平方向に隣接するもう一つ
の現符号化ブロックに対するディストーションとが、混
在しないので、先に算出されたディストーションを保持
する記憶部を新たに設ける必要が無く、回路を簡素化す
ることができる。

【図面の簡単な説明】

【図１】本発明に係わる動きベクトル探索装置の構成例
を示す図である。

【図２】現符号化画像の現符号化ブロックおよび前符号
化画像の第１、第２サーチウインドウを示す図である。

【図３】現符号化画像上の現符号化ブロックの前符号化
画像の第１サーチウインドウにおける一対応例を示す図
である。

【図４】現符号化画像上の現符号化ブロックの前符号化
画像の第２サーチウインドウにおける一対応例を示す図
である。

【図５】図１に示された動きベクトル探索装置の信号出
力ユニットにおける各ユニットに対する信号経路を示す
図である。

【図６】図１に示された動きベクトル探索装置の動作モ
ード選択ユニットにおける各ユニットに対する信号経路
を示す図である。

【図７】動作モード選択ユニットにより第１動作モード
が選択された場合の図５に示された信号出力ユニットか
ら出力される各信号のタイミングチャートである。

【図８】動作モード選択ユニットにより第１動作モード
が選択された場合の図５に示された信号出力ユニットか
ら出力される各信号のタイミングチャートである。

【図９】動作モード選択ユニットにより第１動作モード
が選択された場合の図５に示された信号出力ユニットか
ら出力される各信号のタイミングチャートである。

【図１０】動作モード選択ユニットにより第１動作モー
ドが選択された場合の図５に示された信号出力ユニット
から出力される各信号のタイミングチャートである。

【図１１】動作モード選択ユニットにより第２動作モー
ドが選択された場合の図５に示された信号出力ユニット
から出力される各信号のタイミングチャートである。

【図１２】動作モード選択ユニットにより第２動作モー
ドが選択された場合の図５に示された信号出力ユニット
から出力される各信号のタイミングチャートである。

【図１３】図１に示されたディストーション算出ユニッ
トの機能ブロックを示す図である。

【図１４】図１に示された現符号化ブロックデータ出力
ユニットの詳細な回路図である。

【図１５】図１に示された各プロセッサエレエントの入
出力端子の配置を示す図である。

【図１６】図１に示された各プロセッサエレメントの詳
細な回路図である。

【図１７】図１に示されたセレクタ付の入力レジスタの
入出力端子の配置を示す図である。

【図１８】図１８に示された入力レジスタの詳細な回路
図である。

【図１９】図１に示されたセレクタ付のサイドレジスタ
の入出力端子の配置を示す図である。

【図２０】図１９に示されたサイドレジスタの詳細な回
路図である。

【図２１】図１に示された各第２中間レジスタの入出力
端子の配置を示す図である。

【図２２】図２１に示された第２中間レジスタの詳細な
回路図である。

【図２３】図１に示された各第１中間レジスタの入出力
端子の配置を示す図である。

【図２４】図２３に示された第１中間レジスタの詳細な
回路図の一例である。

【図２５】図２３に示された第１中間レジスタの詳細な
回路図の一例である。

【図２６】図１に示された候補ブロック特定ユニットの
詳細な回路図である。

【図２７】図７〜図１０に示されたクロックパルス信号
ＣＫ０の１パルス目における前符号化候補ブロック画素
データのディストーション算出ユニット内のデータ位置
を示す図である。

【図２８】図７〜図１０に示されたクロックパルス信号
ＣＫ０の４パルス目における前符号化候補ブロック画素
データのディストーション算出ユニット内のデータ位置
を示す図である。

【図２９】図７〜図１０に示されたパルス信号ＣＫ１の
３パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置を示す図
である。

【図３０】図７〜図１０に示されたパルス信号ＣＫ１の
４パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置を示す図
である。

【図３１】図７〜図１０に示されたパルス信号ＣＫ１の
５パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置を示す図
である。

【図３２】図７〜図１０に示されたパルス信号ＣＫ１の
６パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置を示す図
である。

【図３３】図７〜図１０に示されたパルス信号ＣＫ１の
７パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置を示す図
である。

【図３４】図７〜図１０に示されたパルス信号ＣＫ１の
８パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置を示す図
である。

【図３５】図７〜図１０に示されたパルス信号ＣＫ１の
９パルス目における前符号化候補ブロック画素データの
ディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図３６】図７〜図１０に示されたパルス信号ＣＫ１の
１０パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図３７】図７〜図１０に示されたパルス信号ＣＫ１の
１１パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図３８】図７〜図１０に示されたパルス信号ＣＫ１の
１２パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図３９】図７〜図１０に示されたパルス信号ＣＫ１の
１３パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図４０】図７〜図１０に示されたパルス信号ＣＫ１の
１４パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図４１】図７〜図１０に示されたパルス信号ＣＫ１の
１５パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図４２】現符号化ブロックに隣接する別の現符号化ブ
ロックを示す図である。

【図４３】第１サーチウインドウからＭ画素分だけ列方
向にずれた別のサーチウインドウを示す図である。

【図４４】図１に示された動きベクトル探索装置とは別
のディストーション算出ユニットを採用する動きベクト
ル探索装置の構成例を示す図である。

【図４５】図１、図４４に示された動きベクトル探索装
置の機能別構成図を示す図である。

【図４６】図４４に示されたサイドレジスタの入出力端
子の配置を示す図である。

【図４７】図４６に示されたサイドレジスタの詳細な回
路図を示す図である。

【図４８】図４４に示されたディストーション算出ユニ
ットの一つの列の配置を示す図の一例である。

【図４９】図４８に示された例の別の列との接続を示す
図である。

【図５０】図１１、図１２に示されたクロックパルス信
号ＣＫ０の２パルス目における前符号化候補ブロック画
素データのディストーション算出ユニット内のデータ位
置を示す図である。

【図５１】図１１、図１２に示されたクロックパルス信
号ＣＫ０の３パルス目における前符号化候補ブロック画
素データのディストーション算出ユニット内のデータ位
置を示す図である。

【図５２】図１１、図１２に示されたクロックパルス信
号ＣＫ０の４パルス目における前符号化候補ブロック画
素データのディストーション算出ユニット内のデータ位
置を示す図である。

【図５３】図１１、図１２に示されたパルス信号ＣＫ１
の３パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置を示す
図である。

【図５４】図１１、図１２に示されたパルス信号ＣＫ１
の４パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置を示す
図である。

【図５５】図１１、図１２に示されたパルス信号ＣＫ１
の５パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図５６】図１１、図１２に示されたパルス信号ＣＫ１
の６パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図５７】図１１、図１２に示されたパルス信号ＣＫ１
の７パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図５８】図１１、図１２に示されたパルス信号ＣＫ１
の８パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図５９】図１１、図１２に示されたパルス信号ＣＫ１
の９パルス目における前符号化候補ブロック画素データ
のディストーション算出ユニット内のデータ位置、およ
び、現符号化ブロック画素データの現符号化ブロックデ
ータ出力ユニット内のデータ位置を示す図である。

【図６０】図１１、図１２に示されたパルス信号ＣＫ１
の１０パルス目における前符号化候補ブロック画素デー
タのディストーション算出ユニット内のデータ位置、お
よび、現符号化ブロック画素データの現符号化ブロック
データ出力ユニット内のデータ位置を示す図である。

【図６１】図１１、図１２に示されたパルス信号ＣＫ１
の１１パルス目における前符号化候補ブロック画素デー
タのディストーション算出ユニット内のデータ位置、お
よび、現符号化ブロック画素データの現符号化ブロック
データ出力ユニット内のデータ位置を示す図である。

【図６２】図１に示されたディストーション算出ユニッ
トの各レジスタおよび演算器の別の配置を示す図であ
る。

【図６３】図１に示されたディストーション算出ユニッ
トの各レジスタおよび演算器の別の配置を示す図であ
る。

【図６４】図６２、図６３に示されたディストーション
算出ユニットを採用したときのそれぞれのサーチウイン
ドウの関係を示す図である。

【図６５】従来の動画像を構成する画像を示す図であ
る。

【図６６】従来の単純フレーム間予測を説明する図であ
る。

【図６７】従来の動き補償フレーム間予測を説明する図
である。

【図６８】従来の符号化ブロックと探索領域を説明する
図である。

【図６９】従来の符号化ブロックとサーチウインドウを
説明する図である。

【図７０】従来の現符号化ブロック内の画素と候補ブロ
ック内の画素との位置関係を説明する図である。

【図７１】従来のディストーション算出方法と候補ブロ
ックデータの転送過程を説明する図である

【図７２】従来のディストーション算出方法と候補ブロ
ックデータの転送過程を説明する図である

【符号の説明】

５０ 現符号化ブロック ６０ 第１サーチウインドウ ６０ａ 前符号化候補ブロック ６１ 第３サーチウインドウ ６２ 第５サーチウインドウ ７０ 第２サーチウインドウ ７０ａ 前符号化候補ブロック ７１ 第４サーチウインドウ ７２ 第６サーチウインドウ １００ 現符号化ブロックデータ出力ユニット １１０、１２０、１３０、１４０、１５０ フリップフ
ロップ １６０ セレクタ ２００ サーチウインドウデータ出力ユニット ３００ 信号出力ユニット ４００ 候補ブロック特定ユニット ４１０ 比較器 ４２０ フリップフロップ ４３０ 比較器 ４４０ セレクタ ４５０ フリップフロップ ４６０ 反転素子 ４７０ 論理積素子 ４８０ カウンタ ４９０ フリップフロップ ５００ 論理和素子 ５１０ 換算テーブル ５２０ 換算テーブル ５３０ フリップフロップ ５４０ フリップフロップ ５５０ フリップフロップ ６００ 動作モード選択ユニット １０００、２０００ ディストーション算出ユニット １００１ 供給データ選択手段 １００２ 画素データ供給手段 １００３ 差分データ算出手段 １００４ 差分データ変換手段 １００５ 差分データ総和手段 １０１０ セレクタ １０２０ フリップフロップ １０３０ 減算器 １０４０ 正数変換器 １０５０ 加算器 １０６０ フリップフロップ １０７０ セレクタ １０８０ フリップフロップ １０９０ 反転素子 １１００ 論理積素子 １１１０ 垂直スキップセレクタ １１２０ 水平スキップセレクタ １３１０ セレクタ １３２０、１３２１、１３２２ フリップフロップ １４１０ セレクタ １４２０ フリップフロップ １６２０ フリップフロップ １６３０ セレクタ １８２０ フリップフロップ １８３０ セレクタ ２６１０ セレクタ ２６２０ フリップフロップ ２６３０ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 豊 東京都渋谷区代々木４丁目36番19号 株 式会社グラフィックス・コミュニケーシ ョン・ラボラトリーズ内 (56)参考文献 特開 平８−280023（ＪＰ，Ａ) 特開 平６−113290（ＪＰ，Ａ) 特開 平５−37922（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 7/24 - 7/68

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】動画像を部分的に構成する現符号化画像
   を、前記動画像を部分的に構成するとともに現符号化画
   像よりも先に符号化される前符号化画像に基づいて予測
   するのに用いられる動きベクトルを探索する動きベクト
   ル探索方法であり、前記現符号化画像が、画素データを
   それぞれ有する複数の画素により表される現符号化ブロ
   ックを含み、前記前符号化画像が、画素データをそれぞ
   れ有する複数の画素によりそれぞれ表される複数のサー
   チウインドウを含み、これらサーチウインドウのそれぞ
   れが、現符号化ブロックと同一サイズを有する複数の前
   符号化候補ブロックを含み、前記動きベクトルが、現符
   号化ブロックと該現符号化ブロックに最も類似したサー
   チウインドウの前符号化候補ブロックとの変位により表
   される動きベクトルを探索する動きベクトル探索方法で
   あって、 前記サーチウインドウのうちサーチウインドウに含まれ
   る前符号化候補ブロックの最大数と同数の第１レジスタ
   および複数の第２レジスタからなり、これら第１および
   第２レジスタに、サーチウインドウの画素データを入力
   させて互いに転送させ合い、それぞれに転送されたデー
   タを一時的に保持して出力させるレジスタグループと、
   各第１レジスタからそれぞれ画素データを入力するとと
   ともに、現符号化ブロックの画素データを入力して、該
   入力した画素データに基づいて現符号化ブロックと各サ
   ーチウインドウの各前符号化候補ブロックとの差を表わ
   すディストーションをそれぞれ算出する第１レジスタと
   同数の演算器からなる演算器グループと、を準備する準
   備ステップと、 前記サーチウインドウのうちの一つのサーチウインドウ
   を選択するサーチウインドウ選択ステップと、 該サーチウインドウ選択ステップで選択されたサーチウ
   インドウの画素データを前記レジスタグループに供給す
   るサーチウインドウデータ供給ステップと、 現符号化ブロックの画素データを演算器グループの各演
   算器に供給する現符号化ブロックデータ供給ステップ
   と、 該サーチウインドウ選択ステップで選択されたサーチウ
   インドウのサイズに基づいて前記第１および第２レジス
   タのうちの一部のレジスタを選択し、選択されたレジス
   タ間でサーチウインドウの画素データを転送させる画素
   データ転送ステップと、 前記サーチウインドウ選択ステップで選択されたサーチ
   ウインドウに含まれる前符号化候補ブロックに対応する
   ディストーションを、前記演算器グループの演算器に算
   出させるディストーション算出ステップと、 該ディストーション算出ステップで算出されたディスト
   ーションのうちの最小のディストーションを検出し、該
   最小のディストーションに対応する前符号化候補ブロッ
   クを現符号化ブロックに最も類似した前符号化候補ブロ
   ックとして特定する候補ブロック特定ステップと、を有
   することを特徴とする動きベクトル探索方法。
2. 【請求項２】請求項１記載の動きベクトル探索方法にお
   いて、 前記サーチウインドウ選択ステップでは、前記現符号化
   画像と前符号化画像との時間的隔たりの大きさに比例し
   たサイズのサーチウインドウが選択されることを特徴と
   する動きベクトル探索方法。
3. 【請求項３】請求項１記載の動きベクトル探索方法にお
   いて、 サーチウインドウ選択ステップ、サーチウインドウデー
   タ供給ステップ、画素データ転送ステップ、ディストー
   ション算出ステップおよび候補ブロック特定ステップ
   を、複数回繰り返す繰り返しステップ、を有し、 ２回目以降の各サーチウインドウ選択ステップでは、前
   回のサーチウインドウ選択ステップで選択されたサーチ
   ウインドウのサイズより小さく、かつ、前回の候補ブロ
   ック特定ステップで特定された前符号化候補ブロックを
   含むサーチウインドウが選択されることを特徴とする動
   きベクトル探索方法。
4. 【請求項４】請求項３記載の動きベクトル探索方法にお
   いて、 最後のサーチウインドウ選択ステップで選択されるサー
   チウインドウの各前符号化候補ブロックが水平、垂直お
   よび対角方向に隣接する各前符号化候補ブロックと１画
   素ピッチだけずれたことを特徴とする動きベクトル探索
   方法。
5. 【請求項５】動画像を部分的に構成する現符号化画像
   を、前記動画像を部分的に構成するとともに現符号化画
   像よりも先に符号化される前符号化画像に基づいて予測
   するのに用いられる動きベクトルを探索する動きベクト
   ル探索装置であり、前記現符号化画像が、画素データを
   それぞれ有する複数の画素により表される現符号化ブロ
   ックを含み、前記前符号化画像が、画素データをそれぞ
   れ有する複数の画素によりそれぞれ表される複数のサー
   チウインドウを含み、これらサーチウインドウのそれぞ
   れが、現符号化ブロックと同一サイズを有する複数の前
   符号化候補ブロックを含み、前記動きベクトルが、現符
   号化ブロックと該現符号化ブロックに最も類似したサー
   チウインドウの前符号化候補ブロックとの変位により表
   される動きベクトル探索装置であって、 前記サーチウインドウの画素データを出力するサーチウ
   インドウデータ出力手段と、 前記現符号化ブロックの画素データを出力する現符号化
   ブロックデータ出力手段と、 前記サーチウインドウに含まれる前符号化候補ブロック
   の最大数と同数の第１レジスタおよび複数の第２レジス
   タを有し、これら第１および第２レジスタに、サーチウ
   インドウデータ出力手段から出力されたサーチウインド
   ウの画素データを入力させて互いに転送させ合い、それ
   ぞれに転送されたデータを一時的に保持して出力させる
   サーチウインドウデータ転送出力手段と、 該サーチウインドウデータ転送出力手段の第１レジスタ
   と同数の演算器を有し、これら演算器に、第１レジスタ
   のそれぞれからサーチウインドウの画素データを入力さ
   せるととともに、現符号化ブロックの画素データを入力
   させて、該入力した画素データに基づいて現符号化ブロ
   ックと各サーチウインドウの各前符号化候補ブロックと
   の差を表わすディストーションをそれぞれ算出させるデ
   ィストーション算出手段と、 前記サーチウインドウのうちの一つのサーチウインドウ
   を選択するサーチウインドウ選択手段と、 該サーチウインドウ選択手段により選択されたサーチウ
   インドウの画素データを前記サーチウインドウデータ出
   力手段に出力させるサーチウインドウデータ出力制御手
   段と、 前記サーチウインドウ選択手段により選択されたサーチ
   ウインドウのサイズに基づいて前記第１および第２レジ
   スタのうちの一部のレジスタを選択し、選択されたレジ
   スタ間でサーチウインドウの画素データを転送させる画
   素データ転送制御手段と、 前記ディストーション算出手段により算出されたディス
   トーションのうちの最小のディストーションを検出し、
   該最小のディストーションに対応する前符号化候補ブロ
   ックを現符号化ブロックに最も類似した前符号化候補ブ
   ロックとして特定する候補ブロック特定手段と、を有す
   ることを特徴とする動きベクトル探索装置。
6. 【請求項６】動画像を部分的に構成する現符号化画像
   を、前記動画像を部分的に構成するとともに現符号化画
   像よりも先に符号化される前符号化画像に基づいて予測
   するのに用いられる動きベクトルを探索する動きベクト
   ル探索装置であり、Ｈ１、Ｌ１、Ｈ２、Ｌ２、Ｎおよび
   Ｍを自然数とし、Ｈ２をＨ１以下の自然数、Ｌ２をＬ１
   以下の自然数として、前記現符号化画像が、画素データ
   をそれぞれ有するＮ行Ｍ列の画素により表される現符号
   化ブロックを含み、前記前符号化画像が、画素データを
   それぞれ有するＨ１行Ｌ１列の画素により表される第１
   サーチウインドウおよび画素データをそれぞれ有するＨ
   ２行Ｌ２列の画素により表される第２サーチウインドウ
   を含み、第１および第２サーチウインドウのそれぞれ
   が、各サーチウインドウのＮ行Ｍ列画素により表される
   複数の前符号化候補ブロックを含み、現符号化ブロック
   と該現符号化ブロックに最も類似した第１サーチウイン
   ドウ内の前符号化候補ブロックとの変位により表される
   動きベクトルを探索する第１動作モードと、現符号化ブ
   ロックと該現符号化ブロックに最も類似した第２サーチ
   ウインドウ内の前符号化候補ブロックとの変位により表
   される動きベクトルを探索する第２動作モードと、を有
   する動きベクトル探索装置であって、 前記第１および第２サーチウインドウに含まれる各前符
   号化候補ブロック内の各画素データと現符号化ブロック
   内の位置的に対応する各画素データとの差を正数データ
   に変換した局所ディストーションおよび前記各局所ディ
   ストーションをブロック単位に総和した各ディストーシ
   ョンを算出する（Ｈ２−Ｎ＋１）×（Ｌ２−Ｍ＋１）個
   以下のプロセッサエレメントと、前記プロセッサエレメ
   ントを含む総数が（Ｈ１−Ｎ＋１）×（Ｌ１−Ｍ＋１）
   個になる複数の中間レジスタと、データを入力して一時
   的に保持した後に出力する（Ｌ１−Ｍ＋１）個のサイド
   レジスタユニットと、データを入力して一時的に保持し
   た後に出力する入力レジスタユニットと、前記第１動作
   モードおよび第２動作モードのどちらか一方を選択する
   動作モード選択手段と、を有し、前記中間レジスタと共
   に前記プロセッサエレメントが、（Ｈ１−Ｎ＋１）行
   （Ｌ１−Ｍ＋１）列のマトリックス状に想像上配置され
   るものとするとき、 ｎを（Ｈ１−Ｎ＋１）以下の自然数、ｍを（Ｌ１−Ｍ＋
   １）以下の自然数とし、各サイドレジスタユニットが、
   各列の１行目および（Ｈ１−Ｎ＋１）行目のプロセッサ
   エレメントまたは中間レジスタに電気的に接続され、ｍ
   列目の１行目および（Ｈ１−Ｎ＋１）行目のプロセッサ
   エレメントまたは中間レジスタに接続されたサイドレジ
   スタユニットをｍ列目のサイドレジスタユニットと呼ぶ
   とするとき、２列目以降のｍ列目のサイドレジスタユニ
   ットが、（ｍ−１）列目のサイドレジスタユニットに電
   気的に接続され、（Ｌ１−Ｍ＋１）列目のサイドレジス
   タユニットが、前記入力レジスタユニットに電気的に接
   続されるとともに、（Ｌ１−Ｍ＋１）列目の各プロセッ
   サエレメントおよび中間レジスタが入力レジスタユニッ
   トに電気的に接続され、 ｉを（Ｈ２−Ｎ＋１）以下の自然数とし、ｊを（Ｌ２−
   Ｍ＋１）以下の自然数とし、前記動作モード選択手段で
   第２動作モードが選択された場合、前記第２サーチウィ
   ンドウの探索範囲を示す（Ｈ２−Ｎ＋１）行に対応する
   よう１行目から（Ｈ１−Ｎ＋１）行目までの（Ｈ１−Ｎ
   ＋１）個の行から少なくとも１つのプロセッサエレメン
   トを含むプロセッサエレメントおよび中間レジスタから
   なる（Ｈ２−Ｎ＋１）個の行をマトリックスの行数とし
   てカウントし、かつ、前記第２サーチウィンドウの探索
   範囲を示す（Ｌ２−Ｍ＋１）列に対応するよう１列目か
   ら（Ｌ１−Ｍ＋１）列目までの（Ｌ１−Ｎ＋１）個の列
   から少なくとも１つのプロセッサエレメントを含むプロ
   セッサエレメントおよび中間レジスタからなる（Ｌ２−
   Ｍ＋１）個の列をマトリックスの列数としてカウント
   し、それぞれの行をｉ行、それぞれの列をｊ列で表すと
   き、 さらに、前記動作モード選択手段により第１動作モード
   が選択されたとき、第１サーチウインドウに含まれる各
   前符号化候補ブロックの画素データを前記入力レジスタ
   ユニットに供給し、動作モード選択手段により第２動作
   モードが選択されたとき、第２サーチウインドウに含ま
   れる各前符号化候補ブロックの画素データを前記入力レ
   ジスタユニットに出力するサーチウインドウデータ出力
   ユニットと、 現符号化ブロックの画素データを各プロセッサエレメン
   トに出力する現符号化ブロックデータ出力ユニットと、 動作モード選択手段により第１動作モードが選択された
   とき、（Ｌ１−Ｍ＋１）列目のサイドレジスタユニット
   と、（Ｌ１−Ｍ＋１）列目の各プロセッサエレメントお
   よび中間レジスタとに、入力レジスタユニットから互い
   に異なる１画素分の画素データを転送させ、動作モード
   選択手段により第２動作モードが選択されたとき、（Ｌ
   １−Ｍ＋１）列目のサイドレジスタユニットと、（Ｌ１
   −Ｍ＋１）列目の各プロセッサエレメントおよび中間レ
   ジスタとに、入力レジスタユニットから互いに異なる１
   画素分の画素データを転送させる第１転送制御手段と、 該第１転送制御手段による画素データの転送動作に同期
   して、動作モード選択手段により第１動作モードが選択
   されたとき、２列目以降のｍ列目の各プロセッサエレメ
   ントから（ｍ−１）列目の各プロセッサエレメントおよ
   び各中間レジスタに、２列目以降のｍ列目の各中間レジ
   スタから（ｍ−１）列目の各プロセッサエレメントおよ
   び各中間レジスタに、並びに、２列目以降のｍ列目のサ
   イドレジスタユニットから（ｍ−１）列目のサイドレジ
   スタユニットに、１画素分の画素データを転送させ、 動作モード選択手段により第２動作モードが選択された
   とき、２列目以降のｊ列目の各プロセッサエレメントか
   ら（ｊ−１）列目の各プロセッサエレメントおよび各中
   間レジスタに、２列目以降のｊ列目の各中間レジスタか
   ら（ｊ−１）列目の各プロセッサエレメントおよび各中
   間レジスタに、並びに、２列目以降のｊ列目のサイドレ
   ジスタユニットから（ｊ−１）列目のサイドレジスタユ
   ニットに、１画素分の画素データを転送させる第２転送
   制御手段と、 少なくとも一つのプロセッサエレメントを含む列のみの
   列数をカウントしたときの奇数番目の列と偶数番目の列
   との各列を奇数列、偶数列に分けるものとして、 該第２転送制御手段による画素データの転送動作の後、
   動作モード選択手段により第１動作モードが選択された
   とき、奇数列のサイドレジスタユニットから奇数列の１
   行目のプロセッサエレメントまたは中間レジスタに、奇
   数列の１行目から（Ｈ１−Ｎ）行目までのｎ行目のプロ
   セッサエレメントから（ｎ＋１）行目のプロセッサエレ
   メントまたは中間レジスタに、奇数列の１行目から（Ｈ
   １−Ｎ）行目までのｎ行目の中間レジスタから（ｎ＋
   １）行目のプロセッサエレメントまたは中間レジスタ
   に、並びに、奇数列の（Ｈ１−Ｎ＋１）行目のプロセッ
   サエレメントまたは中間レジスタから奇数列のサイドレ
   ジスタユニットに、１画素分の画素データを転送させ、 動作モード選択手段により第２動作モードが選択された
   とき、奇数列のサイドレジスタユニットから奇数列の１
   行目のプロセッサエレメントまたは中間レジスタに、奇
   数列の１行目から（Ｈ１−Ｎ）行目までのｉ行目のプロ
   セッサエレメントから（ｉ＋１）行目のプロセッサエレ
   メントまたは中間レジスタに、奇数列の１行目から（Ｈ
   １−Ｎ）行目までのｉ行目の中間レジスタから（ｉ＋
   １）行目のプロセッサエレメントまたは中間レジスタ
   に、並びに、奇数列の（Ｈ１−Ｎ＋１）行目のプロセッ
   サエレメントから奇数列のサイドレジスタユニットに、
   １画素分の画素データを転送させる第３転送制御手段
   と、 該第３転送制御手段による画素データの転送動作に同期
   して、動作モード選択手段により第１動作モードが選択
   されたとき、偶数列のサイドレジスタユニットから偶数
   列の（Ｈ１−Ｎ＋１）行目のプロセッサエレメントまた
   は中間レジスタに、偶数列の（Ｈ１−Ｎ＋１）行目から
   ２行目までのｎ行目のプロセッサエレメントから（ｎ−
   １）行目のプロセッサエレメントまたは中間レジスタ
   に、偶数列の（Ｈ１−Ｎ＋１）行目から２行目までのｎ
   行目の中間レジスタから（ｎ−１）行目のプロセッサエ
   レメントまたは中間レジスタに、並びに、偶数列の１行
   目のプロセッサエレメントまたは中間レジスタから偶数
   列のサイドレジスタユニットに、１画素分の画素データ
   を転送させ、 動作モード選択手段により第２動作モードが選択された
   とき、偶数列のサイドレジスタユニットから偶数列の
   （Ｈ１−Ｎ＋１）行目のプロセッサエレメントまたは中
   間レジスタに、偶数列の（Ｈ１−Ｎ＋１）行目から２行
   目までのｉ行目のプロセッサエレメントから（ｉ−１）
   行目のプロセッサエレメントまたは中間レジスタに、偶
   数列の（Ｈ１−Ｎ＋１）行目から２行目までのｉ行目の
   中間レジスタから（ｉ−１）行目のプロセッサエレメン
   トまたは中間レジスタに、並びに、偶数列の１行目のプ
   ロセッサエレメントまたは中間レジスタから偶数列のサ
   イドレジスタユニットに、１画素分の画素データを転送
   させる第４転送制御手段と、 第１転送制御手段による画素データの転送動作から第４
   転送制御手段による画素データの転送動作までを繰り返
   させる第５転送制御手段と、 動作モード選択手段により第１動作モードが選択された
   とき、１列目のプロセッサエレメントに前記第１サーチ
   ウインドウの画素データが初めて転送されるタイミング
   に同期して、奇数列の各プロセッサエレメントに前記現
   符号化ブロックの１画素分の画素データを入力し、以
   後、第２転送制御手段および第３転送制御手段による画
   素データの転送タイミングに同期して奇数列の各プロセ
   ッサエレメントに、前記現符号化ブロックの全ての画素
   データが入力されるまで、現符号化ブロックデータ出力
   ユニットから１画素分づつ画素データを転送させ、 動作モード選択手段により第２動作モードが選択された
   とき、１列目のプロセッサエレメントに前記第２サーチ
   ウインドウの画素データが初めて転送されるタイミング
   に同期して、奇数列の各プロセッサエレメントに前記現
   符号化ブロックの１画素分の画素データを入力し、以
   後、第２転送制御手段および第３転送制御手段による画
   素データの転送タイミングに同期して奇数列の各プロセ
   ッサエレメントに、前記現符号化ブロックの全ての画素
   データが入力されるまで、現符号化ブロックデータ出力
   ユニットから１画素分づつ画素データを転送させる第６
   転送制御手段と、 動作モード選択手段により第１動作モードが選択された
   とき、１列目のプロセッサエレメントに前記第１サーチ
   ウインドウの画素データが初めて転送されるタイミング
   に同期して、偶数列の各プロセッサエレメントに、前記
   第６転送制御手段により奇数列の各プロセッサエレメン
   トに最初に入力された画素データとは異なる前記現符号
   化ブロックの１画素分の画素データを入力し、以後、第
   ２転送制御手段および第４転送制御手段による画素デー
   タの転送タイミングに同期して偶数列の各プロセッサエ
   レメントに、前記現符号化ブロックの全ての画素データ
   が入力されるまで、現符号化ブロックデータ出力ユニッ
   トから１画素分づつ画素データを転送させ、 動作モード選択手段により第２動作モードが選択された
   とき、１列目のプロセッサエレメントに前記第２サーチ
   ウインドウの画素データが初めて転送されるタイミング
   に同期して、偶数列の各プロセッサエレメントに、前記
   第６転送制御手段により奇数列の各プロセッサエレメン
   トに最初に入力された画素データとは異なる前記現符号
   化ブロックの１画素分の画素データを入力し、以後、第
   ２転送制御手段および第４転送制御手段による画素デー
   タの転送タイミングに同期して偶数列の各プロセッサエ
   レメントに、前記現符号化ブロックの全ての画素データ
   が入力されるまで、現符号化ブロックデータ出力ユニッ
   トから１画素分づつ画素データを転送させる第７転送制
   御手段と、 前記各プロセッサエレメントに第６転送制御手段および
   第７転送制御手段で入力された現符号化ブロックの画素
   データと第６転送制御手段および第７転送制御手段によ
   る画素データの転送タイミングに同期して入力されたサ
   ーチウインドウの画素データとに基づいて、各プロセッ
   サエレメントに前記各ディストーションを算出させるデ
   ィストーション算出ユニットと、 ディストーション算出ユニットにより算出されたディス
   トーションのうちの最小のディストーションを検出し、
   該最小のディストーションに対応する前符号化候補ブロ
   ックを現符号化ブロックに最も類似した前符号化候補ブ
   ロックとして特定する候補ブロック特定ユニットと、を
   有することを特徴とする動きベクトル探索装置。
7. 【請求項７】請求項６記載の動きベクトル探索装置にお
   いて、 前記各サイドレジスタユニットが、各列の１行目のプロ
   セッサエレメントおよび中間レジスタに電気的に接続さ
   れた第１サイドレジスタユニットと、各列の（Ｈ１−Ｎ
   ＋１）行目のプロセッサエレメントおよび中間レジスタ
   に電気的に接続された第２サイドレジスタユニットから
   なり、 第１サイドレジスタユニットが、画素データを入力して
   一時的に保持した後出力する直列に互いに電気的に接続
   された（Ｎ−１）個のレジスタからなり、 第２サイドレジスタユニットが、画素データを入力して
   一時的に保持した後出力する直列に互いに電気的に接続
   された（Ｎ−１）個のレジスタからなることを特徴とす
   る動きベクトル探索装置。
8. 【請求項８】請求項６記載の動きベクトル探索装置にお
   いて、 前記各サイドレジスタユニットが、画素データを入力し
   て一時的に保持した後出力する直列に互いに電気的に接
   続された（Ｎ−１）個のレジスタからなることを特徴と
   する動きベクトル探索装置。
9. 【請求項９】請求項６記載の動きベクトル探索装置にお
   いて、 前記入力レジスタユニットが、第１入力レジスタユニッ
   トと第２入力レジスタユニットからなり、 前記第１入力レジスタユニットが、画素データを入力し
   て一時的に保持した後出力する直列に互いに電気的に接
   続された（Ｈ１−Ｎ＋１）個のレジスタを有し、 前記第１入力レジスタユニットのレジスタのうちの一端
   のレジスタの入力端子がサーチウインドウデータ出力ユ
   ニットに電気的に接続され、他端のレジスタの出力端子
   が第２入力レジスタユニットに電気的に接続され、 前記第１入力レジスタユニットの各レジスタの出力端子
   が、（Ｌ１−Ｍ＋１）列目のプロセッサエレメントおよ
   び中間レジスタに電気的に接続され、 前記第２入力レジスタユニットの出力端子が、（Ｌ１−
   Ｍ＋１）列目のサイドレジスタユニットに電気的に接続
   され、 サーチウインドウデータ出力ユニットが、前記第１転送
   制御手段および第３転送制御手段の画素データの転送周
   期のＮ／Ｈ１の周期でサーチウインドウ内の同列の画素
   データを行数の昇順に第１入力レジスタユニットの上記
   一端のレジスタの入力端子に入力する動作を、列数の昇
   順に繰り返し、 前記各レジスタが、入力端子に入力されているデータを
   出力端子に、前記第１転送制御手段および第３転送制御
   手段の画素データの転送周期のＮ／Ｈ１の周期で出力
   し、 第２入力レジスタユニットが、入力端子に入力されてい
   るデータを出力端子に、前記第１転送制御手段の画素デ
   ータの転送周期で（Ｌ１−Ｍ＋１）列目のサイドレジス
   タユニットに出力することを特徴とする動きベクトル探
   索装置。
10. 【請求項１０】請求項６記載の動きベクトル探索装置に
    おいて、 前記入力レジスタユニットが、第１入力レジスタユニッ
    トと第２入力レジスタユニットからなり、 前記第２入力レジスタユニットが、直列に互いに電気的
    に接続された（Ｎ−１）個のフリップフロップからなる
    ことを特徴とする動きベクトル探索装置。
11. 【請求項１１】請求項６記載の動きベクトル探索装置に
    おいて、 前記現符号化ブロックデータ出力ユニットが、現符号化
    ブロック内の各列の画素データを第１行目から第Ｎ行目
    まで昇順に入力する動作を、第１列から第Ｍ列まで昇順
    に実行し、 入力した現符号化ブロックの各列の画素データを行の昇
    順に出力する動作を列の昇順に実行すると同時に、各列
    の画素データを行の降順に出力する動作を列の昇順に実
    行することを特徴とする動きベクトル探索装置。
12. 【請求項１２】請求項１１記載の動きベクトル探索装置
    において、 前記現符号化ブロックデータ出力ユニットが、第１テン
    プレート出力ユニットと第２テンプレート出力ユニット
    からなり、 前記第１テンプレート出力ユニットが、直列に互いに電
    気的に接続された（Ｎ＋１）個のフリップフロップを有
    し、 前記フリップフロップのうちの一端のフリップフロップ
    の出力端子が偶数列の各プロセッサエレメントに電気的
    に接続され、 前記第２テンプレート出力ユニットが、Ｎ個のフリップ
    フロップと（Ｎ−１）個のセレクタとを有し、各フリッ
    プフロップとセレクタが交互に、フリップフロップで始
    まり、フリップフロップで終わるように、直列に互いに
    電気的に接続され、 前記フリップフロップのうちの一端のフリップフロップ
    の出力端子が奇数列の各プロセッサエレメントに電気的
    に接続され、他端のフリップフロップの入力端子が第１
    テンプレートユニットに電気的に接続され、 前記各セレクタの入力端子が、第１テンプレートユニッ
    トに電気的に接続され、 第１テンプレート出力ユニットの出力端子から現符号化
    ブロック内の各列の画素データを行の昇順に出力する動
    作を列の昇順に実行すると同時に、第２テンプレート出
    力ユニットの出力端子から現符号化ブロック内の各列の
    画素データを行の降順に出力する動作を列の昇順に実行
    することを特徴とする動きベクトル探索装置。
13. 【請求項１３】請求項６記載の動きベクトル探索装置に
    おいて、 前記中間レジスタの一部の中間レジスタが、前記第２転
    送制御手段による画素データの転送タイミングに同期し
    て前記第１サーチウィンドウの画素データを選択して入
    力するセレクタとフリップフロップとを有することを特
    徴とする動きベクトル探索装置。
14. 【請求項１４】請求項６記載の動きベクトル探索装置に
    おいて、 前記中間レジスタの一部の中間レジスタが、直列に互い
    に電気的に接続されたＮ個のフリップフロップからなる
    ことを特徴とする動きベクトル探索装置。
15. 【請求項１５】請求項６記載の動きベクトル探索装置に
    おいて、 前記プロセッサエレメントがディストーションの算出を
    終了した後、全てのプロセッサエレメントで算出された
    ディストーションを前記候補ブロック特定ユニットに転
    送させるディストーション転送制御手段を有することを
    特徴とする動きベクトル探索装置。
16. 【請求項１６】請求項６記載の動きベクトル探索装置に
    おいて、 前記候補ブロック特定ユニットが、少なくとも一つのプ
    ロセッサエレメントを含む行に対して、それぞれの行の
    一端に位置するプロセッサエレメントに電気的に接続さ
    れ、 各プロセッサエレメントがディストーションの算出を終
    了した後、候補ブロック特定ユニットに接続された各プ
    ロセッサエレメントから候補ブロック特定ユニットにデ
    ィストーションを転送するとともに、候補ブロック特定
    ユニットに接続された各プロセッサエレメントに向けて
    各プロセッサエレメントから、それぞれ隣の列のプロセ
    ッサエレメントにディストーションを転送させるディス
    トーション転送制御手段と、を有し、 前記ディストーション転送制御手段が、全てのプロセッ
    サエレメントで算出されたディストーションが候補ブロ
    ック特定ユニットに転送されるまで、前記ディストーシ
    ョンの転送動作を繰り返すことを特徴とする動きベクト
    ル探索装置。
17. 【請求項１７】請求項６記載の動きベクトル探索装置に
    おいて、 前記候補ブロック特定ユニットが、少なくとも一つのプ
    ロセッサエレメントを含む列に対して、それぞれの列の
    一端に位置するプロセッサエレメントに電気的に接続さ
    れ、 各プロセッサエレメントがディストーションの算出を終
    了した後、候補ブロック特定ユニットに接続された各プ
    ロセッサエレメントから候補ブロック特定ユニットにデ
    ィストーションを転送するとともに、候補ブロック特定
    ユニットに接続された各プロセッサエレメントに向けて
    各プロセッサエレメントから、それぞれ隣の行のプロセ
    ッサエレメントにディストーションを転送させるディス
    トーション転送制御手段と、を有し、 前記ディストーション転送制御手段が、全てのプロセッ
    サエレメントで算出されたディストーションが候補ブロ
    ック特定ユニットに転送されるまで、前記ディストーシ
    ョンの転送動作を繰り返すことを特徴とする動きベクト
    ル探索装置。
18. 【請求項１８】請求項１５記載の動きベクトル探索装置
    において、 動作モード選択手段により第１動作モードが選択された
    とき、サーチウインドウデータ出力ユニットが、前記第
    １サーチウインドウの範囲を越えて、該サーチウインド
    ウからＭ画素分だけ水平方向にずれた第３サーチウイン
    ドウの範囲の画素データまで入力レジスタユニットに入
    力させるとともに、現符号化ブロックデータ出力ユニッ
    トが、前記現符号化ブロックを、該現符号化ブロックに
    対して水平方向に隣接するもう一つの現符号化ブロック
    に置き換えて、現符号化ブロックの画素データを転送す
    る前記第６転送制御手段および第７転送制御手段を動作
    させ、 前記サーチウインドウデータ出力ユニットが、第１サー
    チウインドウ内の同列の画素データを行数の昇順に入力
    レジスタユニットに入力する動作を、列数の昇順に繰り
    返し、 さらに、前記サーチウインドウデータ出力ユニットが、
    該入力動作を前記第１サーチウインドウの範囲を越えて
    前記第３サーチウインドウの範囲まで繰り返し、 前記ディストーション算出ユニットによる前記第３サー
    チウインドウに対応するディストーションの算出が終了
    する前に、前記ディストーション転送制御手段による前
    記第１サーチウインドウに対応するディストーションの
    転送動作が終了し、 動作モード選択手段により第２動作モードが選択された
    とき、サーチウインドウデータ出力ユニットが、前記第
    ２サーチウインドウの範囲を越えて、該サーチウインド
    ウからＭ画素分だけ水平方向にずれた第４サーチウイン
    ドウの範囲の画素データまで入力レジスタユニットに入
    力させるとともに、現符号化ブロックデータ出力ユニッ
    トが、前記現符号化ブロックを、該現符号化ブロックに
    対して水平方向に隣接するもう一つの現符号化ブロック
    に置き換えて、現符号化ブロックの画素データを転送す
    る前記第６転送制御手段および第７転送制御手段を動作
    させ、 前記サーチウインドウデータ出力ユニットが、第２サー
    チウインドウ内の同列の画素データを行数の昇順に入力
    レジスタユニットに入力する動作を、列数の昇順に繰り
    返し、 さらに、前記サーチウインドウデータ出力ユニットが、
    該入力動作を前記第２サーチウインドウの範囲を越えて
    前記第４サーチウインドウの範囲まで繰り返し、 前記ディストーション算出ユニットによる前記第４サー
    チウインドウに対応するディストーションの算出が終了
    する前に、前記ディストーション転送制御手段による前
    記第２サーチウインドウに対応するディストーションの
    転送動作が終了することを特徴とする動きベクトル探索
    装置。