JP3580612B2 - 動画像符号化装置の動き検出装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は動き補償予測を行う動画像符号化装置の動き検出装置に関する。
【0002】
H261やMPEG−1,MPEG−2といった最近の国際標準動画像符号化方式では、動きをブロックマッチングで検出するフレ−ム間動き補償予測が採用されている。図5はこの動き検出のためのブロックマッチングの概念を説明する図である。図示するように、現画面中の画素のブロックを前画面中の所定の検索範囲内の複数のブロックと比較して両者の各画素値の差分合計値が最も少ないブロックを検索し、その検索したブロックが前画面から現画面のブロックに移動したとして動きを検出するものである。
【0003】
ここで、実用的な、すなわち効果のある動き補償予測を行うためには、探索範囲をある程度広くすることが必要であるが、これに伴って演算量と画像メモリからのデ−タ読出しが膨大なものとなる。
【0004】
具体的な数値をあげると、たとえば1画面のサイズを720画素×480ライン、フレ−ム周波数を30Hz、1画素あたりの値(輝度値)を8ビット、マッチングを行うブロックサイズを16画素×16ライン、探索範囲をそれぞれ上下15ライン、左右15画素とした場合、
ブロック数は 720×480 ×30÷(16 ×16) =40,500 ブロック/秒
ベクトル数は (15×2+1)×(15 ×2+1)=961ベクトル/ブロック
となり、したがって差分演算は
16 ×16×961 ×40,500=9,963,648,000回/秒
が必要である。
【0005】
この演算の動作速度を50MHzと仮定すると、
9,963,648,000/50MHZ =199.27
となるから、200以上の演算を並行して行わなければならないことが判る。実際にはこの値を上回り、かつブロックサイズである256とも整合性があり、さらにLSIの高集積化もあって、演算器を256個並べることが多くなってきている。この演算器は画像の精度のビット精度でそれぞれ構成される。
【0006】
このように従来装置では演算器の回路規模がかなり大きくなるので、回路規模を削減することが要求される。そこで画像の精度を例えば8ビットとすると、演算にはその8ビット中の例えば上位4ビットのみを用いることにすれば、各演算器を4ビットで構成することができるので、回線規模はほぼ半分となる。しかし下位ビットが表す詳細な情報を切り捨てることから、動き検出性能が低下するという問題がある。
【0007】
一方、MPEG−1、MPEG−2では、画素デ−タが存在する整数位置だけでなく、水平・垂直それぞれの中間位置に周辺の画素の値を用いて画素を補間し、それを予測値の候補とする方式が導入されている。
【0008】
図6はこの補間方式を説明する図である。図6において、実線で示す○は整数位置にある参照画素、点線の○は隣接する実線の画素から補間された参照画素である。参照される画面にある実線の○画素から成るブロックと、点線の○から成るブロックを合わせたものの中から最適なブロックが選択(探索)される。
【0009】
ここで一般には、上述の補間方式における動き検出では、演算量を減らすために、まず第1段階として整数画素(実線の○)のみを対象として最適位置を探索し、次いで第2段階として第1段階で検索した最適位置の周囲の8個の半画素精度の補間画素(点線の○)を対象として更に探索が行われる。
【0010】
この整数画素単位、半画素単位の探索について説明する。以降、説明を簡単にするために1次元の画素列の場合について考えることにする。2次元については同じ処理を垂直方向に並列に行うことによって可能だからである。
【0011】
探索の元になる原画像の画素列をA0 〜AX 、参照する画像の画素列をB0 〜Bz とする。まず、第1段階の整数画素単位探索とはA0 〜AX と最も近いBy 〜By+x を求めることである。つまり図7で下式の合計値Sumが最小となる位置yを求めることである。
Sum(y)=Σ|Ai −By+i | (1)
但し、Σはi=0からxまでの加算
【0012】
ここで画素A,Bの精度はそれぞれnビットとする。この探索に必要な回路を図8に示す。S0 〜Sx はそれぞれ減算器であり、nビットの入力をもち、画素A,Bがそれぞれ入力されて両者の減算結果を絶対値として出力する。加算器4は各減算器S0 〜Sx の減算結果を加算して合計値Sumとして出力する。この回路では、比較する画素の個数x+1と同じ数の減算器が必要になる。探索範囲内でyを変化させ合計値Sumが最小である変位yを求め、これを検索結果の変位Yとする。
【0013】
次に、第2段階の半画素単位の探索とは、図9に示す画素A,Cについて下式に示す合計値Sumが最小となる位置Uを求めることである。ここで画素Cは参照画素Bから補間により求めた半画素精度の補間画素である。
Ci (u)=(Bi+u +Bi+u+1 )/2 (2)
Sum(u)=Σ|Ai −Ci (u)| (3)
Sum(u)= minu Sum(u) (4)
【0014】
ここで、A,B,Cの精度はそれぞれnビットとする。通常、半画素単位の探索は整数画素単位で求められたYの周辺の隣り合った位置(Y−1≦u≦Y+1)につていてだけ計算する。この探索に必要な回路を図10に示す。やはり比較する画素の個数x+1と同じ数の減算器が必要になり、各減算器の精度はnビットが必要である。
【0015】
この補間方式の動き検出の場合にも、回路規模の削減のために減算器の演算精度を落とすことが考えられる。しかしその場合には前述同様に、探索精度が著しく低下する。
【0016】
一方、これらの並列配置された演算器は同一の構成をもつため、個々の演算器の回線規模を削減することができれば演算器の数が多いだけその効果は大である。例えば前述の例では1個の演算器の削減効果の256倍にもなる。
【0017】
本発明は以上のような技術的諸問題に鑑みてなされたものであり、動き検出の検索精度を低下させることなく回路規模を削減することを目的とする。
【0018】
【課題を解決するための手段】
上述の課題を解決するために、本発明においては、ブロックマッチングにより動き検出を行う動き補償予測型動画像符号化装置の動き検出装置であって、現画面のブロックと前画面のブロックの各画素の差分を計算する複数の演算器からなる第1の演算器群を備え、該第1の演算器群の各演算器は画素桁精度よりも低い計算精度で構成し、動き検出は、第1段階として該第1の演算器群を用いて検索範囲内のブロックのうちから差分の最も小さいブロックを検索し、第2段階として該第1の演算器群を2以上の演算器を互いに組み合わせて高精度化した複数の演算器組に分けて第2の演算器群を構成し、該第1段階で検索したブロックを含むその周辺のブロックに対して1ブロックの画素を複数に分割して該第2の演算器群を用い複数回の演算を行うことで差分の最も小さいブロックを検索することで行うように構成した動画像符号化装置の動き検出装置が提供される。
【0019】
回線規模の削減に直接的な効果があるのは、演算精度の低減である。そこで、本発明の動き検出装置では、第1段階の検索ではブロックの画素の下位桁を省略して第1の演算器群で検索を行うことでこの検索に必要な演算器の計算精度を低くして全体の回路規模を削減している。そして、第2段階の検索では第2の演算器群により第1段階の検索よりも多い桁を演算に用いることで検索精度を上げている。
【0020】
この動き検出装置による探索動作を説明する。ここでは前述同様に、説明を簡単化するために1次元の画素列の場合を例にする。2次元については同じ処理を垂直方向に並列に行うことによって行える。
【0021】
探索の元になる原画像の画素列をA0 〜AX 、参照する画像の画素列をB0 〜Bz とする。第1段階の探索ではA0 〜AX と最も近いBy 〜By+x を求める。つまり前記の(1)式のSumが最小となる位置yを求める。
【0022】
ここでA,Bの桁精度はそれぞれnビットとする。この第1段階の探索に必要な回路を図2に示す。第1段階の検索では、演算器S0 〜Sx に計算精度(n−m)ビットのものを用いて行い、画素列A,Bは最上位桁(MSB)側の(n−m)ビットを各演算器S0 〜Sx に入力する。
【0023】
第1段階の検索で差分が最小の画素列By 〜By+x が求められたら、その検索した画素列を含むその周辺にある画素列を求め、これを画素列Cとする。
【0024】
第2段階の探索は1画素あたりの差分計算に使用する演算器をp個にし、演算精度をA,Cそれぞれp倍{p×(n−m)ビット}として行う(図1)。この場合、同時に差分計算する画素数が1/p個になるため(x+1)個画素の差分を求めるためにp回の演算が必要になる。よって各回の演算結果を加算器4とメモリ7を用いて順次に累算していき、p回演算した後に最終結果を得る。
【0025】
この方法では演算回数が増加するため処理時間の増加は避けられない。しかし第2段階の検索は第1段階の探索範囲より狭い範囲(第1段階で検索したブロックとその周辺ブロック)で行うため、処理時間の増加は少ない。例えば第1段階で2次元でブロックの探索を水平、垂直方向の31点について行い、第2段階の探索は第1段階の探索で求めたYの周辺の8点について行う場合を考える。このとき第1段階の探索に312 =961点での演算が必要となるのに対し、第2段階の探索に必要な演算回数pの割合は全体の1%以下である。
【0026】
このように第1段階の探索の演算精度だけを減らす一方、第2段階の探索の演算精度を上げることで、第1段階と第2段階で演算器を共有しながら、最終的に求まる探索誤差を少なく抑えることができる。
【0027】
上述の動き検出装置は、第2段階での検索を、第1段階で検索したブロックを含むその周辺の補間により求めたブロックに対して行うように構成することができる。
【0028】
前述したように、MPEG−1、MPEG−2では、画素デ−タが存在する整数位置だけでなく、水平・垂直それぞれの中間位置に周辺の画素の値を用いて画素を補間し、それを予測値の候補とする方式が導入されている。本発明はこの方式にも適用できる。
【0029】
すなわち、第1段階の検索を図6に○で示す整数位置にある参照画素に対して行い、第2段階の検索を第1段階の検索で求めた参照画素とその周辺の点線の○で示す隣接する実線の画素から補間された参照画素に対して行う。第1段階の整数画素探索には下位ビットを省略し、第2段階の半画素探索は全てビット、あるいは整数画素探索よりも多いビットを演算に用いることで、検出精度を上げ、画質向上を図る。
【0030】
また本発明の動き検出装置は、第1段階での検索を、検索範囲内における全ブロックに対して行うことに代えて画素複数個置き(例えば1画素置き)の各ブロックに対して行うように構成できる。
【0031】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。
図3、図4には本発明の一実施例としての動画像符号化装置の動き検出装置が示される。この実施例装置は、画素デ−タが存在する整数位置だけでなく、水平・垂直それぞれの中間位置に周辺の画素の値を用いて画素を補間し、それを予測値の候補とする方式の動画像符号化装置に本発明を適用したものである。
【0032】
図中、1は現画面の画像データを記憶するフレームメモリ、2は前画面の画像データを記憶するフレームメモリであり、画像データの各画素は8ビットからなる。3はフレームメモリ2から検索範囲にあるブロックを読み出すアドレスを発生するアドレス発生器である。
【0033】
S0 〜S15はそれぞれ4ビットの減算器であり、フレームメモリ1からの画素データとフレームメモリ2からの画素データがそれぞれ入力されて両者の差分を計算する。4は各減算器S0 〜S15からの差分値を加算する加算器である。5は比較器、6はメモリであり、比較器5はメモリ6の内容(SumMin)と加算器4の加算値SumTmpを比較し、加算値SumTmpが小さい場合にそれを新たな加算値SumMinとしてメモリ6に送出する。このメモリ6には加算値SumMinとともにその加算値SumMinに対応する変位Yも記憶される。
【0034】
また図4において、7は累算用のメモリであり、メモリ7の出力を加算器4の入力側に戻すことにより、複数回の演算にわたる加算器4の加算結果をメモリ7に累算できるようになっている。また8は補間画素生成回路であり、フレームメモリ2の画素を補間して半画素精度の補間画素を生成し、各減算器S0 〜S15に供給する。
【0035】
以下、図3と図4を参照して実施例装置の動作を説明する。この図3と図4は同じ減算器S0 〜S15を使って、整数画素単位の検索を行う時(図3)と、半画素単位の探索を行う時(図4)のそれぞれの接続形態を示したものである。説明を簡略化するため、ここではベクトル探索の対象とする画素の個数を水平方向の16個のみとする。2次元画像については同様の回路を垂直方向に並列にならべることで実現する。またそれぞれの画素値は8ビットで表現されるものとする。
【0036】
図3の接続形態での動作について説明する。まず原画像の格納されたフレ−ムメモリ1から画素A0 〜A15を順次読み出し、それぞれを減算器S0 〜S15の入力とする。ここで各減算器S0 〜S15は減算結果の絶対値をとって出力するものとする。またそれぞれの減算器S0 〜S15の入力は4ビットのものを使用する。そのため8ビットの画素AのMSB側の4ビットを入力する。
【0037】
次に参照画像用のフレ−ムメモリ2から比較する画素By ,By+1 , ・・・, By+15を読みだし、やはり減算器S0 〜S15の入力とする。こちらもやはりMSB側の4ビットだけを使用する。減算器S0 〜S15によって入力されたA,Bの差分計算を行い、この差分累積和を加算器4で求める。この計算をyの値を探索範囲内で変化させながら減算器S0 〜S15に順次に入力して行い、加算器4で求めた差分累積和SumTmpをメモリ6に格納されているそれまでの最小の差分累積和SumMinと比較器5で比較する。加算器4の差分累積値SumTmpがそれまでの差分累積和の最小値より小さい場合、その差分累積値SumTmpとその時の変位yを新たに最小値SumMinとしてメモリ6に格納する。このようにして全検索範囲について検索して求めた最小値をSumMin、その時の変位をYとする。
【0038】
次に同じ減算器S0 〜S15をつかって図4のような構成に接続を切り替える。まず原画像の格納されたフレ−ムメモリ1から画素A0 〜A15のうちの半分にあたる画素A0 〜A7 を順次に読み出し、それぞれを減算器S0 , S1 , ・・・S14,S15の入力とする。今度はAの精度を8ビットのままにするが、かわりに減算器を1画素あたり2個使用して接続することにより8ビット計算精度の減算器を構成する。すなわち16個の減算器S0 〜S15をそれぞれ二つずつ組み合わせてキャリー信号線を接続し8ビット精度の減算器ペアーS0 +S1 、S2 +S3 ,・・・S14+S15を8個構成する。この減算器ペアーの一方に画素データのMSB側4ビットを、もう一方にLSB側4ビットを入力する。
【0039】
次に半画素単位の参照画素Cを生成するため、参照画像用のフレ−ムメモリ2から画素Bu ,Bu+1 (Y−1≦u≦Y+1)を読み出して補間画素生成回路8に入力し、ここで平均値を算出することで補間画素Cu 〜Cu+7 を生成し、やはり減算器S0 〜S15の入力とする。A0 〜A7 とCu 〜Cu+7 の差分を計算し、絶対値累積和とその変位uをメモリ7に格納する。
【0040】
画素A0 〜A15のうちの残り半分の画素A8 〜A15についても同様に計算し、既に求めてメモリ7に格納してあるA0 〜A7 の結果と合わせることで、A0 〜A15とCu 〜Cu+15についての差分絶対値和SumTmpを求め、これをメモリ7にその時の変位uとともに格納する。このため演算回数は整数画素単位の探索時の2倍になるが、探索単位が少ないので処理時間の増加は大きくない。
【0041】
このメモリ7の差分累積値SumTmpとメモリ6のそれまでの最小値SumMinと比較して、最小値SumMinよりも小さければその値を新たな最小値SumMinとしてその時の変位Uと共にメモリ6に格納する。このようにしてA0 〜A15にもっとも近いCu 〜Cu+15となる変位Uを求めることができる。
【0042】
本発明の実施にあたっては種々の変形形態が可能である。例えば上述の実施例は補間画素を作って半画素精度の動き検出を行える動画像符号化装置に本発明を適用した場合のものであるが、もちろん本発明はかかる半画素精度の動き検出を行わない方式の動画像符号化装置にも適用できる。この場合、図6に○で示す整数画素を対象として第1段階、第2段階の検索を行うことになる。またその場合、第1段階の検索は例えば画素一つ置きにブロックを抽出してそれらのブロックに対して行い、第2段階の検索で、第1段階で検索されたブロックの周辺にある第1段階で一つ置きにより飛ばされたブロックに対して検索を行うようにすれば、演算回数を削減することができる。
【0043】
【発明の効果】
以上に説明したように、本発明によれば、動き検出の検索精度を低下させることなく回路規模を削減することができる。
【図面の簡単な説明】
【図1】本発明に係る原理説明図(第2段階の接続)である。
【図2】本発明に係る原理説明図(第1段階の接続)である。
【図3】本発明の一実施例としての動画像符号化装置の動き検出装置(第1段階の接続形態)を示す図である。
【図4】本発明の一実施例としての動画像符号化装置の動き検出装置(第2段階の接続形態)を示す図である。
【図5】ブロックマッチングによる動き検出を説明する図である。
【図6】補間画素による動き検出を説明する図である。
【図7】補間画素による動き検出方式の第1段階の整数画素検索を説明する図である。
【図8】補間画素による動き検出方式の第1段階の整数画素検索を行う回路を示す図である。
【図9】補間画素による動き検出方式の第2段階の半画素検索を説明する図である。
【図10】補間画素による動き検出方式の第2段階の半画素検索を行う回路を示す図である。
【符号の説明】
1、2 フレームメモリ
3 アドレス発生器
4 加算器
5 比較器
6、7 メモリ
8 補間画素生成回路
Claims (1)
- ブロックマッチングにより動き検出を行う動き補償予測型動画像符号化装置の動き検出装置であって、
入力画像を複数の画素からなるブロックに分割し、
前記ブロックに対し、画素値を表すビットの上位ビットからなる低解像度ブロックを生成し、
現画面の低解像度ブロックと前画面の低解像度ブロックの各画素間の差分を計算する複数の演算器からなる第1の演算器群を備え、該第1の演算器群の各演算器は前記画素値を表すビットの上位ビット数の計算精度で構成し、
動き検出は、第1段階として該第1の演算器群を用いて検索範囲内の低解像度ブロックのうちから差分の最も小さいブロックを検索し、
第2段階として該第1の演算器群を複数個使用し、該第1の演算器群の演算器の計算精度を前記使用した複数個の演算器の個数倍にした演算精度で行うように該第1の演算器群を複数個組み合わせた第2の演算器群を構成し、
該第1段階で検索したブロックを含むその周辺の領域に対してブロック内の画素の画素値を表すビット全体に対し第2の演算器群を用い演算を行うことで差分の最も小さいブロックを検索するように構成した動画像符号化装置の動き検出装置。
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