JP3767019B2 - 積和演算回路および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数の被乗数とそれに対する乗数とを掛け合わせるとき、より少ない被乗数と乗数を用いてもほぼ同じ結果を得ることができるようにした積和演算回路および方法に関する。
【０００２】
【従来の技術】
今日において、オーディオ・ビジュアル指向の高まりから、より高解像度の画像を得ることができるようなテレビジョン受像機の開発が望まれ、この要望に応えて、いわゆるハイビジョンが開発された。このハイビジョンは、いわゆるＮＴＳＣ方式に規定される走査線数５２５本なのに対して、２倍以上の１１２５本となっているうえ、表示画面の縦横比もＮＴＳＣ方式が３：４に対して９：１６と広角画面になっている。このため、高解像度で臨場感のある画面を得ることができるようになっている。
【０００３】
ここで、このような優れた特性を有するハイビジョンではあるが、ＮＴＳＣ方式の映像信号をそのまま供給しても画像表示を行うことはできない。これは、上述のようにＮＴＳＣ方式とハイビジョン方式とでは規格が異なるからである。このため、ＮＴＳＣ方式の映像信号に応じた画像をハイビジョンで表示しようとする場合、従来は、供給されたＮＴＳＣ方式の映像信号（ＳＤ（Standerd Definition ）データ）の水平方向の補間処理を行い、その後垂直方向の補間処理を行うことで映像信号のレート変換を行っていた。
【０００４】
この水平方向および垂直方向の補間処理は、縦続接続型のＦＩＲフィルタからなるものであり、これらは、単に水平方向および垂直方向の補間を行っているにすぎないため、解像度は基となるＮＴＳＣ方式の映像信号と何ら変わらなかった。特に、通常の画像を変換対象とした場合、垂直方向の補間をフィールド内処理で行うのが一般的であるが、その場合、画像のフィールド間相関を使用していないため、画像静止部においては、変換ロスにより、ＮＴＳＣ方式の映像信号よりむしろ解像度が劣化する欠点があった。
【０００５】
これに対し、出願人は、特願平６−２０５９３４号の画像信号変換装置において、入力信号である画像信号レベルの３次元（時空間）分布に応じてクラス分割を行い、クラス毎に予め学習により獲得された予測係数値を格納した記憶手段を持ち、予測式に基づいた演算により最適な推定値を出力する、というものを提案している。
【０００６】
この手法は、ＨＤ（High Definition ）データを創造する場合、創造するＨＤ画素の近傍にあるＳＤデータを用いてクラス分割を行い、それぞれのクラス毎に予測係数値を学習により獲得することで、画像静止部において、より真値に近いＨＤデータを得る、というような巧妙なものである。
【０００７】
例えば、図８において示すＳＤ画素ｍ1 〜ｍ5 とＳＤ画素ｎ1 〜ｎ5 のそれぞれの空間的同一位置にある画素同士のフレーム間差分の平均値を求め、それをしきい値処理してクラス分類することにより、主に動きの程度の表現に対してクラス分類を行う。同時に、図７において示すような、ＳＤ画素ｋ1 〜ｋ5 をＡＤＲＣ（Adaptive Dynamic Range Coding ）処理することにより、少ないビット数で主に空間内の波形表現を目的としたクラス分類を行う。
【０００８】
上述の２種類のクラス分類で決定されたクラス毎に、図９において示すようなＳＤ画素ｘ1 〜ｘ25を使用して、線形一次式をたて、予測係数値を学習により獲得する。この方式は、主に動きの程度を表すクラス分類と、主に空間内の波形を表すクラス分類とを個別に、それぞれ適した形で行うため、比較的少ないクラス数で高い変換性能を得られるという特性がある。ＨＤ画素ｙの推定演算は、上述の手順で得られた予測係数値ｗn を用いて以下のような式（１）で行われる。
【０００９】
ｙ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗn ｘn （１）
この例では、ｎ＝９である。
【００１０】
このように、ＳＤデータに対応するＨＤデータを推定するための予測係数値を各クラス毎に予め学習により求めた上で、ＲＯＭテーブルに格納しておき、入力されるＳＤデータおよびＲＯＭテーブルから読み出した予測係数値を出力することにより、入力されたＳＤデータを単に補間処理したものとは異なり、実際のＨＤデータにより近いデータを出力することができるという特徴がある。
【００１１】
このような画像信号変換装置に用いられる積和演算回路を図１０に示す。被乗数レジスタ５１からは、複数のＳＤデータが積和器５２へ供給される。この複数のＳＤデータに対応するクラスコードclass がアドレスコントロール回路５３から乗数メモリ５４へ供給され、乗数メモリ５４では、クラスコードclass に応答する係数データが積和器５２へ供給される。積和器５２では、ＳＤデータと係数データの積和演算が実行され、その積和出力は、出力端子５５から出力される。
【００１２】
この積和器５２の例として図１１に示すように、入力端子６１からＳＤデータが供給され、そのＳＤデータは、レジスタ６２を介して乗算器６５へ供給される。入力端子６３から係数データが供給され、その係数データは、レジスタ６４を介して乗算器６５へ供給される。乗算器６５では、ＳＤデータと係数データとが乗算され、その乗算出力は、レジスタ６６を介して加算器６７へ供給される。加算器６７では、２つの乗算出力が加算され、その加算出力は、レジスタ６８を介して加算器６９へ供給される。加算器６９では、さらに２つの加算出力と加算され、レジスタ７０を介して出力端子７１から積和出力が出力される。
【００１３】
このように、積和演算回路を用いた演算において、予め乗数（係数データ）をメモリ等に用意しておき、画像の特徴（すなわち、クラス情報）によって乗数を可変できる構成が画像信号の変換に用いられていた。
【００１４】
【発明が解決しようとする課題】
クラス数を多くして乗数の種類を多くすれば、画像の推定の精度を向上することができる。しかしながら、乗数の種類を多く持てば持つほど乗数メモリの容量が増え、ハード規模が増大するという問題点があった。
【００１５】
従って、この発明の目的は、上述した問題点を鑑みて、ハード規模を削減することができる積和演算回路および方法を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算回路において、乗数メモリをコントロールするＬビットのアドレスを上位ビットおよび下位ビットに分割し、上位ビットを変換し、上位ビットの状態に応じて、下位ビットをＮビットシフトし、変換された上位ビットとＮビットシフトされた下位ビットとを加算し、Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退手段と、Ｓビットのアドレスに対応する乗数データを乗数メモリから読み出す乗数データ読出手段と、乗数メモリから読み出された乗数データと被乗数データとの積和出力を発生する演算手段とからなることを特徴とする積和演算回路である。
【００１７】
また、請求項９に記載の発明は、乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算方法において、乗数メモリをコントロールするＬビットのアドレスを上位ビットおよび下位ビットに分割し、上位ビットを変換し、上位ビットの状態に応じて、下位ビットをＮビットシフトし、変換された上位ビットとＮビットシフトされた下位ビットとを加算し、Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退ステップと、Ｓビットのアドレスに対応する乗数データを乗数メモリから読み出す乗数データ読出ステップと、乗数メモリから読み出された乗数データと被乗数データとの積和出力を発生する演算ステップとからなることを特徴とする積和演算方法である。
【００１８】
上述したように、この発明は、アドレスを６ビットから５ビットへ縮退させることによって、係数メモリに記憶される係数データを減少させる。すなわち、ハード規模が削減される。
【００１９】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。図１は、この発明の一実施例を説明するための構成を概略的に示したものである。被乗数レジスタ１には、被乗数としてのＳＤデータが蓄えられており、ＳＤデータが被乗数レジスタ１から積和器２へ供給される。また、ＳＤデータに基づいて、アドレスコントロール回路３では、Ｌビットのクラスコードclass が生成され、生成されたＬビットのクラスコードL-class は、アドレス縮退メモリ４へ供給される。
【００２０】
アドレス縮退メモリ４は、供給されたクラスコードをＬビットからＳビットへ縮退するための、データ変換テーブルから構成される。よって、ＬビットのクラスコードL-class に対応するＳビットのクラスコードS-class が読み出され、読み出されたクラスコードS-class は、係数メモリ５へ供給される。係数メモリ５では、供給されたクラスコードS-class に応答した係数データが読み出され、読み出された係数データは、積和器２へ供給される。この係数メモリ５は、予め学習することによって、得られた係数データが記憶されたものである。積和器２では、画素データと係数データとの積和演算が実行され、その積和結果、すなわちＨＤ（High Definition ）データが出力端子６から出力される。
【００２１】
そして、図２にそのアドレス縮退メモリ４に用いることができるデータ変換テーブルの一例を示す。アドレスコントロール回路３から供給されるクラスコードL-class は、例えば６ビットのデータとなり、この６ビットのクラスコードは、２ビットの主に動きの程度を表すためのクラス分類（以下、動きクラスと称する）と、４ビットからなる主に空間内の波形表現のためのクラス分類（以下、空間クラスと称する）から構成される。ここでは、この６ビットのクラスコードを５ビットのクラスコードへ縮退する。
【００２２】
この図２に示すように動きクラスmv-classは、０、１、２で表される。動きクラスmv-classが０の場合、縮退の前後でアドレス数の変化はなく、動きクラスmv-classが１および２の場合、縮退の前後でアドレス数が１／２に縮退される。このため、合計のアドレス数は、縮退することで４８から３２となり、５ビットで表現することが可能となる。
【００２３】
また、図３に示すように動きクラスmv-classを０、１、２、３で表すことも可能である。このとき、動きクラスmv-classが０、１および２の場合は、上述と同じように縮退される。しかしながら、動きクラスmv-classが３の場合、動きクラスmv-classが２と同じアドレスに縮退がなされる。例えば、縮退前のアドレスが３２の場合、縮退後のアドレスは、２４となり、同様に縮退前のアドレスが４８の場合、縮退後のアドレスは、２４となる。また、縮退前のアドレスが４２の場合、縮退後のアドレスは、２９となり、同様に縮退前のアドレスが５８の場合、縮退後のアドレスは、２９となる。
【００２４】
次に、この発明の積和演算回路の他の実施例を図４に示す。なお、他の実施例を説明するにあたり、上述した一実施例と同一の部分には同一の符号を付し、その説明は、省略する。
【００２５】
被乗数レジスタ１から複数の画素データが積和器２へ供給される。アドレスコントロール回路３では、ＬビットのクラスコードL-class が縮退演算回路１１へ供給される。縮退演算回路１１では、後述するように、供給されたＬビットのクラスコードL-class をＳビットのクラスコードS-class へ縮退を行う演算が実行される。縮退がなされたクラスコードS-class は、縮退演算回路１１から係数メモリ５へ供給される。係数メモリ５では、クラスコードS-class に応答する係数データが読み出され、積和器２へ供給される。積和器２では、画素データと係数データとの積和演算が実行され、その積和出力は、出力端子６から出力される。
【００２６】
ここで、縮退演算回路１１の詳細な回路図を図５に示す。入力端子２１から動きクラスmv-classのＬＳＢが供給され、ＯＲゲート２７へ供給される。入力端子２２から動きクラスmv-classのＭＳＢが供給され、ＯＲゲート２７および加算器２８の一方の入力側の２ｎｄ−ＭＳＢに供給される。ＯＲゲート２７は、入力端子２１および２２からのビットを入力とし、その出力は、加算器２８の一方の入力側のＭＳＢとして入力される。また、入力端子２２からのビットは、加算器２８の一方の２ｎｄ−ＭＳＢとして供給される。加算器２８の一方のＬＳＢ、２ｎｄ−ＬＳＢおよび３ｒｄ−ＬＳＢは、接地されている。すなわち、常に `０' である。
【００２７】
入力端子２３から空間クラスのＬＳＢが供給され、入力端子２４から空間クラスの２ｎｄ−ＬＳＢが供給され、入力端子２５から空間クラスの２ｎｄ−ＭＳＢが供給され、入力端子２６から空間クラスのＭＳＢが供給される。これら入力端子２３、２４、２５および２６からのビットは、シフトレジスタ２９へ供給される。シフトレジスタ２９の入力側のＭＳＢは接地され、シフトレジスタ２９の入力側の２ｎｄ−ＭＳＢには空間クラスのＭＳＢのビットが供給され、シフトレジスタ２９の入力側の３ｒｄ−ＬＳＢには空間クラスの２ｎｄ−ＭＳＢが供給され、シフトレジスタ２９の入力側の２ｎｄ−ＬＳＢには空間クラスの２ｎｄ−ＬＳＢが供給され、シフトレジスタ２９の入力側のＬＳＢには空間クラスのＬＳＢが供給される。
【００２８】
シフトレジスタ２９では、外部からＮビットシフトのコントロールする制御信号が供給され、この制御信号は、動きクラスmv-classに対応するものである。他の実施例では、１ビットシフトの制御信号が供給される。動きクラスmv-classが０の場合、シフトレジスタ２９では、下位４ビットが加算器２８の他方の入力側へ供給され、動きクラスmv-classが０でない場合、供給されたビットがＬＳＢ側に１ビットずつシフトされる。１ビットシフトによって、シフトレジスタ２９の出力は、その入力の１／２の値とされる。シフトされた４ビットのデータは、加算器２８の他方の入力側に供給される。加算器２８の他方の入力側のＭＳＢは、接地されている。加算器２８では、入力されたそれぞれのデータが加算され、５ビットのデータとしてレジスタ３０を介して出力端子３１から出力される。
【００２９】
一例として、クラスコードclass が `010011' の場合、加算器２８の一方の入力側には、 `10000'が供給され、その他方の入力側には、 `00001' が供給され、加算器２８の出力は、 `10001'となり、クラスコードclass が縮退される。すなわち、クラスコードclass が１９から１７へ縮退される。同様に、クラスコードclass が `100101' の場合、加算器２８の一方の入力側には、 `11000'が供給され、その他方の入力側には、 `00010' が供給され、加算器２８の出力は、 `11010'となり、クラスコードclass が縮退される。すなわち、クラスコードclass が３７から２６へ縮退される。
【００３０】
上述したような、この発明による推定演算回路を使用して構成された信号変換装置の一例を図６に示す。入力端子４１からＳＤデータが供給され、そのＳＤデータは、領域切り出し回路４２、４４および４９へ供給される。領域切り出し回路４２は、入力端子４１から供給されたＳＤデータから空間クラスに必要なＳＤデータを切り出す。この一例では、例えば図７に示すように創造するべきＨＤデータｙ1 〜ｙ4 の近傍に位置する５つのＳＤデータｋ1 〜ｋ5 を切り出す。
【００３１】
領域切り出し回路４２により切り出されたＳＤデータは、ＡＤＲＣ（Adaptive Dynamic Range Coding ）回路４３へ供給される。ＡＤＲＣ回路４３は、供給されたＳＤデータのレベル分布のパターン化を目的として、各領域のデータを、例えば８ビットのＳＤデータから２ビットのＳＤデータに圧縮するような演算を行う。これにより、形成されたパターン圧縮データをクラスコード発生回路４６へ供給する。
【００３２】
領域切り出し回路４４は、動きクラスに必要なＳＤデータを切り出す。この一例では、例えば供給されたＳＤデータから創造するべきＨＤデータｙ1 〜ｙ4 に対して図８に示す位置に存在する１０個のＳＤデータｍ1 〜ｍ5 およびｎ1 〜ｎ5 を切り出す。
【００３３】
領域切り出し回路４４により切り出されたＳＤデータは、動きクラス決定回路４５へ供給される。動きクラス決定回路４５は、供給されたＳＤデータのフレーム間差分を算出し、その絶対値の平均値をしきい値処理することにより動きの指標である動きパラメータを算出する。具体的には、動きクラス決定回路４５は、以下の式（２）により、供給されるＳＤデータの差分の絶対値の平均値param を算出する。
【００３４】
【数１】
ただし、図７の画素配置では、ｎ＝５である。
【００３５】
動きパラメータは、例えば、４つの動きクラスのことである。すなわち、ＳＤデータの差分の絶対値の平均値param ≦２の場合、動きクラスmv-classを０と決定し、平均値param ≦４の場合、動きクラスmv-classを１と決定し、平均値param ≦８の場合、動きクラスmv-classを２と決定し、平均値param ＞８の場合、動きクラスmv-classを３と決定する。このように決定された動きクラスmv-classがクラスコード発生回路４６へ供給される。
【００３６】
クラスコード発生回路４６は、ＡＤＲＣ回路４３からの空間クラスおよび動きクラス決定回路４５からの動きクラスmv-classに基づいて以下の式（３）の演算を行うことにより、そのブロックが属するクラスを検出し、そのクラスを示すクラスコードclass を係数メモリ４７へ供給する。このクラスコードclass は、係数メモリ４７からの読み出しアドレスを示すものとなっている。
【００３７】
【数２】
この例では、ｎ＝５、ｐ＝２である。
【００３８】
係数メモリ４７には、ＳＤデータのパターンとＨＤデータの関係を学習することにより、線形推定式を用いて、ＳＤデータに対応するＨＤデータを算出するための係数データが各クラス毎に記憶されている。係数メモリ４７からは、クラスコードclass で示されるアドレスから、そのクラスの係数データであるｗi （class ）が読み出される。この係数データは、推定演算回路４８へ供給される。
【００３９】
一方、ＳＤデータは、領域切り出し回路４９にも供給される。領域切り出し回路４９は、ＳＤデータを図９に示すような位置にある推定演算に使用する２５個のＳＤデータｘ1 〜ｘ25を切り出す。領域切り出し回路４９の出力信号は、推定演算回路４８へ供給される。推定演算回路４８は、領域切り出し回路４９からのＳＤデータ、係数メモリ４７からの係数データに基づいて、入力されたＳＤデータに対応するＨＤデータを算出する。その算出するための一例を式（４）に示す。算出されたＨＤデータは、出力端子５０から出力される。
【００４０】
ＨＤ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗ25ｘ25 （４）
【００４１】
【発明の効果】
この発明に依れば、アドレス縮退演算回路を有することによって、この回路自体の付加回路は増加するが、それに比べて係数メモリと積和器のハード規模の削減がかなり大きくなるため、大幅にハード規模を削減できる。また、アドレスを縮退することによって、本来Ｌビットでコントロールする係数メモリをＳビットでコントロールする係数メモリに置き換えても本来の性能とほぼ等価な画質性能を得ることができる。
【図面の簡単な説明】
【図１】この発明の積和演算回路の一実施例を示す回路図である。
【図２】この発明のアドレス縮退メモリの一実施例を示すテーブルである。
【図３】この発明のアドレス縮退メモリの一実施例を示すテーブルである。
【図４】この発明の積和演算回路の他の実施例を示す回路図である。
【図５】この発明のアドレス縮退演算回路の一実施例を示す回路図である。
【図６】この発明が適用できる信号変換装置の一例を示すブロック図である。
【図７】領域切り出しを説明するための略線図である。
【図８】領域切り出しを説明するための略線図である。
【図９】領域切り出しを説明するための略線図である。
【図１０】従来の積和演算回路を示す回路図である。
【図１１】従来の信号補間回路を示す回路図である。
【符号の説明】
１・・・被乗数メモリ、２・・・積和器、３・・・アドレスコントロール回路、４・・・アドレス縮退メモリ、５・・・乗数メモリ
【発明の属する技術分野】
この発明は、複数の被乗数とそれに対する乗数とを掛け合わせるとき、より少ない被乗数と乗数を用いてもほぼ同じ結果を得ることができるようにした積和演算回路および方法に関する。
【０００２】
【従来の技術】
今日において、オーディオ・ビジュアル指向の高まりから、より高解像度の画像を得ることができるようなテレビジョン受像機の開発が望まれ、この要望に応えて、いわゆるハイビジョンが開発された。このハイビジョンは、いわゆるＮＴＳＣ方式に規定される走査線数５２５本なのに対して、２倍以上の１１２５本となっているうえ、表示画面の縦横比もＮＴＳＣ方式が３：４に対して９：１６と広角画面になっている。このため、高解像度で臨場感のある画面を得ることができるようになっている。
【０００３】
ここで、このような優れた特性を有するハイビジョンではあるが、ＮＴＳＣ方式の映像信号をそのまま供給しても画像表示を行うことはできない。これは、上述のようにＮＴＳＣ方式とハイビジョン方式とでは規格が異なるからである。このため、ＮＴＳＣ方式の映像信号に応じた画像をハイビジョンで表示しようとする場合、従来は、供給されたＮＴＳＣ方式の映像信号（ＳＤ（Standerd Definition ）データ）の水平方向の補間処理を行い、その後垂直方向の補間処理を行うことで映像信号のレート変換を行っていた。
【０００４】
この水平方向および垂直方向の補間処理は、縦続接続型のＦＩＲフィルタからなるものであり、これらは、単に水平方向および垂直方向の補間を行っているにすぎないため、解像度は基となるＮＴＳＣ方式の映像信号と何ら変わらなかった。特に、通常の画像を変換対象とした場合、垂直方向の補間をフィールド内処理で行うのが一般的であるが、その場合、画像のフィールド間相関を使用していないため、画像静止部においては、変換ロスにより、ＮＴＳＣ方式の映像信号よりむしろ解像度が劣化する欠点があった。
【０００５】
これに対し、出願人は、特願平６−２０５９３４号の画像信号変換装置において、入力信号である画像信号レベルの３次元（時空間）分布に応じてクラス分割を行い、クラス毎に予め学習により獲得された予測係数値を格納した記憶手段を持ち、予測式に基づいた演算により最適な推定値を出力する、というものを提案している。
【０００６】
この手法は、ＨＤ（High Definition ）データを創造する場合、創造するＨＤ画素の近傍にあるＳＤデータを用いてクラス分割を行い、それぞれのクラス毎に予測係数値を学習により獲得することで、画像静止部において、より真値に近いＨＤデータを得る、というような巧妙なものである。
【０００７】
例えば、図８において示すＳＤ画素ｍ1 〜ｍ5 とＳＤ画素ｎ1 〜ｎ5 のそれぞれの空間的同一位置にある画素同士のフレーム間差分の平均値を求め、それをしきい値処理してクラス分類することにより、主に動きの程度の表現に対してクラス分類を行う。同時に、図７において示すような、ＳＤ画素ｋ1 〜ｋ5 をＡＤＲＣ（Adaptive Dynamic Range Coding ）処理することにより、少ないビット数で主に空間内の波形表現を目的としたクラス分類を行う。
【０００８】
上述の２種類のクラス分類で決定されたクラス毎に、図９において示すようなＳＤ画素ｘ1 〜ｘ25を使用して、線形一次式をたて、予測係数値を学習により獲得する。この方式は、主に動きの程度を表すクラス分類と、主に空間内の波形を表すクラス分類とを個別に、それぞれ適した形で行うため、比較的少ないクラス数で高い変換性能を得られるという特性がある。ＨＤ画素ｙの推定演算は、上述の手順で得られた予測係数値ｗn を用いて以下のような式（１）で行われる。
【０００９】
ｙ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗn ｘn （１）
この例では、ｎ＝９である。
【００１０】
このように、ＳＤデータに対応するＨＤデータを推定するための予測係数値を各クラス毎に予め学習により求めた上で、ＲＯＭテーブルに格納しておき、入力されるＳＤデータおよびＲＯＭテーブルから読み出した予測係数値を出力することにより、入力されたＳＤデータを単に補間処理したものとは異なり、実際のＨＤデータにより近いデータを出力することができるという特徴がある。
【００１１】
このような画像信号変換装置に用いられる積和演算回路を図１０に示す。被乗数レジスタ５１からは、複数のＳＤデータが積和器５２へ供給される。この複数のＳＤデータに対応するクラスコードclass がアドレスコントロール回路５３から乗数メモリ５４へ供給され、乗数メモリ５４では、クラスコードclass に応答する係数データが積和器５２へ供給される。積和器５２では、ＳＤデータと係数データの積和演算が実行され、その積和出力は、出力端子５５から出力される。
【００１２】
この積和器５２の例として図１１に示すように、入力端子６１からＳＤデータが供給され、そのＳＤデータは、レジスタ６２を介して乗算器６５へ供給される。入力端子６３から係数データが供給され、その係数データは、レジスタ６４を介して乗算器６５へ供給される。乗算器６５では、ＳＤデータと係数データとが乗算され、その乗算出力は、レジスタ６６を介して加算器６７へ供給される。加算器６７では、２つの乗算出力が加算され、その加算出力は、レジスタ６８を介して加算器６９へ供給される。加算器６９では、さらに２つの加算出力と加算され、レジスタ７０を介して出力端子７１から積和出力が出力される。
【００１３】
このように、積和演算回路を用いた演算において、予め乗数（係数データ）をメモリ等に用意しておき、画像の特徴（すなわち、クラス情報）によって乗数を可変できる構成が画像信号の変換に用いられていた。
【００１４】
【発明が解決しようとする課題】
クラス数を多くして乗数の種類を多くすれば、画像の推定の精度を向上することができる。しかしながら、乗数の種類を多く持てば持つほど乗数メモリの容量が増え、ハード規模が増大するという問題点があった。
【００１５】
従って、この発明の目的は、上述した問題点を鑑みて、ハード規模を削減することができる積和演算回路および方法を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算回路において、乗数メモリをコントロールするＬビットのアドレスを上位ビットおよび下位ビットに分割し、上位ビットを変換し、上位ビットの状態に応じて、下位ビットをＮビットシフトし、変換された上位ビットとＮビットシフトされた下位ビットとを加算し、Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退手段と、Ｓビットのアドレスに対応する乗数データを乗数メモリから読み出す乗数データ読出手段と、乗数メモリから読み出された乗数データと被乗数データとの積和出力を発生する演算手段とからなることを特徴とする積和演算回路である。
【００１７】
また、請求項９に記載の発明は、乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算方法において、乗数メモリをコントロールするＬビットのアドレスを上位ビットおよび下位ビットに分割し、上位ビットを変換し、上位ビットの状態に応じて、下位ビットをＮビットシフトし、変換された上位ビットとＮビットシフトされた下位ビットとを加算し、Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退ステップと、Ｓビットのアドレスに対応する乗数データを乗数メモリから読み出す乗数データ読出ステップと、乗数メモリから読み出された乗数データと被乗数データとの積和出力を発生する演算ステップとからなることを特徴とする積和演算方法である。
【００１８】
上述したように、この発明は、アドレスを６ビットから５ビットへ縮退させることによって、係数メモリに記憶される係数データを減少させる。すなわち、ハード規模が削減される。
【００１９】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。図１は、この発明の一実施例を説明するための構成を概略的に示したものである。被乗数レジスタ１には、被乗数としてのＳＤデータが蓄えられており、ＳＤデータが被乗数レジスタ１から積和器２へ供給される。また、ＳＤデータに基づいて、アドレスコントロール回路３では、Ｌビットのクラスコードclass が生成され、生成されたＬビットのクラスコードL-class は、アドレス縮退メモリ４へ供給される。
【００２０】
アドレス縮退メモリ４は、供給されたクラスコードをＬビットからＳビットへ縮退するための、データ変換テーブルから構成される。よって、ＬビットのクラスコードL-class に対応するＳビットのクラスコードS-class が読み出され、読み出されたクラスコードS-class は、係数メモリ５へ供給される。係数メモリ５では、供給されたクラスコードS-class に応答した係数データが読み出され、読み出された係数データは、積和器２へ供給される。この係数メモリ５は、予め学習することによって、得られた係数データが記憶されたものである。積和器２では、画素データと係数データとの積和演算が実行され、その積和結果、すなわちＨＤ（High Definition ）データが出力端子６から出力される。
【００２１】
そして、図２にそのアドレス縮退メモリ４に用いることができるデータ変換テーブルの一例を示す。アドレスコントロール回路３から供給されるクラスコードL-class は、例えば６ビットのデータとなり、この６ビットのクラスコードは、２ビットの主に動きの程度を表すためのクラス分類（以下、動きクラスと称する）と、４ビットからなる主に空間内の波形表現のためのクラス分類（以下、空間クラスと称する）から構成される。ここでは、この６ビットのクラスコードを５ビットのクラスコードへ縮退する。
【００２２】
この図２に示すように動きクラスmv-classは、０、１、２で表される。動きクラスmv-classが０の場合、縮退の前後でアドレス数の変化はなく、動きクラスmv-classが１および２の場合、縮退の前後でアドレス数が１／２に縮退される。このため、合計のアドレス数は、縮退することで４８から３２となり、５ビットで表現することが可能となる。
【００２３】
また、図３に示すように動きクラスmv-classを０、１、２、３で表すことも可能である。このとき、動きクラスmv-classが０、１および２の場合は、上述と同じように縮退される。しかしながら、動きクラスmv-classが３の場合、動きクラスmv-classが２と同じアドレスに縮退がなされる。例えば、縮退前のアドレスが３２の場合、縮退後のアドレスは、２４となり、同様に縮退前のアドレスが４８の場合、縮退後のアドレスは、２４となる。また、縮退前のアドレスが４２の場合、縮退後のアドレスは、２９となり、同様に縮退前のアドレスが５８の場合、縮退後のアドレスは、２９となる。
【００２４】
次に、この発明の積和演算回路の他の実施例を図４に示す。なお、他の実施例を説明するにあたり、上述した一実施例と同一の部分には同一の符号を付し、その説明は、省略する。
【００２５】
被乗数レジスタ１から複数の画素データが積和器２へ供給される。アドレスコントロール回路３では、ＬビットのクラスコードL-class が縮退演算回路１１へ供給される。縮退演算回路１１では、後述するように、供給されたＬビットのクラスコードL-class をＳビットのクラスコードS-class へ縮退を行う演算が実行される。縮退がなされたクラスコードS-class は、縮退演算回路１１から係数メモリ５へ供給される。係数メモリ５では、クラスコードS-class に応答する係数データが読み出され、積和器２へ供給される。積和器２では、画素データと係数データとの積和演算が実行され、その積和出力は、出力端子６から出力される。
【００２６】
ここで、縮退演算回路１１の詳細な回路図を図５に示す。入力端子２１から動きクラスmv-classのＬＳＢが供給され、ＯＲゲート２７へ供給される。入力端子２２から動きクラスmv-classのＭＳＢが供給され、ＯＲゲート２７および加算器２８の一方の入力側の２ｎｄ−ＭＳＢに供給される。ＯＲゲート２７は、入力端子２１および２２からのビットを入力とし、その出力は、加算器２８の一方の入力側のＭＳＢとして入力される。また、入力端子２２からのビットは、加算器２８の一方の２ｎｄ−ＭＳＢとして供給される。加算器２８の一方のＬＳＢ、２ｎｄ−ＬＳＢおよび３ｒｄ−ＬＳＢは、接地されている。すなわち、常に `０' である。
【００２７】
入力端子２３から空間クラスのＬＳＢが供給され、入力端子２４から空間クラスの２ｎｄ−ＬＳＢが供給され、入力端子２５から空間クラスの２ｎｄ−ＭＳＢが供給され、入力端子２６から空間クラスのＭＳＢが供給される。これら入力端子２３、２４、２５および２６からのビットは、シフトレジスタ２９へ供給される。シフトレジスタ２９の入力側のＭＳＢは接地され、シフトレジスタ２９の入力側の２ｎｄ−ＭＳＢには空間クラスのＭＳＢのビットが供給され、シフトレジスタ２９の入力側の３ｒｄ−ＬＳＢには空間クラスの２ｎｄ−ＭＳＢが供給され、シフトレジスタ２９の入力側の２ｎｄ−ＬＳＢには空間クラスの２ｎｄ−ＬＳＢが供給され、シフトレジスタ２９の入力側のＬＳＢには空間クラスのＬＳＢが供給される。
【００２８】
シフトレジスタ２９では、外部からＮビットシフトのコントロールする制御信号が供給され、この制御信号は、動きクラスmv-classに対応するものである。他の実施例では、１ビットシフトの制御信号が供給される。動きクラスmv-classが０の場合、シフトレジスタ２９では、下位４ビットが加算器２８の他方の入力側へ供給され、動きクラスmv-classが０でない場合、供給されたビットがＬＳＢ側に１ビットずつシフトされる。１ビットシフトによって、シフトレジスタ２９の出力は、その入力の１／２の値とされる。シフトされた４ビットのデータは、加算器２８の他方の入力側に供給される。加算器２８の他方の入力側のＭＳＢは、接地されている。加算器２８では、入力されたそれぞれのデータが加算され、５ビットのデータとしてレジスタ３０を介して出力端子３１から出力される。
【００２９】
一例として、クラスコードclass が `010011' の場合、加算器２８の一方の入力側には、 `10000'が供給され、その他方の入力側には、 `00001' が供給され、加算器２８の出力は、 `10001'となり、クラスコードclass が縮退される。すなわち、クラスコードclass が１９から１７へ縮退される。同様に、クラスコードclass が `100101' の場合、加算器２８の一方の入力側には、 `11000'が供給され、その他方の入力側には、 `00010' が供給され、加算器２８の出力は、 `11010'となり、クラスコードclass が縮退される。すなわち、クラスコードclass が３７から２６へ縮退される。
【００３０】
上述したような、この発明による推定演算回路を使用して構成された信号変換装置の一例を図６に示す。入力端子４１からＳＤデータが供給され、そのＳＤデータは、領域切り出し回路４２、４４および４９へ供給される。領域切り出し回路４２は、入力端子４１から供給されたＳＤデータから空間クラスに必要なＳＤデータを切り出す。この一例では、例えば図７に示すように創造するべきＨＤデータｙ1 〜ｙ4 の近傍に位置する５つのＳＤデータｋ1 〜ｋ5 を切り出す。
【００３１】
領域切り出し回路４２により切り出されたＳＤデータは、ＡＤＲＣ（Adaptive Dynamic Range Coding ）回路４３へ供給される。ＡＤＲＣ回路４３は、供給されたＳＤデータのレベル分布のパターン化を目的として、各領域のデータを、例えば８ビットのＳＤデータから２ビットのＳＤデータに圧縮するような演算を行う。これにより、形成されたパターン圧縮データをクラスコード発生回路４６へ供給する。
【００３２】
領域切り出し回路４４は、動きクラスに必要なＳＤデータを切り出す。この一例では、例えば供給されたＳＤデータから創造するべきＨＤデータｙ1 〜ｙ4 に対して図８に示す位置に存在する１０個のＳＤデータｍ1 〜ｍ5 およびｎ1 〜ｎ5 を切り出す。
【００３３】
領域切り出し回路４４により切り出されたＳＤデータは、動きクラス決定回路４５へ供給される。動きクラス決定回路４５は、供給されたＳＤデータのフレーム間差分を算出し、その絶対値の平均値をしきい値処理することにより動きの指標である動きパラメータを算出する。具体的には、動きクラス決定回路４５は、以下の式（２）により、供給されるＳＤデータの差分の絶対値の平均値param を算出する。
【００３４】
【数１】
【００３５】
動きパラメータは、例えば、４つの動きクラスのことである。すなわち、ＳＤデータの差分の絶対値の平均値param ≦２の場合、動きクラスmv-classを０と決定し、平均値param ≦４の場合、動きクラスmv-classを１と決定し、平均値param ≦８の場合、動きクラスmv-classを２と決定し、平均値param ＞８の場合、動きクラスmv-classを３と決定する。このように決定された動きクラスmv-classがクラスコード発生回路４６へ供給される。
【００３６】
クラスコード発生回路４６は、ＡＤＲＣ回路４３からの空間クラスおよび動きクラス決定回路４５からの動きクラスmv-classに基づいて以下の式（３）の演算を行うことにより、そのブロックが属するクラスを検出し、そのクラスを示すクラスコードclass を係数メモリ４７へ供給する。このクラスコードclass は、係数メモリ４７からの読み出しアドレスを示すものとなっている。
【００３７】
【数２】
【００３８】
係数メモリ４７には、ＳＤデータのパターンとＨＤデータの関係を学習することにより、線形推定式を用いて、ＳＤデータに対応するＨＤデータを算出するための係数データが各クラス毎に記憶されている。係数メモリ４７からは、クラスコードclass で示されるアドレスから、そのクラスの係数データであるｗi （class ）が読み出される。この係数データは、推定演算回路４８へ供給される。
【００３９】
一方、ＳＤデータは、領域切り出し回路４９にも供給される。領域切り出し回路４９は、ＳＤデータを図９に示すような位置にある推定演算に使用する２５個のＳＤデータｘ1 〜ｘ25を切り出す。領域切り出し回路４９の出力信号は、推定演算回路４８へ供給される。推定演算回路４８は、領域切り出し回路４９からのＳＤデータ、係数メモリ４７からの係数データに基づいて、入力されたＳＤデータに対応するＨＤデータを算出する。その算出するための一例を式（４）に示す。算出されたＨＤデータは、出力端子５０から出力される。
【００４０】
ＨＤ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗ25ｘ25 （４）
【００４１】
【発明の効果】
この発明に依れば、アドレス縮退演算回路を有することによって、この回路自体の付加回路は増加するが、それに比べて係数メモリと積和器のハード規模の削減がかなり大きくなるため、大幅にハード規模を削減できる。また、アドレスを縮退することによって、本来Ｌビットでコントロールする係数メモリをＳビットでコントロールする係数メモリに置き換えても本来の性能とほぼ等価な画質性能を得ることができる。
【図面の簡単な説明】
【図１】この発明の積和演算回路の一実施例を示す回路図である。
【図２】この発明のアドレス縮退メモリの一実施例を示すテーブルである。
【図３】この発明のアドレス縮退メモリの一実施例を示すテーブルである。
【図４】この発明の積和演算回路の他の実施例を示す回路図である。
【図５】この発明のアドレス縮退演算回路の一実施例を示す回路図である。
【図６】この発明が適用できる信号変換装置の一例を示すブロック図である。
【図７】領域切り出しを説明するための略線図である。
【図８】領域切り出しを説明するための略線図である。
【図９】領域切り出しを説明するための略線図である。
【図１０】従来の積和演算回路を示す回路図である。
【図１１】従来の信号補間回路を示す回路図である。
【符号の説明】
１・・・被乗数メモリ、２・・・積和器、３・・・アドレスコントロール回路、４・・・アドレス縮退メモリ、５・・・乗数メモリ
Claims (6)
- 乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算回路において、
乗数メモリをコントロールするＬビットのアドレスを上位ビットおよび下位ビットに分割し、上記上位ビットを変換し、上記上位ビットの状態に応じて、上記下位ビットをＮビットシフトし、上記変換された上位ビットと上記Ｎビットシフトされた下位ビットとを加算し、上記Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退手段と、
上記Ｓビットのアドレスに対応する乗数データを上記乗数メモリから読み出す乗数データ読出手段と、
上記乗数メモリから読み出された上記乗数データと被乗数データとの積和出力を発生する演算手段と
からなることを特徴とする積和演算回路。 - 請求項１に記載の積和演算回路において、
入力信号がディジタル画像信号であり、上記乗数データが係数データであり、上記被乗数データが画素データであり、
上記ディジタル画像信号のレベル分布のパターンに基づいて、推定しようとする画素データが属するクラスを決定して上記Ｌビットのアドレスをクラス情報として出力するクラス決定手段を有し、
上記アドレス縮退手段によって、上記Ｌビットのアドレスが上記Ｓビットのアドレスへ縮退され、縮退された上記Ｓビットのアドレスのクラス情報に応答して、上記乗数メモリから係数データが読み出され、上記演算手段によって、上記画素データと上記係数データとを積和演算するようにしたことを特徴とする積和演算回路。 - 乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算回路において、
乗数メモリをコントロールするＬビットのアドレスのうちの一部のビットを上記Ｌビットより少ない第１のビットに変換し、上記一部のビットの状態に応じて、上記Ｌビットのうちの他の一部をＮビットシフトしたうちの上記Ｌビットより少ない下位ビットの第２のビットとし、上記第１のビットと上記第２のビットとを用いて上記Ｌビットのアドレスを上記Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退手段と、
上記Ｓビットのアドレスに対応する乗数データを上記乗数メモリから読み出す乗数データ読出手段と、
上記乗数メモリから読み出された上記乗数データと被乗数データとの積和出力を発生する演算手段と
からなることを特徴とする積和演算回路。 - 乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算方法において、
乗数メモリをコントロールするＬビットのアドレスを上位ビットおよび下位ビットに分割し、上記上位ビットを変換し、上記上位ビットの状態に応じて、上記下位ビットをＮビットシフトし、上記変換された上位ビットと上記Ｎビットシフトされた下位ビットとを加算し、上記Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退ステップと、
上記Ｓビットのアドレスに対応する乗数データを上記乗数メモリから読み出す乗数データ読出ステップと、
上記乗数メモリから読み出された上記乗数データと被乗数データとの積和出力を発生する演算ステップと
からなることを特徴とする積和演算方法。 - 請求項４に記載の積和演算方法において、
入力信号がディジタル画像信号であり、上記乗数データが係数データであり、上記被乗数データが画素データであり、
上記ディジタル画像信号のレベル分布のパターンに基づいて、推定しようとする画素データが属するクラスを決定して上記Ｌビットのアドレスをクラス情報として出力するクラス決定ステップを有し、
上記アドレス縮退ステップによって、上記Ｌビットのアドレスが上記Ｓビットのアドレスへ縮退され、縮退された上記Ｓビットのアドレスのクラス情報に応答して、上記乗数メモリから係数データが読み出され、上記演算ステップによって、上記画素データと上記係数データとを積和演算するようにしたことを特徴とする積和演算方法。 - 乗数および被乗数の積を加算することによって、ディジタルフィルタ演算をＭタップで行うようにした積和演算方法において、
乗数メモリをコントロールするＬビットのアドレスのうちの一部のビットを上記Ｌビットより少ない第１のビットに変換し、上記一部のビットの状態に応じて、上記Ｌビットのうちの他の一部をＮビットシフトしたうちの上記Ｌビットより少ない下位ビットの第２のビットとし、上記第１のビットと上記第２のビットとを用いて上記Ｌビットのアドレスを上記Ｌビットより少ないＳビットのアドレスに縮退するアドレス縮退ステップと、
上記Ｓビットのアドレスに対応する乗数データを上記乗数メモリから読み出す乗数データ読出ステップと、
上記乗数メモリから読み出された上記乗数データと被乗数データとの積和出力を発生する演算ステップと
からなることを特徴とする積和演算方法。
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