JPH09319730A - 積和演算回路および方法 - Google Patents
積和演算回路および方法Info
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- JPH09319730A JPH09319730A JP15890596A JP15890596A JPH09319730A JP H09319730 A JPH09319730 A JP H09319730A JP 15890596 A JP15890596 A JP 15890596A JP 15890596 A JP15890596 A JP 15890596A JP H09319730 A JPH09319730 A JP H09319730A
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Abstract
(57)【要約】
【課題】 ＬビットのクラスコードをＬビットよりビッ
ト数の少ないＳビットからなるクラスコードに縮退させ
ることで、係数メモリのクラスを大幅に削減することが
できるため、ハード規模を大幅に削減することができ
る。 【解決手段】 被乗数レジスタ１から複数のＳＤデータ
が積和器２へ供給される。このＳＤデータに基づいてア
ドレスコントロール回路３では、Ｌビットのクラスコー
ドL-class が生成され、そのクラスコードL-class は、
アドレス縮退メモリ４へ供給される。アドレス縮退メモ
リ４では、クラスコードL-class に対応するＳビットの
クラスコードS-class がデータ変換テーブルから読み出
される。そのクラスコードS-class は、係数メモリ５へ
供給される。積和器２では、クラスコードS-class に応
答する係数データが積和器２へ供給される。積和器２で
は、ＳＤデータと係数データの積和演算が実行される。
ト数の少ないＳビットからなるクラスコードに縮退させ
ることで、係数メモリのクラスを大幅に削減することが
できるため、ハード規模を大幅に削減することができ
る。 【解決手段】 被乗数レジスタ１から複数のＳＤデータ
が積和器２へ供給される。このＳＤデータに基づいてア
ドレスコントロール回路３では、Ｌビットのクラスコー
ドL-class が生成され、そのクラスコードL-class は、
アドレス縮退メモリ４へ供給される。アドレス縮退メモ
リ４では、クラスコードL-class に対応するＳビットの
クラスコードS-class がデータ変換テーブルから読み出
される。そのクラスコードS-class は、係数メモリ５へ
供給される。積和器２では、クラスコードS-class に応
答する係数データが積和器２へ供給される。積和器２で
は、ＳＤデータと係数データの積和演算が実行される。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の被乗数と
それに対する乗数とを掛け合わせるとき、より少ない被
乗数と乗数を用いてもほぼ同じ結果を得ることができる
ようにした積和演算回路および方法に関する。
それに対する乗数とを掛け合わせるとき、より少ない被
乗数と乗数を用いてもほぼ同じ結果を得ることができる
ようにした積和演算回路および方法に関する。
【０００２】
【従来の技術】今日において、オーディオ・ビジュアル
指向の高まりから、より高解像度の画像を得ることがで
きるようなテレビジョン受像機の開発が望まれ、この要
望に応えて、いわゆるハイビジョンが開発された。この
ハイビジョンは、いわゆるＮＴＳＣ方式に規定される走
査線数５２５本なのに対して、２倍以上の１１２５本と
なっているうえ、表示画面の縦横比もＮＴＳＣ方式が
３：４に対して９：１６と広角画面になっている。この
ため、高解像度で臨場感のある画面を得ることができる
ようになっている。
指向の高まりから、より高解像度の画像を得ることがで
きるようなテレビジョン受像機の開発が望まれ、この要
望に応えて、いわゆるハイビジョンが開発された。この
ハイビジョンは、いわゆるＮＴＳＣ方式に規定される走
査線数５２５本なのに対して、２倍以上の１１２５本と
なっているうえ、表示画面の縦横比もＮＴＳＣ方式が
３：４に対して９：１６と広角画面になっている。この
ため、高解像度で臨場感のある画面を得ることができる
ようになっている。
【０００３】ここで、このような優れた特性を有するハ
イビジョンではあるが、ＮＴＳＣ方式の映像信号をその
まま供給しても画像表示を行うことはできない。これ
は、上述のようにＮＴＳＣ方式とハイビジョン方式とで
は規格が異なるからである。このため、ＮＴＳＣ方式の
映像信号に応じた画像をハイビジョンで表示しようとす
る場合、従来は、供給されたＮＴＳＣ方式の映像信号
（ＳＤ（Standerd Definition ）データ）の水平方向の
補間処理を行い、その後垂直方向の補間処理を行うこと
で映像信号のレート変換を行っていた。
イビジョンではあるが、ＮＴＳＣ方式の映像信号をその
まま供給しても画像表示を行うことはできない。これ
は、上述のようにＮＴＳＣ方式とハイビジョン方式とで
は規格が異なるからである。このため、ＮＴＳＣ方式の
映像信号に応じた画像をハイビジョンで表示しようとす
る場合、従来は、供給されたＮＴＳＣ方式の映像信号
（ＳＤ（Standerd Definition ）データ）の水平方向の
補間処理を行い、その後垂直方向の補間処理を行うこと
で映像信号のレート変換を行っていた。
【０００４】この水平方向および垂直方向の補間処理
は、縦続接続型のＦＩＲフィルタからなるものであり、
これらは、単に水平方向および垂直方向の補間を行って
いるにすぎないため、解像度は基となるＮＴＳＣ方式の
映像信号と何ら変わらなかった。特に、通常の画像を変
換対象とした場合、垂直方向の補間をフィールド内処理
で行うのが一般的であるが、その場合、画像のフィール
ド間相関を使用していないため、画像静止部において
は、変換ロスにより、ＮＴＳＣ方式の映像信号よりむし
ろ解像度が劣化する欠点があった。
は、縦続接続型のＦＩＲフィルタからなるものであり、
これらは、単に水平方向および垂直方向の補間を行って
いるにすぎないため、解像度は基となるＮＴＳＣ方式の
映像信号と何ら変わらなかった。特に、通常の画像を変
換対象とした場合、垂直方向の補間をフィールド内処理
で行うのが一般的であるが、その場合、画像のフィール
ド間相関を使用していないため、画像静止部において
は、変換ロスにより、ＮＴＳＣ方式の映像信号よりむし
ろ解像度が劣化する欠点があった。
【０００５】これに対し、出願人は、特願平６−２０５
９３４号の画像信号変換装置において、入力信号である
画像信号レベルの３次元（時空間）分布に応じてクラス
分割を行い、クラス毎に予め学習により獲得された予測
係数値を格納した記憶手段を持ち、予測式に基づいた演
算により最適な推定値を出力する、というものを提案し
ている。
９３４号の画像信号変換装置において、入力信号である
画像信号レベルの３次元（時空間）分布に応じてクラス
分割を行い、クラス毎に予め学習により獲得された予測
係数値を格納した記憶手段を持ち、予測式に基づいた演
算により最適な推定値を出力する、というものを提案し
ている。
【０００６】この手法は、ＨＤ（High Definition ）デ
ータを創造する場合、創造するＨＤ画素の近傍にあるＳ
Ｄデータを用いてクラス分割を行い、それぞれのクラス
毎に予測係数値を学習により獲得することで、画像静止
部において、より真値に近いＨＤデータを得る、という
ような巧妙なものである。
ータを創造する場合、創造するＨＤ画素の近傍にあるＳ
Ｄデータを用いてクラス分割を行い、それぞれのクラス
毎に予測係数値を学習により獲得することで、画像静止
部において、より真値に近いＨＤデータを得る、という
ような巧妙なものである。
【０００７】例えば、図８において示すＳＤ画素ｍ1 〜
ｍ5 とＳＤ画素ｎ1 〜ｎ5 のそれぞれの空間的同一位置
にある画素同士のフレーム間差分の平均値を求め、それ
をしきい値処理してクラス分類することにより、主に動
きの程度の表現に対してクラス分類を行う。同時に、図
７において示すような、ＳＤ画素ｋ1 〜ｋ5 をＡＤＲＣ
（Adaptive Dynamic Range Coding ）処理することによ
り、少ないビット数で主に空間内の波形表現を目的とし
たクラス分類を行う。
ｍ5 とＳＤ画素ｎ1 〜ｎ5 のそれぞれの空間的同一位置
にある画素同士のフレーム間差分の平均値を求め、それ
をしきい値処理してクラス分類することにより、主に動
きの程度の表現に対してクラス分類を行う。同時に、図
７において示すような、ＳＤ画素ｋ1 〜ｋ5 をＡＤＲＣ
（Adaptive Dynamic Range Coding ）処理することによ
り、少ないビット数で主に空間内の波形表現を目的とし
たクラス分類を行う。
【０００８】上述の２種類のクラス分類で決定されたク
ラス毎に、図９において示すようなＳＤ画素ｘ1 〜ｘ25
を使用して、線形一次式をたて、予測係数値を学習によ
り獲得する。この方式は、主に動きの程度を表すクラス
分類と、主に空間内の波形を表すクラス分類とを個別
に、それぞれ適した形で行うため、比較的少ないクラス
数で高い変換性能を得られるという特性がある。ＨＤ画
素ｙの推定演算は、上述の手順で得られた予測係数値ｗ
n を用いて以下のような式（１）で行われる。
ラス毎に、図９において示すようなＳＤ画素ｘ1 〜ｘ25
を使用して、線形一次式をたて、予測係数値を学習によ
り獲得する。この方式は、主に動きの程度を表すクラス
分類と、主に空間内の波形を表すクラス分類とを個別
に、それぞれ適した形で行うため、比較的少ないクラス
数で高い変換性能を得られるという特性がある。ＨＤ画
素ｙの推定演算は、上述の手順で得られた予測係数値ｗ
n を用いて以下のような式（１）で行われる。
【０００９】 ｙ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗn ｘn （１） この例では、ｎ＝９である。
【００１０】このように、ＳＤデータに対応するＨＤデ
ータを推定するための予測係数値を各クラス毎に予め学
習により求めた上で、ＲＯＭテーブルに格納しておき、
入力されるＳＤデータおよびＲＯＭテーブルから読み出
した予測係数値を出力することにより、入力されたＳＤ
データを単に補間処理したものとは異なり、実際のＨＤ
データにより近いデータを出力することができるという
特徴がある。
ータを推定するための予測係数値を各クラス毎に予め学
習により求めた上で、ＲＯＭテーブルに格納しておき、
入力されるＳＤデータおよびＲＯＭテーブルから読み出
した予測係数値を出力することにより、入力されたＳＤ
データを単に補間処理したものとは異なり、実際のＨＤ
データにより近いデータを出力することができるという
特徴がある。
【００１１】このような画像信号変換装置に用いられる
積和演算回路を図１０に示す。被乗数レジスタ５１から
は、複数のＳＤデータが積和器５２へ供給される。この
複数のＳＤデータに対応するクラスコードclass がアド
レスコントロール回路５３から乗数メモリ５４へ供給さ
れ、乗数メモリ５４では、クラスコードclass に応答す
る係数データが積和器５２へ供給される。積和器５２で
は、ＳＤデータと係数データの積和演算が実行され、そ
の積和出力は、出力端子５５から出力される。
積和演算回路を図１０に示す。被乗数レジスタ５１から
は、複数のＳＤデータが積和器５２へ供給される。この
複数のＳＤデータに対応するクラスコードclass がアド
レスコントロール回路５３から乗数メモリ５４へ供給さ
れ、乗数メモリ５４では、クラスコードclass に応答す
る係数データが積和器５２へ供給される。積和器５２で
は、ＳＤデータと係数データの積和演算が実行され、そ
の積和出力は、出力端子５５から出力される。
【００１２】この積和器５２の例として図１１に示すよ
うに、入力端子６１からＳＤデータが供給され、そのＳ
Ｄデータは、レジスタ６２を介して乗算器６５へ供給さ
れる。入力端子６３から係数データが供給され、その係
数データは、レジスタ６４を介して乗算器６５へ供給さ
れる。乗算器６５では、ＳＤデータと係数データとが乗
算され、その乗算出力は、レジスタ６６を介して加算器
６７へ供給される。加算器６７では、２つの乗算出力が
加算され、その加算出力は、レジスタ６８を介して加算
器６９へ供給される。加算器６９では、さらに２つの加
算出力と加算され、レジスタ７０を介して出力端子７１
から積和出力が出力される。
うに、入力端子６１からＳＤデータが供給され、そのＳ
Ｄデータは、レジスタ６２を介して乗算器６５へ供給さ
れる。入力端子６３から係数データが供給され、その係
数データは、レジスタ６４を介して乗算器６５へ供給さ
れる。乗算器６５では、ＳＤデータと係数データとが乗
算され、その乗算出力は、レジスタ６６を介して加算器
６７へ供給される。加算器６７では、２つの乗算出力が
加算され、その加算出力は、レジスタ６８を介して加算
器６９へ供給される。加算器６９では、さらに２つの加
算出力と加算され、レジスタ７０を介して出力端子７１
から積和出力が出力される。
【００１３】このように、積和演算回路を用いた演算に
おいて、予め乗数（係数データ）をメモリ等に用意して
おき、画像の特徴（すなわち、クラス情報）によって乗
数を可変できる構成が画像信号の変換に用いられてい
た。
おいて、予め乗数（係数データ）をメモリ等に用意して
おき、画像の特徴（すなわち、クラス情報）によって乗
数を可変できる構成が画像信号の変換に用いられてい
た。
【００１４】
【発明が解決しようとする課題】クラス数を多くして乗
数の種類を多くすれば、画像の推定の精度を向上するこ
とができる。しかしながら、乗数の種類を多く持てば持
つほど乗数メモリの容量が増え、ハード規模が増大する
という問題点があった。
数の種類を多くすれば、画像の推定の精度を向上するこ
とができる。しかしながら、乗数の種類を多く持てば持
つほど乗数メモリの容量が増え、ハード規模が増大する
という問題点があった。
【００１５】従って、この発明の目的は、上述した問題
点を鑑みて、ハード規模を削減することができる積和演
算回路および方法を提供することにある。
点を鑑みて、ハード規模を削減することができる積和演
算回路および方法を提供することにある。
【００１６】
【課題を解決するための手段】請求項１に記載の発明
は、乗数および被乗数の積を加算することによって、デ
ィジタルフィルタ演算をＭタップで行うようにした積和
演算回路において、乗数メモリをコントロールするＬビ
ットのアドレスをＬビットより少ないＳビットに縮退す
るアドレス縮退手段と、Ｓビットのアドレスと対応する
乗数データを乗数メモリから読み出す乗数データ読出手
段と、乗数メモリから読み出された乗数データと被乗数
データとの積和出力を発生する演算手段とからなること
を特徴とする積和演算回路である。
は、乗数および被乗数の積を加算することによって、デ
ィジタルフィルタ演算をＭタップで行うようにした積和
演算回路において、乗数メモリをコントロールするＬビ
ットのアドレスをＬビットより少ないＳビットに縮退す
るアドレス縮退手段と、Ｓビットのアドレスと対応する
乗数データを乗数メモリから読み出す乗数データ読出手
段と、乗数メモリから読み出された乗数データと被乗数
データとの積和出力を発生する演算手段とからなること
を特徴とする積和演算回路である。
【００１７】また、請求項５に記載の発明は、乗数およ
び被乗数の積を加算することによって、ディジタルフィ
ルタ演算をＭタップで行うようにした積和演算方法にお
いて、乗数メモリをコントロールするＬビットのアドレ
スをＬビットより少ないＳビットに縮退するステップ
と、Ｓビットのアドレスと対応する乗数データを乗数メ
モリから読み出すステップと、乗数メモリから読み出さ
れた乗数データと被乗数データとの積和出力を発生する
ステップとからなることを特徴とする積和演算方法であ
る。
び被乗数の積を加算することによって、ディジタルフィ
ルタ演算をＭタップで行うようにした積和演算方法にお
いて、乗数メモリをコントロールするＬビットのアドレ
スをＬビットより少ないＳビットに縮退するステップ
と、Ｓビットのアドレスと対応する乗数データを乗数メ
モリから読み出すステップと、乗数メモリから読み出さ
れた乗数データと被乗数データとの積和出力を発生する
ステップとからなることを特徴とする積和演算方法であ
る。
【００１８】上述したように、この発明は、アドレスを
６ビットから５ビットへ縮退させることによって、係数
メモリに記憶される係数データを減少させる。すなわ
ち、ハード規模が削減される。
６ビットから５ビットへ縮退させることによって、係数
メモリに記憶される係数データを減少させる。すなわ
ち、ハード規模が削減される。
【００１９】
【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。図１は、この発明の一実施
例を説明するための構成を概略的に示したものである。
被乗数レジスタ１には、被乗数としてのＳＤデータが蓄
えられており、ＳＤデータが被乗数レジスタ１から積和
器２へ供給される。また、ＳＤデータに基づいて、アド
レスコントロール回路３では、Ｌビットのクラスコード
class が生成され、生成されたＬビットのクラスコード
L-class は、アドレス縮退メモリ４へ供給される。
て図面を参照して説明する。図１は、この発明の一実施
例を説明するための構成を概略的に示したものである。
被乗数レジスタ１には、被乗数としてのＳＤデータが蓄
えられており、ＳＤデータが被乗数レジスタ１から積和
器２へ供給される。また、ＳＤデータに基づいて、アド
レスコントロール回路３では、Ｌビットのクラスコード
class が生成され、生成されたＬビットのクラスコード
L-class は、アドレス縮退メモリ４へ供給される。
【００２０】アドレス縮退メモリ４は、供給されたクラ
スコードをＬビットからＳビットへ縮退するための、デ
ータ変換テーブルから構成される。よって、Ｌビットの
クラスコードL-class に対応するＳビットのクラスコー
ドS-class が読み出され、読み出されたクラスコードS-
class は、係数メモリ５へ供給される。係数メモリ５で
は、供給されたクラスコードS-class に応答した係数デ
ータが読み出され、読み出された係数データは、積和器
２へ供給される。この係数メモリ５は、予め学習するこ
とによって、得られた係数データが記憶されたものであ
る。積和器２では、画素データと係数データとの積和演
算が実行され、その積和結果、すなわちＨＤ（High Def
inition ）データが出力端子６から出力される。
スコードをＬビットからＳビットへ縮退するための、デ
ータ変換テーブルから構成される。よって、Ｌビットの
クラスコードL-class に対応するＳビットのクラスコー
ドS-class が読み出され、読み出されたクラスコードS-
class は、係数メモリ５へ供給される。係数メモリ５で
は、供給されたクラスコードS-class に応答した係数デ
ータが読み出され、読み出された係数データは、積和器
２へ供給される。この係数メモリ５は、予め学習するこ
とによって、得られた係数データが記憶されたものであ
る。積和器２では、画素データと係数データとの積和演
算が実行され、その積和結果、すなわちＨＤ（High Def
inition ）データが出力端子６から出力される。
【００２１】そして、図２にそのアドレス縮退メモリ４
に用いることができるデータ変換テーブルの一例を示
す。アドレスコントロール回路３から供給されるクラス
コードL-class は、例えば６ビットのデータとなり、こ
の６ビットのクラスコードは、２ビットの主に動きの程
度を表すためのクラス分類（以下、動きクラスと称す
る）と、４ビットからなる主に空間内の波形表現のため
のクラス分類（以下、空間クラスと称する）から構成さ
れる。ここでは、この６ビットのクラスコードを５ビッ
トのクラスコードへ縮退する。
に用いることができるデータ変換テーブルの一例を示
す。アドレスコントロール回路３から供給されるクラス
コードL-class は、例えば６ビットのデータとなり、こ
の６ビットのクラスコードは、２ビットの主に動きの程
度を表すためのクラス分類（以下、動きクラスと称す
る）と、４ビットからなる主に空間内の波形表現のため
のクラス分類（以下、空間クラスと称する）から構成さ
れる。ここでは、この６ビットのクラスコードを５ビッ
トのクラスコードへ縮退する。
【００２２】この図２に示すように動きクラスmv-class
は、０、１、２で表される。動きクラスmv-classが０の
場合、縮退の前後でアドレス数の変化はなく、動きクラ
スmv-classが１および２の場合、縮退の前後でアドレス
数が１／２に縮退される。このため、合計のアドレス数
は、縮退することで４８から３２となり、５ビットで表
現することが可能となる。
は、０、１、２で表される。動きクラスmv-classが０の
場合、縮退の前後でアドレス数の変化はなく、動きクラ
スmv-classが１および２の場合、縮退の前後でアドレス
数が１／２に縮退される。このため、合計のアドレス数
は、縮退することで４８から３２となり、５ビットで表
現することが可能となる。
【００２３】また、図３に示すように動きクラスmv-cla
ssを０、１、２、３で表すことも可能である。このと
き、動きクラスmv-classが０、１および２の場合は、上
述と同じように縮退される。しかしながら、動きクラス
mv-classが３の場合、動きクラスmv-classが２と同じア
ドレスに縮退がなされる。例えば、縮退前のアドレスが
３２の場合、縮退後のアドレスは、２４となり、同様に
縮退前のアドレスが４８の場合、縮退後のアドレスは、
２４となる。また、縮退前のアドレスが４２の場合、縮
退後のアドレスは、２９となり、同様に縮退前のアドレ
スが５８の場合、縮退後のアドレスは、２９となる。
ssを０、１、２、３で表すことも可能である。このと
き、動きクラスmv-classが０、１および２の場合は、上
述と同じように縮退される。しかしながら、動きクラス
mv-classが３の場合、動きクラスmv-classが２と同じア
ドレスに縮退がなされる。例えば、縮退前のアドレスが
３２の場合、縮退後のアドレスは、２４となり、同様に
縮退前のアドレスが４８の場合、縮退後のアドレスは、
２４となる。また、縮退前のアドレスが４２の場合、縮
退後のアドレスは、２９となり、同様に縮退前のアドレ
スが５８の場合、縮退後のアドレスは、２９となる。
【００２４】次に、この発明の積和演算回路の他の実施
例を図４に示す。なお、他の実施例を説明するにあた
り、上述した一実施例と同一の部分には同一の符号を付
し、その説明は、省略する。
例を図４に示す。なお、他の実施例を説明するにあた
り、上述した一実施例と同一の部分には同一の符号を付
し、その説明は、省略する。
【００２５】被乗数レジスタ１から複数の画素データが
積和器２へ供給される。アドレスコントロール回路３で
は、ＬビットのクラスコードL-class が縮退演算回路２
１へ供給される。縮退演算回路１１では、後述するよう
に、供給されたＬビットのクラスコードL-class をＳビ
ットのクラスコードS-class へ縮退を行う演算が実行さ
れる。縮退がなされたクラスコードS-class は、縮退演
算回路２１から係数メモリ５へ供給される。係数メモリ
５では、クラスコードS-class に応答する係数データが
読み出され、積和器２へ供給される。積和器２では、画
素データと係数データとの積和演算が実行され、その積
和出力は、出力端子６から出力される。
積和器２へ供給される。アドレスコントロール回路３で
は、ＬビットのクラスコードL-class が縮退演算回路２
１へ供給される。縮退演算回路１１では、後述するよう
に、供給されたＬビットのクラスコードL-class をＳビ
ットのクラスコードS-class へ縮退を行う演算が実行さ
れる。縮退がなされたクラスコードS-class は、縮退演
算回路２１から係数メモリ５へ供給される。係数メモリ
５では、クラスコードS-class に応答する係数データが
読み出され、積和器２へ供給される。積和器２では、画
素データと係数データとの積和演算が実行され、その積
和出力は、出力端子６から出力される。
【００２６】ここで、縮退演算回路１１の詳細な回路図
を図５に示す。入力端子２１から動きクラスmv-classの
ＬＳＢが供給され、ＯＲゲート２７へ供給される。入力
端子２２から動きクラスmv-classのＭＳＢが供給され、
ＯＲゲート２７および加算器２８の一方の入力側の２ｎ
ｄ−ＭＳＢに供給される。ＯＲゲート２７は、入力端子
２１および２２からのビットを入力とし、その出力は、
加算器２８の一方の入力側のＭＳＢとして入力される。
また、入力端子２２からのビットは、加算器２８の一方
の２ｎｄ−ＭＳＢとして供給される。加算器２８の一方
のＬＳＢ、２ｎｄ−ＬＳＢおよび３ｒｄ−ＬＳＢは、接
地されている。すなわち、常に `０' である。
を図５に示す。入力端子２１から動きクラスmv-classの
ＬＳＢが供給され、ＯＲゲート２７へ供給される。入力
端子２２から動きクラスmv-classのＭＳＢが供給され、
ＯＲゲート２７および加算器２８の一方の入力側の２ｎ
ｄ−ＭＳＢに供給される。ＯＲゲート２７は、入力端子
２１および２２からのビットを入力とし、その出力は、
加算器２８の一方の入力側のＭＳＢとして入力される。
また、入力端子２２からのビットは、加算器２８の一方
の２ｎｄ−ＭＳＢとして供給される。加算器２８の一方
のＬＳＢ、２ｎｄ−ＬＳＢおよび３ｒｄ−ＬＳＢは、接
地されている。すなわち、常に `０' である。
【００２７】入力端子２３から空間クラスのＬＳＢが供
給され、入力端子２４から空間クラスの２ｎｄ−ＬＳＢ
が供給され、入力端子２５から空間クラスの２ｎｄ−Ｍ
ＳＢが供給され、入力端子２６から空間クラスのＭＳＢ
が供給される。これら入力端子２３、２４、２５および
２６からのビットは、シフトレジスタ２９へ供給され
る。シフトレジスタ２９の入力側のＭＳＢは接地され、
シフトレジスタ２９の入力側の２ｎｄ−ＭＳＢには空間
クラスのＭＳＢのビットが供給され、シフトレジスタ２
９の入力側の３ｒｄ−ＬＳＢには空間クラスの２ｎｄ−
ＭＳＢが供給され、シフトレジスタ２９の入力側の２ｎ
ｄ−ＬＳＢには空間クラスの２ｎｄ−ＬＳＢが供給さ
れ、シフトレジスタ２９の入力側のＬＳＢには空間クラ
スのＬＳＢが供給される。
給され、入力端子２４から空間クラスの２ｎｄ−ＬＳＢ
が供給され、入力端子２５から空間クラスの２ｎｄ−Ｍ
ＳＢが供給され、入力端子２６から空間クラスのＭＳＢ
が供給される。これら入力端子２３、２４、２５および
２６からのビットは、シフトレジスタ２９へ供給され
る。シフトレジスタ２９の入力側のＭＳＢは接地され、
シフトレジスタ２９の入力側の２ｎｄ−ＭＳＢには空間
クラスのＭＳＢのビットが供給され、シフトレジスタ２
９の入力側の３ｒｄ−ＬＳＢには空間クラスの２ｎｄ−
ＭＳＢが供給され、シフトレジスタ２９の入力側の２ｎ
ｄ−ＬＳＢには空間クラスの２ｎｄ−ＬＳＢが供給さ
れ、シフトレジスタ２９の入力側のＬＳＢには空間クラ
スのＬＳＢが供給される。
【００２８】シフトレジスタ２９では、外部からＮビッ
トシフトのコントロールする制御信号が供給され、この
制御信号は、動きクラスmv-classに対応するものであ
る。他の実施例では、１ビットシフトの制御信号が供給
される。動きクラスmv-classが０の場合、シフトレジス
タ２９では、下位４ビットが加算器２８の他方の入力側
へ供給され、動きクラスmv-classが０でない場合、供給
されたビットがＬＳＢ側に１ビットずつシフトされる。
１ビットシフトによって、シフトレジスタ２９の出力
は、その入力の１／２の値とされる。シフトされた４ビ
ットのデータは、加算器２８の他方の入力側に供給され
る。加算器２８の他方の入力側のＭＳＢは、接地されて
いる。加算器２８では、入力されたそれぞれのデータが
加算され、５ビットのデータとしてレジスタ３０を介し
て出力端子３１から出力される。
トシフトのコントロールする制御信号が供給され、この
制御信号は、動きクラスmv-classに対応するものであ
る。他の実施例では、１ビットシフトの制御信号が供給
される。動きクラスmv-classが０の場合、シフトレジス
タ２９では、下位４ビットが加算器２８の他方の入力側
へ供給され、動きクラスmv-classが０でない場合、供給
されたビットがＬＳＢ側に１ビットずつシフトされる。
１ビットシフトによって、シフトレジスタ２９の出力
は、その入力の１／２の値とされる。シフトされた４ビ
ットのデータは、加算器２８の他方の入力側に供給され
る。加算器２８の他方の入力側のＭＳＢは、接地されて
いる。加算器２８では、入力されたそれぞれのデータが
加算され、５ビットのデータとしてレジスタ３０を介し
て出力端子３１から出力される。
【００２９】一例として、クラスコードclass が `0100
11' の場合、加算器２８の一方の入力側には、 `10000'
が供給され、その他方の入力側には、 `00001' が供給
され、加算器２８の出力は、 `10001'となり、クラスコ
ードclass が縮退される。すなわち、クラスコードclas
s が１９から１７へ縮退される。同様に、クラスコード
class が `100101' の場合、加算器２８の一方の入力側
には、 `11000'が供給され、その他方の入力側には、 `
00010' が供給され、加算器２８の出力は、 `11010'と
なり、クラスコードclass が縮退される。すなわち、ク
ラスコードclass が３７から２６へ縮退される。
11' の場合、加算器２８の一方の入力側には、 `10000'
が供給され、その他方の入力側には、 `00001' が供給
され、加算器２８の出力は、 `10001'となり、クラスコ
ードclass が縮退される。すなわち、クラスコードclas
s が１９から１７へ縮退される。同様に、クラスコード
class が `100101' の場合、加算器２８の一方の入力側
には、 `11000'が供給され、その他方の入力側には、 `
00010' が供給され、加算器２８の出力は、 `11010'と
なり、クラスコードclass が縮退される。すなわち、ク
ラスコードclass が３７から２６へ縮退される。
【００３０】上述したような、この発明による推定演算
回路を使用して構成された信号変換装置の一例を図６に
示す。入力端子４１からＳＤデータが供給され、そのＳ
Ｄデータは、領域切り出し回路４２、４４および４９へ
供給される。領域切り出し回路４２は、入力端子４１か
ら供給されたＳＤデータから空間クラスに必要なＳＤデ
ータを切り出す。この一例では、例えば図７に示すよう
に創造するべきＨＤデータｙ1 〜ｙ4 の近傍に位置する
５つのＳＤデータｋ1 〜ｋ5 を切り出す。
回路を使用して構成された信号変換装置の一例を図６に
示す。入力端子４１からＳＤデータが供給され、そのＳ
Ｄデータは、領域切り出し回路４２、４４および４９へ
供給される。領域切り出し回路４２は、入力端子４１か
ら供給されたＳＤデータから空間クラスに必要なＳＤデ
ータを切り出す。この一例では、例えば図７に示すよう
に創造するべきＨＤデータｙ1 〜ｙ4 の近傍に位置する
５つのＳＤデータｋ1 〜ｋ5 を切り出す。
【００３１】領域切り出し回路４２により切り出された
ＳＤデータは、ＡＤＲＣ（AdaptiveDynamic Range Codi
ng ）回路４３へ供給される。ＡＤＲＣ回路４３は、供
給されたＳＤデータのレベル分布のパターン化を目的と
して、各領域のデータを、例えば８ビットのＳＤデータ
から２ビットのＳＤデータに圧縮するような演算を行
う。これにより、形成されたパターン圧縮データをクラ
スコード発生回路４６へ供給する。
ＳＤデータは、ＡＤＲＣ（AdaptiveDynamic Range Codi
ng ）回路４３へ供給される。ＡＤＲＣ回路４３は、供
給されたＳＤデータのレベル分布のパターン化を目的と
して、各領域のデータを、例えば８ビットのＳＤデータ
から２ビットのＳＤデータに圧縮するような演算を行
う。これにより、形成されたパターン圧縮データをクラ
スコード発生回路４６へ供給する。
【００３２】領域切り出し回路４４は、動きクラスに必
要なＳＤデータを切り出す。この一例では、例えば供給
されたＳＤデータから創造するべきＨＤデータｙ1 〜ｙ
4 に対して図８に示す位置に存在する１０個のＳＤデー
タｍ1 〜ｍ5 およびｎ1 〜ｎ5 を切り出す。
要なＳＤデータを切り出す。この一例では、例えば供給
されたＳＤデータから創造するべきＨＤデータｙ1 〜ｙ
4 に対して図８に示す位置に存在する１０個のＳＤデー
タｍ1 〜ｍ5 およびｎ1 〜ｎ5 を切り出す。
【００３３】領域切り出し回路４４により切り出された
ＳＤデータは、動きクラス決定回路４５へ供給される。
動きクラス決定回路４５は、供給されたＳＤデータのフ
レーム間差分を算出し、その絶対値の平均値をしきい値
処理することにより動きの指標である動きパラメータを
算出する。具体的には、動きクラス決定回路４５は、以
下の式（２）により、供給されるＳＤデータの差分の絶
対値の平均値param を算出する。
ＳＤデータは、動きクラス決定回路４５へ供給される。
動きクラス決定回路４５は、供給されたＳＤデータのフ
レーム間差分を算出し、その絶対値の平均値をしきい値
処理することにより動きの指標である動きパラメータを
算出する。具体的には、動きクラス決定回路４５は、以
下の式（２）により、供給されるＳＤデータの差分の絶
対値の平均値param を算出する。
【００３４】
【数１】 ただし、図７の画素配置では、ｎ＝５である。
【００３５】動きパラメータは、例えば、４つの動きク
ラスのことである。すなわち、ＳＤデータの差分の絶対
値の平均値param ≦２の場合、動きクラスmv-classを０
と決定し、平均値param ≦４の場合、動きクラスmv-cla
ssを１と決定し、平均値param ≦８の場合、動きクラス
mv-classを２と決定し、平均値param ＞８の場合、動き
クラスmv-classを３と決定する。このように決定された
動きクラスmv-classがクラスコード発生回路４６へ供給
される。
ラスのことである。すなわち、ＳＤデータの差分の絶対
値の平均値param ≦２の場合、動きクラスmv-classを０
と決定し、平均値param ≦４の場合、動きクラスmv-cla
ssを１と決定し、平均値param ≦８の場合、動きクラス
mv-classを２と決定し、平均値param ＞８の場合、動き
クラスmv-classを３と決定する。このように決定された
動きクラスmv-classがクラスコード発生回路４６へ供給
される。
【００３６】クラスコード発生回路４６は、ＡＤＲＣ回
路４３からの空間クラスおよび動きクラス決定回路４５
からの動きクラスmv-classに基づいて以下の式（３）の
演算を行うことにより、そのブロックが属するクラスを
検出し、そのクラスを示すクラスコードclass を係数メ
モリ４７へ供給する。このクラスコードclass は、係数
メモリ４７からの読み出しアドレスを示すものとなって
いる。
路４３からの空間クラスおよび動きクラス決定回路４５
からの動きクラスmv-classに基づいて以下の式（３）の
演算を行うことにより、そのブロックが属するクラスを
検出し、そのクラスを示すクラスコードclass を係数メ
モリ４７へ供給する。このクラスコードclass は、係数
メモリ４７からの読み出しアドレスを示すものとなって
いる。
【００３７】
【数２】 この例では、ｎ＝５、ｐ＝２である。
【００３８】係数メモリ４７には、ＳＤデータのパター
ンとＨＤデータの関係を学習することにより、線形推定
式を用いて、ＳＤデータに対応するＨＤデータを算出す
るための係数データが各クラス毎に記憶されている。係
数メモリ４７からは、クラスコードclass で示されるア
ドレスから、そのクラスの係数データであるｗi （clas
s ）が読み出される。この係数データは、推定演算回路
４８へ供給される。
ンとＨＤデータの関係を学習することにより、線形推定
式を用いて、ＳＤデータに対応するＨＤデータを算出す
るための係数データが各クラス毎に記憶されている。係
数メモリ４７からは、クラスコードclass で示されるア
ドレスから、そのクラスの係数データであるｗi （clas
s ）が読み出される。この係数データは、推定演算回路
４８へ供給される。
【００３９】一方、ＳＤデータは、領域切り出し回路４
９にも供給される。領域切り出し回路４９は、ＳＤデー
タを図９に示すような位置にある推定演算に使用する２
５個のＳＤデータｘ1 〜ｘ25を切り出す。領域切り出し
回路４９の出力信号は、推定演算回路４８へ供給され
る。推定演算回路４８は、領域切り出し回路４９からの
ＳＤデータ、係数メモリ４７からの係数データに基づい
て、入力されたＳＤデータに対応するＨＤデータを算出
する。その算出するための一例を式（４）に示す。算出
されたＨＤデータは、出力端子５０から出力される。
９にも供給される。領域切り出し回路４９は、ＳＤデー
タを図９に示すような位置にある推定演算に使用する２
５個のＳＤデータｘ1 〜ｘ25を切り出す。領域切り出し
回路４９の出力信号は、推定演算回路４８へ供給され
る。推定演算回路４８は、領域切り出し回路４９からの
ＳＤデータ、係数メモリ４７からの係数データに基づい
て、入力されたＳＤデータに対応するＨＤデータを算出
する。その算出するための一例を式（４）に示す。算出
されたＨＤデータは、出力端子５０から出力される。
【００４０】 ＨＤ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋・・・＋ｗ25ｘ25 （４）
【００４１】
【発明の効果】この発明に依れば、アドレス縮退演算回
路を有することによって、この回路自体の付加回路は増
加するが、それに比べて係数メモリと積和器のハード規
模の削減がかなり大きくなるため、大幅にハード規模を
削減できる。また、アドレスを縮退することによって、
本来Ｌビットでコントロールする係数メモリをＳビット
でコントロールする係数メモリに置き換えても本来の性
能とほぼ等価な画質性能を得ることができる。
路を有することによって、この回路自体の付加回路は増
加するが、それに比べて係数メモリと積和器のハード規
模の削減がかなり大きくなるため、大幅にハード規模を
削減できる。また、アドレスを縮退することによって、
本来Ｌビットでコントロールする係数メモリをＳビット
でコントロールする係数メモリに置き換えても本来の性
能とほぼ等価な画質性能を得ることができる。
【図１】この発明の積和演算回路の一実施例を示す回路
図である。
図である。
【図２】この発明のアドレス縮退メモリの一実施例を示
すテーブルである。
すテーブルである。
【図３】この発明のアドレス縮退メモリの一実施例を示
すテーブルである。
すテーブルである。
【図４】この発明の積和演算回路の他の実施例を示す回
路図である。
路図である。
【図５】この発明のアドレス縮退演算回路の一実施例を
示す回路図である。
示す回路図である。
【図６】この発明が適用できる信号変換装置の一例を示
すブロック図である。
すブロック図である。
【図７】領域切り出しを説明するための略線図である。
【図８】領域切り出しを説明するための略線図である。
【図９】領域切り出しを説明するための略線図である。
【図１０】従来の積和演算回路を示す回路図である。
【図１１】従来の信号補間回路を示す回路図である。
１・・・被乗数メモリ、２・・・積和器、３・・・アド
レスコントロール回路、４・・・アドレス縮退メモリ、
５・・・乗数メモリ
レスコントロール回路、４・・・アドレス縮退メモリ、
５・・・乗数メモリ
Claims (5)
- 【請求項１】 乗数および被乗数の積を加算することに
よって、ディジタルフィルタ演算をＭタップで行うよう
にした積和演算回路において、 乗数メモリをコントロールするＬビットのアドレスを上
記Ｌビットより少ないＳビットに縮退するアドレス縮退
手段と、 上記Ｓビットのアドレスと対応する乗数データを上記乗
数メモリから読み出す乗数データ読出手段と、 上記乗数メモリから読み出された上記乗数データと被乗
数データとの積和出力を発生する演算手段とからなるこ
とを特徴とする積和演算回路。 - 【請求項２】 請求項１に記載の積和演算回路におい
て、 入力信号がディジタル画像信号であり、上記乗数データ
が係数データであり、上記被乗数データが画素データで
あり、 上記ディジタル画像信号のレベル分布のパターンに基づ
いて、推定しようとする画素データが属するクラスを決
定して上記Ｌビットのアドレスをクラス情報として出力
するクラス決定手段を有し、 上記アドレス縮退手段によって、上記Ｌビットが上記Ｓ
ビットへ縮退され、縮退された上記Ｓビットのクラス情
報に応答して、上記乗数メモリから係数データが読み出
され、上記演算手段によって、上記画素データと上記係
数データとを積和演算するようにしたことを特徴とする
積和演算回路。 - 【請求項３】 請求項１に記載の積和演算回路におい
て、 上記アドレス縮退手段は、 メモリに記憶されたデータ変換テーブルによって、上記
ＬビットのアドレスをＳビットのアドレスに縮退させる
ようにしたことを特徴とする積和演算回路。 - 【請求項４】 請求項１に記載の積和演算回路におい
て、 上記アドレス縮退手段は、 上記Ｌビットのアドレスを上位ビットおよび下位ビット
に分割し、 上記上位ビットの状態に応じて、上記下位ビットをＮビ
ットシフトし、 上記上位ビットと上記Ｎビットシフトされた下位ビット
とを加算し、 上記Ｌビットのアドレスを上記Ｓビットのアドレスに縮
退させるようにしたことを特徴とする積和演算回路。 - 【請求項５】 乗数および被乗数の積を加算することに
よって、ディジタルフィルタ演算をＭタップで行うよう
にした積和演算方法において、 乗数メモリをコントロールするＬビットのアドレスを上
記Ｌビットより少ないＳビットに縮退するステップと、 上記Ｓビットのアドレスと対応する乗数データを上記乗
数メモリから読み出すステップと、 上記乗数メモリから読み出された上記乗数データと被乗
数データとの積和出力を発生するステップとからなるこ
とを特徴とする積和演算方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890596A JP3767019B2 (ja) | 1996-05-30 | 1996-05-30 | 積和演算回路および方法 |
| EP04075275A EP1420585B1 (en) | 1996-05-30 | 1997-05-30 | Picture information converting apparatus and method thereof |
| PCT/JP1997/001852 WO1997046014A1 (en) | 1996-05-30 | 1997-05-30 | Device and method for converting image information and circuit and method for operating sum of products |
| DE69735968T DE69735968T2 (de) | 1996-05-30 | 1997-05-30 | Vorrichtung und Verfahren zur Bildinformationsumwandlung |
| EP97924276A EP0843475B1 (en) | 1996-05-30 | 1997-05-30 | Picture information converting apparatus and method |
| US09/011,115 US6057885A (en) | 1996-05-30 | 1997-05-30 | Picture information converting apparatus and method thereof and sum-of-product calculating circuit and method thereof |
| DE69736257T DE69736257T2 (de) | 1996-05-30 | 1997-05-30 | Schaltung und Verfahren zur Produktsummenberechnung |
| EP04075276A EP1445949B1 (en) | 1996-05-30 | 1997-05-30 | Sum-of-product calculating circuit and method thereof |
| KR10-1998-0700772A KR100478070B1 (ko) | 1996-05-30 | 1997-05-30 | 화상정보변환장치와방법및적화연산회로와방법 |
| DE69731872T DE69731872T2 (de) | 1996-05-30 | 1997-05-30 | Vorrichtung und verfahren zur bildinformationsumwandlung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15890596A JP3767019B2 (ja) | 1996-05-30 | 1996-05-30 | 積和演算回路および方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005342241A Division JP4241720B2 (ja) | 2005-11-28 | 2005-11-28 | 積和演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319730A true JPH09319730A (ja) | 1997-12-12 |
| JP3767019B2 JP3767019B2 (ja) | 2006-04-19 |
Family
ID=15681928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15890596A Expired - Fee Related JP3767019B2 (ja) | 1996-05-30 | 1996-05-30 | 積和演算回路および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3767019B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11556771B2 (en) | 2017-04-10 | 2023-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor neural network device including a synapse circuit comprising memory cells and an activation function circuit |
-
1996
- 1996-05-30 JP JP15890596A patent/JP3767019B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11556771B2 (en) | 2017-04-10 | 2023-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor neural network device including a synapse circuit comprising memory cells and an activation function circuit |
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| Publication number | Publication date |
|---|---|
| JP3767019B2 (ja) | 2006-04-19 |
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