DE69736257T2

DE69736257T2 - Schaltung und Verfahren zur Produktsummenberechnung

Info

Publication number: DE69736257T2
Application number: DE69736257T
Authority: DE
Inventors: Takashi Horishi; Masashi Uchida; Tetsujiro Kondo
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-30
Filing date: 1997-05-30
Publication date: 2007-06-28
Anticipated expiration: 2017-05-31
Also published as: KR19990036105A; DE69735968T2; EP1420585A1; EP1420585B1; EP0843475A4; KR100478070B1; US6057885A; EP1445949A1; DE69731872T2; DE69736257D1; DE69731872D1; DE69735968D1; WO1997046014A1; EP0843475B1; EP0843475A1; EP1445949B1

Description

Die vorliegende Erfindung bezieht sich auf eine Produktsummen-Berechnungsschaltung und ein Verfahren, das es gestattet, die Anzahl von Multiplikanden und die Anzahl von Multiplikatoren ohne ungünstige Beeinflussung von Berechnungsergebnisen zu verringern. Ausführungsbeispiele der Erfindung sind zur Benutzung z. B. mit einem Fernsehempfänger, einem Video-Baandrekorder usf. geeignet.
Infolge der starken Bedürfnisse nach einer verbesserten audiovisuellen Umwelt wurde ein Fernsehsystem gewünscht, das eine höhere Auflösung als die herkömmlichen Systeme hat. Als Ergebnis wurde ein sog. High-Vision-System entwickelt.
Die Anzahl von Abtastzeilen des High-Vision-Systems (1125 Zeilen) beträgt mehr als das Zweifache der Anzahl von Zeilen des sog. NTSC-System (525 Zeilen). Zusätzlich ist das Bildseitenverhältnis des Anzeigebildschirms des High-Vision-Systems (9:16) mehr als das Bildseitenverhältnis des Anzeigebildschirms das NTSC-Systems (3:4) ein Weitwinkel-Bildseitenverhältnis. Demzufolge verschafft das High-Vision-System den Benutzern eine hohe Auflösung und ein Gefühl der Unmittelbarkeit.
Das High-Vision-System, das eine derartig exzellente Charakteristik hat, kann infolge einer Verschiedenheit der Standards der beiden Systeme ein Bild mit einem NTSC-Bildsignal nicht direkt anzeigen. Demzufolge wird die Rate des Bildsignals, um ein NTSC-Bildsignal auf einem Anzeigebildschirm des High-Vision-Systems anzuzeigen mittels einer Bildinformations-Umwandlungsvorrichtung umgewandelt, wie sie in 20 gezeigt ist.
Gemäß 20 umfasst die herkömmliche Bildinformations-Umwandlungsvorrichtung ein Horizontal-Interpolationsfilter 152 und ein Vertikal-Interpolationsfilter 153. Das Horizontal-Interpolationsfilter 152 interpoliert ein NTSC-Bildsignal (SD-Daten), das über einen Eingangsanschluss 151 empfangen ist, horizontal. Das Vertikal-Interpolationsfilter 153 interpoliert das Bildsignal, das horizontal interpoliert worden ist, vertikal.
In Wirklichkeit hat das Horizontal-Interpolationsfilter 152 einen Aufbau, wie er in 21 gezeigt ist. In dem Beispiel, das in 21 gezeigt ist, ist das Horizontal-Interpolationsfilter 152 aus einem FIR-Filter in Kaskadenschaltung zusammengesetzt. In 21 bezeichnet das Bezugszeichen 161 einen Eingangsanschluss, dem SD-Daten zugeführt werden. Die Bezugszeichen 162₀ bis 162_m bezeichnen Multiplizierglieder, die SD-Daten mit Filter-Koeffizienten α₀ bis α_m multiplizieren. Die Bezugszeichen 163₀ bis 163_m–1 bezeichnen Addierglieder. Die Bezugszeichen 164₁ bis 164_m bezeichnen Verzögerungsglieder mit einer Verzögerungszeit T (wobei T eine Abtastperiode ist). Von einem Ausgangsanschluss 165 werden Ausgangsdaten zugeführt, die horizontal interpoliert worden sind. Die Ausgangsdaten werden dem Vertikal-Interpolationsfilter 153 zugeführt.
Das Vertikal-Interpolationsfilter 153 hat einen ähnlichen Aufbau wie das Horizontal-Interpolationsfilter 152. Das Vertikal-Interpolationsfilter 153 interpoliert Pixel in der vertikalen Richtung, um so Pixel des NTSC-Bildsignals vertikal zu interpolieren, die horizontal interpoliert worden sind. Das sich ergebende High-Vision-Bildsignal (HD-Daten) wird einem High-Vision-Empfänger zugeführt. Auf diese Weise kann der High-Vision-Empfänger ein Bild anzeigen, das dem NTSC-Bild entspricht.
Die herkömmliche Bildinformations-Umwandlungsvorrichtung interpoliert jedoch einfach Pixel in den horizontalen und vertikalen Richtungen entprechend dem NTSC-Bildsignal. Demzufolge ist die Auflösung des sich ergebenden Signals, das horizontal und vertikal interpoliert worden ist, die gleiche wie diejenige des ursprünglichen NTSC-Bildsignals.
Insbesondere wird, wenn ein normales Bild umgewandelt wird, dieses normalerweise in der vertikalen Richtung in einem Teilbild desselben interpoliert. In diesem Fall wird, da die Teilbilder des Bildes infolge eines Umwandlungsverlustes in unbewegten Bildteilen nicht korreliert sind, die Auflösung des sich ergebenden Bildsignals niedriger als diejenige des NTSC-Bildsignals.
Um einen solchen Nachteil zu vermeiden, hat die Anmelderin der vorliegenden Patentanmeldung eine Bildsignal-Umwandlungsvorrichtung (s. Japanische Patentanmeldung Nr. JP-A-8051599) vorgeschlagen, die einen Bildsignalpegel eines Eingangssignals als eine Klasse kategorisiert, die einer dreidimensionalen (zeitlichen und räumlichen) Verteilung desselben entspricht, einen Prädiktions-Koeffizientenwert, der entsprechend jeder Klasse eingelernt worden ist, in einem Speichermittel speichert und einen optimalen Abschätzungswert entsprechend einer Prädiktionsgleichung ausgibt.
Bei dem Verfahren, das in der Vorrichtung benutzt wird, werden wenn HD-(High Definition-)Pixel erzeugt werden, relevante SD-(Standard Definition-)Pixeldaten als eine Klasse kategorisiert. Vorab wird ein Prädiktionskoeffizientenwert für jede Klasse eingelernt. Pixeldaten in einem unbewegten Bildteil werden in einem Vollbild korreliert. Pixeldaten in einem bewegten Bildteil werden in einem Teilbild korreliert. Demzufolge werden in geschickter Weise HD-Daten gewonnen, die einem wahrheitsgetreuen Bildsignal eines unbewegten Bildes ähnlich sind.
Beispielsweise wird, um HD-Pixel y₁ bis y₄, wie sie in 2 u. 3 gezeigt sind, zu erzeugen, der Durchschnittswert von Differenzen von SD-Pixeln m₁ bis m₅ und SD-Pixeln n₁ bis n₅, die in 5 gezeigt sind, in der gleichen räumlichen Position unterschiedlicher Vollbilder berechnet. Der berechnete Durchschnittswert wird mittels eines Schwellwerts als eine Klasse kategorisiert, um auf diese Weise einen Bewegungsgrad zu repräsentieren.
Ebenfalls werden, wie in 4 gezeigt, SD-Pixel k₁ bis k₅ durch die ADRC-(Adaptive Dynamic Range Coding-)Technik verarbeitet. Demzufolge wird das Bildsignal als eine Klasse mit einer kleinen Anzahl von Bits kategorisiert, um auf diese Weise eine Wellenform im Raum darzustellen.
Mit SD-Pixeln x₁ bis x₅ werden, wie in 9 gezeigt, lineare Gleichungen erzeugt, die den einzelnen Klassen entsprechen, die durch die zuvor beschriebenen zwei Arten von Klassen-Kategorisierungen kategorisiert werden, um auf diese Weise Prädiktionskoeffizientenwerte zu gewinnen und einzulernen. In diesem System werden Klassen, die den Bewegungsgrad und die Wellenform im Raum repräsentieren, getrennt und hinreichend kategorisiert. Demzufolge können mit einer relativ kleinen Anzahl von Klassen hochgenaue Umwandlungs-Charakteristika gewonnen werden. Ein HD-Pixel y wird, wie zuvor beschrieben, mit Prädiktionskoeffizientenwerten W_n vorausgesagt, die entsprechend der folgenden Formel (1) gewonnen sind. y = w1x1 + w2x2 + ... + wnxn (1)wobei n = 25 ist.
Wie zuvor beschrieben werden Prädiktionskoeffizientenwerte zum Voraussagen einzelner HD-Daten, die SD-Daten entsprechen, vorab gewonnen und eingelernt. Die sich ergebenden Prädiktionskoeffizientenwerte werden in einer ROM-Tabelle gespeichert. Durch Ausgeben von SD-Daten und Prädiktionskoefffizienten-Werten, die aus der ROM-Tabelle ausgelesen worden sind, können Daten, die ähnlich den wirklichen HC- Daten sind, ausgegeben werden, die Daten ungleich sind, von denen eingegebene SD-Daten einfach interpoliert sind.
Zunächst wird unter Bezugnahme auf 22 eine wirkliche Operation gemäß dem Stand der Technik beschrieben.
Über einen Eingangsanschluss 171 werden SD-Pixeldaten empfangen. Die SD-Pixeldaten werden Bereichsherleitungsschaltungen 172, 174 u. 178 zugeführt. Die Bereichsherleitungsschaltung 172 leitet, wie in 4 gezeigt, SD-Pixel k₁ bis k₅ her, um eine Klassen-Kategorisierung durchzuführen, die eine Wellenform im Raum repräsentiert. Eine ADRC-Schaltung 173 führt einen ADRC-Prozess durch. Die Bereichsherleitungsschaltung 174 leitet SD-Pixel m₁ bis m₅ und SD-Pixel n₁ bis n₅ her, wie dies in 5 gezeigt ist, um eine Klassen-Kategorisierung durchzuführen, die einen Bewegungsgrad des Pixels repräsentiert. Eine Bewegungsklassen-Bestimmungsschaltung 175 berechnet den Durchschnittswert der Differenzen von Pixeln in der gleichen Position unter Vollbildern in dem Raum, begrenzt den Durchschnittswert mittels eines vorbestimmten Schwellwerts und kategorisiert den sich ergebenden Wert als eine Klasse.
Eine Klassenkode-Erzeugungsschaltung 176 erzeugt eine Klasse, die der Klasse, die von der ADRC-Schaltung 173 empfangen ist, und der Klasse entspricht, die von der Bewegungsklassen-Bestimmungsschaltung 175 empfangen ist. Eine ROM-Tabelle 177 liest einen Prädiktionskoeffizienten aus, welcher der erzeugten Klasse entspricht. Die Bereichsherleitungsschaltung 178 leitet SD-Pixel x₁ bis x₂₅ her, wie sie in 9 gezeigt sind, und führt sie einer Prädiktions-Berechnungsschaltung 179 zu. Die Prädiktions-Berechnungsschaltung 179 gibt HD-Daten über einen Ausgangsanschluss 180 aus, die der linearen Gleichung entsprechen, die durch die Formel (1) ausgedrückt ist.
23 zeigt eine Produktsummen-Berechnungsschaltung zur Benutzung mit einer solchen Bildsignal-Umwandlungsvorrichtung. Ein Multiplikandenregister 191 führt einer Produktsummen-Berechnungsschaltung 192 eine Vielzahl von SD-Daten zu. Eine Adressensteuerschaltung 193 führt einem Multiplizierspeicher 194 Klassenkodes zu, die den SD-Daten entsprechen. Der Multiplizierspeicher 194 führt der Produktsummen-Berechnungsschaltung 192 Koeffizientendaten zu, die den Klassenkodes entsprechen. Die Produktsummen-Berechnungsschaltung 192 berechnet die Summe von Produkten von SD-Daten und Koeffizientendaten. Die sich ergebenden Produktsummendaten werden von einem Ausgangsanschluss 195 zugeführt.
Als Beispiel werden, wie in 24 gezeigt, von der Produktsummen-Berechnungsschaltung 192 SD-Daten über einen Eingangsanschluss 201 empfangen. Die SD-Daten werden über ein Register 202 einem Multiplizierglied 205 zugeführt. Über einen Eingangsanschluss 203 werden Koeffizientendaten empfangen. Die Koeffizientendaten werden über ein Register 204 dem Multiplizierglied 205 zugeführt. Das Multiplizierglied 205 multipliziert die SD-Daten mit den Koeffizientendaten. Das Multiplikations-Ausgangssignal wird über ein Register 206 einem Addierglied 207 zugeführt. Das Addierglied 207 addiert zwei Multiplikations-Ausgangssignale. Das Ausgangssignal des Addierglieds 207 wird über ein Register 208 einem Addierglied 209 zugeführt. Das Addierglied 209 addiert zwei Additions-Ausgangssignale. Das Ausgangssignal des Addierglieds 209 wird über ein Register 210 einem Ausgangsanschluss 211 zugeführt.
Bei Operationen mit der Produktsummen-Berechnungsschaltung werden vorab Multiplikationsergebnisse (Koeffizientendaten) in einem Speicher oder dgl. gespeichert.
Entsprechend den Charakteristika eines Bildes (nämlich Klasseninformation) werden Multiplikationsergebnisse vari iert. Ein solcher Aufbau ist zum Umwandeln von Bildsignalen benutzt worden.
In dem Klassenkategorisierungs-Bildinformations-Umwandlungsprozess wird, wenn die Anzahl von Pixeln ansteigt, die für die Prädiktionsberechnung benutzt werden, die Umwandlungsleistung verbessert. In anderen Worten ausgedrückt heißt dies, dass sich, wenn der Wert n in der Formel (1) ansteigt, die Umwandlungsleistung verbessert. Allgemein gesprochen verhält sich die Umwandlungsleistung proportional zu der Anzahl von Abgriffen eines Filters.
Wenn jedoch eine Umwandlungsvorrichtung hergestellt wird, deren Wert n in der Gleichung (1) groß ist, werden die Schaltungsumfänge der ROM-Tabelle, die Koeffizienten speichert, und der Schaltung, welche die Prädiktionsberechnung durchführt, groß.
Zusätzlich steigt die Kapazität des Multiplizierspeichers an, wenn die Anzahl von Klassen entsprechend der Anzahl der Arten von Multiplikationsergebnissen ansteigt. Demzufolge steigt der Hardware-Umfang an.
Wie zuvor beschrieben ist es sehr schwierig, den Prozess zum Umwandeln von klassenkategorisierter Bildinformation mit hoher Umwandlungsleistung bei einem kleinen Aufwand und niedrigen Kosten zu strukturieren.
Ausführungsformen der Erfindung sind in den vorliegenden Ansprüchen angegeben, die zu beachten sind.
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Produktsummen- Berechnungsschaltung und ein Verfahren zum Verringern des Hardware-Aufwands vom Standpunkt des zuvor beschriebenen Problems zu schaffen.
Eine Auführungsform der vorliegenden Erfindung sieht ein Produktsummen-Berechnungsverfahren zum Addieren von Produkten von Multiplikatoren und Multiplikanden vor, um Operationen eines digitalen Filters mit M Abgriffen berechnen zu können, welches Verfahren Schritte zum Verringern der Anzahl von Bits einer Adresse zum Steuern eines Multiplikanden- bzw. Multipli-zierspeichers von L Bits auf S Bits, wobei L größer als S ist, Auslesen von Multiplikandendaten entsprechend der Adresse von S Bits aus dem Multiplizierspeicher und Er-zeugen der Produktsumme der Multipliziererdaten, die aus dem Multiplzierspeicher ausgelesen sind, und Multipli-kandendaten umfasst.
Zum besseren Verständnis der vorliegenden Erfindung wird im folgenden beispielhaft auf die vorliegenden Figuren Bezug genommen.
1 zeigt ein Blockschaltbild, das eine Bildinformations-Umwandlungsvorrichtung gemäß einem Ausführungs beispiel gemäß der vorliegenden Erfindung dar stellt.
2 zeigt eine schematische Darstellung zur Erklärung der Beziehung der Positionen von SD-Daten und RD-Daten.
3 zeigt eine schematische Darstellung zur Erklärung der Beziehung der Positionen von SD-Daten und RD-Daten.
4 zeigt ein schematische Darstellung zur Erklärung von Daten, die für eine räumliche Klassen-Kategorisierung benutzt werden.
5 zeigt eine schematische Darstellung zur Erklärung von Daten, die für eine Bewegungsklassen-Kategorisierung benutzt werden.
6 zeigt eine Tabelle, die einen Adressenverminde rungsspeicher gemäß dem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
7 zeigt eine Tabelle, die einen Adressenverminderungsspeicher gemäß dem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
8 zeigt eine Schaltungsanordnung, die eine Adressen verminderungs-Berechnungsschaltung gemäß einem Ausführungs-beispiel der vorliegenden Erfindung darstellt.
9 zeigt eine schematische Darstellung zur Erklärung von Pixeln für eine Prädiktionsberechnung.
10 zeigt ein schematisches Blockschaltbild zur Erklärung der Erzeugung einer Kompensationsdaten-Tabelle.
11 zeigt ein Flussdiagramm, das einen Abgriffsverringerungs-Prozess gemäß der vorliegenden Erfindung darstellt.
12 zeigt ein schematisches Blockschaltbild zur Erklä rung der Erzeugung einer Kompensationsdaten-Tabel le.
13 zeigt eine Schaltungsanordnung, die ein Beispiel für eine Produktsummen-Berechnungsschaltung dar stellt.
14 zeigt eine Schaltungsanordnung, die eine Produkt summen-Berechnungsschaltung gemäß einem Ausfüh rungsbeispiel der vorliegenden Erfindung darstellt.
15 zeigt eine Schaltungsanordnung, die eine Produktsummen-Berechnungsschaltung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung darstellt.
16 zeigt eine Schaltungsanordnung, die ein Beispiel für eine Produktsummen-Berechnungsschaltung gemäß der vorliegenden Erfindung darstellt.
17 zeigt eine Schaltungsanordnung, die ein Beispiel für eine Abgriffverminderungs-Berechnungsschaltung gemäß der vorliegenden Erfindung darstellt.
18 zeigt eine Schaltungsanordnung, die ein Beispiel für eine Produktsummen-Berechnungsschaltung gemäß der vorliegenden Erfindung darstellt.
19 zeigt eine Schaltungsanordnung, die ein Beispiel für eine Produktsummen-Berechnungsschaltung gemäß der vorliegenden Erfindung darstellt.
20 zeigt eine Schaltungsanordnung, die eine herkömmliche Bildinformations-Umwandlungsvorrichtung darstellt.
21 zeigt eine Schaltungsanordnung, die Hauptteile der herkömmlichen Bildinformations-Umwandlungsvorrichtung darstellt.
22 zeigt ein Blockschaltbild, das ein Beispiel für ei ne Bildinformations-Umwandlungsvorrichtung zur Be nutzung mit der herkömmlichen Bildumwandlungs-Vor richtung darstellt.
23 zeigt eine Schaltungsanordnung, die eine herkömm liche Produktsummen-Berechnungsschaltung darstellt.
24 zeigt eine Schaltungsanordnung, die eine herkömmliche Signal-Interpolierungsschaltung darstellt.
Zunächst wird ein Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die vorliegenden Figuren beschrieben. 1 zeigt den Aufbau eines Ausführungsbeispiels der vorliegende Erfindung. Beispielsweise wird ein sog. NTSC-Bildsignal digitalisiert und als SD-Daten einem Eingangsanschluss 1 von außen zugeführt.
2 u. 3 zeigen die Beziehung der Positionen von SD-Pixeln und HD-Pixeln, die zu erzeugen sind. 2 zeigt SD-Pixel und HD-Pixel eines gegenwärtigen Teilbilds und eines vorhergehenden Teilbilds in der horizontalen Richtung und der vertikalen Richtung. 3 zeigt SD-Pixel und HD-Pixel in der zeitlichen Richtung und der vertikalen Richtung. Gemäß 3 werden zu erzeugende HD-Pixel als zwei Arten kategorisiert, die nahe liegende HD-Pixel y₁ u. y₂ und entfernte liegende HD-Pixel y₃ u. y₄ sind. Die nahe liegenden HD-Pixel y₁ u. y₂ sind in Positionen nahe relevanten SD-Pixeln plaziert. Andererseits sind die entfernt liegenden HD-Pixel y₃ u. y₄ in Position fern von relevanten SD-Pixeln plaziert.
Im folgenden wird eine Betriebsart zum Voraussagen von HD-Pixeln, die in Positionen nahe relevanten SD-Pixeln plaziert sind, als Betriebsart 1 bezeichnet. Eine Betriebsart zum Voraussagen von HD-Pixeln, die in Positionen fern von relevanten SD-Pixeln plaziert sind, wird als Betriebsart 2 bezeichnet.
Eine Bereichsherleitungsschaltung 2 leitet aus dem SD-Bildsignal, das über einen Eingangsanschluss 1 empfangen ist, Pixel her, die zum Durchführen einer Klassen-Kategorisierung notwendig sind, die eine Wellenform im Raum repräsen tiert. Im folgenden wird diese Klassen-Kategorisierung als räumliche Klassen-Kategorisierung bezeichnet. In diesem Ausführungsbeispiel leitet die Bereichsherleitungsschaltung 2, wie in 4 gezeigt, fünf SD-Pixel k₁ bis k₅ her, die in der Nachbarschaft von zu erzeugenden HD-Pixeln y₁ u. y₂ plaziert sind. Die SD-Daten, die durch die Bereichsherleitungsschaltung 2 hergeleitet sind, werden einer ADRC-Schaltung 3 zugeführt.
Die ADRC-Schaltung 3 führt eine Berechnung zum Komprimieren, z. B. von 8-Bit-SD-Daten auf 2-Bit-SD-Daten durch, um auf diese Weise eine Pegelverteilung der SD-Daten in dem Bereich nachzubilden. Das sich ergebende Muster komprimierter Daten wird einer Klassenkode-Erzeugungsschaltung 6 zugeführt.
Obwohl die ADRC-Technik eine adaptive, requantisierende Technik ist, die zum Kodieren von Signalen für VTRs mit hoher Leistung entwickelt wurde, kann ein lokales Muster einer Signalpegelverteilung wirksam mit einer kurzen Wortlänge dargestellt werden. Demzufolge wird die ADRC-Technik in diesem Ausführungsbeispiel benutzt, um einen Kode für die Klassen-Kategorisierung des Signalmusters zu erzeugen. Wenn angenommen wird, dass der Dynamikbereich des Bereichs mit DR bezeichnet ist, die Anzahl von zugewiesenen Bits mit n bezeichnet ist, der Datenpegel der Pixel in dem Bereich mit L bezeichnet ist und der requantisierte Kode mit Q bezeichnet ist, unterteilt die ADRC-Schaltung den Bereich zwischen dem Maximalwert MAX und dem Minimalwert MIN der Pixel des Bereichs durch eine vorbestimmte Bitlänge entsprechend der folgenden Formel (2) und requantisiert die Pixel. DR = MAX – MIN + 1 Q = [(L – MIN + 0,5)·2n/DR] (2) wobei [ ] einen Begrenzungsprozess repräsentiert.
In diesem Ausführungsbeispiel ist angenommen, dass fünf Pixel von SD-Daten, die durch die Bereichsherleitungsschaltung 2 getrennt sind, auf 2-Bit-Daten komprimiert sind. Die komprimierten SD-Daten sind mit q₁ bis q₅ bezeichnet.
Andererseits wird das SD-Bildsignal, das über den Eingangsanschluss 1 empfangen ist, außerdem einer Bereichsherleitungsschaltung 4 zugeführt. Die Bereichsherleitungsschaltung 4 leitet Pixel her, die für die Klassen-Kategorisierung notwendig sind, die einen Bewegungsgrad des Bildes repräsentiert (im folgenden wird diese Klassen-Kategorisierung als Bewegungsklassen-Kategorisierung bezeichnet). In diesem Beispiel leitet die Bereichsherleitungsschaltung 4 10 SD-Pixel m₁ bis m₅ und n₁ bis n₅ in Positionen, die in 5 gezeigt sind, aus dem zugeführten SD-Bildsignal entsprechend den zu erzeugenden HD-Pixeln y₁ bis y₂ her.
Die Daten, die durch die Bereichsherleitungsschaltung 4 hergeleitet sind, werden einer Bewegungsklassen-Bestimmungsschaltung 5 zugeführt. Die Bewegungsklassen-Bestimmungsschaltung 5 berechnet die Differenzen der zugeführten SD-Daten zwischen Vollbildern. Die Bewegungsklassen-Bestimmungsschaltung 5 berechnet den Durchschnittswert der absoluten Werte der gewonnenen Differenzen, begrenzt den Durchschnittswert mittels eines Schwellwerts und berechnet einen Bewegungsparameter des Bildes. In Wirklichkeit berechnet die Bewegungsklassen-Bestimmungsschaltung 5 den Durchschnittswert param der absoluten Werte der Differenzen der zugeführten SD-Daten entsprechend der folgenden Formel (3).
wobei in diese Ausführungsbeispiel n = 5 ist.
Mit einem vorbestimmten Schwellwert zum Teilen eines Histogramms des Durchschnittswerts param der absoluten Werte der Differenzen der SD-Daten durch n wird die Bewegungsklasse mv-class berechnet. In diesem Ausführungsbeispiel werden vier Bewegungsklassen bestimmt. Wenn der Durchschnittswert param ≤ 2 ist, wird die Bewegungsklasse mv-class zu 0 bestimmt. Wenn der Durchschnittswert param ≤ 4 ist, wird die Bewegungsklasse mv-class zu 1 bestimmt. Wenn der Durchschnittswert param ≤ 8 ist, wird die Bewegungsklasse mv-class zu 2 bestimmt. Wenn der Durchschnittswert param > 8 ist, wird die Bewegungsklasse mv-class zu 4 bestimmt. Die sich ergebende Bewegungsklasse mv-class wird der Klassenkode-Erzeugungsschaltung 6 zugeführt.
Die Klassenkode-Erzeugungsschaltung 6 führt eine Berechnung der folgenden Gleichung (4) durch, die den musterkomprimierten Daten (räumliche Klasse), die von der ADRC-Schaltung 3 empfangen sind, und der Bewegungsklasse mv-class, die von der Bewegungsklassen-Bestimmungsschaltung 5 empfangen ist, entspricht, erfasst die Klasse eines Blocks und führt den Klassenkode dass, der die Klasse repräsentiert einem Abgriffverminderungs-ROM 7 und einer ROM-Tabelle 8 zu. In anderen Worten ausgedrückt erfasst die Klassenkode-Erzeugungsschaltung 6 entsprechend der räumlichen Klasse und der Bewegungsklasse die Klasse des Blocks mit einer kleineren Anzahl von Bits als die gesamte Anzahl von Bits derselben. Der Klassenkode class repräsentiert die ausgelesene Adresse des Abgriffverminderungs-ROM 7 und der ROM-Tabelle 8.
wobei in diesem Ausführungsbeispiel n = 5 und p = 2 sind.
Alternativ dazu kann die Klassenkode-Erzeugungsschaltung 6 aus einer Datenumwandlungs-Tabelle zum Vermindern der Anzahl von Bits eines empfangenen Klassenkodes von L Bits auf S Bits zusammengesetzt sein. In diesem Fall liest die Klassenkode-Erzeugungsschaltung 6 einen Klassenkode von S Bits entsprechend einem Klassenkode L-class von L Bits aus. Der sich ergebende Klassenkode S-class repräsentiert Adressen, die aus der ROM-Tabelle 8 und dem Abgriffverminderungs-ROM 7 ausgelesen sind.
6 zeigt ein Beispiel für eine Datenumwandlungs-Tabelle, die für die Klassenkode-Erzeugungsschaltung 6 benutzt werden kann. Ein Klassenkode L-class ist aus z. B. sieben Bits zusammengesetzt. Der Klassenkode aus sieben Bits ist aus einer Klasse aus zwei Bits, die den Bewegungsgrad repräsentiert, und einer Klasse aus fünf Bits zusammengesetzt, die eine Wellenform im Raum repräsentiert. In diesem Beispiel wird der Klassenkode aus sieben Bits auf einen Klassenkode aus sechs Bits vermindert.
Wie in 6 gezeigt ist eine Bewegungsklasse mv-class mit 0, 1 u. 2 bezeichnet. Wenn die Bewegungsklasse mv-class 0 ist, bevor und nachdem der Klassenkode vermindert ist, wird die Anzahl von Adressen nicht geändert. Wenn die Bewegungsklasse mv-class 1 oder 2 ist, bevor und nachdem die Anzahl von Bits des Klassenkodes vermindert ist, wird die Anzahl von Adressen halbiert. Demzufolge wird, wenn die Anzahl von Bits des Klassenkode vermindert wird, die Gesamtanzahl von Adressen von 96 auf 64 vermindert. Folglich können die Adressen mit sechs Bits dargestellt werden.
Zusätzlich kann die Bewegungsklasse mv-class, wie in 7 gezeigt, mit 0, 1, 2 u. 3 bezeichnet werden. In diesem Fall wird die Anzahl von Adressen, wenn die Bewegungsklasse mv-class 0, 1 oder 2 ist, wie in dem zuvor beschriebenen Fall beschrieben. Wenn die Bewegungsklasse mv-class jedoch 3 ist, wird die Anzahl von Adressen in der gleichen Weise wie in dem Fall vermindert, in dem die Bewegungsklasse mv-class 2 ist. Beispielsweise wird, wenn die Anzahl von Adressen, bevor die Anzahl von Bits des Klassenkode vermindert ist, 64 beträgt, die Anzahl von Adressen 48, nachdem die Anzahl von Bits des Klassenkode vermindert ist. Wenn die Anzahl von Adressen 96 beträgt, bevor die Anzahl von Bits des Klassenkode vermindert ist, wird die Anzahl von Adressen, nachdem die Anzahl von Bits des Klassenkode vermindert ist, ebenfalls 48. Wenn die Anzahl von Adressen, bevor die Anzahl von Bits des Klassenkode vermindert ist, 84 beträgt, wird die Anzahl von Adressen, nachdem die Anzahl von Bits des Klassenkode vermindert ist, 58. Wenn die Anzahl von Adressen, bevor die Anzahl von Bits des Klassenkode vermindert ist, 116 beträgt, wird die Anzahl von Adressen, nachdem die Anzahl von Bits des Klassenkode vermindert ist, ebenfalls 58.
Die Klassenkode-Erzeugungsschaltung 6 hat den Verminderungsspeicher, wie dies zuvor erwähnt wurde, und kann einen Klassenkode durch eine Verminderungs-Berechnungsschaltung vermindern. 8 zeigt eine Schaltungsanordnung der Verminderungs-Berechnungsschaltung. Über Eingangsanschlüsse 21 u. 22 wird die Bewegungsklasse mv-class empfangen und einem ALU (Addierglied) eingegeben. Das LSB der räumlichen Klasse wird über einen Eingangsanschluss 23 empfangen. Das zweitniedrigste LSB der räumlichen Klasse wird über einen Eingangsanschluss 24 empfangen. Das dritthöchste MSB der räumlichen Klasse wird über einen Eingangsanschluss 25 empfangen. Das zweithöchste MSB der räumlichem Klasse wird über einen Eingangsanschluss 26 empfangen. Das MSB der räumlichen Klasse wird über einen Eingangsanschluss 27 empfangen. Die Bits der Eingangsanschlüsse 23, 24, 25, 26 u. 27 werden einem Schieberegister 29 zugeführt.
Das MSB auf der Eingangsseite des Schieberegister 29 wird geerdet. Das Bit MSB der räumlichen Klasse wird dem Eingang für das zweithöchste MSB auf der Eingangsseite des Schiebe registers 29 zugeführt. Das zweithöchste MSB der räumlichen Klasse wird dem Eingang für das drittniedrigste LSB auf der Eingangsseite des Schieberegisters 29 zugeführt. Das zweitniedrigste LSB der räumlichen Klasse wird dem Eingang für das zweitniedrigste LSB auf der Eingangsseite des Schieberegisters 29 zugeführt. Das LSB der räumlichen Klasse wird dem Eingang für das LSB auf der Eingangsseite des Schieberegisters 29 zugeführt.
Dem Schieberegister 29 wird ein Steuersignal zum Steuern einer Verschiebung um N Bits zugeführt. Das Steuersignal entspricht der Bewegungsklasse mv-class. In diesem Ausführungsbeispiel wird ein Steuersignal für eine Verschiebung um 1 Bit zugeführt. Wenn die Bewegungsklasse mv-class 0 ist, führt das Schieberegister 29 die vier Bits niedriger Ordnung der Eingangsseite eines Addierglieds 28 zu. Wenn die Bewegungsklasse mv-class nicht 0 ist, werden die zugeführten Bits jeweils um 1 Bit zu der LSB-Seite verschoben. Die Verschiebung um 1 Bit veranlasst den Ausgang des Schieberegisters 29, die Hälfte des Werts der Eingangs desselben anzunehmen. Die verschobenen 4-Bit-Daten werden der anderen Eingangsseite des Addierglieds 28 zugeführt. Das MSB auf der anderen Eingangsseite des Addierglieds 28 wird geerdet. Das Addierglied 28 addiert Daten auf der ersten Eingangsseite und Daten auf der zweiten Eingangsseite und führt die sich ergebenden Daten von fünf Bits über ein Register 30 einem Ausgangsanschluss 31 zu.
Wie zuvor beschrieben werden in der herkömmlichen Klassenkategorisierungs-Bildinformations-Umwandlungsvorrichtung Pixeldaten x₁ bis x_n, die von der Bereichsherleitungsschaltung 9 empfangen sind, und vorbestimmte Koeffizientendaten w₁ bis w_n, die aus der ROM-Tabelle 8 unter einer Leseadresse, d. h. dem Klassenkode class ausgelesen sind, der durch die Klassenkode-Erzeugungsschaltung 6 bestimmt ist, durch eine Prädiktions-Berechnungsschaltung entsprechend der zuvor beschriebenen Formel (1) multipliziert, um auf diese Weise SD-Bilddaten in HD-Bilddaten umzuwandeln. Wenn der Wert n zum Verbessern der Umwandlungsleistung erhöht wird, werden der Schaltungsumfang sowohl der ROM-Tabelle 8 als auch der Prädiktions-Berechnungsschaltung 11 groß. Demzufolge kann die Bildumwandlung nicht mit einer kleinen Hardware-Anordnung erreicht werden.
Wenn der Wert n in der Formel (1) groß ist (in anderen Worten ausgedrückt wenn viele Abgriffe benutzt werden), werden z. B. die folgenden Koeffizienten benutzt:
–0,0484, –0,0748, +0,1297, +0,0532, –0,0810, +0,1875, –0,3679, +1,5571, +0,2390, –0,0400, +0,0125, –0,0076, –0,3310, –0,1554, +0,0344, –0,2683, +0,0384, +0,2333, –0,0576, –0,0084
Es ist ersichtlich, dass viele dieser Koeffizienten klein sind und ähnliche absolute Werte haben. Demzufolge wird gemäß der vorliegenden Erfindung die Anzahl von Abgriffen vermindert, so dass die Koeffizientendaten, deren absoluten Werte ähnlich sind, integriert werden und dadurch SD-Pixeldaten, die ursprünglichen Koeffizientendaten entsprechen, die in den integrierten Koeffizienten enthalten sind, integriert werden. Die sich ergebenden integrierten Pixeldaten werden bei der Prädiktionsberechnung benutzt. Zusätzlich wird mit den integrierten Koeffizientendaten, die mit den integrierten Pixeldaten eingelernt worden sind, die folgende Prädiktionsberechnung durchgeführt. y = wn1 × (x1 + x7 – x11) + wn2 × (–x2 + x23) + wn3 × (x4 – x9) + ... + wnnn × (x3 – x18) (5)wobei nn eine natürliche Zahl ist, die kleiner als n ist, und wn integrierte Koeffizientendaten sind.
Ein Verfahren zum Erzeugen integrierter Koeffizientendaten wird später beschrieben. Mit den integrierten Koeffizien tendaten kann die Anzahl von Abgriffen ohne eine Verschlechterung der Leistung bemerkenswert vermindert werden. Demzufolge kann eine Bildinformations-Umwandlungsvorrichtung, die eine hohe Leistung hat, mit einem kleinen Hardware-Umfang erreicht werden.
Der Abgriffverminderungs-ROM 7 speichert als zusätzliche Kodedaten Information zum Erzeugen der integrierten Pixeldaten (z. B. (x₁ + x₇ – x₁₁) in Formel (5)). In Wirklichkeit speichert der Abgriffverminderungs-ROM 7 die zusätzlichen Kodedaten, die aus Information, welche die Beziehung zwischen Pixeldaten und integrierten, zu multiplizierenden Koeffizientendaten repräsentiert (z. B. wn₁ in Formel (5)) und einem Plus/Minus-Vorzeichen zusammengesetzt ist. Die zusätzlichen Kodedaten werden für jede Klasse bestimmt. Die zusätzlichen Kodedaten zum Erzeugen der integrierten Pixeldaten der Klasse werden entsprechend der Adresse, die durch den Klassenkode class dargestellt ist, aus dem Abgriffverminderungs-ROM 7 ausgelesen. Die zusätzlichen Kodedaten werden einer Abgriffverminderungsschaltung 10 zugeführt.
Zusätzlich werden der Bereichsherleitungsschaltung 9 die Eingangs-SD-Daten zugeführt. Die Bereichsherleitungsschaltung 9 leitet 25 SD-Daten x₁ bis x₂₅ in Positionen her, wie sie in 9 gezeigt sind. Die 25 SD-Daten x₁ bis x₂₅ werden für die Prädiktionsberechnung benutzt. Der Abgriffverminderungsschaltung 10 wird ein Ausgangssignal der Bereichsherleitungsschaltung 9 zugeführt. Die Abgriffverminderungsschaltung 10 wandelt die empfangenen 25 SD-Daten in z. B. acht integrierte Pixeldaten entsprechend den zusätzlichen Daten, die von dem Abgriffverminderungs-ROM 7 in dem Verfahren empfangen sind, oder durch das entsprechende Merkmal gemäß der vorliegenden Erfindung um.
Die andere ROM-Tabelle 8, der das Ausgangssignal der Klassenkode-Erzeugungsschaltung 6 zugeführt wird, speichert integrierte Koeffizientendaten (z. B. wn₁ in Formel (5)). Wie mit der ROM-Tabelle der herkömmlichen Klassenkategorisierungs-Bildinformations-Umwandlungsvorrichtung speichert die ROM-Tabelle 8 integrierte Koeffizientendaten für jede Klasse. Die integrierten Koeffizientendaten werden benutzt, um HD-Daten mit den integrierten Pixeldaten entsprechend der linearen Prädiktionsgleichung durch Einlernen der Beziehung zwischen dem Muster der integrierten Pixeldaten und den HD-Daten zu berechnen. Die integrierten Koeffizientendaten sind Information zum Umwandeln von SD-Baten (integrierte Pixeldaten) in RD-Daten, die eine höhere Auflösung als erstere haben (in anderen Worten ausgedrückt entsprechen die HD-Daten dem sog. High-Vision-Standard). In diesem Beispiel sind die integrierten Koeffizientendaten für jede von den Betriebsarten, nämlich Betriebsart 1 und Betriebsart 2, vorgesehen. Ein Verfahren zum Erzeugen der integrierten Koeffizientendaten, die in der ROM-Tabelle 8 gespeichert werden, wird später beschrieben. Aus der ROM-Tabelle 8 wird wn₁ (Klasse) entsprechend der Adresse ausgelesen, die durch den Klassenkode dass dargestellt ist, wn₁ sind integrierte Koeffizientendaten der Klasse. Die integrierten Koeffizientendaten werden einer Prädiktions-Berechnungsschaltung 11 zugeführt.
Die Prädiktions-Berechnungsschaltung 11 berechnet HD-Daten entsprechend den Eingangs-SD-Daten mit den acht integrierten Pixeldaten, die von der Abgriffverminderungsschaltung 10 empfangen sind, und den integrierten Koeffizientendaten, die von der ROM-Tabelle 8 empfangen sind.
Es sei angenommen, dass die integrierten Pixeldaten mit xn₁ bis xn₈ und die integrierten Koeffizientendaten mit wn₁ bis wn₈ bezeichnet sind. Die Prädiktions-Berechnungsschaltung, 11 führt eine Berechnung, die durch die folgende Formel (6) ausgedrückt ist, mit den integrierten Pixeldaten xn₁ bis xn₈, die von der Abgriffverminderungsschaltung 10 empfangen sind, den integrierten Koeffizientendaten wn₁ bis wn₈, die von der ROM-Tabelle 8 empfangen sind, und einem Koeffizi enten für Block 1 in der Betriebsart 1 (für Block 2 in der Betriebsart 2) durch. Auf diese Weise werden HD-Daten hd' entsprechend den Eingangs-SD-Daten berechnet. Die erzeugten RD-Daten hd' werden über einen Ausgangsanschluss 12 ausgegeben. Die HD-Daten, die über den Ausgangsanschluss 12 ausgegeben sind, werden z. B. einem HD-TV-Empfänger, einem HD-Video-Magnetbandrekorder oder dgl. zugeführt. hd' = wn1 × xn1 + wn2 × xn2 + ... + wn8 × xn8 (6)
Gemäß dem System nach der vorliegenden Erfindung werden Koeffizientendaten integriert, die ähnliche absolute Werte haben. Zusätzlich werden SD-Pixeldaten integriert und als integrierte Pixeldaten behandelt. Mit den eingelernten integrierten Pixeldaten werden integrierte Koeffizientendaten gewonnen. Die Größen der Koeffizientendaten, die in der ROM-Tabelle gespeichert sind, und der Prädiktions-Berechnungsschaltung können stark verringert werden. In diesem Fall ist die Zunahme der Hardware des Abgriffverminderungs-ROM und der Abgriffverminderungsschaltung viel kleiner als die Abnahme der Hardware der Schaltung zum Berechnen der Koeffizientendaten und der Prädiktionsberechnung, obwohl es notwendig ist, den Abgriffverminderungs-ROM und die Abgriffverminderungsschaltung neu vorzusehen.
Zunächst wird unter Bezugnahme auf 10, 11 u. 12 ein Verfahren zum Einlernen der zusätzlichen Kodedaten, die in dem Abgriffverminderungs-ROM 7 gespeichert werden, und der integrierten Koeffizientendaten, die in der ROM-Tabelle 8 gespeichert werden, beschrieben. Da die Schaltung, die in 10 gezeigt ist, die gleiche wie die Schaltung in dem herkömmlichen System ist, haben die Schaltungen, die in 11 u. 12 gezeigt sind, Merkmale gemäß der vorliegenden Erfindung.
Wie in 10 gezeigt wird, um Koeffizientendaten einzulernen, ein SD-Bild, das einem HD-Bild entspricht, in einer Weise gebildet, dass die Anzahl von Pixeln des SD-Bildes 114 derjenigen des HD-Bildes beträgt. Über einen Eingangsanschluss 33 werden HD-Daten empfangen. Die Pixel in der vertikalen Richtung der empfangenen HD-Daten werden durch ein Vertikal-Ausdünnungsfilter 34 derart ausgedünnt, dass die Frequenz in der vertikalen Richtung in dem Teilbild halbiert wird. Ein Horizontal-Ausdünnungsfilter 35 dünnt die Pixel in der horizontalen Richtung aus.
Die sich ergebenden SD-Daten werden Bereichsherleitungsschaltungen 36, 38 u. 41 zugeführt. Andererseits werden die HD-Daten, die über den Eingangsanschluss 33 empfangen sind, einer Normalgleichungs-Addierschaltung 42 zugeführt. Die Bereichsherleitungsschaltung 36 leitet erforderliche Pixel aus dem empfangenen SD-Bildsignal her, um auf diese Weise eine räumlich Klassen-Kategorisierung durchzuführen. In Wirklichkeit ist der Betrieb der Bereichsherleitungsschaltung 36 der gleiche wie der Betrieb der Bereichsherleitungsschaltung 36, der zuvor beschrieben wurde. Die hergeleiteten SD-Daten werden einer ADRC-Schaltung 37 zugeführt.
Die ADRC-Schaltung 37 erfasst ein Muster einer eindimensionalen oder zweidimensionalen Pegelverteilung der SD-Daten, die für jeden Bereich empfangen werden. Zusätzlich führt die ADRC-Schaltung 37 eine Berechnung zum Komprimieren aller oder eines Teils der Daten jedes Bereichs von 8-Bit-SD-Daten auf 2-Bit-SD-Daten durch. Auf diese Weise bildet die ADRC-Schaltung 37 Muster komprimierter Daten und führt die Daten einer Klassenkode-Erzeugungsschaltung 40 zu. Der Aufbau der ADRC-Schaltung 37 ist der gleiche wie der Aufbau der ADRC-Schaltung 3.
Andererseits leitet die Bereichsherleitungsschaltung 38 erforderliche Daten für eine Bewegungsklassen-Kategorisierung aus dem SD-Bildsignal her. In Wirklichkeit ist der Betrieb der Bereichsherleitungsschaltung 38 der gleiche wie der Betrieb der Bereichsherleitungsschaltung 4, der zuvor be schrieben wurde. Die SD-Daten, die durch die Bereichsherleitungsschaltung 38 hergeleitet sind, werden einer Bewegungsklassen-Bestimmungsschaltung 39 zugeführt. In Wirklichkeit ist der Betrieb der Bewegungsklassen-Bestimmungsschaltung der gleiche wie der Betrieb der Bewegungsklassen-Bestimmungsschaltung 5, der zuvor beschrieben wurde. Die Bewegungsklasse, die durch die Bewegungsklassen-Bestimmungsschaltung 39 bestimmt ist, wird der Klassenkode-Erzeugungsschaltung 40 zugeführt.
Der Aufbau der Klassenkode-Erzeugungsschaltung 40 ist der gleiche wie der Aufbau der Klassenkode-Erzeugungsschaltung 6, der zuvor beschrieben wurde. Die Klassenkode-Erzeugungsschaltung 40 führt die Berechnung, die durch Formel (4) ausgedrückt ist, entsprechend dem Muster komprimierter Daten (räumlich Klasse), das von der RDRC-Schaltung 37 empfangen ist, und der Bewegungsklasse mv-class, die von der Bewegungsklassen-Bestimmungsschaltung 39 empfangen ist, durch. Demzufolge erfasst die Klassenkode-Erzeugungsschaltung 40 die Klasse des gegenwärtigen Blocks und gibt einen Klassenkode aus, der die Klasse repräsentiert. Die Klassenkode-Erzeugungsschaltung 40 gibt den Klassenkode an die Normalgleichungs-Addierschaltung 42 aus.
Andererseits leitet die Bereichsherleitungsschaltung 41 SD-Pixeldaten aus dem SD-Signal her, die für eine Prädiktionsberechnung benutzt werden. In Wirklichkeit ist der Aufbau der Bereichsherleitungsschaltung 41 der gleiche wie der Aufbau der Bereichsherleitungsschaltung 9, der zuvor beschrieben wurde. Die Bereichsherleitungsschaltung 41 leitet erforderliche SD-Pixel für die lineare Prädiktionsgleichung entsprechend der Bewegungsklasse mv-class her. Der Normalgleichungs-Addierschaltung 42 wird ein Ausgangssignal der Bereichsherleitungsschaltung 41 zugeführt. Wenn eine Verzögerungsschaltung in der der Bereichsherleitungsschaltung 41 unmittelbar vorhergehenden Stufe angeordnet ist, kann die zeitliche Lage von Daten, die der Normalgleichungs-Addier schaltung 42 von der Bereichsherleitungsschaltung 41 zugeführt werden, eingestellt werden.
Zunächst werden, um den Betrieb der Normalgleichungs-Addierschaltung 42 zu erklären, eine Einlernoperation einer Umwandlungsgleichung zum Umwandeln einer Vielzahl von SD-Pixeln in ein RD-Pixel und ein Signalumwandlungsbetrieb unter Benutzung der Prädiktionsgleichung beschrieben. Im folgenden wird ein allgemeiner Fall zum Voraussagen von n Pixeln beschrieben. Es sei nun angenommen, dass Pegel von SD-Pixeln mit x₁, x₂,... x_n bezeichnet sind und requantisierte Daten, von denen diese Pegel durch p-Bit-ADRC verarbeitet werden, mit q₁, q₂,... q_n bezeichnet sind. An dieser Stelle wird der Klassenkode class dieses Bereichs mit Formel (4) definiert.
Unter der Annahme, dass die Pegel von SD-Pixeln mit x₁, x₂, ... x_n bezeichnet sind und der Pegel eines HD-Pixels mit y bezeichnet ist, ist die lineare Prädiktionsgleichung mit n Abgriffen von Koeffizienten w₁, w₂,... w_n für jede Klasse durch die zuvor beschriebene Formel (1) gegeben. Vor dem Einlernen ist w₁ ein nichtbestimmter Koeffizient.
Für jede Klasse werden eine Vielzahl von Signaldaten eingelernt. Wenn die Anzahl von Daten m ist, wird die folgende Formel (7) entsprechend der Formel (1) bestimmt. Yk = w1xk1 + w2xk2 + ... + wnxkn (7)(wobei k = 1, 2,... m ist).
Wenn m > n ist, werden w₁, w₂,.., w_n nicht eindeutig gewonnen. Die Elemente eines Fehler-Vektors e werden durch die folgende Formel (8) definiert. Mit Formel (8) werden, Koeffizienten gewonnen, die den Wert der folgenden Formel (9) minimieren. In anderen Worten ausgedrückt wird eine Lösung durch das Verfahren der kleinsten Quadrate gefunden. ek = Yk – {w1xk1 + w2xk2 + ... + wnxkn} (8)(wobei k 1, 2,... m ist).
Zunächst werden partielle Differentialkoeffizienten von Formel (9) in bezug auf w_i gewonnen. In anderen Worten ausgedrückt w_i wird derart gewonnen, dass die folgende Formel (10) 0 wird.
Als nächstes werden x_jiy_i derart definiert, dass die folgenden Formeln (11) u. (12) erfüllt sind. Formel (10) kann mit der folgenden Formel (13) als eine Matrix ausgedrückt werden.
Diese Gleichung wird normalerweise als eine normale Gleichung bezeichnet. Die Normalgleichungs-Addierschaltung 42 führt Additionen mit dem Klassenkode dass, der von der Klassenkode-Erzeugungsschaltung 40 empfangen ist, den SD-Daten x₁, x₂,... x_n, die von der Bereichsherleitungsschaltung 41 empfangen sind, und dem HD-Pixel-Pegel y entsprechend den SD-Daten durch, die über den Eingangsanschluss 33 empfangen sind.
Nachdem der Normalgleichungs-Addierschaltung 42 alle Einlerndaten eingegeben worden sind, gibt diese Normalgleichungsdaten an eine Prädiktionskoeffizienten-Bestimmungsschaltung 43 aus. Die Prädiktionskoeffizienten-Bestimmungsschaltung 43 löst die Normalgleichung durch eine herkömmliche Matrixlösung, wie ein Ausschlussverfahren, in bezug auf w₁ und berechnet Prädiktionskoeffizienten. Die Prädiktionskoeffizienten-Bestimmungsschaltung 43 schreibt die berechneten Prädiktionskoeffizienten in einen Speicher 44 ein.
Nachdem der zuvor beschriebene Einlernbetrieb durchgeführt worden ist, sind Prädiktionskoeffizienten zum Voraussagen von Ziel-HD-Daten y, die für jede Klasse statistisch am nächsten bei dem wahrheitsgetreuen Wert liegen, in dem Speicher 44 gespeichert. Wenn jedoch die Umwandlungsleistung wichtig ist, nimmt die Anzahl von Abgriffen zu. Demzufolge werden die Schaltungsumfänge des ROM, der die Koeffizientendaten speichert, und der Prädiktions-Berechnungsschaltung groß.
Die Bildinformations-Umwandlungsvorrichtung gemäß der vorliegenden Erfindung erzeugt zusätzliche, in dem Abgriffverminderungs-ROM 7 zu speichernde Kodedaten, die mit den Prädiktionskoeffizienten (Koeffizientendaten), die durch das zuvor beschriebene Verfahren gewonnen sind, in dem Speicher 44 gespeichert werden. Wie zuvor beschrieben wurde, werden Prädiktionskoeffizienten für jede Klasse in dem Speicher 44 gespeichert. Wie zuvor beschrieben werden jedoch Koeffizientendaten, deren Absolutwerte ähnlich sind, in dem Speicher 44 gespeichert. Koeffizientendaten, deren Absolutwerte ähnlich sind, werden vermindert. Entsprechend den verminderten Koeffizientendaten werden die SD-Pixeldaten integriert und als integrierte Pixeldaten behandelt. Mit den integrierten Pixeldaten wird der Einlernbetrieb durchgeführt, und dadurch werden die integrierten Koeffizientendaten vermindert.
Zuallererst werden, wenn angenommen ist, dass Koeffizientendaten w₁ bis w₁₇ sind und vorübergehend integrierte Koeffizientendaten wn₁ bis wn₇ sind, vorübergehend integrierte Koeffizientendaten derart ausgewählt, dass die Summe der Absolutwerte der Differenzen zwischen den Koeffizientendaten und den vorübergehend integrierten Koeffizientendaten minimal wird. Mit den vorübergehend integrierten Koeffizientendaten und den Koeffizientendaten, werden zusätzliche Kodedaten erzeugt, die aus der Information, welche die Beziehung zwischen den SD-Pixeldaten, die den Koeffizientendaten entsprechen, und den vorübergehend integrierten, zu multiplizierenden Koeffizientendaten repräsentiert, und Plus/Minus-Vorzeichen der Koeffizientendaten zusammengesetzt sind. Die zusätzlichen Kodedaten für jede Klasse sind in dem Abgriffverminderungs-ROM gespeichert.
Zunächst wird unter Bezugnahme auf 11 ein Beispiel für einen Prozess zum Erzeugen der zusätzlichen Kodedaten beschrieben, die in dem Abgriffverminderungs-ROM gespeichert werden.
11 zeigt ein Flussdiagramm, das den Prozess zum Erzeugen der zusätzlichen Kodedaten darstellt. In Schritt S1 werden die Absolutwerte von n Koeffizientendaten berechnet. In Schritt S2 wird der Durchschnittswert der n Koeffizientendaten berechnet. In Schritt S3 wird der Maximalwert der Absolutwerte der n Koeffizientendaten berechnet. In Schritt S4 werden der Durchschnittswert, der in Schritt S2 berechnet wurde, der Maximalwert, der in Schritt S3 berechnet wurde, und 0.0 als vorübergehend repräsentative Werte A bestimmt.
In Schritt S5 wird bestimmt, welchem der vorübergehend repräsentativen Werts A jeder der Absolutwerte der n Koeffizientendaten am nächsten liegt. Auf diese Weise werden drei Gruppen entsprechend den vorübergehend repräsentativen Werten A erzeugt. Es werden die Durchschnittswerte der einzelnen Gruppen gewonnen. Die gewonnenen Durchschnittswerte (drei Werte) werden als neue vorübergehend repräsentative Werte B bestimmt. Hier ist 0.0 der vorübergehend repräsentativen Werte A stets 0.0. In Schritt S6 wird bestimmt, ob die Anzahl der vorübergehend repräsentativen Werte B nn+1 ist oder nicht. Wenn die Anzahl der vorübergehend repräsentativen Werte B nn+1 ist (nämlich wenn das Bestimmungsergebnis in Schritt S6 JA lautet), setzt sich der Fluss zu Schritt S7 fort. Wenn die Anzahl der vorübergehend repräsentativen Werte B nicht nn+1 ist (nämlich wenn das Bestimmungsergebnis in Schritt S6 NEIN lautet), setzt sich der Fluss zu Schritt S8 fort.
In Schritt S8 wird bestimmt, zu welchen der vorübergehend repräsentativen Werte B, die in Schritt S5 bestimmt sind, jeder der Absolutwerte der n Koeffizientendaten gehört. Auf diese Weise werden Gruppen der Absolutwerte der n Koeffizientendaten entsprechend den vorübergehend repräsentativen Werten B erzeugt. Es wird die maximale Differenz zwischen den Koeffizientendaten jeder Gruppe und dem relevanten Teil der vorübergehend repräsentativen Werte B berechnet. Aus den vorübergehend repräsentativen Werten B wird ein Teil mit der maximalen Differenz ausgewählt. Der Wert des ausgewählten Teils wird zu + 0,0001 addiert und in zwei Werte unterteilt. Die zwei Werte werden als neue vorübergehend repräsentative Werte A neu bestimmt. In anderen Worten ausgedrückt heißt dies, dass die Anzahl der vorübergehenden repräsentativen Werte um 1 erhöht wird. In Schritt S7 wird der Wert 0.0 von den (nn+1) vorübergehend repräsentativen Werten B entfernt. Auf diese Weise werden die nn vorübergehend repräsentativen Werte B als endgültige repräsentative Werte bestimmt.
Als nächstes wird das Flussdiagramm des Prozesses, das in 11 gezeigt ist, mit reellen Werten beschrieben. In diesem Beispiel beträgt die Anzahl von Koeffizientendaten 17 (nämlich n = 17), und die Anzahl von vorübergehend repräsentativen Werten beträgt 7 (nämlich nn = 7). Zuallererst werden im folgenden die 17 Koeffizientendaten und die entsprechenden Werte gezeigt.

[0] 0,078855008
[1] –0,014829520
[2] –0,201679692
[3] –0,006243910
[4] 0,189737264
[5] –0,048766851
[6] 0,121056192
[7] –0,237494633
[8] 1,291100144
[9] 0,260707706
[10] 0,063144088
[11] 0,016828740
[12] –0,475499421
[13] 0,031004170
[14] 0,054794021
[15] –0,026714571
[16] 0,034312069

In Schritt S1 werden die Absolutwerte der 17 Koeffizientendaten berechnet. In Schritt S2 wird der Durchschnittswert der Absolutwerte der Koeffizientendaten berechnet. Der Durchschnittswert beträgt 0,1854569. In Schritt S3 wird der Maximalwert der Absolutwerte der Koeffizientendaten be rechnet. Der Maximalwert beträgt 1,2911001. In Schritt S4 werden der Durchschnittswert, der Maximalwert und 0,0 als vorübergehend repräsentative Werte A bestimmt. In der folgenden Beschreibung folgen den vorübergehend repräsentativen Werten A u. B aus Gründen der Einfachheit Anhänge. Die vorübergehend repräsentativen Werts A1 lauten wie im folgenden angegeben.
(Vorübergehend repräsentative Werte A1): 0,0, 0,1854569, 1,2911001)
In Schritt S5 werden die Differenzen zwischen den Absolutwerten der Koeffizientendaten und den vorübergehend repräsentativen Werten A1 gewonnen. Die Absolutwerte werden entsprechend den am nächsten liegenden vorübergehend repräsentativen Werten gruppiert. Es wird der Durchschnittswert jeder Gruppe berechnet. Auf diese Weise werden vorübergehend repräsentative Werte B1 bestimmt. Die vorübergehend repräsentativen Werte B1 (drei Werte) lauten wie folgt:
(Vorübergehend repräsentative Werte B1): 0,0, 0.2476958, 1,2911001
In Schritt S6 wird bestimmt, ob die Anzahl vorübergehend repräsentativer Werte B nn+1 ist oder nicht. In diesem Beispiel setzt sich der Fluss, da die Anzahl von vorübergehend repräsentativen Werten B1 nicht acht ist, zu Schritt S8 fort. In Schritt S8 werden die Differenzen zwischen den Absolutwerten der Koeffizientendaten und den vorübergehend repräsentativen Werten A1 gewonnen. Die Absolutwerte werden entsprechend den am nächsten liegenden vorübergehend repräsentativen Werten gruppiert. Es wird ein Teil mit der maximalen Differenz aus den vorübergehend repräsentativen Werten B ausgewählt. Der Wert des ausgewählten Teils wird zu ± 0,0001 addiert. In diesem Beispiel ist 0,0 ein Teil mit der maximalen Differenz. Demzufolge wird + 0,0001 zu 0,0 addiert. Mit den sich ergebenden Werten und den verbleiben den vorübergehend repräsentativen Werten B1 werden vorübergehend repräsentative Werte A2 bestimmt. Die vorübergehend repräsentativen Werte A2 lauten wie folgt:
(Vorübergehend repräsentative Werte A2): –0,0001000, 0,0001000, 0,2476958, 1,2911001
In Schritt S5 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Auf diese Weise werden vorübergehend repräsentative Werte B2 bestimmt, die aus vier Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte B2 lauten wie folgt:
(Vorübergehend repräsentative Werte B2): 0,0, 0,0451408, 0,273237, 1,2911001
Der Fluss setzt sich über Schritt S6 zu Schritt S8 fort. In Schritt S8 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Auf diese Weise werden vorübergehend repräsentative Werte A3 bestimmt, die aus fünf Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte A3 lauten wie folgt:
(Vorübergehend repräsentative Werte A3) : 0,0, 0,0451408, 0,2729237, 0,2731237, 1,2911001
In Schritt S5 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Auf diese Weise werden vorübergehend repräsentative Werte B3 bestimmt, die aus fünf Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte B3 lauten wie folgt:
(Vorübergehend repräsentative Werte B3) : 0,0, 0,0573309, 0,2224048, 0,4754994, 1,2911001
Der Fluss setzt sich über Schritt S6 zu Schritt S8 fort. In Schritt S8 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Auf diese Weise werden vorübergehend repräsentative Werte A4 bestimmt, die aus sechs Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte A4 lauten wie folgt:
(Vorübergehend repräsentative Werte A4): 0,0, 0,0572309, 0,0574309, 0,2224048, 0,4754994, 1,2911001
In Schritt S5 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Demzufolge werden vorübergehend repräsentative Werte B4 bestimmt, die aus sechs Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte B4 lauten wie folgt:
(Vorübergehend repräsentative Werte B4): 0,0, 0,0422193, 0,0876851, 0,2224048, 0,4754994, 1,2911001
Der Fluss setzt sich über Schritt S6 zu Schritt S8 fort. In Schritt S8 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Demzufolge werden vorübergehend repräsentative Werte A5 bestimmt, die aus sieben Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte A5 lauten wie folgt:
(Vorübergehend repräsentative Werte A5): 0,0, 0,0422193, 0,0876851, 0,2223048, 0,2225048, 0,4754994, 1,2911001
In Schritt S5 wird der gleich Prozess wie zuvor beschrieben durchgeführt. Demzufolge werden vorübergehend repräsentative Werte B5 bestimmt, die aus sieben Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte B5 lauten wie folgt:
(Vorübergehend repräsentative Werte B5): 0,0, 0,0431226, 0,0999556, 0,1957085, 0,2491012, 0,4754994, 1,2911001
Der Fluss setzt sich über Schritt S6 zu Schritt S8 fort. In Schritt S8 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Demzufolge werden vorübergehend repräsentative Werte A6 bestimmt, die aus acht Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte A6 lauten wie folgt:
(Vorübergehend repräsentative Werte A6): 0,0, 0,0430226, 0,0432226, 0,0999556, 0,1957085, 0,2491012, 0,4754994, 1,2911001
In Schritt S5 wird der gleiche Prozess wie zuvor beschrieben durchgeführt. Demzufolge werden vorübergehend repräsentative Werte B6 bestimmt, die aus acht Werten zusammengesetzt sind. Die vorübergehend repräsentativen Werte B6 lauten wie folgt:
(Vorübergehend repräsentative Werte B6): 0,0, 0,0306769, 0,0555683, 0,0999556, 0,1957085, 0,2491012, 0,4754994, 1,2911001
In Schritt S6 setzt sich der Fluss, da bestimmt wird, ob die Anzahl von vorübergehend repräsentativen Werten B6 acht beträgt oder nicht, zu Schritt S7 fort. Die vorübergehend repräsentativen Werte B6 und die 17 Koeffizientendaten, die in den Gruppen enthalten sind, lauten wie folgt:
In Schritt S7 wird 0,0 von den vorübergehend repräsentativen Werten B6 entfernt. Die sich ergebenden Werte werden als endgültige repräsentative Werte bestimmt.
Demzufolge wird bestimmt, in welchen der sieben vorübergehend repräsentativen Werten B6 (vorübergehend integrierte Koeffizientendaten) die 17 Koeffizientendaten enthalten sind. Die Koeffizientendaten, die in den einzelnen Gruppen enthalten sind, können integriert sein. Demzufolge können SD-Pixeldaten, die den Koeffizientendaten entsprechen, ebenfalls integriert sein. Folglich können integrierte Pixeldaten erzeugt werden. Als Ergebnis werden zusätzliche Kodedaten erzeugt, die aus Information, die darstellt, in welchen der Gruppen die Koeffizientendaten enthalten sind (nämlich die Beziehung zwischen den Koeffizientendaten und den zu multiplizierenden, vorübergehend repräsentativen Werten B), und Plus/Minus-Vorzeichen zusammengesetzt sind.
Der Abgriffverminderungs-ROM, in dem die zusätzlichen Kodedaten gespeichert werden, ist dem Abgriffverminderungs-ROM 7, der in 1 gezeigt ist, und einem Abgriffverminderungs-ROM 54 äquivalent, der im folgenden beschrieben wird.
Die Daten, die in der zuvor beschriebenen Weise erzeugt und in dem Speicher 44 gespeichert sind, sind Koeffizientendaten, nicht integrierte Koeffizientendaten. Obwohl die vorübergehend integrierten Koeffizientendaten, die entsprechend dem Flussdiagramm, das in 11 gezeigt ist, gewonnen worden sind, als integrierte Koeffizientendaten benutzt werden können, wird gemäß der vorliegenden Erfindung ein Prozess zum optimalen Erzeugen integrierter Koeffizientendaten benutzt. Als nächstes wird ein solcher Prozess beschrieben.
Wie in 12 gezeigt werden über einen Eingangsanschluss 46 HD-Daten empfangen. Pixel in der vertikalen Richtung der empfangenen HD-Daten werden derart durch ein Vertikal-Ausdünnungsfilter 47 ausgedünnt, dass die Frequenz in der vertikalen Richtung in dem Teilbild halbiert wird. Ein Horizontal-Ausdünnungsfilter 48 dünnt Pixel in der horizontalen Richtung der HD-Daten aus. Das Vertikal-Ausdünnungsfilter 47 ist dem Vertikal-Ausdünnungsfilter 34 äquivalent. Das Horizontal-Ausdünnungsfilter 48 ist dem Horizontal-Ausdünnungsfilter 35 äquivalent.
Die SD-Pixeldaten werden Bereichsherleitungsschaltungen 49, 51 u. 55 zugeführt. Aus Gründen der Einfachheit sind in 12 Teile, die denjenigen in 10 ähnlich sind, mit ähnlichen Bezugszeichen bezeichnet, und deren Beschreibung ist fortgelassen.
Eine Klassenkode-Erzeugungsschaltung 53 gibt einen Klassenkode class an einen Abgriffverminderungs-ROM 54 und eine Normalgleichungs-Addierschaltung 57 aus. Der Abgriffverminderungs-ROM 54 ist dem Abgriffverminderungs-ROM 7 äquivalent. Der Betrieb des Abgriffverminderungs-ROM 7 wird entsprechend dem Flussdiagramm durchgeführt, das in 11 gezeigt ist. Aus dem Abgriffverminderungs-ROM 54 werden entsprechend dem zugeführten Klassenkode class zusätzliche Kodedaten ausgelesen. Wie zuvor beschrieben ist der zusätzliche Kode aus Information zum Integrieren von SD-Pixeldaten und einem Plus/Minus-Vorzeichen zusammengesetzt. Die zusätzlichen Kodedaten werden von dem Abgriffverminderungs-ROM 54 einer Abgriffverminderungsschaltung 56 zugeführt.
Andererseits werden SD-Pixeldaten, die zum Durchführen einer Prädiktionsberechnung benutzt werden, aus dem SD-Signal hergeleitet, das der Bereichsherleitungsschaltung 55 zugeführt ist. In Wirklichkeit ist die Bereichsherleitungsschaltung 55 der zuvor beschriebenen Bereichsherleitungsschaltung 9 äquivalent. Die Bereichsherleitungsschaltung 55 leitet erforderliche Pixeldaten, die für eine lineare Prädiktionsgleichung notwendig sind, entsprechend der Bewe gungsklasse mv-class her. Der Abgriffverminderungsschaltung 56 wird ein Ausgangssignal der Bereichsherleitungsschaltung 55 zugeführt.
Die Abgriffverminderungsschaltung 56 integriert die SD-Pixeldaten, die entsprechend den zugeführten zusätzlichen Kodedaten hergeleitet sind, zu integrierten Pixeldaten. In Wirklichkeit werden Vorzeichen bei SD-Pixeldaten plaziert, die integriert werden können, und die sich ergebenden SD-Pixeldaten werdem addiert. Auf diese Weise werden die integrierten Pixeldaten erzeugt. Die erzeugten integrierten Pixeldaten werden der Normalgleichungs-Addierschaltung 57 zugeführt.
Da die Betriebsweisen der Normalgleichungs-Addierschaltung 57, einer Prädiktionskoeffizienten-Bestimmungsschaltung 58 und eines Speichers 59 die gleichen wie diejenigen der zuvor beschriebenen Normalgleichungs-Addierschaltung 42, der Prädiktionskoeffizienten-Bestimmungsschaltung 43 und des Speichers 44 sind, ist deren Beschreibung fortgelassen.
Nachdem der Einlernbetrieb wie zuvor beschrieben durchgeführt worden ist, werden Prädiktionskoeffizienten (integrierte Koeffizientendaten) zum Voraussagen von Ziel-HD-Daten y für jede Klasse, die statistisch am nächsten bei einem wahrheitsgetreuen Wert liegen, in dem Speicher 59 gespeichert. Auf diese Weise sind die integrierten Koeffizientendaten zum Erzeugen von HD-Daten mit SD-Pixeldaten entsprechend einer linearen Prädiktionsgleichung eingelernt worden. Der Speicher 59 ist die ROM-Tabelle 8, die in 1 gezeigt ist.
13 zeigt den Aufbau der Prädiktions-Berechnungsschaltung 11 gemäß dem Ausführungsbeispiel der vorliegenden Erfindung, wobei die Anzahl von Abgriffen der Prädiktions-Berechnungsschaltung 11 nicht vermindert ist. Beispielsweise werden einer Produktsummen-Berechnungseinrichtung 64 von einem Multiplikandenregister 61 SD-Daten als ein Multiplikand zugeführt. Einem Multiplizierspeicher 63 wird von einer Adressensteuerschaltung 62 eine Adresse entsprechend den SD-Daten zugeführt. Der Multiplizierspeicher 63 liest z. B. Koeffizientendaten entsprechend der zugeführten Adresse aus. Die Koeffizientendaten werden der Produktsummen-Berechnungsschaltung 64 zugeführt. Die Produktsummen-Berechnungseinrichtung 64 führt eine Produktsummenberechnung aus, die durch Formel (1) ausgedrückt ist. Das Berechnungsergebnis wird über einen Ausgangsanschluss 65 zugeführt.
Als nächstes zeigt 14 eine Klassenkode-Erzeugungsschaltung gemäß dem einen Ausführungsbeispiel der vorliegenden Erfindung. Ein Multiplikandenregister 66 führt einer Produktsummen-Berechnungseinrichtung 67 eine Vielzahl von Pixeldaten zu. Eine Adressensteuerschaltung 68 führt einer Verminderungs-Berechnungsschaltung 69 einen Klassenkode mit L Bits L-class zu. Wie später beschrieben wird berechnet die Verminderungs-Berechnungsschaltung 69 Operationen zum Vermindern der Anzahl von Bits des Klassenkodes mit L Bits L-class auf einen Klassenkode mit S Bits S-class. Der sich ergebende Klassenkode S-class wird von der Verminderungs-Berechnungsschaltung 69 einem Koeffizientenspeicher 70 zugeführt. Der Koeffizientenspeicher 70 liest entsprechend dem Klassenkode S-class Koeffizientendaten aus und führt den Klassenkode der Produktsummen-Berechnungsschaltung 67 zu. Die Produktsummen-Berechnungsschaltung 67 berechnet die Summe von Produkten von Pixeldaten und Koeffizientendaten und führt das Ausgangssignal der Summe von Produkten einem Ausgangsanschluss 71 zu.
15 zeigt eine Klassenkode-Erzeugungsschaltung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Aus Gründen der Einfachheit sind in dem zweiten Ausführungsbeispiel, das in 15 gezeigt ist, ähnliche Teile wie diejenigen in dem ersten Ausführungsbeispiel, das in 14 gezeigt ist, mit ähnlichen Bezugszeichen bezeichnet, und deren Beschreibung ist fortgelassen. Ein Adressenverminderungsspeicher 72, dem ein Klassenkode mit L Bits L-class zugeführt wird, ist aus einer Datenumwandlungs-Tabelle zusammengesetzt, deren Anzahl von Bits des Klassenkode von L Bits auf S Bits vermindert ist. Demzufolge wird ein Klassenkode mit S Bits S-class entsprechend dem Klassenkode mit L Bits L-class aus der Datenumwandlungs-Tabelle ausgelesen und einem Koeffizientenspeicher 70 zugeführt.
16 zeigt ein anderes Beispiel für den Aufbau gemäß dem Ausführungsbeispiel der vorliegenden Erfindung für den Fall, in dem die Anzahl von Abgriffen vermindert ist. Die Blöcke, die in 16 gezeigt sind, entsprechen den Blöcken, die in 1 gezeigt sind, wie dies im folgenden ersichlich ist. Eine Adressensteuerschaltung 74 entspricht der Klassenkode-Erzeugungsschaltung 6. Ein Steuerspeicher 75 entspricht dem Abgriffverminderungs-ROM 7. Eine Abgriffverminderungs-Berechnungsschaltung 76 entspricht der Abgriffverminderungsschaltung 10. Ein Multiplizierspeicher 77 entspricht der ROM-Tabelle 8. Eine Produktsummen-Berechnungseinrichtung 78 entspricht der Prädiktions-Berechnungsschaltung 11.
Beispielsweise werden der Abgriffverminderungs-Berechnungsschaltung 76 von einem Multiplikandenregister 73 SD-Daten als ein Multiplikand zugeführt. Dem Steuerspeicher 75 und dem Multiplizierspeicher 77 wird von der Adressensteuerschaltung 74 eine Adresse zugeführt, die den SD-Daten entspricht. Der Abgriffverminderungs-Berechnungsschaltung 76 werden Daten, die in dem Steuerspeicher 75 gespeichert sind, entsprechend der empfangenen Adresse zugeführt.
Die Abgriffverminderungs-Berechnungsschaltung 76 wird entsprechend den Daten gesteuert, die von dem Steuerspeicher 75 empfangen sind. Die Abgriffverminderungs-Berechnungs schaltung 76 verringert z. B. 25 SD-Daten auf 9 SD-Daten und führt die verminderten SD-Daten der Produktsummen-Berechnungseinrichtung 78 zu. Der Produktsummen-Berechnungseinrichtung 78 werden Koeffizientendaten zugeführt, die entsprechend der Adresse ausgewählt sind, die von der Adressensteuerschaltung 74 empfangen ist. Die Produktsummen-Berechnungseinrichtung 78 führt eine Produktsummenberechnung aus, wie sie durch die zuvor beschriebene Formel (1) ausgedrückt ist. Das Berechnungsergebnis wird über einen Ausgangsanschluss 79 zugeführt.
17 zeigt eine Schaltungsanordnung der Abgriffverminderungs-Berechnungsschaltung 76. N SD-Daten Di (wobei 1 ≤ i ≤ N), die einer Abgriffverminderungs-Berechnungsschaltung 76 von einem Multiplikandenregister 73 zugeführt sind, werden Registern 821 bis 82N über Eingangsanschlüsse 811 bis 81_N zugeführt. Die N SD-Daten D1 werden über die Register 82₁ bis 82_N an K Selektoren 83₁ bis 83_K (wobei K < N) ausgegeben. Die Selektoren 83₁ bis 83_K wählen SD-Daten D1 entsprechend Ergebnissen aus, die optimiert worden sind Beispielsweise wählen die Selektoren 83₁ bis 83_K , wie in 17 gezeigt, einen von vier Eingangswegen aus. Die ausgewählten SD-Daten D1 werden sog. "through/2's"-Komplement-Berechnungsschaltungen 84₁ bis 84_K zugeführt.
Die "through/2's"-Komplement-Berechnungsschaltungen 84₁ bis 84_K leiten SD-Daten Di durch oder wandeln sie jeweils entsprechend den zugeführten Steuersignalen in ein "2's"-Komplement um. Die "through/2's"-Komplement-Berechnungsschaltungen 84₁ bis 84_K führen einen Prozess durch, der 1/0 der Bits der SD-Daten Di invertiert und "1" zu dem LSB derselben addiert. Hierbei können die Ausgangssignale der Selektoren 83₁ bis 83_K , wenn es nicht notwendig ist, zu entscheiden, ob die SD-Daten D1 in das "2's"-Komplement umzuwandeln sind oder nicht, jeweils direkt an die Register 85₁ bis 85_K weitergeleitet werden. Ausgangssignale der "through/2's"-Komplement-Berechnungsschaltungen 85₁ bis 85_K werden jeweils über Register 85₁ bis 85_K einem Berechnungsteil zugeführt.
Daten S₁, die von dem Register 85₁ zugeführt sind, werden als verminderte Daten (verringerte Daten) R₁ über einen Berechnungsteil, der aus Registern 86, 87 u. 88 zusammengesetzt ist, an einem Ausgangsanschluss 89 ausgegeben. Die zugeführten Daten S₁ werden direkt, wie sie sind, ausgegeben. Daten S₂ u. S₃, die von den Registern 85₂ u. 85₃ zugeführt sind, werden durch ein Addierglied 90 addiert. Das Additionsergebnis wird als verminderte Daten R₂ über Register 91, 92 u. 93 an einem Ausgangsanschluss 94 ausgegeben. Dieser Berechnungsteil addiert zwei Daten S₂ u. S₃.
Ein Addierglied 95 addiert zwei Daten Ss. Das Additionsergebnis wird über ein Register 96 einem Addierglied 99 zugeführt. Ein Addierglied 97 addiert ein oder zwei Daten Ss. Das Additionsergebnis wird dem Addierglied 99 über ein Register 98 zugeführt. Das Addierglied 99 addiert die zwei Daten, die von den Registern 96 u. 98 empfangen sind. Das Additionsergebnis wird über Register 100 u. 101 als verminderte Daten R₃ an einem Ausgangsanschluss 102 ausgegeben. Dieser Berechnungsteil addiert drei oder vier Daten Ss.
Ein Addierglied 103 addiert zwei Daten Ss. Das Additionsergebnis wird über ein Register 104 einem Addierglied 107 zugeführt. Ein Addierglied 105 addiert zwei Daten Ss. Das Additionsergebnis wird über ein Register 106 dem Addierglied 107 zugeführt. Ein Addierglied 107 addiert die zwei Daten, die von den Registern 104 u. 106 empfangen sind. Das Additionsergebnis wird über ein Register 108 einem Addierglied 115 zugeführt.
Ein Addierglied 109 addiert ein oder zwei Daten Ss. Das Additionsergebnis wird über ein Register 110 einem Addierglied 113 zugeführt. Ein Addierglied 111 addiert ein oder zwei Daten Ss. Das Additionsergebnis wird über ein Register 112 dem Addierglied 113 zugeführt. Dem Addierglied 111 können auch keine Daten zugeführt werden. Hierbei führt das Addierglied 111 keine Ausgangssignaldaten zu. Das Addierglied 113 addiert die Daten, die von den Registern 110 u. 112 empfangen sind. Das Additionsergebnis wird über ein Register 114 dem Addierglied 115 zugeführt.
Das Addierglied 115 addiert zwei Daten, die von den Registern 108 u. 114 empfangen sind. Das Additionsergebnis wird als verminderte Daten R_M über ein Register 116 an einem Ausgangsanschluss 117 zugeführt. Dieser Berechnungsteil addiert fünf bis acht Daten Ss.
Auf diese Weise werden durch die Selektoren 83₁ bis 83_K die Daten D₁ bis D_N als Daten S₁ bis S_K ausgewählt und Addiergliedern (Berechnungsteilen) mit einer vorbestimmten Anzahl von Eingängen zugeführt. Die Anzahl von Eingängen dieses Berechnungsteils beträgt K. Die Selektoren und die Berechnungsteile sind entsprechend vorbestimmten Abgriffen optimal verbunden, und die Anzahl von Malen von Additionen ist optimal. Demzufolge können schließlich verminderte Daten R₁ bis R_M beinahe äquivalent zu einem Filter mit N Abgriffen gewonnen werden. Die Anzahl von Abgriffen hat jedoch die Beziehung M < K < N.
18 u. 19 zeigen Beispiele für Aufbauten von Produktsummen-Berechnungseinrichtungen mit Multipliziergliedern. In diesen Beispielen haben die Produktsummen-Berechnungseinrichtungen vier Abgriffe. Die Produktsummen-Berechnungseinrichtungen können grob als ein Typ, bei dem Multiplikanden nacheinander zugeführt und für eine Produktsummenberechnung weitergeleitet werden, wie dies in 18 gezeigt ist, und ein anderer Typ kategorisiert werden, bei dem Multiplikanden auf einmal zugeführt werden und Multiplikationsergebniss parallel addiert werden, wie dies in 19 gezeigt ist. Die Produktsummen-Berechnungsschaltung gemäß der vorliegenden Erfindung hat den Aufbau, wie er in 19 gezeigt ist.
Zuallererst wird die Produktsummen-Berechnungsschaltung beschrieben, die in 18 gezeigt ist. Über einen Eingangsanschluss 12₁ wird ein Multiplikand (Pixeldaten) empfangen. Der Multiplikand wird über ein Register 12₂ Multipliziergliedern 125₁ bis 125₄ zugeführt. Über Eingangsanschlüsse 123₁ bis 123₄ werden Multiplizierer (Koeffizienten) empfangen. Die Multiplizierer werden über Register 124₁ bis 124₄ den Multipliziergliedern 125₁ bis 125₄ zugeführt. Die Multiplizierglieder 125₁ bis 125₄ multiplizieren die Multiplikanden mit den Multiplizierern. Die Berechnungsergebnisse werden Registern 126₁ bis 126₄ zugeführt. Ausgangsdaten des Registers 126₁ werden über ein Register 1271 einem Addierglied 128₁ zugeführt. Das Addierglied 128₁ addiert Ausgangsdaten des Registers 127₁ und Ausgangsdaten eines Registers 126₂ , wobei die Ausgangsdaten des Registers 1262 um eine Abtastung verzögert sind.
Das Additionsergebnis des Addierglieds 128₁ wird über ein Register 127₂ einem Addierglied 128₂ zugeführt. Das Addierglied 128₂ addiert Ausgangsdaten, die von dem Register 127₂ empfangen sind, und Ausgangsdaten des Registers 126₃ , wobei die Ausgangsdaten des Registers 127₂ um eine Abtastung verzögert sind. Das Additionsergebnis des Addierglieds 128₂ wird über ein Register 127₃ einem Addierglied 128₃ zugeführt. Das Addierglied 128₃ addiert Ausgangsdaten des Registers 127₃ und Ausgangsdaten des Registers 126₄ , wobei die Ausgangsdaten des Registers 126₄ um eine Abtastung verzögert sind. Das Additionsergebnis des Addierglieds 128₃ wird über ein Register 127₄ an einem Ausgangsanschluss 129 ausgegeben.
19 zeigt ein Beispiel für den Aufbau der Produktsummen-Berechnungseinrichtung 78 gemäß dem Ausführungsbeispiel. Über Eingangsanschlüsse 131₁ bis 131₄ werden Multi plikanden (Pixeldaten) empfangen. Die Multiplikanden werden über Register 132₁ bis 132₄ Multiplziergliedern 135₁ bis 135₄ zugeführt. Über Eingangsanschlüsse 133₁ bis 133₄ , werden Multiplizierer (Koeffizienten) empfangen. Die Multiplizierer werden über Register 134₁ bis 134₄ den Multipliziergliedern 135₁ bis 135₄ zugeführt. Die Multiplizierglieder 135₁ bis 135₄ multiplizieren die Multiplikanden und relevante Multiplizierer. Die Multiplizierergebnisse werden über Register 136₁ bis 136₄ Addiergliedern 137₁ u. 137₂ zugeführt.
Das Addierglied 137₁ addiert Ausgangsdaten des Registers 136₁ und Ausgangsdaten des Registers 136₂ . Das Additionsergebnis wird über ein Register 138₁ einem Addierglied 139 zugeführt. Das Addierglied 137₂ addiert Ausgangsdaten des Registers 136₃ und Ausgangsdaten des Registers 136₄ . Das Additionsergebnis wird über ein Register 138₂ dem Addierglied 139 zugeführt. Das Addierglied 139 addiert Ausgangsdaten des Registers 138₁ und Ausgangsdaten des Registers 138₂ . Das Additionsergebnis wird über ein Register 140 an einem Ausgangsanschluss 141 ausgegeben.
In dem zuvor beschriebenen Ausführungsbeispiel wurde die ADRC-Schaltung als ein Informations-Komprmierungsmittel zum Musterbilden einer räumlichen Wellenform mit einer kleinen Anzahl von Bits vorgesehen. Es sei jedoch angemerkt, dass die vorliegende Erfindung nicht auf einen solchen Aufbau beschränkt ist. In anderen Worten ausgedrückt heißt dies, dass solange das Informations-Komprmierungsmittel ein Muster einer Signalwellenform mit einer kleinen Anzahl von Klassen darstellen kann, irgendeine Schaltung vorgesehen sein kann. Beispielsweise kann ein Komprmierungsmittel, wie eine DPCM-(Differantial Pulse Code Modulation-)Schaltung oder eine VQ-(Vector Quantization-)Schaltung benutzt werden.
Gemäß der vorliegenden Erfindung werden SD-Bilddaten mit ähnlichen Koeffizientendaten vorab integriert. Demzufolge wird die Anzahl von Pixeln anscheinend vermindert. Folglich können eine Prädiktions-Berechnungsschaltung und ein Koeffizienten-ROM ohne eine Verschlechterung der Umwandlungsleistung kompakt aufgebaut werden.
Zusätzlich kann der gesamte Hardware-Umfang der sich ergebenden Vorrichtung gemäß der vorliegenden Erfindung beachtlich verringert werden, da der Hardware-Umfang eines Multiplizierspeichers und einer Produktsummen-Berechnungseinrichtung beachtlich verringert werden kann. Zusätzlich wird die Anzahl von Abgriffen derart vermindert, dass Filter-Berechnungen mit N Abgriffen in äquivalenter Weise durch Filter-Berechnungs mit M Abgriffen (wobei M < N) ersetzt werden können. Multiplizierer sind Werte entsprechend den Characteristika eines Bildes. Eine Abgriffverminderungsschaltung ist derart aufgebaut, dass die Verminderung der Abgriffe die sich ergebenden Berechnungen nicht beeinträchtigt. Demzufolge können Daten gewonnen werden, die beinahe denjenigen in einer herkömmlichen Vorrichtung äquivalent sind, obwohl die Anzahl von Abgriffen vermindert ist.

Claims

Produktsummen-Berechnungsschaltung zum Addieren von Produkten von Multiplizierern und Multiplikanden, um auf diese Weise Operationen eines digitalen Filters mit M Abgriffen zu berechnen, welche Berechnungsschaltung umfasst: Adressenverminderungsmittel zum Vermindern der Anzahl von Bits einer Adresse zum Steuern eines Multiplizierer-Speichers von L Bits auf S Bits, wobei L größer als 5 ist, Multipliziererdaten-Auslesemittel zum Auslesen von Multipliziererdaten entsprechend der Adresse von S Bits aus dem Multiplizierer-Speicher und Berechnungsmittel zum Erzeugen der Summe von Produkten der Multipliziererdaten, die aus dem Multiplizierer-Speicher ausgelesen sind, und der Multiplikandendaten.
Produktsummen-Berechnungsschaltung nach Anspruch 1, wobei ein Eingangssignal ein digitales Bildsignal ist, die Multipliziererdaten Koeffizientendaten und die Multiplikandendaten Pixeldaten sind, wobei die Produktsummen-Berechnungsschaltung ferner Klassenbestimmungsmittel zum Bestimmen einer Klasse von Pixeldaten, die entsprechend einem Muster einer Pegelverteilung des digitalen Bildsignals vorherzusehen sind, und Ausgeben der Adresse von L Bits als Klasseninformation umfasst, und wobei die Adressenverminderungsmittel die L Bits auf die S Bits vermindern, der Multiplizierer-Speicher Koeffizientendaten aus dem Multiplizierer-Speicher entsprechend der Klasseninformation der S Bits ausliest, die vermindert worden sind, und die Berechnungsmittel die Summe von Produkten der Pixeldaten und der Koeffizientendaten berechnen.
Produktsummen-Berechnungsschaltung nach Anspruch 1, wobei die Adressenverminderungsmittel eine Adresse von L Bits auf eine Adresse von S Bits entsprechend einer in einem Speicher gespeicherten Datenumwandlungstabelle vermindern.
Produktsummen-Berechnungsschaltung nach Anspruch 1, wobei die Adressenverminderungsmittel die Adresse von L Bits in Bits hoher Ordnung und Bits niedriger Ordnung unterteilen, die Bits niedriger Ordnung um N Bits entsprechend dem Zustand der Bits hoher Ordnung verschieben, die Bits hoher Ordnung und die Bits niedriger Ordnung, die um N Bits verschoben worden sind, addieren und die Adresse von L Bits auf die Adresse von S Bits vermindern.
Produktsummen-Berechnungsverfahren zum Addieren von Produkten von Multiplizierern und Multiplikanden, um auf diese Weise Operationen eines digitalen Filters mit M Abgriffen zu berechnen, welches Berechnungsverfahren Schritte umfasst zum Vermindern der Anzahl von Bits einer Adresse zum Steuern eines Multiplizierer-Speichers von L Bits auf S Bits, wobei L größer als S ist, Auslesen von Multipliziererdaten entsprechend der Adresse von S Bits aus dem Multiplizierer-Speicher und Erzeugen der Summe von Produkten der Multipliziererdaten, die aus dem Multiplizierer-Speicher ausgelesen sind, und der Multiplikandendaten.