JP4158232B2 - 画像情報変換装置および画像表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば、テレビジョン受像機に用いて好適な画像情報変換装置および画像表示装置に関する。
【０００２】
【従来の技術】
入力画像信号とは走査線構造が異なる出力画像信号を形成する場合に、出力画像信号毎に異なるハードウエアを使用する方法が考えられる。また、積和演算を行う時に、複数の形態の積和演算結果を必要とする場合がある。複数の演算結果を得るために、異なる演算回路を切り替えることが考えられる。しかしながら、このように、ハードウエアを切り替えることは、ハードウエアの規模が大きくなり、動作しないハードウエアが生じる無駄がある。
【０００３】
具体的なアプリケーションとして、ＳＤ信号から、高画質、高解像度の出力信号を形成する信号変換の場合、複数の出力信号へ変換する場合には、出力信号の種類毎にハードウエアを設け、出力信号を指定した時に、対応するハードウエアを使用することが考えられる。この方法も、ハードウエアの規模、無駄を生じる。複数の出力信号を必要とするのは、入力画像信号の絵柄に応じて適した出力画像信号を得るためである。例えばＳＤ信号が走査線数が５２５本で、インターレス方式の画像信号を、走査線数が１０５０本で、インターレス方式の画像信号へ変換することを想定する。確かに走査線数が２倍となるので、自然画の場合では、高画質、高解像度の出力画像信号が得られる。しかしながら、インターレス方式であるために、グラフィックスの画像では、ラインフリッカが目立つ問題がある。従って、入力画像信号に応じて変換により得られる出力画像信号の走査線構造を切り替える必要がある。
【０００４】
ラインフリッカ成分を除去する従来の方法としては、インターレス方式の信号をプログレッシブ方式の信号へ変換するものが知られている。しかしながら、この方法は、線形補間によって、補間信号を作成するので、入力信号のもの以上の解像度を改善できず、また、動き検出の結果に基づいて補間方法（静止画処理と動画処理）を切り替える時に、切り替わり時に原信号と補間信号との間の解像度の差が目立ち、さらに、動き検出を誤った時に、画質の劣化が大きい問題があった。
【０００５】
【発明が解決しようとする課題】
この発明は、画像信号の走査線構造を変換する場合に、指定した走査線構造の出力画像信号を得ることが可能な画像情報変換装置および画像表示装置を提供するものである。
【０００６】
【課題を解決するための手段】
上述した課題を達成するために、請求項１の発明は、ライン数がＮ本のインタ−レスの入力画像信号からライン数がほぼ２Ｎ本の出力画像信号を形成する第１の信号変換と、入力画像信号からプログレッシブの出力画像信号を形成する第２の信号変換との内の一方を行うようにした画像情報変換装置において、
第１および第２の信号変換毎に、第１のタップ位置情報と、第２のタップ位置情報と、積和演算によって、第１の画素を生成した時に、生成された値と第１の画素の真値との誤差を最小とするように、クラス情報毎に予め学習によって予め取得されている係数と、出力画像信号の走査線構造を指定する制御信号とを組とする情報を記憶するメモリ手段と、
メモリ手段から第１および第２の信号変換の内の所望の信号変換に対応して、第１のタップ位置情報レジスタ、第２のタップ位置情報レジスタ、係数メモリおよびレジスタへ第１のタップ位置情報と、第２のタップ位置情報と、係数と、出力画像信号の走査線構造を指定する制御信号とをそれぞれロードする情報設定手段と、
情報設定手段により設定された第１のタップ位置情報に従って、出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第２の画素を選択する第１のデータ選択手段と、
情報設定手段により設定された第２のタップ位置情報に従って、出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第３の画素を選択する第２のデータ選択手段と、
第２のデータ選択手段で選択された複数の第３の画素を用いて第１の画素近傍のレベル分布の時空間パターンを表すクラス情報を形成するクラス決定手段と、
第１のデータ選択手段で選択された複数の第２の画素と、クラス情報に対応する係数の積和演算によって、第１の画素の画素値を作成する画素値作成手段と、
画素値作成手段に対して接続され、画素値作成手段により作成された第１の画素を走査線構造を指定する制御信号に応じてた出力画像信号の走査線構造へ変換するための走査変換手段とからなることを特徴とする画像情報変換装置である。
【０００７】
請求項３の発明は、ライン数がＮ本のインタ−レスの入力画像信号からライン数がほぼ２Ｎ本の出力画像信号を形成する第１の信号変換と、入力画像信号からプログレッシブの出力画像信号を形成する第２の信号変換との内の一方を行う画像情報変換装置が入力画像信号源と表示装置との間に設けられ、画像情報変換装置の出力画像信号を表示装置に表示するようにした画像表示装置において、
画像情報変換装置は、
第１および第２の信号変換毎に、第１のタップ位置情報と、第２のタップ位置情報と、積和演算によって、第１の画素を生成した時に、生成された値と第１の画素の真値との誤差を最小とするように、クラス情報毎に予め学習によって予め取得されている係数と、出力画像信号の走査線構造を指定する制御信号とを組とする情報を記憶するメモリ手段と、
メモリ手段から第１および第２の信号変換の内の所望の信号変換に対応して、第１のタップ位置情報レジスタ、第２のタップ位置情報レジスタ、係数メモリおよびレジスタへ第１のタップ位置情報と、第２のタップ位置情報と、係数と、出力画像信号の走査線構造を指定する制御信号とをそれぞれロードする情報設定手段と、
情報設定手段により設定された第１のタップ位置情報に従って、出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第２の画素を選択する第１のデータ選択手段と、
情報設定手段により設定された第２のタップ位置情報に従って、出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第３の画素を選択する第２のデータ選択手段と、
第２のデータ選択手段で選択された複数の第３の画素を用いて第１の画素近傍のレベル分布の時空間パターンを表すクラス情報を形成するクラス決定手段と、
第１のデータ選択手段で選択された複数の第２の画素と、クラス情報に対応する係数の積和演算によって、第１の画素の画素値を作成する画素値作成手段と、
画素値作成手段に対して接続され、画素値作成手段により作成された第１の画素を走査線構造を指定する制御信号に応じてた出力画像信号の走査線構造へ変換するための走査変換手段とからなることを特徴とする画像表示装置である。
【０００９】
この発明では、ハードウエアを基本的に同一としているので、動作条件設定信号でもって、複数の信号処理機能を実現する時に、複数のハードウエアう切り替える方法と比較して、ハードウエアを小規模とできる。また、この発明による画像情報変換装置は、入力画像信号を、走査線構造の異なる複数の出力画像信号の内の選択したものへ変換することができる。従って、入力画像の絵柄に応じて適した走査線構造の出力画像へ変換することができる。この場合も、ハードウエアの規模の増大を防止できる。さらに、この発明は、画像情報を変換する時に、入力画像信号の複数画素に基づいてクラスを検出し、各クラスで最適となる推定予測式を用いて画素値を作成するので、静止画、動画とも高画質とすることができる。
【００１０】
【発明の実施の形態】
この発明の実施形態の説明に先立って、図１を参照してこの発明による情報信号処理装置の基本的構成および動作について説明する。図１において、１が可変アーキテクチャハードウエアである。可変アーキテクチャハードウエア１は、基本的なハードウエアの構成を変更しないで、複数の信号処理機能を発揮できる信号処理回路である。可変アーキテクチャハードウエア１は、少なくとも２個の処理部を有している。例えば可変アーキテクチャハードウエア１は、内部の信号経路、タップ構造、演算処理内容、積和演算の係数の変更が可能とされている。入力信号は、選択スイッチ２を介して可変アーキテクチャハードウエア１に対して入力される。
【００１１】
可変アーキテクチャハードウエア１の発揮する機能を設定するのが動作条件設定信号（コンフィギュレーションデータと称する）である。所望の機能と対応したコンフィギュレーションデータがメモリ３から可変アーキテクチャハードウエア１のレジスタに対してロードされる。可変アーキテクチャハードウエア１内の複数の処理部の内の一つの動作態様がコンフィギュレーションデータに応じて可変されると、この動作態様の変化に関連して他の処理部の動作態様が可変されるようになされている。メモリ３に格納されるコンフィギュレーションデータの発生は、幾つかの方法によって可能である。
【００１２】
ユーザがスイッチ等を操作することによって発生したコマンドをデコーダ４により復号することによってコンフィギュレーションを形成できる。また、状態センサ出力例えば入力信号の性質の検出等の結果をデコーダ５により復号することによってコンフィギュレーションを形成できる。さらに、入力信号の選択スイッチ２の選択結果をデコーダ６により復号することによってコンフィギュレーションを形成できる。よりさらに、可変アーキテクチャハードウエア１から発生する信号をデコーダ７により復号することによってコンフィギュレーションを形成できる。復号処理を介しないで、媒体読み取り装置８が記録媒体から読み取ったコンフィギュレーションデータを使用しても良い。
【００１３】
複数のコンフィギュレーションデータが発生する時に、演算回路９によって、複数のデータを演算することによって、メモリ３に格納するコンフィギュレーションデータを形成しても良い。演算回路９と関連して、状態履歴保存のための付加回路１０が設けられている。演算回路９の簡単なものは、複数のコンフィギュレーションデータの一つを選択する選択回路である。
【００１４】
上述した図１の情報信号処理装置は、コマンド等に応じてコンフィギュレーションデータを作成し、可変アーキテクチャハードウエア１をコンフィギュレーションデータに従って所望の機能を発揮できるように設定できる。従って、複数の信号処理機能毎にハードウエアを用意する必要がなく、ハードウエアの規模を小さくできる。
【００１５】
以下、この発明の第１の実施形態について説明する。第１の実施形態は、ライン数が５２５本でインターレス方式の入力画像信号（以下、５２５ｐ信号と称する）からより解像度の高い出力画像信号を形成する画像情報変換装置に対して、この発明を適用したものである。解像度がより高い出力画像信号としては、２種類の画像信号を選択可能とされている。第１の出力画像信号は、ライン数が１０５０本でインターレス方式の画像信号（以下、１０５０ｉ信号と称する）である。第２の出力画像信号は、ライン数が５２５本でプログレッシブ方式（ノンインターレス方式と同義である）の画像信号（以下、５２５ｐ信号と称する）である。さらに、これらの出力画像信号は、水平方向の画素数が入力画像信号の２倍とされる。
【００１６】
このように、２種類の高解像度の画像信号を選択的に出力可能とするのは、入力画像信号の性質に応じて良好な信号変換結果を得るためである。１０５０ｉ信号は、インターレス方式であるために、ラインフリッカが発生しやすい問題がある。従って、入力画像信号が自然画の場合には、高画質の出力画像を得ることができるが、入力画像信号がグラフィックス情報の場合には、ラインフリッカが目につきやすい。グラフィックス情報の場合には、プログレッシブ方式の画像信号の方がラインフリッカが目立たない点で好ましい。このように、入力画像信号の絵柄に応じて、１０５０ｉ信号と５２５ｐ信号とを選択できるようにしている。この選択のための指令は、ユーザの入力によって行ったり、入力画像信号の自動判別に従って行われる。
【００１７】
また、この第１実施形態では、本願出願人の提案にかかわるクラス分類適応処理によって、解像度を高めるようにしている。この処理は、従来の補間処理によって高解像度信号を形成するものと異なる。従来は、例えば図２に示すように、入力される５２５ｉ方式のＳＤ（Standard Definition)信号を動き判定回路２１、フレーム間補間回路２２およびフィールド内補間回路２３に供給し、これら補間回路２２および２３の出力を切り替え回路２４により選択し、選択した信号を線順次変換回路２５に供給している。線順次変換回路２５は、入力ＳＤ信号に含まれるラインデータＬ１と補間により形成されたラインデータＬ２とを受け取り、水平走査の倍速処理を行う。線順次変換回路２５から出力信号（５２５ｐ信号）が得られる。
【００１８】
切り替え回路２４は、動き判定回路２１の判定結果が静止の場合には、フィールド間補間回路２２からのフィールド間補間で形成されたラインの信号を選択し、判定結果が動きの場合には、フィールド内補間回路２３で形成されたラインの信号を選択する。例えばフィールド間補間回路２２は、前フィールドのラインの信号を使用して新たなラインの信号を形成し、フィールド内補間回路２３は、同一フィールドの上下のラインの信号の平均値により新たなラインの信号を形成する。
【００１９】
しかしながら、上述の従来の画像情報変換装置は、ＳＤ信号を基にして、単に垂直方向の補間を行っているに過ぎないため、解像度は基となるＳＤ信号より高くならない。また、元々のラインと補間ラインとを切り替える時に、解像度の差が目立つ問題がある。これに対し、入力信号である画像信号レベルの３次元（時空間）分布に応じてクラス分割を行い、クラス毎に予め学習により獲得された予測係数値を格納した記憶手段を持ち、予測式に基づいた演算により最適な推定値を出力する方式は、解像度を入力ＳＤ信号のもの以上に高めることが可能である。
【００２０】
この手法は、ＨＤ（High Definition ）画素を作成する場合、作成するＨＤ画素の近傍にある、ＳＤ画素をクラス分割し、それぞれのクラス毎に予測係数値を学習により獲得することで、より真値に近いＨＤ画素を得るものである。図３に示す第１の実施形態は、このよう手法による画像信号変換装置である。
【００２１】
図３において、入力ＳＤ信号（５２５ｉ信号）が第１のタップ選択回路３１、第２のタップ選択回路３２および第３のタップ選択回路３３に供給される。第１のタップ選択回路３１は、予測に使用するＳＤ画素（予測タップと称する）を選択するものである。第２のタップ選択回路３２は、作成するＨＤ画素の近傍のＳＤ画素のレベル分布のパターンに対応するクラス分類に使用するＳＤ画素（空間クラスタップと称する）を選択するものである。第３のタップ選択回路３３は、作成するＨＤ画素の近傍のＳＤ画素に基づいて動きに対応するクラス分類に使用するＳＤ画素（動きクラスタップと称する）を選択するものである。なお、空間クラスを複数フィールドに属するＳＤ画素を使用して決定する時には、空間クラスにも、動き情報が含まれることになる。
【００２２】
第１のタップ選択回路３１により選択された予測タップが推定予測演算回路３４に供給される。第２のタップ選択回路３２により選択された空間クラスタップが空間クラス検出回路３５に供給される。空間クラス検出回路３５は、空間クラスを検出する。検出された空間クラスがクラス合成回路３７に供給される。第３のタップ選択回路３３により選択された動きクラスタップが動きクラス検出回路３６に供給される。動きクラス検出回路３６は、動きクラスを検出する。検出された動きクラスがクラス合成回路３７に供給される。クラス合成回路３７によって、空間クラスおよび動きクラスが統合され、最終的なクラスコードが形成される。
【００２３】
このクラスコードが係数メモリ３８に対して、アドレスとして供給され、係数メモリからクラスコードに対応する係数データが読出される。係数データと予測タップとが推定予測演算回路３４に供給される。推定予測演算回路３４では、予測タップ（５２５ｉ信号の画素）と係数データとの線形推定式を用いて、ＳＤデータに対応するＨＤデータ（１０５０ｉ信号のデータまたは５２５ｐ信号のデータ）を算出する。推定予測演算回路３４からの出力信号（ラインデータＬ１，Ｌ２）が線順次変換回路３９に供給される。線順次変換回路３９は、ラインメモリを有し、推定予測演算回路３４から出力されるラインデータＬ１、Ｌ２を線順次で出力する。線順次変換回路３９からＨＤ信号（１０５０ｉ信号または５２５ｐ信号）が出力される。
【００２４】
図示しないが、出力ＨＤ信号がＣＲＴディスプレイに供給される。ＣＲＴディスプレイは、出力ＨＤ信号が１０５０ｉ信号または５２５ｐ信号の何れであっても、同期系を切り替えることによって表示することが可能である。入力ＳＤ信号としては、放送信号、またはＶＴＲ等の再生装置の再生信号が供給され、解像度がより高くされた画像をディスプレイによって再現することができる。すなわち、この一実施形態をテレビジョン受像機に内蔵することができる。
【００２５】
作成すべき１０５０ｉ信号の画素としては、５２５ｉ信号のラインに近い位置のラインデータＬ１と、５２５ｉ信号のラインから遠い位置のラインデータＬ２とが存在する。また、５２５ｐ信号の画素としては、５２５ｉ信号のラインと同一位置のラインデータＬ１と、５２５ｉ信号のラインから遠い位置のラインデータＬ２とが存在する。ラインデータＬ１を作成する処理をモード１と称し、ラインデータＬ２を作成する処理をモード２と称する。さらに、水平方向に関しても画素数が２倍とされる。このように、ラインデータＬ１およびＬ２は、特定のラインを指すものではなく、ラインデータＬ１は、モード１により生成される画素データのラインを意味し、ラインデータＬ２は、モード２により生成される画素データのラインを意味する。
【００２６】
図４は、１フィールドの画像の一部を拡大することによって、５２５ｉ信号と５２５ｐ信号との画素の配置を示すものである。大きなドットが５２５ｉ信号の画素であり、小さいドットが出力される５２５ｐ信号の画素である。この関係は、図４以外の他の図面においても同様である。図４は、あるフレーム（Ｆ）の奇数（Ｏ）フィールドの画素配置である。他のフィールド（偶数フィールド）では、５２５ｉ信号のラインが空間的に０．５ラインずれたものとなる。図４から分かるように、第１の実施形態の画像信号変換装置は、５２５ｉ信号のラインと同一位置のラインデータＬ１および５２５ｉ信号の上下のラインの中間位置のラインデータＬ２を形成し、また、各ラインの水平方向の画素数を２倍とする。従って、５２５ｐ信号の４画素のデータが同時的に生成される。
【００２７】
図５は、１フィールドの画像の一部を拡大することによって、５２５ｉ信号と１０５０ｉ信号との画素の配置を示すものである。大きなドットが５２５ｉ信号の画素であり、小さいドットが出力される１０５０ｉ信号の画素である。この関係は、図５以外の他の図面においても同様である。図５は、あるフレーム（Ｆ）の奇数（ｏ）フィールドの画素配置である。他のフィールド（偶数（ｅ）フィールド）のラインを破線で示す。他のフィールドでは、ラインデータＬ１’，Ｌ２’の画素が形成される。図５から分かるように、第１の実施形態の画像信号変換装置は、５２５ｉ信号のラインから２倍のライン数であって、インターレス構造を有するラインデータＬ１，Ｌ２を形成し、また、各ラインの水平方向の画素数を２倍とする。従って、１０５０ｉ信号の４画素のデータが同時的に生成される。
【００２８】
推定予測演算回路３４は、５２５ｉ信号から５２５ｐ信号または１０５０ｉ信号を生成するので、水平周期は、５２５ｉ信号と同一である。線順次変換回路３９は、水平周期を２倍とするライン倍速処理を行い、ラインデータＬ１およびＬ２を線順次化する。図６は、５２５ｐ信号を出力する場合のライン倍速処理をアナログ波形を用いて示すものである。前述したように、推定予測演算回路３４によって、ラインデータＬ１およびＬ２が生成される。ラインデータＬ１には、順にａ１，ａ２，ａ３，・・・のラインが含まれ、ラインデータＬ２には、順にｂ１，ｂ２，ｂ３，・・・のラインが含まれる。線順次変換回路３９は、各ラインのデータを時間軸方向に１／２に圧縮し、圧縮されたデータを交互に選択することによって、線順次出力（ａ０，ｂ０，ａ１，ｂ１，・・・）を形成する。１０５０ｉ信号を出力する場合には、インターレスの関係を満たすように、線順次変換回路３９が出力を発生する。従って、５２５ｐと１０５０ｉの線順次変換回路３９の動作を切り替える必要がある。この切り替え情報は、レジスタ４０に格納されている。
【００２９】
第１の実施形態では、第１のタップ選択回路３１により選択される予測タップは、レジスタ４１に格納されている第１のタップ位置情報に従って指定される。また、第２のタップ選択回路３２により選択される空間クラスタップは、レジスタ４２に格納されている第２のタップ位置情報に従って指定される。さらに、第３のタップ選択回路３３により選択される動きクラスタップは、レジスタ４３に格納されている第３のタップ位置情報に従って指定される。一例として、第１、第２および第３のタップ位置情報は、選択される可能性のある複数のＳＤ画素に対して番号付けを行い、選択するＳＤ画素の番号を指定するものである。
【００３０】
係数メモリ３８内の係数データ、レジスタ４０内の走査線構造を指定する制御信号、レジスタ４１、４２および４３のタップ位置情報は、情報メモリバンク４４からロードされる。情報メモリバンク４４には、係数メモリ３８およびレジスタ４０〜４３にそれぞれ格納されるデータが予め形成され、蓄えられている。情報メモリバンク４４に対して、変換方法選択信号が供給され、選択信号に従ってロードする情報が選択される。第１の実施形態では、ユーザが絵柄に応じて５２５ｐ信号と１０５０ｉ信号との一方を指定する操作を行い、操作に基づいて変換方法選択信号が発生する。入力画像信号の絵柄を検出し、検出結果に応じて自動的に選択信号を発生しても良い。
【００３１】
なお、５２５ｐ信号および１０５０ｉ信号以外の走査線構造を有する出力画像信号例えば１０５０ｐ信号を出力するようにしても良い。また、走査線数は、５２５本、１０５０本に限らない。
【００３２】
上述した空間クラスタップおよび動きクラスタップの具体例について説明する。図７および図８は、５２５ｉ→１０５０ｉ変換の場合に第２のタップ選択回路３２により選択されるタップ（ＳＤ画素）を示す。図７および図８は、時間的に連続するフレームＦ−１の奇数フィールドｏ（Ｆ−１／ｏと表記する）、Ｆ−１の偶数フィールド（Ｆ−１／ｅ）、Ｆ／ｏ、Ｆ／ｅのそれぞれを垂直方向の切り出した時の画素の配列を示す。
【００３３】
図７に示すように、フィールドＦ／ｏのラインデータＬ１およびＬ２を予測する時の空間クラスタップは、このフィールドＦ／ｏに含まれ、作成すべき１０２５ｉ信号の画素の近傍のＳＤ画素（５２５ｉ信号の画素）Ｔ１，Ｔ２，Ｔ３と、前のフィールドＦ−１／ｅのＳＤ画素Ｔ４，Ｔ５，Ｔ６，Ｔ７である。フィールドＦ／ｅのラインデータＬ１およびＬ２を予測する時には、図８に示すように、フィールドＦ／ｅに含まれ、作成すべき１０２５ｉ信号の画素の近傍のＳＤ画素Ｔ１，Ｔ２，Ｔ３と、前のフィールドＦ／ｏのＳＤ画素Ｔ４，Ｔ５，Ｔ６，Ｔ７である。なお、ラインデータＬ１の画素を予測するモード１では、Ｔ７の画素がクラスタップとして選択せず、ラインデータＬ２の画素を予測するモード２では、Ｔ４の画素がクラスタップとして選択しないようにしても良い。
【００３４】
図９および図１０は、５２５ｉ→５２５ｐ変換の場合に第２のタップ選択回路３２により選択されるタップ（ＳＤ画素）を示す。図９および図１０は、時間的に連続するフレームＦ−１の奇数フィールドｏ（Ｆ−１／ｏと表記する）、Ｆ−１の偶数フィールド（Ｆ−１／ｅ）、Ｆ／ｏ、Ｆ／ｅのそれぞれの垂直方向の画素の配列を示す。
【００３５】
図９に示すように、フィールドＦ／ｏのラインデータＬ１およびＬ２を予測する時の空間クラスタップは、このフィールドＦ／ｏの次のフィールドＦ／ｅに含まれ、作成すべき５２５ｐ信号の画素と空間的に近傍位置のＳＤ画素Ｔ１およびＴ２と、フィールドＦ／ｏに含まれ、作成すべき５２５ｐ信号の画素の近傍のＳＤ画素Ｔ３，Ｔ４，Ｔ５と、前のフィールドＦ−１／ｅのＳＤ画素Ｔ６，Ｔ７である。フィールドＦ／ｅのラインデータＬ１およびＬ２を予測する時には、図１０に示すように、このフィールドＦ／ｅの次のフィールドＦ／ｏに含まれ、作成すべき５２５ｐ信号の画素と空間的に近傍位置のＳＤ画素Ｔ１およびＴ２と、フィールドＦ／ｅに含まれ、作成すべき５２５ｐ信号の画素の近傍のＳＤ画素Ｔ３，Ｔ４，Ｔ５と、前のフィールドＦ／ｏのＳＤ画素Ｔ６，Ｔ７である。なお、ラインデータＬ１の画素を予測するモード１では、Ｔ７の画素をクラスタップとして選択せず、ラインデータＬ２の画素を予測するモード２では、Ｔ４の画素をクラスタップとして選択しないようにしても良い。
【００３６】
さらに、空間クラスタップは、図７〜図１０に示すように、複数フィールドの同一の垂直位置にあるＳＤ画素に加えて、水平方向の１または複数のＳＤ画素を使用しても良い。
【００３７】
図１１および図１２は、第３のタップ選択回路３３により選択されるタップ、すなわち、動きクラスタップの例を示す。図１１は、５２５ｉ→１０５０ｉの変換を行う時の動きクラスタップである。図１１に示すように、フィールドＦ／ｏのラインデータＬ１およびＬ２を予測する時の動きクラスタップは、このフィールドＦ／ｏに含まれ、作成すべき１０２５ｉ信号の画素の近傍のＳＤ画素ｎ１，ｎ３，ｎ５と、次のフィールドＦ／ｅのＳＤ画素ｎ２，ｎ４，ｎ６と、前のフィールドＦ−１／ｅのＳＤ画素ｍ２，ｍ４，ｍ６と、さらに前のフィールドＦ−１／ｏのＳＤ画素ｍ１，ｍ３，ｍ５である。ＳＤ画素ｍ１およびｎ１の垂直方向の位置が一致する。ＳＤ画素ｍ２およびｎ２、ｍ３およびｎ３、ｍ４およびｎ４の各２個のＳＤ画素の垂直方向の位置が一致する。
【００３８】
図１２は、５２５ｉ→５２５ｐの変換を行う時の動きクラスタップである。図１２に示すように、フィールドＦ／ｏのラインデータＬ１およびＬ２を予測する時の動きクラスタップは、このフィールドＦ／ｏに含まれ、作成すべき５２５ｐ信号の画素の近傍のＳＤ画素ｎ１，ｎ３，ｎ５と、次のフィールドＦ／ｅのＳＤ画素ｎ２，ｎ４，ｎ６と、前のフィールドＦ−１／ｅのＳＤ画素ｍ２，ｍ４，ｍ６と、さらに前のフィールドＦ−１／ｏのＳＤ画素ｍ１，ｍ３，ｍ５である。ＳＤ画素ｍ１およびｎ１の垂直方向の位置が一致する。ＳＤ画素ｍ２およびｎ２、ｍ３およびｎ３、ｍ４およびｎ４の各２個のＳＤ画素の垂直方向の位置が一致する。
【００３９】
第１のタップ選択回路３２で選択された空間クラスタップが空間クラス検出回路３５に供給される。空間クラス検出回路３５は、選択された空間クラスタップのレベル分布のパターンを検出する。この場合、各画素８ビットのＳＤデータを２ビットのＳＤデータへ圧縮するような処理を行う。一例として、ＡＤＲＣ（Adaptive Dynamic Range Coding ）によって、空間クラスタップのＳＤ画素のデータが圧縮される。なお、情報圧縮手段としては、ＡＤＲＣ以外にＤＰＣＭ（予測符号化）、ＶＱ（ベクトル量子化）等の圧縮手段を用いても良い。
【００４０】
本来、ＡＤＲＣは、ＶＴＲ（Video Tape Recoder）向け高能率符号化用に開発された適応的再量子化法であるが、信号レベルの局所的なパターンを短い語長で効率的に表現できるので、この一実施形態では、ＡＤＲＣを空間クラス分類のコード発生に使用している。ＡＤＲＣは、空間クラスタップのダイナミックレンジをＤＲ、ビット割当をｎ、空間クラスタップの画素のデータレベルをＬ、再量子化コードをＱとして、以下の式（１）により、最大値ＭＡＸと最小値ＭＩＮとの間を指定されたビット長で均等に分割して再量子化を行う。
【００４１】
ＤＲ＝ＭＡＸ−ＭＩＮ＋１
Ｑ＝｛（Ｌ−ＭＩＮ＋０．５）×２／ＤＲ｝ （１）
ただし、｛ ｝は切り捨て処理を意味する。
【００４２】
第１のタップ選択回路で選択された動きクラスタップが動きクラス検出回路３６に供給される。動きクラス検出回路３６では、以下の式（２）により、動きクラスタップの空間的に同一位置の画素値の差分の絶対値の平均値param を算出する。
【００４３】
【数１】

【００４４】
第１の実施形態では、ｎ＝６である。そして、この平均値param としきい値とが比較されることによって、動きの指標である動きクラスが決定される。例えば（param ≦２）の場合は、動きクラス０、（２＜param ≦４）の場合は、動きクラス１、（４＜param ≦８）の場合は、動きクラス２、（param ＞８）の場合は、動きクラス３と、動きクラスが決定される。動きクラス０が動きが最小（静止）であり、動きクラス１，２，３になるに従って、動きが大きいものと判断される。このように決定された動きクラスは、クラス合成回路３７へ供給される。なお、上述の方法と異なり、動きベクトルを検出し、動きベクトルによって動きクラスを検出しても良い。
【００４５】
クラス合成回路３７は、空間クラス検出回路３５からの空間クラスと、動きクラス検出回路３６からの動きクラスとを合成したクラスコードを発生する。このクラスコードが係数メモリ３８に、そのアドレスとして供給される。係数メモリ３８からは、クラスコードに対応する係数データが読出される。また、動きクラスがレジスタ４２に供給され、動きクラスに応じて、タップ位置情報が切り替えられる。
【００４６】
例えば動きが無いか、または小さいために、動きクラスが０および１と検出される時には、空間クラスタップが上述した図７、図８、図９、図１０に示すように、２フィールドに跨がるものとされる。若し、動きが比較的大きく、動きクラスが２および３と検出される時には、空間クラスタップが作成すべき画素と同一フィールド内のＳＤ画素のみによって構成される。また、動きクラスによって、第１のクラスタップ選択回路３１のタップ位置情報（レジスタ４１）を切り替えることにより、動きクラスによって、予測タップを切り替えるようにしても良い。さらに、予測タップおよび空間クラスタップの両者を動きクラスによって切り替えるようにしても良い。
【００４７】
係数メモリ３８には、５２５ｉ信号のパターンとＨＤ信号（１０５０ｉ信号または５２５ｐ信号）の関係を学習することにより、取得された係数データが各クラス毎に記憶されている。係数データは、線形推定式により５２５ｉ信号をより高い解像度の画像信号へ変換するための情報である。なお、係数データの取得方法については後述する。
【００４８】
クラスコードclass で示される係数メモリ３８のアドレスから、そのクラスの係数データであるが読出される。この係数データは、推定予測演算回路３４に供給される。推定予測演算回路３４は、第１のタップ選択回路３１からの予測タップ（画素値）Ｔ１，Ｔ２，・・・Ｔｉと、係数データｗ₁ ，ｗ₂ ，・・・ｗｉとの線形１次結合式（式（３））の演算を行うことにより、ラインデータＬ１を算出する。ラインデータＬ２も同様に算出する。但し、ラインデータＬ１およびＬ２との間では、使用する係数データが相違する。
【００４９】
Ｌ１＝ｗ₁ Ｔ１＋ｗ₂ Ｔ２＋・・・・＋ｗｉＴｉ （３）
このように、ＳＤデータに対応するＨＤデータを推定するための係数データが各クラス毎に予め学習により求められた上で、係数メモリ３８に記憶しておき、入力される予測タップおよび読出された係数データに基づいて演算が行われ、入力されたＳＤデータに対応するＨＤデータを形成して出力することにより、入力されるＳＤデータを単に補間処理したのとは異なり、実際のＨＤデータにより近い画像信号を出力することができる。
【００５０】
次に、係数メモリ３８に格納される係数データの作成方法（学習）について図１３を用いて説明する。係数データを学習によって得るためには、まず、既に知られているＨＤ画像（１０５０ｉ信号または５２５ｐ信号）に対応し、ＨＤ画像の１／４の画素数のＳＤ画像を２次元間引きフィルタ５０によって形成する。例えばＨＤデータの垂直方向の画素を垂直間引きフィルタによりフィールド内の垂直方向の周波数が１／２になるように間引き処理し、さらに水平間引きフィルタにより、ＨＤデータの水平方向の画素を間引き処理することにより、ＳＤデータを得る。
【００５１】
２次元間引きフィルタ５０からのＳＤ信号が第１のタップ選択回路５１、第２のタップ選択回路５２および第３のタップ選択回路５３にそれぞれ供給される。これらのタップ選択回路は、図３に示す信号変換装置におけるタップ選択回路３１、３２および３３と同様に、予測タップ、空間クラスタップ、動きクラスタップを選択する。タップ選択回路５１からの予測タップが正規方程式加算回路５８に供給される。タップ選択回路５２からの空間クラスタップが空間クラス検出回路５５に供給される。タップ選択回路５３からの動きクラスタップが動きクラス検出回路５６に供給される。
【００５２】
信号変換装置における空間クラス検出回路３５と同様に、空間クラス検出回路５５は、空間クラスタップのデータをＡＤＲＣにより圧縮し、空間クラスコードを発生する。また、動きクラス検出回路５６は、信号変換装置における動きクラス検出回路３６と同様の処理によって、動きクラスタップから動きクラスコードを発生する。空間クラスコードと動きクラスコードとがクラス合成回路５７によって合成され、最終的なクラスが形成される。クラス合成回路５７からのクラスコードが正規方程式加算回路５８へ供給される。
【００５３】
ここで、正規方程式加算回路５８の説明のために、複数個のＳＤ画素からＨＤ画素への変換式の学習とその予測式を用いた信号変換について述べる。以下に、説明のために学習をより一般化してｎ画素による予測を行う場合について説明する。予測タップとして選択されるＳＤ画素のレベルをそれぞれｘ₁ 、‥‥、ｘ_n とし、ＨＤ画素レベルをｙとしたとき、クラス毎に係数データｗ₁ 、‥‥、ｗ_n によるｎタップの線形推定式を設定する。これを下記の式（４）に示す。学習前は、ｗ_i が未定係数である。
【００５４】
ｙ＝ｗ₁ ｘ₁ ＋ｗ₂ ｘ₂ ＋‥‥＋ｗ_n ｘ_n （４）
学習は、クラス毎に複数の信号データに対して行う。データ数がｍの場合、式（４）にしたがって、以下に示す式（５）が設定される。
【００５５】
ｙ_k ＝ｗ₁ ｘ_k1＋ｗ₂ ｘ_k2＋‥‥＋ｗ_n ｘ_kn （５）
（ｋ＝１，２，‥‥ｍ）
ｍ＞ｎの場合、係数データｗ_i 、‥‥ｗ_n は、一意に決まらないので、誤差ベクトルｅの要素を以下の式（６）で定義して、式（７）を最小にする係数データを求める。いわゆる、最小自乗法による解法である。
【００５６】
ｅ_k ＝ｙ_k −｛ｗ₁ ｘ_k1＋ｗ₂ ｘ_k2＋‥‥＋ｗ_n ｘ_kn｝ （６）
（ｋ＝１，２，‥‥ｍ）
【００５７】
【数２】

【００５８】
ここで、式（７）のｗ_i による偏微分係数を求める。それは以下の式（８）を `０' にするように、各係数ｗ_i を求めればよい。
【００５９】
【数３】

【００６０】
以下、式（９）、（１０）のようにＸ_ij、Ｙ_i を定義すると、式（８）は、行列を用いて式（１１）へ書き換えられる。
【００６１】
【数４】

【００６２】
【数５】

【００６３】
【数６】

【００６４】
この方程式は、一般に正規方程式と呼ばれている。正規方程式加算回路５８は、クラスコード合成回路５７から供給されたクラスコードと、タップ選択回路５１から供給された予測タップ（ＳＤ画素ｘ₁ 、‥‥、ｘ_n ）と、入力された、ＳＤデータに対応するＨＤ画素ｙを用いて、この正規方程式の加算を行う。
【００６５】
全ての学習用のデータの入力が終了した後、正規方程式加算回路５８は、予測係数決定回路５９に正規方程式データを出力する。予測係数決定回路５９は、正規方程式を掃き出し法等の一般的な行列解法を用いて、ｗ_i について解き、係数データを算出する。予測係数決定回路５９は、算出された予測係数を係数メモリ６０に書込む。
【００６６】
以上のように学習を行った結果、係数メモリ６０には、クラス毎に、注目ＨＤ画素ｙを推定するための、統計的にもっとも真値に近い推定ができる係数データが格納される。係数メモリ６０に格納された係数データは、上述の画像信号変換装置において、係数メモリ３８にロードされる。以上の処理により、線形推定式により、ＳＤデータからＨＤデータを作成するための係数データの学習が終了する。
【００６７】
上述した係数データを取得するための学習装置において、入力ＨＤ信号としては、１０５０ｉ信号または５２５ｐ信号が適用される。一方の信号を選択するための変換方法選択信号は、２次元間引きフィルタ５０およびタップ選択制御回路５４に対して供給される。２次元間引きフィルタ５０における間引き処理の態様が変換方法指定信号によって変更される。タップ選択制御回路５４は、選択信号を受け取って第１のタップ選択回路５１により選択される予測タップ、第２のタップ選択回路５２により選択される空間クラスタップ、並びに第３のタップ選択回路５３により選択される動きクラスタップを切り替えるための制御信号を発生する。また、動きクラスに応じて、空間クラスタップを切り替えるために、動きクラスコードがタップ選択制御回路５４に対して供給される。
【００６８】
このタップ選択制御回路５４が発生する制御信号によって、変換出力のＨＤ信号の走査線構造（１０５０ｉ信号、５２５ｐ信号）に応じて、上述した画像信号変換装置におけるのと同様に、選択されるタップが切り替えられる。
【００６９】
次に、この発明の第２の実施形態について説明する。第２の実施形態は、上述した第１の実施形態における線順次変換回路３９に複数のフィールドメモリを設け、線順次変換に加えてフィールド倍速化の処理を行うようにしたものである。それによって、出力画像信号の走査線構造として、５２５ｐおよび／または１０５０ｉと、フィールド倍速信号例えば５２５ｉでフィールド倍速信号を出力できるようにしたものである。フィールド倍速化の処理によって、動きがより滑らかに改善された出力画像信号を得ることができる。また、クラス分類を行い、線形推定式によってフィールド倍速画像を作成するので、同一フィールドを繰り返して出力したり、連続する２フィールドの平均値画像で補間する処理と異なり、動きがなめらかでなくなったり、解像度が劣化することを防止できる。
【００７０】
第２の実施形態では、走査線構造を設定する信号がフィールド倍速信号を指定するものである時には、第１の実施形態と同様に、予測タップ、空間クラスタップ、動きクラスタップ、係数データの切り替えがなされる。これと共に、第１の実施形態における線順次変換回路に相当する走査線変換回路に対して、フィールド倍速処理を指示する情報が与えられる。
【００７１】
図１４は、このように、フィールド倍速処理が設定された時の走査変換回路の構成の一例である。第１の実施形態と同様の処理で、水平方向の画素数が２倍とされた画像信号がフィールドメモリ７１および７２の直列接続に供給される。フィールドメモリ７１および７２によって、時間的に連続する３フィールドの信号が同時化され、クラス分類適応処理および順次走査変換回路７３に供給される。クラス分類適応処理および順次走査変換回路７３から二つの出力が発生し、各出力がフィールド７４および７５にそれぞれ供給される。フィールドメモリ７４および７５は、フィールド周期を１／２に圧縮する。フィールドスイッチ７６によって、フィールドメモリ７４および７５の出力が選択され、その出力にフィールド倍速信号が取り出される。
【００７２】
クラス分類適応処理および順次走査変換回路７３は、図１５Ａに示すような二つの出力を発生する。のこぎり波形の一つは、１フィールド分の信号を表している。また、ＡおよびＢは、５２５ｉ信号のＡフィールドおよびＢフィールド、すなわち、空間位相を表している。さらに、ＡまたはＢの前の数字（１，１．５，２，・・・）は、フレーム周期を１とした時の時間を表している。入力信号は、出力１として表すように、１Ａ，１．５Ａ，２Ａ，２．５Ａ・・・とフィールドが連続するものである。
【００７３】
クラス分類適応処理および順次走査変換回路７３は、クラス分類適応処理によって、入力信号には存在しないフィールド画像（１Ｂ，１．５Ａ，２Ｂ，・・・）からなる出力２を作成する。図１６において、三角形の画素として示すように、時間的に２フィールドの中間に存在するようなフィールド画像をクラス分類適応処理によって作成する。例えば入力信号のフィールド１Ａと１．５Ｂの中間の時間的位置に相当する画像であるフィールド１Ｂを作成し、フィールド１．５Ｂと２Ａの中間の時間的位置に相当する画像であるフィールド１．５Ｂを作成する。
【００７４】
クラス分類適応処理および順次走査変換回路７３の出力１および出力２は、フィールドメモリ７４および７５によってフィールド倍速化される。図１５Ｂに示すように、フィールド倍速化は、フィールド周期を半分に圧縮して同一フィールドを繰り返し出力する処理である。そして、フィールドスイッチ７６によって、フィールド倍速信号▲１▼および▲２▼を選択し、最終的出力信号を発生する。図１５Ｂにおいて、斜線を付したフィールドがフィールドスイッチ７６が選択するフィールドを表している。出力信号は、図１５Ｃに示すように、各フィールド周期が１／２とされ、１Ａ，１Ｂ，１．５Ａ，１．５Ｂ，・・・の順序のものである。
【００７５】
なお、第２の実施形態において、クラス分類適応処理によって、１Ｂ、１．５Ａ等のフィールド画像を形成しているが、より時間的変化を忠実に表現するために、１Ａ，１．１７Ｂ，１．３３Ａ，１．５Ｂ，・・・のような出力信号を形成するようにしても良い。
【００７６】
図１７は、この発明の第３の実施形態を示す。８ビットの入力Ａ，Ｂ，Ｃ，Ｄが供給されるセレクタ１００が設けられ、セレクタ１００の４個の出力と、それぞれ８ビットの係数Ｘ，Ｙ，Ｚ，Ｗとを乗算器１０１，１０２，１０３，１０４が乗算する。乗算器１０１〜１０４は、乗算出力を上位ビットと下位ビットに分割して出力する。乗算器１０１〜１０４の出力と、４入力の加算器１１１，１１２，１１３，１１４との間の接続がセレクタ１０５で設定される。
【００７７】
加算器１１１〜１１４は、加算器１１４から加算器１１３に対して繰り上がり出力が供給される。同様に、加算器１１３から加算器１１２へ繰り上がり出力が供給され、加算器１１２から加算器１１１へ繰り上がり出力が供給される。加算器１１１からは、繰り上がりビットを有する加算出力が発生する。また、セレクタ１０５は、乗算器１０１〜１０４の出力をそのまま出力１１５として出力する機能を有する。セレクタ１００および１０５の選択動作は、それぞれに対して供給されるコンフィギュレーションデータによって指定される。
【００７８】
コンフィギュレーションデータによってセレクタ１００および１０５の選択動作が指定されることによって実現される第１の機能を図１８に示す。セレクタ１００は、入力Ａ〜Ｄを乗算器１０１〜１０４にそれぞれ入力するように設定される。各乗算器において、入力Ａ〜ＤとＸ，Ｙ，Ｚ，Ｗとが乗算される。セレクタ１０５は、乗算器１０１〜１０４の出力をそのまま出力１１５として出力するように設定される。従って、乗算器１０１〜１０４から出力として、Ａ×Ｘ、Ｂ×Ｙ、Ｃ×Ｚ、Ｄ×Ｗの４個の積が得られる。
【００７９】
図１９は、第２の機能を実現する時の構成を示す。セレクタ１００は、入力Ａ〜Ｄを乗算器１０１〜１０４にそれぞれ入力するように設定される。セレクタ１０５は、乗算器１０１〜１０４の乗算出力の内、上位ビットを加算器１１１に入力し、下位ビットを加算器１１２に入力するように設定される。残りの加算器１１３および１１４の入力は、セレクタ１０５の機能によってゼロデータとされる。従って、加算器１１１および１１２からは、Ａ×Ｘ＋Ｂ×Ｙ＋Ｃ×Ｚ＋Ｄ×Ｗの出力が取り出される。
【００８０】
図２０は、第３の機能を実現する時の構成を示す。１６ビット入力を上位８ビット入力（入力Ａ）と下位８ビット入力（入力Ｂ）とに分割してセレクタ１００に入力する。セレクタ１００は、この入力Ａを乗算器１０１および１０３に入力し、入力Ｂを乗算器１０２および１０４に入力するように設定される。乗算器１０１に対する係数Ｘとして、１６ビット係数の上位８ビットＣを供給する。この係数の上位８ビットは、乗算器１０２に対しても係数Ｙとして供給される。また、係数の下位８ビットＤが乗算器１０３の入力Ｚ、並びに乗算器１０４の入力Ｗとして供給される。
【００８１】
セレクタ１０５によって、乗算器１０４の出力の下位ビットが加算器１１４の一つの入力に供給され、加算器１１４の他の３個の入力は、ゼロデータとされるように設定される。加算器１１４から積ＢＤの下位８ビットが得られる。これは、１６ビットの入力データＡＢと１６ビットの係数ＣＤの乗算出力の最下位側の８ビットである。
【００８２】
セレクタ１０５によって、乗算器１０４の出力の上位ビット（積ＢＤの上位８ビット）と、乗算器１０３の出力の下位ビット（積ＡＤの下位８ビット）と、乗算器１０２の下位ビット（積ＢＣの下位８ビット）とが加算器１１３に入力され、加算器１１３の残りの入力は、ゼロデータとなるように設定される。従って、加算器１１３からは、（ＢＤの上位＋ＡＤの下位＋ＢＣの下位）の加算結果が得られる。これは、１６ビットの入力データＡＢと１６ビットの係数ＣＤの乗算出力の下位側の８ビットである。
【００８３】
セレクタ１０５によって、乗算器１０３の出力の上位ビット（積ＡＤの上位８ビット）と、乗算器１０２の出力の上位ビット（積ＢＣの上位８ビット）と、乗算器１０１の下位ビット（積ＡＣの下位８ビット）とが加算器１１２に入力され、加算器１１２の残りの入力は、ゼロデータとなるように設定される。従って、加算器１１２からは、（ＡＤの上位＋ＢＣの上位＋ＡＣの下位）の加算結果が得られる。これは、１６ビットの入力データＡＢと１６ビットの係数ＣＤの乗算出力の上位側の８ビットである。
【００８４】
セレクタ１０５によって、乗算器１０１の出力の上位ビットが加算器１１１の一つの入力に供給され、加算器１１１の他の３個の入力は、ゼロデータとされるように設定される。加算器１１１から積ＡＣの上位８ビットが得られる。これは、１６ビットの入力データＡＢと１６ビットの係数ＣＤの乗算出力の最上位側の８ビットである。このようにして、第３の機能は、１６ビット入力と１６ビットの係数の乗算出力を得ることができる。
【００８５】
【発明の効果】
この発明によれば、ハードウエアを基本的に同一としているので、複数の信号処理機能を実現する時に、複数のハードウエアう切り替える方法と比較して、ハードウエアを小規模とできる。また、この発明による画像情報変換装置は、ハードウエアの規模が増加することなく、入力画像信号を、走査線構造の異なる複数の出力画像信号の内の選択したものへ変換することができる。例えば入力画像の絵柄が自然画の場合には、高画質な１０５０ｉの出力画像へ入力画像を変換し、グラフィックス等のラインフリッカが目立つ絵柄の場合には、５２５ｐの出力画像へ変換し、さらに、動きがなめらかな出力画像を望む時には、フィールド倍速の出力画像へ変換する。
【００８６】
この発明は、画像情報を変換する時に、入力画像信号の複数画素に基づいてクラスを検出し、各クラスで最適となる推定予測式を用いて画素値を作成するので、従来の画像情報変換装置と比較して、静止画、動画とも高画質とすることができる。さらに、動きの情報をクラスの情報に取り込むので、静止画／動画の検出と、検出による切り替えが不要とでき、切り替え時に画質の相違が目立つことを防止でき、また、動き検出の誤りによる劣化を大幅に少なくできる。
【図面の簡単な説明】
【図１】この発明の基本的構成および動作を説明するためのブロック図である。
【図２】従来の画像情報変換装置の一例のブロック図である。
【図３】この発明の第１の実施形態のブロック図である。
【図４】ＳＤ画素と５２５ｐの画素の位置関係を説明するための略線図である。
【図５】ＳＤ画素と１０５０ｉの画素の位置関係を説明するための略線図である。
【図６】線順次変換回路の動作を説明するための波形図である。
【図７】ＳＤ画素および１０５０ｉの画素の位置関係と、空間クラスタップの一例を示す略線図である。
【図８】ＳＤ画素および１０５０ｉの画素の位置関係と、空間クラスタップの一例を示す略線図である。
【図９】ＳＤ画素および５２５ｐの画素の位置関係と、空間クラスタップの一例を示す略線図である。
【図１０】ＳＤ画素および５２５ｐの画素の位置関係と、空間クラスタップの一例を示す略線図である。
【図１１】ＳＤ画素および１０５０ｉの画素の位置関係と、動きクラスタップの一例を示す略線図である。
【図１２】ＳＤ画素および５２５ｐの画素の位置関係と、動きクラスタップの一例を示す略線図である。
【図１３】係数データを取得するための構成の一例を示すブロック図である。
【図１４】この発明の第２の実施形態の主要部の構成を示すブロック図である。
【図１５】この発明の第２の実施形態のフィールド倍速処理を説明するためのタイミングチャートである。
【図１６】この発明の第２の実施形態のフィールド倍速処理を説明するための略線図である。
【図１７】この発明の第３の実施形態のブロック図である。
【図１８】この発明の第３の実施形態の第１の機能を示すブロック図である。
【図１９】この発明の第３の実施形態の第２の機能を示すブロック図である。
【図２０】この発明の第３の実施形態の第３の機能を示すブロック図である。
【符号の説明】
３１・・・第１のタップ選択回路、３２・・・第２のタップ選択回路、３３・・・第３のタップ選択回路、３８・・・係数メモリ、３９・・・線順次変換回路、４０〜４３・・・レジスタ、４４・・・情報メモリバンク

Claims (4)

1. ライン数がＮ本のインタ−レスの入力画像信号からライン数がほぼ２Ｎ本の出力画像信号を形成する第１の信号変換と、上記入力画像信号からプログレッシブの出力画像信号を形成する第２の信号変換との内の一方を行うようにした画像情報変換装置において、
   上記第１および第２の信号変換毎に、第１のタップ位置情報と、第２のタップ位置情報と、積和演算によって、第１の画素を生成した時に、生成された値と第１の画素の真値との誤差を最小とするように、クラス情報毎に予め学習によって予め取得されている係数と、出力画像信号の走査線構造を指定する制御信号とを組とする情報を記憶するメモリ手段と、
   上記メモリ手段から上記第１および第２の信号変換の内の所望の信号変換に対応して、第１のタップ位置情報レジスタ、第２のタップ位置情報レジスタ、係数メモリおよびレジスタへ上記第１のタップ位置情報と、上記第２のタップ位置情報と、上記係数と、出力画像信号の走査線構造を指定する制御信号とをそれぞれロードする情報設定手段と、
   上記情報設定手段により設定された上記第１のタップ位置情報に従って、上記出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第２の画素を選択する第１のデータ選択手段と、
   上記情報設定手段により設定された上記第２のタップ位置情報に従って、上記出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第３の画素を選択する第２のデータ選択手段と、
   上記第２のデータ選択手段で選択された複数の上記第３の画素を用いて上記第１の画素近傍のレベル分布の時空間パターンを表すクラス情報を形成するクラス決定手段と、
   上記第１のデータ選択手段で選択された複数の上記第２の画素と、上記クラス情報に対応する上記係数の積和演算によって、上記第１の画素の画素値を作成する画素値作成手段と、
   上記画素値作成手段に対して接続され、上記画素値作成手段により作成された上記第１の画素を上記走査線構造を指定する制御信号に応じてた出力画像信号の走査線構造へ変換するための走査変換手段とからなることを特徴とする画像情報変換装置。
2. 請求項１において、
   上記出力画像信号として、さらに走査線数Ｎ本でフィールド倍速化したインターレス信号を形成するために、上記走査変換手段を制御することにより、線順次化の処理とフィールド倍速化の処理とを切り替えるようにしたことを特徴とする画像情報変換装置。
3. ライン数がＮ本のインタ−レスの入力画像信号からライン数がほぼ２Ｎ本の出力画像信号を形成する第１の信号変換と、上記入力画像信号からプログレッシブの出力画像信号を形成する第２の信号変換との内の一方を行う画像情報変換装置が入力画像信号源と表示装置との間に設けられ、上記画像情報変換装置の上記出力画像信号を上記表示装置に表示するようにした画像表示装置において、
   上記画像情報変換装置は、
   上記第１および第２の信号変換毎に、第１のタップ位置情報と、第２のタップ位置情報と、積和演算によって、第１の画素を生成した時に、生成された値と第１の画素の真値との誤差を最小とするように、クラス情報毎に予め学習によって予め取得されている係数と、出力画像信号の走査線構造を指定する制御信号とを組とする情報を記憶するメモリ手段と、
   上記メモリ手段から上記第１および第２の信号変換の内の所望の信号変換に対応して、第１のタップ位置情報レジスタ、第２のタップ位置情報レジスタ、係数メモリおよびレジスタへ上記第１のタップ位置情報と、上記第２のタップ位置情報と、上記係数と、出力画像信号の走査線構造を指定する制御信号とをそれぞれロードする情報設定手段と、
   上記情報設定手段により設定された上記第１のタップ位置情報に従って、上記出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第２の画素を選択する第１のデータ選択手段と、
   上記情報設定手段により設定された上記第２のタップ位置情報に従って、上記出力画像信号の作成すべき第１の画素の位置と特定の位置関係にある複数の第３の画素を選択する第２のデータ選択手段と、
   上記第２のデータ選択手段で選択された複数の上記第３の画素を用いて上記第１の画素近傍のレベル分布の時空間パターンを表すクラス情報を形成するクラス決定手段と、
   上記第１のデータ選択手段で選択された複数の上記第２の画素と、上記クラス情報に対応する上記係数の積和演算によって、上記第１の画素の画素値を作成する画素値作成手段と、
   上記画素値作成手段に対して接続され、上記画素値作成手段により作成された上記第１の画素を上記走査線構造を指定する制御信号に応じてた出力画像信号の走査線構造へ変換するための走査変換手段とからなることを特徴とする画像表示装置。
4. 請求項３において、
   上記出力画像信号として、さらに走査線数Ｎ本でフィールド倍速化したインターレス信号を形成するために、上記走査変換手段を制御することにより、線順次化の処理とフィールド倍速化の処理とを切り替えるようにしたことを特徴とする画像表示装置。

Images