JP3845870B2 - ディジタル信号処理用集積回路 - Google Patents
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Description
この発明は、例えばディジタル画像信号の処理のための集積回路に関する。
背景技術
例えばディジタル画像信号の処理のハードウエアをLSIとする場合、その一つの方法は、その処理と対応した専用のLSIを開発設計するものであり、他の方法は、汎用性を有するDSP(Digital Signal Processor)を利用することである。DSPは、積和演算器、RAM/ROM等からなり、FFT、ディジタル・フィルタ等のディジタル信号処理を行なうことが可能なものである。
専用のLSIを開発設計する方法の場合では、ディジタル信号処理の種類の数のLSIの開発設計が必要である。また、DSPは、汎用性に優れているが、効率が悪い問題があった。
発明の開示
従って、この発明の目的は、基本的なハードウェア構成を共通化し、複数の機能を1チップにより実現することができるディジタル信号処理用集積回路を提供することにある。
この発明は、単一の集積回路内に複数の回路群および少なくとも二つの状態を切り換え可能な選択手段が設けられてなり、外部からの信号によって選択手段が選択制御される、クラス分類適応処理を可能とするディジタル信号処理用集積回路であって、
複数の回路群は、第1および第2のフィルタ演算手段と、第1および第2のフィルタ演算手段に対してタップ出力をそれぞれ供給するための第1および第2の遅延および選択手段と、第1および第2のフィルタ演算手段によりそれぞれ予測する画素データをクラス分類するための第1および第2のクラス分類手段と、第1および第2のクラス分類手段からのクラス情報に対応して第1および第2のフィルタ演算手段に対してそれぞれフィルタ係数を与えるための第1および第2のメモリとから構成され、
第1および第2の遅延および選択手段が選択手段の選択状態に応じて第1および第2のフィルタ演算手段に対して1次元タップ出力および2次元タップ出力の一方を切り換えて与え、
第1および第2のクラス分類手段が選択手段の選択状態に応じて、第1および第2のフィルタ演算手段に対して1次元クラス分類の結果のクラス情報および2次元クラス分類の結果のクラス情報一方を切り換えて与えるようになされたことを特徴とするディジタル信号処理用集積回路である。
集積回路の外部から与える制御信号によって、選択手段を制御し、それによって、複数の回路群の接続状態が切り換えられる。集積回路内のハードウエアの構成を共通とし、制御信号により選択的に指定できる複数の機能を1チップの集積回路で実現することができる。
【図面の簡単な説明】
第1図はこの発明による集積回路の一実施例の構成を示すブロック図、第2図はこの発明による集積回路の他の実施例の構成を示すブロック図、第3図はこの発明の他の実施例により実現される機能の一つであるアップコンバージョン回路のブロック図、第4図はアップコンバージョン処理を説明するための略線図、第5図は遅延および選択回路の一例のブロック図、第6図は遅延および選択回路の一例の説明に用いる略線図、第7図はクラス分類回路の一例のブロック図、第8図はクラス分類回路の一例の説明に用いる略線図、第9図はアップコンバージョン処理用の係数を得るための構成の一例のブロック図、第10図は予測係数を求めるための学習をソフトウェア処理で行う時のフローチャート、第11図はこの発明の他の実施例により実現される機能の他の一つであるノイズリデューサのブロック図、第12図はノイズ除去処理用係数を得るための構成の一例のブロック図、第13図はノイズ除去処理を説明するための略線図である。
発明を実施するための最良の形態
以下、この発明について図面を参照して説明する。第1図は、この発明の一実施例におけるLSI1の構成を示すものである。すなわち、第1図ににおいて、破線で囲んだ構成が1チップの集積回路(LSI)1の構成とされている。LSI1には、入力端子t1およびt2、出力端子t3およびt4、制御信号入力端子t5が設けられている。図示しないが、実際には、通常のように、入力/出力端子以外に、電源端子、テスト端子等がLSI1に設けられている。
LSI1には、複数の回路群が形成されている。それらは、演算回路群11a、11bと、メモリ12a、12bと、積和演算回路群13a、置13bと、アダー14a、14bと、乗算器15a、15bと、レジスタ群16a、16bとである。そして、これらの回路群あるいは回路に対して、入力/出力あるいは相互間(回路群あるいは回路間の相互接続、および回路群の内部における回路間の相互接続の両者を意味する)の接続状態を切り換えるための切換器がLSI1内に設けられている。換言すると、LSI1内のディジタル信号の流れと、各回路群の機能とが制御信号により制御可能とされる。
すなわち、演算回路群11a、11bと関連して切換器21a、21bが設けられ、メモリ12a、12bと関連して切換え器22a、22bが設けられ、積和演算回路群13a、13bと関連して切換器23a、23bが設けられている。さらに、アダー14a、14b、乗算器15a、15b、レジスタ群16a、16bと関連して切換器24が設けられている。これらの切換器21a、21b、22a、22b、23a、23bおよび24に対しては、各数ビットの制御信号S1〜S7がそれぞれ供給される。制御信号S1〜S7は、制御信号入力端子t5を通じて外部の制御信号発生器(例えばリップスイッチで所定の制御信号を発生する構成)から供給可能とされている。
この第1図の構成によると、制御信号S1〜S7によって、クラス分類による予測処理の構成を実現することができる。クラス分類予測処理は、後述する一実施例によってより具体的に説明するが、演算回路群11a、11bによって、レベル分布に基づいたクラス分類回路がそれぞれ構成され、線形1次結合(フィルタ)演算回路が積和演算回路群13a、13bによってそれぞれ構成され、予測のための係数を格納するメモリがメモリ12a、12bによってそれぞれ構成される。さらに、二つの1次元フィルタからの予測信号を混合(あるいは切り換え)のための混合回路がアダー14a、14b、レジスタ群16a、16bによって構成される。
また、第1図のLSI1は、クラス分類処理を用いたノイズリデューサを構成することもできる。ノイズリデューサは、クラス分類に基づいて2次元フィルタ演算および3次元フィルタ演算によりそれぞれ形成されたノイズ除去出力を動き係数に応じて混合する構成とされる。ノイズリデューサの場合では、演算回路群11a、11bによって、2次元フィルタ回路が積和演算回路群13aによって構成され、3次元フィルタ回路が積和演算回路群13bによって構成され、予測のための係数を格納するメモリがメモリ12a、12bによってそれぞれ構成され、2次元フィルタおよび3次元フィルタからのノイズ除去された信号を動き係数に応じて混合するのための混合回路がアダー14a、14b、レジスタ群16a、16bによって構成される。
次に、この発明の他の実施例を第2図に示す。他の実施例は、第1図に示す構成と同様に、クラス分類適応処理を可能とした構成のものである。第2図において、10がLSIを示し、このLSI10は、ディジタル画像信号が供給される入力端子t1、t2、t2′、LSI10で処理されたディジタル画像信号が出力される端子t3、t4、制御信号が供給される端子t5を有している。
一方の入力端子t1からの画像信号がクラス分類回路111a、遅延および選択回路112aおよびライン遅延回路117に供給される。クラス分類回路111aは、後述するように、処理の対象の注目画素を注目画素値およびその周辺の画素値の分布によってクラス分けするために、論理演算を行う構成とされている。クラス分類回路111aの出力が切り換え回路113aに供給される。クラス分類回路111aは、クラス分類に使用する複数の画素の組合せとして2種類の組合せを出力可能なものである。例えば1次元の配列の複数の画素値を使用したクラス分けと、2次元の配列の複数の画素値を使用したクラス分けを行うことができ、その二つのクラス分類動作の出力(クラス情報)の一方が切り換え回路113aによって選択される。切り換え回路113aは、端子t5からの制御信号によって切り換えられる。選択されたクラス情報が係数メモリ115aに対してアドレスとして供給される。
遅延および選択回路112aは、レジスタ群、ライン遅延回路およびセレクタから構成されている。レジスタは、サンプル遅延素子として使用される。遅延および選択回路112aは、端子t5からの制御信号によって、切り換えられる。遅延および選択回路112aは、信号処理が異なるために生じる信号間の時間ずれを補正すると共に、フィルタ演算に必要なタップ出力を発生する。タップ出力としては、1次元フィルタのためのタップ出力および2次元フィルタのためのタップ出力が形成される。また、1次元および2次元フィルタのそれぞれにおいて、二つのタップ構造が切り換え可能とされ、二つのタップ構造のそれぞれの出力が切り換え回路114aに供給される。この切り換え回路114aで選択された複数のタップ出力(画素データ)がフィルタ演算回路116aに対して供給される。
フィルタ演算回路116aには、係数メモリ115aからの係数データも供給され、積和演算によってフィルタ出力が形成される。すなわち、切り換え回路114aを介されたタップ出力(複数の画素データ)と係数メモリ115aから読出された複数の係数とが線形1次結合によって演算され、予測値が生成される。
ライン遅延回路117は、メモリで構成された1〜数ライン分の遅延を生じさせる回路である。ライン遅延回路117の出力が他のクラス分類回路111bに供給される。
上述したクラス分類回路111a、遅延および選択回路112a、切り換え回路113a、切り換え回路114a、係数メモリ115a、フィルタ演算回路116aと同様の接続関係を持つように、クラス分類回路111b、遅延および選択回路112b、切り換え回路113b、切り換え回路114b、係数メモリ115b、フィルタ演算回路116bが設けられている。入力端子t2からの画像信号がクラス分類回路111b、遅延および選択回路112bに供給される。
切り換え回路113a、113b、114a、114b、および後述の切り換え回路119は、端子t5からの制御信号によって、制御される。また、係数メモリ115a、115bには、予め学習により得られた予測(フィルタ)係数が格納されている。例えば電源オン等で発生するマスターリセットパルズによってなされる初期化動作によって、外部のメモリからLSI10の係数メモリ115a、115bに対して予測係数が転送される。
フィルタ演算回路116aの出力が積和演算回路118および切り換え回路119に供給される。フィルタ演算回路116bの出力が積和演算回路118に供給されるとともに、出力端子t4に出力信号として取り出される。積和演算回路118の出力信号が切り換え回路119に供給される。積和演算回路118は、ノイズリデューサを構成する場合には、クラス分類回路111bから出力される動き係数に基づいてフィルタ演算回路116aおよび116bの出力を混合する。切り換え回路119は、端子t5からの制御信号によって切り換えられ、フィルタ演算回路116aの出力と積和演算回路118の出力の一方を選択し、選択された出力が出力端子t3に取り出される。
さらに、ライン遅延回路117の出力信号と、入力端子t2′からの画像信号とがクラス分類回路111b、遅延および選択回路112bに供給される。入力端子t2およびt2′から1フレームの時間差を有する画像信号を供給することによって、クラス分類回路111bが3次元のクラス分類を行うことができ、また、遅延および選択回路112bが1次元、2次元、3次元のタップ構造を選択的に持つことができる。
上述のこの発明の一実施例の構成は、制御信号を変えることによって、複数のディジタル信号処理が可能である。その具体例について説明する。最初に、ディジタルテレビジョン信号のアップコンバージョンの処理に対して適用した例について説明する。ここでは、標準解像度のディジタルテレビジョン信号(SD信号と称する)が入力され、最初に垂直方向で画素数を2倍とし、その後に水平方向に画素数を2倍とする分離処理によって、画素数が4倍の高解像度のディジタルテレビジョン信号(HD信号と称する)を形成するアップコンバージョンの例について述べる。なお、最初に水平方向の処理を行い、次に垂直方向の処理を行っても良い。
第3図は、端子t5からの制御信号によって、かかるアップコンバージョンの処理を行なうように構成されたLSI10を示す。第3図および後述の第11図において破線の信号線は、配線されているが、切り換え回路113a、113b、114a、114b、および119によって選択されない信号に関する信号線を意味している。SD信号が入力端子120aに対して供給され、水平−垂直走査線変換回路121aを介してLSI10の入力端子t1に供給される。この走査線変換回路121aは、メモリを含み、水平走査(テレビジョンラスターの走査順序)から垂直走査への変換を行う。すなわち、各サンプリング位置において縦方向に整列する画素が画面の左端のサンプリング位置から右端へ向かう順序で、また、各サンプリング位置においては上から下へ向かう順序で出力される。
アップコンバージョン時に機能している回路について説明すると、入力端子t1に対して、クラス分類回路111a、遅延および選択回路112aが接続される。クラス分類回路111aからの1次元クラス分類の結果である、クラス情報(コード信号)が切り換え回路113aを介して係数メモリ115aにアドレスとして供給される。係数メモリ115aには、予め学習により得られた係数が格納されている。係数メモリ115aから読出された係数がフィルタ演算回路(1次元フィルタ)116aに供給される。
フィルタ演算回路116aは、SD信号の複数の画素データと係数メモリ115aからの複数の係数とをそれぞれ乗算し、乗算結果を加算する。このフィルタ演算回路116の出力信号が切り換え回路119を介して出力端子t3に取り出される。入力端子t1および出力端子t3の間の構成によって、垂直方向において画素数が2倍とされる。この出力信号がLSI10の入力端子120bに戻され、入力端子120bから垂直−水平走査線変換回路121bに供給される。この走査線変換回路121bの出力信号が再びLSI10の入力端子t2に供給される。走査線変換回路121bは、メモリを含み、垂直走査から水平走査への変換を行う。すなわち、走査線変換回路121bの出力信号は、テレビジョンラスターと同様の走査の信号となる。
入力端子t2に対しては、上述の入力端子t1と同様に、クラス分類回路111b、遅延および選択回路112bが接続される。さらに、これらの回路ブロックと、切り換え回路113b、切り換え回路114b、係数メモリ115b、フィルタ演算回路(1次元フィルタ)116bとによって、水平方向に画素数を2倍に増やす処理がなされる。従って、出力端子t4には、水平および垂直方向に画素数がそれぞれ2倍とされ、4倍の画素数の信号(HD信号)が得られる。
アップコンバージョンの処理例えば垂直方向の処理についてより詳細に説明する。第4図は、時間的に連続する3フィールド(それぞれk−1、k、k+1と表す)間の画素配列の関係を示す。インターレース走査の関係から、フィールドkのライン位置と、その前のフィールドk−1のライン位置(またはその後のフィールドk+1のライン位置)との間に、0.5H分の垂直方向の位置ずれがある。このようなインターレース走査の場合では、各フィールドのライン数を単に2倍とすることでは、インターレース関係がくずれてしまう。
ライン間の垂直方向の間隔を1で表すと、SD画素(白丸で示す)例えばx4の上側の距離1/8の位置にHD画素(黒丸で示す)yb′を生成し、その下側の距離3/8の位置にHD画素(黒丸で示す)ya′を生成することによって、インターレース関係を保ちながらライン数を2倍とできる。次のフィールドk+1では、SD画素の上側の3/8の位置にHD画素ya′を生成し、その下側の1/8の位置にHD画素yb′を生成する。このように、フィールド間で、HD画素を生成する位置が切り換わるので、係数もフィールド間で切り換える必要がある。係数メモリ115aは、HD画素ya′およびyb′をそれぞれ生成するための二組の係数を別個に格納するメモリと、二組の係数をフィールド毎に切り換える切り換え回路を有する。
第3図における水平−垂直走査変換回路121aによって、例えばk番目のフィールドにおいて、SD画素の順序がx1、x2、x3、・・・と変換される。この時系列で連続する7個のSD画素と、係数メモリ115aから読出された二組の係数a1〜a7およびb1〜b7によって、注目画素の値ya′、yb′がそれぞれ生成される。すなわち、
ya′=a1x1+a2x2+・・・・・+a7x7
yb′=b1x2+b2x3+・・・・・+b7x8
遅延および選択回路112aからは、HD画素値ya′を形成するのに必要なSD画素値と、HD画素値yb′を形成するのに必要なSD画素値とが出力され、切り換え回路114aでは、これらの画素値が切り換えられてフィルタ演算回路116aに供給される。フィルタ演算回路116aでは、上述の線形1次結合によって、HD画素値ya′およびyb′を計算し、出力端子t3には、垂直方向の画素数が2倍とされた垂直倍速信号が得られる。
一方、フィルタ演算回路116bにおいては、上述と同様に、例えば水平方向の7個のSD画素の値と、係数メモリ115bからの係数とによって1次元フィルタの演算がなされ、水平方向に2倍の数とされた水平倍速信号が形成される。例えば入力SD信号が13.5MHzの場合では、27MHzのサンプリングレートの垂直倍速信号が生じ、さらに、水平処理によって、出力端子t4には、54MHzのサンプリングレートのHD信号が生じる。
遅延および選択回路112a、112bは、後述するノイズリデューサの例の場合では、2次元フィルタ演算をフィルタ演算回路116a、116bが行うために、2次元タップの出力を発生する。1次元タップ構造と2次元タップ構造の切り換えは、例えば第5図の構成によって可能である。
この例は、第6図Aに示される1次元タップ構造(アップコンバージョン)の場合と、第6図Bに示される2次元タップ構造(ノイズリデューサ)の場合とで、タップ構造を切り換えるものである。第6図Aの1次元タップ構造では、同一ライン例えば1−1上の7画素の値x1〜x7と係数との線形1次結合によって、予測画素値を計算する。また、第6図Bの2次元タップ構造では、ライン1−1上の5画素の値x2〜x6と、x4の上下の画素の値x1およびx7との合計7個の画素の値と係数との線形1次結合によって、予測画素値を計算する。
第5図の構成において、SDがサンプル遅延素子であり、LDがライン遅延素子である。二つのライン遅延素子が直列に接続されているので、これらの入力および出力からは、3ライン1,1−1,1−2の信号が同時に取り出される。そして、各ラインの信号に対して、直列に接続された6個のサンプル遅延素子がそれぞれ接続されている。従って、各サンプル遅延素子の入力および出力からは、第6図に示すような(3ライン×7画素)の2次元領域内の画素が同時に得られる。
1次元タップ構造と2次元タップ構造との間では、x2〜x6の5画素の値が共用される。x1およびx7に関しては、二つのセレクタによって、各タップ構造と対応して必要なものを選択する構成とされる。このように、遅延および選択回路112aは、多くの遅延素子を共用しながら、1次元タップ構造または2次元タップ構造をセレクタ制御信号に応じて切り換えることができる。遅延および選択回路112bも第5図に示す構成と同様のものであるが、入力端子t2′からの1フレーム遅延出力も入力されることにより、3次元タップ構造も可能である。
係数メモリ115a、115bに蓄えられている係数は、予め学習により獲得され、初期化動作によって書込まれたものである。そして、この係数は、注目画素のクラス毎に決定されている。例えば第4図中で、ya′、yb′が注目画素のデータである。クラス分類の方法の一つは、注目画素の周辺の入力信号のレベル分布のパターンを利用するものがある。例えば第4図において、注目画素の周辺の3個の画素データ(SD信号)のレベル分布のパターンに基づいてクラス分類がなされる。
一般的に、画素データは、8ビットの量子化データであるので、3画素の場合、(8×3=24ビット)となり、24ビットの全ての組合せが224となる。このクラス数は膨大であり、係数を記憶するメモリ等のハードウエアが複雑となる。そこで、クラス分類回路111a、111bは、クラス分類に使用する各画素のビット数を圧縮することによって、クラス数を適正な値としている。
クラス分類のために参照する各画素のビット数を圧縮するための一つの方法は、各画素をレベル方向に正規化することである。一例として、参照される3画素の平均値を求め、平均値に対する大小関係によって、周囲の画素を8ビットから1ビットへ圧縮する。すなわち、平均値より大きい値の場合は、‘1’を割り当て、平均値より小さい値の場合は、‘0’を割り当てる。その結果、3ビットのコード信号によりクラス情報が示される。
第7図は、クラス分類回路111aの一例を示す。第8図Bに示すように、(3ライン×3画素)の2次元領域内に含まれる9画素が2個のライン遅延素子(LD)と、各ラインのデータに関してそれぞれ2個ずつ設けられた計6個のサンプル遅延素子(SD)とによって同時化される。クラス分類の方法としては、1次元クラス分類、2次元クラス分類、3次元クラス分類がある。後述するノイズリデューサにおいては、2次元クラス分類および3次元クラス分類の処理が必要となる。
1次元クラス分類は、第8図Aに示すように、時系列(同一ライン)上の連続する3個の画素(x1、x2およびx3)を使用する。2次元クラス分類は、第8図Bに示すように、(3ライン×3画素)の2次元領域内の9画素を使用する。1フレーム前の画像信号を使用することによって、3次元クラス分類が可能である。第7図の例は、1次元および2次元のクラス分類を切り換えることが可能とされている。
3画素を使用した1次元クラス分けの場合では、ゲート回路がオフとされ、ROMには、3画素の値の和(=x1+x2+x3)が供給され、ROMは、その平均値Avを発生する。9画素を使用した2次元クラス分けの場合では、ゲート回路がオンとされ、ROMには、9画素の値の和(=x1+x2+x3+・・・・+x9)が供給され、ROMは、平均値Avとして、9画素の値の平均値を発生する。
ROMからの平均値と各画素の値がそれぞれ比較回路にて比較され、画素値が平均値より大きい場合に‘1’であり、画素値が平均値以下の場合に‘0’である比較出力、すなわち、クラス情報を発生する。第7図の構成は、ゲート回路およびROMを制御することによって、1次元クラス分類および2次元クラス分類の何れも行うことができる。
また、正規化の他の方法としては、ADRCを使用できる。ADRCは、複数の画素のダイナミックレンジDRおよび最小値MINを検出し、各画素の値から最小値MINを減算し、最小値が減算された値をダイナミックレンジDRで除算し、商を整数化する処理である。
例えば1ビットADRCの場合について説明すると、3画素の中の最大値MAXおよび最小値MINが検出され、ダイナミックレンジDR(=MAX−MIN)が計算される。各画素の値から最小値MINが減算され、最小値除去後の値がダイナミックレンジDRで割算される。この割算の商が0.5と比較され、0.5以上の場合は、‘1’とされ、商が0.5より少ない場合は、‘0’とされる。1ビットADRCは、上述の平均値と各画素の値とを比較するものと実質的に同一の結果が得られる。2ビットADRCの場合であれば、DR/22で計算される量子化ステップ幅によって、最小値除去後の値が割算される。
次に、係数メモリ115a、115bに蓄えられる係数を得るための学習について説明する。第9図は、係数メモリ115aに蓄えられる係数を決定するための学習時の構成を示す。なお、係数メモリ115bに蓄えられる係数の決定も同様であるので、その説明は省略する。第9図において、41で示す入力端子に、垂直−水平走査変換されたHD信号が供給され、間引きフィルタ42によって、画素数が半分に間引かれる。間引きフィルタ42の出力信号が係数決定回路43およびクラス分類回路44に供給される。クラス分類回路44は、クラス分類回路111aと同様に、周囲の画素を使用して注目画素のクラスを決定する。クラス分類回路44からのクラスコードが係数決定回路43およびメモリ45にそれぞれ供給される。
係数決定回路43は、線形1次結合で生成される予測値とその真値との誤差の二乗和を最小とするような係数を決定する。入力端子41に供給されるHD信号が係数決定回路43に対して、注目画素の真値として供給される。係数決定回路43は、最小二乗法によって最良の予測係数を決定する。決定された係数がメモリ45に格納される。格納アドレスは、クラス分類回路44からのクラスコードで指示される。
係数決定をソフトウェア処理で行う動作について、第10図を参照して説明する。まず、ステップ51から処理の制御が開始され、ステップ52の学習データ形成では、既知の画像に対応した学習データが形成される。ステップ53のデータ終了では、入力された全データ例えば1フレームのデータの処理が終了していれば、ステップ56の予測係数決定へ、終了していなければ、ステップ54のクラス決定へ制御が移る。
ステップ54のクラス決定は、上述した注目画素についてのクラス決定処理を行い、クラスを指示するクラスコードを形成するチップである。次のステップ55の正規方程式生成では、後述する正規方程式が作成される。ステップ53のデータ終了から全データの処理が終了後、制御がステップ56に移り、ステップ56の予測係数決定では、後述する式(8)を行列解法を用いて解いて、係数を決める。ステップ57の予測係数ストアで、予測係数をメモリ45にストアし、ステップ58で学習処理の制御が終了する。
第10図中のステップ55(正規方程式生成)およびステップ56(予測係数決定)の処理をより詳細に説明する。学習時には、注目画素の真値yが既知である。注目画素の補正値をy′、その周囲の画素の値をx1〜xnとしたとき、クラス毎に係数w1〜wn(上述したa1〜anあるいはb1〜bnに対応する)によるnタップの線形1次結合
y′=w1x1+w2x2+‥‥+wnXn (1)
を設定する。学習前はwiが未定係数である。
上述のように、学習はクラス毎になされ、データ数がmの場合、式(1)に従って、
yj′=wjxj1+w2xj2+‥‥+wnxjn (2)
(但し、j=1,2,‥‥m)
m>nの場合、wi〜Wnは一意には決まらないので、誤差ベクトルEの要素を
ej=yj−(wjxj1+w2xj2+‥‥+wnxjn (3)
(但し、j=1,2,‥‥m)
と定義して、次の式(4)を最小にする係数を求める。
いわゆる最小自乗法による解法である。ここで式(4)のWiによる偏微分係数を求める。
式(5)を0にするように各wiを決めればよいから、
として、行列を用いると
となる。この方程式は一般に正規方程式と呼ばれている。この方程式を掃き出し法等の一般的な行列解法を用いて、wiについて解けば、予測係数wiが求まり、クラスコードをアドレスとして、この予測係数wiをメモリ45に格納しておく。
なお、クラス分類適応処理に基づくアップコンバージョンは、上述の一例に限らず、種々の構成が可能である。例えば学習により予め予測値そのものを獲得しておき、これをメモリに蓄えておくこともできる。また、1次元処理ではなく、2次元あるいは3次元処理によって、HD画素の値を得るようにしても良い。
次に、第2図に示すLSI10により構成される信号処理回路の他の例について説明する。他の例は、制御信号の設定により第11図に示すように構成されたディジタルノイズリデューサである。
第11図において、122で示す入力端子にノイズを含むディジタルビデオ信号が供給される。入力ビデオ信号は、LSI10の入力端子t1、t2およびフレームメモリ123に供給される。フレームメモリ123からの前フレームのビデオ信号がLSI10の入力端子t2′に供給される。
入力端子t1からの現フレームのビデオ信号がクラス分類回路111a、遅延および選択回路112a、ライン遅延回路117にそれぞれ供給される。入力端子t2に供給された現フレームのビデオ信号がクラス分類回路111b、遅延および選択回路112bにそれぞれ供給される。ライン遅延回路117は、ラスター走査の順序のデータの隣接する複数のラインのデータを同時化するために設けられている。ライン遅延回路117の出力信号がクラス分類回路111a、111b、遅延および選択回路112a、112bにそれぞれ供給される。入力端子t2′に供給された前フレームのビデオ信号がクラス分類回路111b、遅延および選択回路112bにそれぞれ供給される。
クラス分類回路111aで得られたクラス情報(コード信号)が切り換え回路113aを介して係数メモリ115aに対してアドレスとして供給され、クラス分類回路111bで得られたクラス情報が切り換え回路113bを介して係数メモリ115bに対してアドレスとして供給される。係数メモリ115a、115bには、予め学習により得られた係数が蓄えられており、クラス情報と対応して読出された係数が2次元フィルタとして機能するフィルタ演算回路116aおよび3次元フィルタとして機能するフィルタ演算回路116bにそれぞれ供給される。
フィルタ演算回路(2次元フィルタ)116aは、現フレーム内で隣接する複数の画素からなる2次元ブロック単位でノイズ除去された画素データを生成する。フィルタ演算回路(3次元フィルタ)116bは、現フレームおよび前フレームの複数の画素からなる3次元ブロック単位でノイズ除去された画素データを生成する。
フィルタ演算回路116aおよび116bのそれぞれからのノイズ除去されたビデオ信号が積和演算回路118に供給される。積和演算回路118からの合成ビデオ信号、すなわち、ノイズ除去されたディジタルビデオ信号が切り換え回路119を介して出力端子t4に取り出される。積和演算回路118は、フィルタ演算回路(2次元フィルタ)116aの出力信号とフィルタ演算回路(3次元フィルタ)116bの出力信号とを動き係数Kにより重み付け加算する。動き係数Kは、クラス分類回路111bで生成される。
クラス分類回路111aは、2次元のクラス分類を行なう。すなわち、注目画素を中心とするブロックのレベル分布のパターンに基づいて、この注目画素のクラスを決定する。一方、クラス分類回路111bは、3次元のクラス分類を行なう。3次元のクラス分類は、3次元ブロックのレベル分布のパターンに基づいて行なっても良いが、動き係数Kを発生するために、動き検出の結果に基づいたクラス分類が好ましい。
公知の動き検出の方法の一つとして、グラジェント法と称されるものを採用できる。これは、動き領域中の全画素についてのフレーム差と傾き情報(水平方向では、サンプリング差、垂直方向ではライン差)を用いて動き量を求めるものである。まず、ビデオ信号の傾斜部が動いた時に、フレーム差ΔF(現フレームの画素値から前フレームの対応画素値を減算したもの)と、サンプリング差ΔE(現画素の値から前画素の値を減算したもの)Eを求める。そして、フレーム差ΔFの絶対値|ΔF|の動き領域中の積算値Σ|ΔF|と、サンプリング差ΔEの絶対値|ΔE|の動き領域中の積算値Σ|ΔE|とから、水平方向の動き量v1の大きさが求まる。すなわち、
|v1|=Σ|ΔF|/Σ|ΔE|
ここで、フレーム差ΔFの極性とサンプリング差ΔEの極性との関係から動きの方向が求められる。垂直方向の動きについても同様に検出できる。
クラス分類回路111bは、例えば上述のグラジェント法によって、動き量を求め、その動き量に応じた動き係数Kを発生する。また、フレーム差ΔF(あるいは|ΔF|)と、サンプリング差ΔE(あるいは|ΔE|)とに基づいて、クラス分類がなされる。この場合、これらのフレーム差およびサンプリング差の値を正規化した値を使用して適正な数のクラスを形成するようになされる。
上述のノイズリデューサについて、2次元処理を例に説明する。係数メモリ115aには、予め学習により求めた係数が格納されている。第12図は、学習時の構成を示し、71で示す入力端子にノイズを含むディジタルビデオ信号が供給される。この入力信号がノイズリデューサ72およびブロック化回路73に供給される。ノイズリデューサ72は、入力信号中のノイズを除去するもので、その一例は、Nフレームのメモリを使用し、N+1フレームの画像の平均値を形成するものを使用できる。すなわち、ノイズは、一般的にランダムであるので、平均化により、ノイズが除去される。
ノイズリデューサ72の出力信号(ノイズ低減信号)がブロック化回路74に供給される。ブロック化回路73および74は、時系列変換回路であって、ラスター走査の順序をブロックの順序のデータへ変換する。ブロック化回路73の出力信号がクラス分類回路75に供給される。クラス分類回路75は、注目画素を中心とするブロック内のレベル分布に基づいて注目画素のクラスを決定する。このクラス分類回路75からのクラス情報が係数決定回路76およびメモリ77に供給される。
係数決定回路76には、ブロック化回路73および74から入力信号およびノイズ低減信号が供給される。係数決定回路76は、上述のアップコンバージョンの場合の係数決定と同様に、最小二乗法によって、最良の係数を決定する。すなわち、注目画素の周辺のブロック内の複数画素(入力信号の画素)と複数の係数との線形1次結合によって、注目画素の予測値を生成した時に、この予測値とノイズ低減信号の対応画素の値との誤差を最小とする係数が決定される。係数決定回路76からの決定された係数がクラス情報で指定されるメモリ77のアドレスに書込まれる。
ブロック化回路73は、第13図Aに示すように、例えば画素x1を中心として、(3×3)の大きさのブロックBL1を形成する。一方、ブロック化回路74は、第13図Bに示すように、画素y1を中心として(3×3)の大きさのブロックBL11を形成する。ここで、画素x1とy1とは、画像中で対応する位置の画素であり、画素x1がノイズを含み、y1がノイズが低減されたものである。次のブロックBL2およびBL12は、第13図Cおよび第13図Dにそれぞれ示すように、ブロックの境界が1画素シフトしたものであり、画素x2およびy2をそれぞれ中心とするものである。
このように、ブロックの境界をシフトすることで、多数の学習用データを集め、第10図のフローチャートおよび上述した処理によって、係数を決定する。その結果、例えば第13図Aに示す入力信号のブロックBL1が与えられた時に、ブロックBL1内の8個の画素の値(注目画素x1以外の画素の値)と8個の係数との線形1次結合により形成された予測値がノイズを含まない画素の値y1と殆ど同じ値となる。このようにして、注目画素x1のノイズが除去される。
フィルタ演算回路(3次元フィルタ)116bは、クラス分類およびフィルタ演算以外では、上述のフィルタ演算回路(2次元フィルタ)116aと同様にしてノイズ除去の処理を行なう。動き係数Kが動き量と対応するので、フィルタ演算回路116aの出力信号に対して、係数Kが乗じられ、フィルタ演算回路116bの出力信号に対して、係数(1−K)が乗じられ、これらの係数が乗じられた信号が加算される。すなわち、動き量が多い時には、時間方向の画像の相関が少なくなるので、フィルタ演算回路116aの出力の重みが大とされる。
アップコンバージョンとノイズリデューサの具体例について説明したが、これら以外のディジタル信号処理の機能を発揮するように、制御信号により制御することができる。クラス分類適応処理を用いるディジタル画像信号処理の例では、サブサンプリングにより間引かれた画素を補間する補間回路、ディジタルクロマキー装置におけるキー信号の生成回路等を構成することができる。
以上説明したこの発明は、専用LSIのように、特定の機能に限定されず、また、上述の実施例におけるクラス分類適応処理のように、実現する機能の範囲をある程度制限するので、DSPのような充分な汎用性はないが、効率の良い処理を可能とできる。
Claims (1)
- 単一の集積回路内に複数の回路群および少なくとも二つの状態を切り換え可能な選択手段が設けられてなり、外部からの信号によって上記選択手段が選択制御される、クラス分類適応処理を可能とするディジタル信号処理用集積回路であって、
上記複数の回路群は、第1および第2のフィルタ演算手段と、上記第1および第2のフィルタ演算手段に対してタップ出力をそれぞれ供給するための第1および第2の遅延および選択手段と、上記第1および第2のフィルタ演算手段によりそれぞれ予測する画素データをクラス分類するための第1および第2のクラス分類手段と、上記第1および第2のクラス分類手段からのクラス情報に対応して上記第1および第2のフィルタ演算手段に対してそれぞれフィルタ係数を与えるための第1および第2のメモリとから構成され、
上記第1および第2の遅延および選択手段が上記選択手段の選択状態に応じて上記第1および第2のフィルタ演算手段に対して1次元タップ出力および2次元タップ出力の一方を切り換えて与え、
上記第1および第2のクラス分類手段が上記選択手段の選択状態に応じて、上記第1および第2のフィルタ演算手段に対して1次元クラス分類の結果のクラス情報および2次元クラス分類の結果のクラス情報一方を切り換えて与えるようになされたことを特徴とするディジタル信号処理用集積回路。
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