KR100478070B1 - 화상정보변환장치와방법및적화연산회로와방법 - Google Patents

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Abstract

ADRC 회로(3)로서는, 영역 추출 회로(2)에서, 추출된 SD 데이터로부터 공간클래스가 생성되고, 이동 클래스 결정 회로(5)로서는, 영역 추출 회로(4)에서, 추출된 SD 데이터로부터 이동 클래스가 생성된다. 클래스 코드 발생 회로(6)는, 공간 클래스와 이동 클래스로부터 클래스 코드를 발생한다. 탭 감소 ROM(7)은, 클래스 코드마다에 SD 데이터의 탭을 감소하는 부가 코드 데이터가 탭 감소 회로(10)로 공급되고, 탭 감소 회로(10)에서는, 영역 추출 회로(9)에 의해서 추출된 SD 데이터가 감소된다. 추정 연산 회로(11)에서는, 클래스 코드에 응답한 계수 데이터가 ROM 테이블(8)로부터 공급되어, 감소된 SD 데이터와의 선형 추정식에 의해 HD 데이터가 얻어진다.

Description

화상 정보 변환 장치와 방법 및 적화 연산 회로와 방법
본 발명은, 예를 들면 텔레비전 수상기나 비디오 테이프 리코더 장치등에 사용하기에 적합한 화상 정보 변환 장치 및 방법에 관한 것이며, 특히, 외부에서 공급되는 통상의 해상도의 화상 정보를 고해상도의 화상 정보로 변환하여 출력할 수 있는 화상 정보 변환 장치 및 방법, 및 복수의 피승수와 그것에 대한 승수를 곱셈할 때, 보다 적은 피승수와 승수를 사용하여도 거의 같은 결과를 얻을 수 있도록 한 적화 연산회로 및 방법에 관한 것이다.
오늘날에 있어서, 오디오·비주얼 지향의 강한 요구로부터 보다 고해상도의 화상을 얻을 수 있는 바와 같은 텔레비전 수상기의 개발이 바람직하고 이 요구에 따라서 이른바 하이비전이 개발되었다. 이 하이비전은 이른바 NTSC 방식에 규정되는 주사선수가 525개 되는데 대하여 2배 이상의 1125개로 되어 있는데다, 표시 화면의 종횡 비도 NTSC 방식이 4:3에 대하여 16:9로 광각 화면으로 되어 있다. 이것 때문에 고해상도로 임장감(臨場感)있는 화면을 얻을 수 있게 되어 있다.
여기에서, 이러한 뛰어난 특성을 갖는 하이비전기는 있지만, NTSC 방식의 영상 신호를 그대로 공급하면 화상 표시를 행할 수 없다. 이것은, 상술한 바와 같이 NTSC 방식과 하이비전 방식으로서는 규격이 다르기 때문이다. 이것 때문에, NTSC 방식의 영상 신호에 따른 화상을 하이비전 방식으로 표시하고자 하는 경우, 종래는 예를 들면 도 20에 나타내는 바와 같은 화상 정보 변환 장치를 사용하여 영상 신호의 레이트 변환을 행하고 있다.
도 20에 있어서, 상술한 종래의 화상 정보 변환 장치는 입력 단자(151)를 통하여 공급되는 NTSC 방식의 영상 신호(SD 데이터)의 수평 방향의 보간 처리를 실시하는 수평 보간 필터(152)와, 수평 방향의 보간 처리가 행하여진 영상 신호의 수직 방향의 보간 처리를 실시하는 수직 보간 필터(153)로써 구성되어 있다.
구체적으로는 수평 보간 필터(152)는 도 21에 나타내는 바와 같은 구성을 가지고 있다. 도 21의 예는, 예를 들면 종속 접속형의 FIR 필터에 의해 수평 보간 필터(152)를 구성한 것이다. 도 21에 있어서, 161은, SD 데이터가 공급되는 입력 단자이고, 1620 내지 162m은, 각각 필터 계수(αo 내지 αm)를 SD 데이터에 곱하는 승산기이다. 163o 내지 163m-1 은 각각 가산기이고, 1641 내지 164m은, 시간(T)(T:1 샘플링 주기)의 지연 소자이다. 출력 단자(165)에는 수평 보간된 출력 데이터가 얻어진다. 이 출력 데이터가 수직 보간 필터(153)에 공급된다.
수직 보간 필터(153)는 수평 보간 필터(152)와 같은 구성을 가지고 있고, 수평 보간 처리가 행하여진 영상 신호에 대하여, 수직 방향의 화소의 보간을 실시한다. 이것에 의해, NTSC 방식의 영상 신호에 대하여, 수직 방향의 화소의 보간을 실시한다. 이러한 변환이 이루어진 하이비전의 영상 신호(HD 데이터)는, 하이비전 수상기에 공급된다. 이것에 의해 NTSC 방식의 영상 신호에 따른 화상을 하이비전 수상기에 표시할 수 있다.
그러나, 상술한 종래의 화상 정보 변환 장치는, NTSC 방식의 영상 신호를 기초로 하여, 단지 수평 방향 및 수직 방향의 보간을 행하는 데 불과하기 때문에, 해상도는 기초가 되는 NTSC 방식의 영상 신호로 아무런 변화도 없었다. 특히, 통상의 동화상을 변환 대상으로 한 경우, 수직 방향의 보간을 필드내 처리로 실시하는 것이 일반적이지만, 그 경우, 화상의 필드간 상관을 사용하지 않고 있기 때문에, 화상 정지부에서는 변환 로스에 의해, NTSC 방식의 영상 신호보다도 오히려 해상도가 열화하는 결점이 있다.
이것에 대하여, 출원인은 특원평 6-205934호의 화상 신호 변환 장치에 있어서, 입력 신호인 화상 신호 레벨의 3차원(시공간) 분포에 따라서 클래스 분할을 행하고, 클래스마다 미리 학습에 의해 획득된 예측 계수치를 격납한 기억 수단을 가지며, 예측식에 근거한 연산에 의해 적합한 추정치를 출력한다는 것을 제안하고 있다.
이 수법은, HD(High Definition)화소를 창조하는 경우, 창조하는 HD 화소의 근방에 있는 SD(Standerd Definition)화소 데이터를 사용하여 클래스 분할을 행하고 각각의 클래스마다 예측 계수치를 학습에 의해 획득하는 것으로, 화상 정지부에서는 프레임내 상관, 또한 이동부에서는 필드내 상관을 이용하여, 보다 진값에 가까운 HD 화소치를 얻는다는 바와 같은 교묘한 것이다.
예를 들면, 도 2 및 도 3에 있어서 나타내는 바와 같은, HD 화소 y1 내지 y4의 창조를 목적으로 한 경우, 도 5에 있어서 나타내는 SD 화소 m1 내지 m5와 SD 화소 nl 내지 ns의 각각 공간적 동일 위치에 있는 화소끼리의 프레임간 차분의 평균치를 구하고, 그것을 한계값 처리하여 클래스 분류함으로써, 주로 이동의 정도를 클래스 분류로 행한다.
동시에, 도 4에 있어서 나타내는 바와 같은, SD 화소 k1 내지 k5를 ADRC (Adaptive Dynamic Range Coding) 처리함으로써, 적은 비트수로 주로 공간내의 파형 표현을 목적으로 한 클래스 분류를 행한다.
상술한 2종류의 클래스 분류로 결정된 클래스마다, 도 9에 있어서 나타내는 바와 같은 SD 화소 x1 내지 x25를 사용하여, 선형 1차식을 세워, 예측 계수치를 학습에 의해 획득한다. 이 방식은 주로 이동의 정도를 나타내는 클래스 분류와, 주로 공간내의 파형을 나타내는 클래스 분류를 별개로, 각각 적당한 형으로 행하기 때문에, 비교적 적은 클래스수로 높은 변환 성능을 얻을 수 있다고 하는 특징이 있다. HD 화소(y)의 추정 연산은, 상술한 순서로 얻어진 예측 계수치(wn)를 사용하여 이하와 같은 식 (1)로 행하여진다.
이 예시에서 n=25이다.
이와 같이 SD 데이터에 대응하는 HD 데이터를 추정하기 위한 계수 데이터를 각 클래스마다 미리 학습에 의해 구한 다음에, ROM 테이블에 격납해 놓고, 입력되는 SD 데이터 및 ROM 테이블로부터 판독 출력된 계수 데이터를 출력함으로써, 입력된 SD 데이터를 단지 보간 처리한 것과는 다르게, 실제의 HD 데이터에 의해 가까운 데이터를 출력할 수 있다는 특징이 있다.
도 22를 사용하여 구체적으로 설명한다. 입력 단자(171)로부터 SD 화소 데이터가 공급되고, 그 SD 화소 데이터는, 영역 추출 회로(172, 174 및 178)에 공급된다. 영역 추출 회로(172)에서는, 후단의 NTSC 회로(173)에 있어서, 공간내의 파형 표현을 목적으로 한 클래스 분류를 행하기 위해, 도 4에 있어서 나타내는 바와 같은, SD 화소 kl 내지 k5를 추출하여, ADRC 회로(173)에 있어서, ADRC 처리가 실시된다. 영역 추출 회로(174)에서는, 후단의 이동 클래스 결정 회로(175)에 있어서, 이동의 정도를 목적으로 한 클래스 분류를 하기 위해서, 도 5에 있어서 나타내는 바와 같은, SD 화소 m1 내지 m5와 SD 화소 n1 내지 n5를 추출하여, 이동 클래스 결정 회로(175)에 있어서, 각각 공간적 동일 위치에 있는 화소끼리의 프레임간 차분의 평균치를 구하여, 그것을 임계 값 처리하여 클래스 분류한다.
클래스 코드 발생 회로(176)에서는, ADRC 회로(173)로부터의 클래스 분류와, 이동 클래스 결정 회로(175)로부터의 클래스 분류에서 클래스가 생성된다. ROM 테이블(177)에서는 생성된 클래스에 응답하는 예측 계수가 판독 출력된다. 영역 추출 회로(178)에서는, 후단의 추정 연산 회로(179)에 있어서, 선형 일차식에 의한 예측 연산을 하기 위해서, 도 9에 있어서 나타내는 바와 같은 SD 화소 x1 내지 x25를 추출하여, 추정 연산 회로(179)에 있어서, 상술한 식 (1)에서 나타내는 바와 같은 선형 일차식에 의해 HD 데이터가 출력 단자(180)를 통해 출력된다.
이러한 화상 신호 변환 장치에 사용되는 적화 연산 회로를 도 23에 나타낸다. 피승수 레지스터(191)로부터는, 복수의 SD 데이터가 적화기(192)에 공급된다. 이 복수의 SD 데이터에 대응하는 클래스 코드(class)가 어드레스 제어 회로(193)로부터 승수 메모리(194)에 공급되고, 승수 메모리(194)에서는 클래스 코드(class)에 응답하는 계수 데이터가 적화기(192)에 공급된다. 적화기(192)에서는 SD 데이터와 계수 데이터의 적화 연산이 실행되고, 그 적화 출력은 출력 단자(195)로부터 출력된다.
이 적화기(192)의 예로서 도 24에 나타내는 바와 같이, 입력 단자(201)로부터 SD 데이터가 공급되고, 그 SD 데이터는 레지스터(202)를 통해 승산기(205)에 공급된다. 입력 단자(203)로부터 계수 데이터가 공급되며, 그 계수 데이터는 레지스터(204)를 통해 승산기(205)에 공급된다. 승산기(205)에서는 SD 데이터와 계수 데이터가 승산되며, 그 승산 출력은 레지스터(206)를 통해 가산기(207)에 공급된다. 가산기(207)에서는 2개의 승산 출력이 가산되며, 그 가산 출력은 레지스터(208)를 통해 가산기(209)에 공급된다. 가산기(209)에서는 또한, 2개의 가산 출력이 가산되고, 레지스터(70)를 통해 출력 단자(71)로부터 적화 출력이 출력된다.
이와 같이, 적화 연산 회로를 사용한 연산에 있어서, 미리 승수(계수 데이터)를 메모리등에 준비해 놓고, 화상의 특징(즉, 클래스 정보)에 의해서 승수를 가변할 수 있는 구성이 화상 신호의 변환으로 사용되고 있다.
그런데, 일반적으로 이 클래스 분류 화상 정보 변환 처리에 있어서는, 추정 연산에 사용되는 화소의 수가 많아지는 만큼, 변환 성능이 향상된다. 즉, 식 (1)에 있어서의 n의 값이 커지는 만큼, 변환 성능이 향상된다. 이것은, 일반적이라는 정도의 큰 탭의 필터를 사용하는 만큼 변환 성능이 향상된다는 것이다. 또한, 클래스 수를 많게 하고 승수의 종류를 많게 함으로써, 화상 추정의 정밀도를 향상시킬 수 있다.
그러나, 식 (1)에 있어서, n의 값의 큰 변환 장치를 만들고자 하면, 계수를 격납하는 ROM 테이블, 그리고 추정 연산을 행하는 회로의 규모가 아주 크게 되는 문제가 있다.
또한, 클래스 수를 많게 하면, 승수의 종류를 많이 가지면 가질 수록 승수 메모리의 용량이 증가하고, 하드 규모가 증대한다고 하는 문제점이 있다.
상기한 바와 같이, 변환 성능이 좋은 클래스 분류 화상 정보 변환 처리를 실현하고자 하는 경우, 소규모이고 염가인 회로를 구성하기에는 매우 곤란하다.
도 1은 본 발명에 관한 화상 정보 변환 장치의 한 실시예를 도시하는 블록도.
도 2는 SD 데이터와 HD 데이터의 위치 관계를 설명하기 위한 약선도.
도 3은 SD 데이터와 HD 데이터의 위치 관계를 설명하기 위한 약선도.
도 4는 공간 클래스 분류에 사용하는 데이터를 설명하기 위한 약선도.
도 5는 이동 클래스 분류에 사용하는 데이터를 설명하기 위한 약선도.
도 6은 본 발명의 어드레스 감소 메모리의 한 실시예를 도시하는 표.
도 7은 본 발명의 어드레스 감소 메모리의 한 실시예를 도시하는 표.
도 8은 본 발명의 어드레스 감소 연산 회로의 한 실시예를 도시하는 회로도.
도 9는 추정 연산에 사용하는 화소를 설명하기 위한 약선도.
도 10은 보정 데이터표 작성시 설명을 위한 약선도.
도 11은 본 발명에 관한 탭 감소 일례를 도시하는 플로우차트.
도 12는 보정 데이터표 작성시 설명을 위한 약선도.
도 13은 적화 연산 회로의 일례를 도시하는 도면.
도 14는 본 발명의 적화 연산 회로의 한 실시예를 도시하는 도면.
도 15는 본 발명의 적화 연산 회로의 다른 실시예를 도시하는 도면.
도 16은 본 발명에 관한 적화 연산 회로의 한 실시예를 도시하는 도면.
도 17은 본 발명에 관한 탭 감소 연산 회로의 일례를 도시하는 회로도.
도 18은 본 발명에 관한 적화 연산 회로의 일례를 도시하는 회로도.
도 19는 본 발명에 관한 적화 연산 회로의 일례를 도시하는 회로도.
도 20은 종래의 화상 정보 변환 장치를 도시하는 회로도.
도 21은 종래의 화상 정보 변환 장치의 주요 부분을 도시하는 회로도.
도 22는 종래의 화상 변환 장치에 있어서의 화상 정보 변환 장치의 예를 도시하는 블록도.
도 23은 종래의 적화 연산 회로를 도시하는 회로도.
도 24는 종래의 신호 보간 회로를 도시하는 회로도.
발명의 개시
따라서 이 발명의 제 1의 목적은 소규모로 염가인 회로를 사용하더라도, 큰 탭을 사용하는 경우와 같은 변환 성능을 유지한 채, NTSC 방식의 영상 신호를 하이비전용의 영상 신호로 변환할 수 있는 바와 같은 화상 정보 변환 장치 및 방법을 제공하는 데 있다.
본 발명의 제 2의 목적은, 대폭적으로 하드 규모를 삭감하여도, 원래의 성능과 거의 등가인 결과를 얻을 수 있는 화상 정보 변환 장치 및 방법을 제공하는 데 있다.
또한, 본 발명의 제 3의 목적은, 상술한 문제점을 감안하여, 하드 규모를 삭감할 수 있는 적화 연산 회로 및 방법을 제공하는 데 있다.
본 발명은, 제 1 디지털 화상 신호를 보다 고품질인 제 2 디지털 화상 신호로 변환하도록 한 화상 정보 변환 장치에 있어서 상기 과제를 해결하기 위하여 우리들은 이하의 구성을 갖는 장치를 개발하였다. 제 1 디지털 화상 신호로부터 소정의 영역에 존재하는 제 1 디지털 화상 신호를 불러내는 화상 영역 추출 수단과, 화상 영역 추출 수단에 의해 추출된 제 1 디지털 화상 신호에 기초한 패턴을 검출하는 수단과, 그 패턴에 따라서, 추정하고자 하는 제 2 디지털 화상 신호가 속하는 클래스를 결정하며, 그 클래스 정보를 출력하는 클래스 결정 수단과, 클래스 정보마다 유사한 계수 데이터에 대응하여 제 1 디지털 화상 신호의 복수의 탭 데이터를 보다 적은 탭의 데이터에 통합하는 탭 감소 수단과, 선형 추정식의 계수 데이터이고, 유사한 계수 데이터마다 통합된 계수가 클래스 정보마다 기억된 계수 데이터 기억 수단과, 통합된 제 1 디지털 화상 신호와 통합된 계수 데이터를 연산하여 제 2 디지털 화상 신호를 추정하는 추정 수단으로 이루어지는 것을 특징으로 하는 화상 정보 변환 장치이다.
이 화상 정보 변환 장치는, 입력 SD 신호중, 창조해야 할 HD 화소의 근방에 위치하는 SD 화소의 레벨 분포의 패턴을 검출하고, 이 검출한 패턴에 근거하여, 그 영역의 화상 정보가 속하는 클래스를 결정하여 클래스 정보를 출력한다. 상기 클래스 정보는 계수 메모리의 어드레스에 대응하여, 어떤 클래스의 계수가 판독 출력된다. 이 계수는 미리 값에 가까운 계수가 통합 감소되어 있다. 탭 감소 회로는 각 클래스마다 통합된 계수와 곱해지는 SD 화소 데이터를 계수와 같은 조건으로 통합하는 작용을 갖는다. 이렇게 하여, 외관상 추정 연산에 사용되는 화소수의 삭제가 행하여진다. 이 통합은 부가 코드 데이터에 기초하여 이루어지는 계수 데이터 기억 수단에는, 외부에서 공급된 화상 정보를 이 화상 정보보다도 높은 해상도의 화상 정보로 변환하기 위한 정보인 선형 추정식의 계수 데이터 클래스마다 기억되어 있고, 이 계수 데이터는, 클래스 검출 정보에 따라서 출력된다. 그리고, 화상 정보 변환 수단이 계수 데이터 기억 수단으로부터 공급된 계수 데이터에 따라서, 외부에서 공급된 화상 정보를 그 외부에서 공급된 화상 정보보다도 높은 해상도의 화상 정보로 변환된다.
또한 본 발명에서는 제 1 화상 데이터가 갖는 패턴에 기초하여 추정하고자 하는 제 2 디지털 화상 신호가 속하는 클래스를 결정하고 그 클래스 정보를 출력하는 클래스 결정 수단에 있어서 클래스 코드가 되는 L비트의 어드레스를 L비트보다 적은 S비트로 감소시키는 어드레스 감소 수단을 가지고 있다. 어드레스 감소 수단이 어드레스를 L비트로부터 S비트에 감소시킴으로써, 계수 메모리에 기억되는 계수 데이터를 감소시킬 수 있다. 즉, 하드 규모가 삭감되게 된다.
상기 어드레스의 감소는 일반적으로 승수 및 피승수의 곱한 값을 가산함으로써, 디지털 필터 연산을 M탭으로 행하도록 한 적화 연산 방법에 있어서 유효하고, 승수 메모리를 제어하는 L비트의 어드레스를 L비트보다 적은 S비트로 감소시키는 단계와, S비트의 어드레스와 대응하는 승수 데이터를 승수 메모리로부터 판독 출력하는 단계와, 승수 메모리로부터 판독 출력된 승수 데이터와 피승수 데이터와의 적화 출력을 발생하는 단계로 이루어지는 것을 특징으로 한다.
발명을 실시하기 위한 가장 양호한 형태
이하, 본 발명이 적용된 1실시예에 관해서 도면을 참조하여 설명한다. 본 발명의 1실시예의 구성을 도 1에 나타낸다. 1에서 나타내는 입력 단자를 통하여 외부에서 공급되는 화상 정보로서, 예를 들면 이른바 NTSC 방식의 영상 신호가 디지탈화되어, SD 데이터로서 공급된다.
본 실시예에 있어서의, SD 화소와 창조해야 할 HD 화소의 위치 관계는 도 2 및 도 3에 나타내는 대로한다. 도 2는 수평 방향 및 수직 방향으로 현재 필드의 SD 화소, 앞 필드의 SD 화소, 현재 필드의 HD 화소 및 앞 필드의 HD 화소를 나타낸 것이다. 도 3은 시간 방향 및 수직 방향으로 SD 화소와 HD 화소를 나타낸 것이다. 이와 같이, 창조해야 할 HD 화소에는, 동일한 필드내에서 보았을 때, SD 화소로부터 가까운 위치에 존재하는 HD 화소 y1, y2와 SD 화소로부터 먼 위치에 존재하는 HD 화소 y3, y4의 2종류가 있다. 이후, SD 화소로부터 가까운 위치에 존재하는 HD 화소를 추정하는 모드를 모드 l, 및 SD 화소로부터 먼 위치에 존재하는 HD 화소를 추정하는 모드를 모드 2라고 부른다.
영역 추출 회로(2)에서는, 입력 단자(1)에서 공급된 SD 화상 신호로부터, 주로 공간내의 파형 표현을 위한 클래스 분류(이하, 공간 클래스라 칭한다)에 필요한 화소를 추출한다. 이 실시예에서는, 예를 들면, 도 4에 나타내는 바와 같이 창조해야 할 HD 화소 y1 내지 y2의 근방에 위치하는 5개의 SD 화소 k1 내지 k5를 추출한다. 영역 추출 회로(2)에 의해 추출된 SD 데이터는, ADRC 회로(3)에 공급된다.
ADRC 회로(3)는, 영역의 SD 데이터의 레벨 분포의 패턴화를 목적으로서, 각 영역의 데이터를, 예를 들면 8비트의 SD 데이터로부터 1비트의 SD 데이터에 압축하는 바와 같은 연산을 행한다. 이것에 의해, 형성된 패턴 압축 데이터를 클래스 코드 발생 회로(6)에 공급한다.
원래 ADRC는 VTR 방향 고성능 부호화용으로 개발된 적응적 재양자화법 이지만, 신호 레벨이 국소적인 패턴을 짧은 단어로 효율적으로 표현할 수 있기 때문에, 본 발명의 실시예에서는, 신호 패턴의 클래스 분류의 코드 발생에 사용하고 있다. ADRC 회로는 영역내의 다이내믹 레인지(DR), 비트 할당을 n, 영역내 화소의 데이터 레벨을 Le, 재양자화 코드를 Q로서 이하의 식 (2)에 의해, 영역내의 최대치(MAX)와 최소치(MIN)와의 사이를 지정된 비트 길이로 균등하게 분할하여 재양자화를 한다.
DR = MAX - MIN + 1
Q =〔(Le - MIN + 0.5)·2n／DR〕 (2)
단, 〔 〕는 절사 처리를 의미한다.
본 실시예에서는, 영역 추출 회로(2)에 의해 분리된 각각 5화소의 SD 데이터를 각 2 비트로 압축한다. 압축된 SD 데이터를 각각 q1 내지 q5로 한다.
한편, 입력 단자(1)로부터 공급된 SD 화상 신호는, 영역 추출 회로(4)에도 공급된다. 영역 추출 회로(4)는 주로 이동의 정도를 나타내기 위한 클래스 분류(이동 클래스)에 필요한 화소를 추출하는 기능을 행한다. 본 실시예에서는, 예를 들면 공급된 SD 화상 신호로부터 창조해야 할 HD 화소 y1 내지 y2에 대하여 도 5에 나타내는 위치에 존재하는 10개의 SD 화소 m1 내지 m5 및 n1 내지 n5를 추출한다.
영역 추출 회로(4)에 의해 추출된 데이터는, 이동 클래스 결정 회로(5)에 공급된다. 이동 클래스 결정 회로(5)는 공급된 SD 데이터의 프레임간의 차분을 산출하고, 그 절대치의 평균치를 임계 값 처리함으로써 이동의 지표인 이동 파라미터를 산출한다. 구체적으로는 이동 클래스 결정 회로(5)는, 이하의 식 (3)에 의해, 공급되는 SD 데이터의 차분의 절대치의 평균(param)을 산출한다.
단, 이 실시예에서 n=5이다.
상술한 수법으로 산출한 SD 데이터의 차분의 절대치의 평균치(param)를, 예를 들면 SD 데이터의 차분의 절대치의 히스트 그램을 n 등분하도록 미리 설정한 한계 값에 의해, 이 SD 데이터의 차분의 절대치의 평균치(param)를 사용하여 이동 클래스(mv-class)를 산출한다. 예를 들면, 여기에서는 이동 클래스를 4개 설치하는 것으로서, SD 데이터의 차분의 절대치의 평균치(param) m≤2의 경우, 이동 클래스 (mv-class)를 0으로 결정하고, 평균치(param)≤4의 경우, 이동 클래스(mv-class)를 1로 결정하여, 평균치(param)≤8의 경우, 이동 클래스(mv-class)를 2로 결정하며, 평균치(param)>8의 경우, 이동 클래스(mv-class)를 4로 결정한다. 이와 같이 설정된 이동 클래스(mv-class)가, 클래스 코드 발생 회로(6)에 공급된다.
클래스 코드 발생 회로(6)는, ADRC 회로(3)로부터 공급되는 패턴 압축 데이터(공간 클래스) 및 이동 클래스 결정 회로(5)로부터 공급되는 이동 클래스(mv-class)에 기초하여 이하의 식 (4)의 연산을 함으로써, 그 블록이 속하는 클래스를 검출하고, 그 클래스를 나타내는 클래스 코드(class)를 탭 감소(ROM7 및 ROM) 테이블(8)에 공급한다. 즉, 클래스 코드 발생 회로(6)에서는, 공간 클래스와 이동 클래스로부터 그것들의 합계의 비트 수보다도 적은 비트수로 그 블록이 속하는 클래스가 검출된다. 클래스 코드(class)는, 탭 감소(ROM7 및 ROM) 테이블(8)로부터의 판독 출력 어드레스를 나타내도록 되어 있다.
이 실시예에서 n은 5, p는 2이다.
또한, 클래스 코드 발생 회로(6)는 공급된 클래스 코드를 L비트로부터 S비트로 감소시키기 위한 데이터 변환 테이블로 구성되는 것도 좋다. 이 경우, 클래스 코드 발생 회로(6)는 L비트 및 클래스 코드(L-class)에 대응하는 S비트의 클래스 코드가 판독 출력된다. 판독 출력된 클래스 코드(S-class)는 ROM 테이블(8) 및 탭 감소(ROM7)의 판독 출력 어드레스를 나타내는 것으로 되어 있다.
그리고, 도 6에 그 클래스 코드 발생 회로(6)에 사용할 수 있는 데이터 변환 테이블의 일례를 나타낸다. 클래스 코드(L-class)는 예를 들면 7 비트의 데이터로 되고, 이 7비트의 클래스 코드는 2비트가 주로 이동의 정도를 나타내기 위한 클래스 분류와, 5비트로 이루어지는 주로 공간내의 파형 표현을 위한 클래스 분류로부터 구성된다. 여기서 이 7비트의 클래스 코드를 6비트의 클래스 코드로 감소시킨다.
이 도 6에 나타내는 바와 같이 이동 클래스(mv-class)는 0, 1, 2로 나타낸다. 이동 클래스(mv-class)가 0인 경우, 감소의 전후로 어드레스 수의 변화는 없고, 이동 클래스(mv-class)가 1 및 2인 경우, 감소의 전후에 어드레스 수가 1／2로 감소된다. 이 때문에 합계의 어드레스 수는 감소하는 것으로 96에서 64가 되고 6비트 표현이 가능하게 된다.
또한 도 7에 도시한 바와 같이 이동 클래스(mv-class)를 0, 1, 2, 3으로 나타내는 것도 가능하다. 이때, 이동 클래스(mv-class)가 0, 1 및 2의 경우는, 상술한 바와 같이 감소된다. 그러나, 이동 클래스(mv-class)가 3인 경우 이동 클래스(mv-class)가 2와 같이 어드레스 감소가 이루어진다. 예를 들면 감소 전의 어드레스가 64인 경우 감소후의 어드레스는 48이 되며, 이와 같이 감소전의 어드레스가 96인 경우 감소후의 어드레스는 48이 된다. 또한 감소전의 어드레스가 84인 경우 감소후의 어드레스는 58이 되며, 이와 같이 감소전의 어드레스가 116인 경우 감소후의 어드레스는 58이 된다.
클래스 코드 발생 회로(6)는 상기한 바와 같이 감소 메모리를 갖는 것 이외에 감소 연산 회로에 의해서도 클래스 코드를 감소시킬 수 있다. 감소 연산 회로의 상세한 회로도를 도 8에 도시한다. 입력 단자(21, 22)로부터 이동 클래스(mv-class)가 공급되며, ALU(가산기)(28)에 입력된다. 입력 단자(23)로부터 공간 클래스의 LSB가 공급되고, 입력 단자(24)로부터의 공간 클래스의 2nd-LSB 비트가 공급되며, 입력 단자(25)로부터 공간 클래스의 3rd-MSB가 공급되어 입력 단자(26)로부터 공간 클래스의 2nd-MSB가 공급되고, 입력 단자(27)로부터 공간 클래스의 MSB가 N 공급된다. 이들 입력 단자(23 내지 26)로부터의 비트는 시프트 레지스터(29)에 공급된다.
시프트 레지스터(29)의 입력측의 MSB는 접지되어 시프트 레지스터(29)의 입력측의 2nd-MSB에는 공간 클래스의 MSB의 비트가 공급되고, 시프트 레지스터(29)의 입력측의 2nd-LSB에는 공간 클래스의 2nd-LSB가 공급되어, 시프트 레지스터(29)의 입력측의 LSB에는 공간 클래스의 LSB가 공급된다.
시프트 레지스터(29)에서는, 외부에서 N비트 시프트의 제어를 행하는 제어 신호가 공급된다. 이 제어 신호는 이동 클래스(mv-class)에 대응하는 것이다. 여기에서는 1비트 시프트의 제어 신호가 공급된다. 이동 클래스가 0인 경우, 시프트 레지스터(29)에서는 하위 5비트가 ALU28의 다른쪽의 입력측에 공급되고, 이동 클래스(mv-class)가 0이 아닌 경우, 공급된 비트가 LSB 측에 1비트씩 시프트된다. 시프트된 데이터는 ALU28의 다른쪽의 입력측에 공급된다. ALU28에서는 입력된 데이터를 합성하여, 5비트의 데이터로서 레지스터(30)를 통해 출력 단자(31)로부터 출력된다.
그런데, 이미 설명한 바와 같이 종래의 클래스 분류 화상 정보 변환 장치에 있어서는, 영역 추출 회로(9)로부터 공급된 화소 데이터 x1 내지 xn를 클래스 코트 발생 회로(6)로 결정된 클래스 코드(class)를 판독 출력하여 어드레스로서, ROM 테이블(8)로부터 소정의 계수 데이터 w1 내지 wn를 판독 출력하고, 그것을 상술한 식 (1)에서 추정 연산 회로(11)에 있어서 곱셈하는 것으로, SD 화상 데이터로부터 HD 화상데이터에의 변환을 행하고 있다.
여기에서, 변환 성능을 중시하여 n의 값을 크게 하면, ROM 테이블(8) 및 추정 연산 회로(11)가 함께 크게 되어, 소규모인 하드웨어로 고성능의 변환을 실현하고자 할 때의 큰 장해로 되어 있다.
그런데, 식 (1)에서 n을 크게 한 경우, 즉 일반적으로 하면 큰 탭을 사용한 경우의 계수 데이터의 실제의 예를 보면, 예를 들면 이하에 나타내는 바와 같은 값을 갖는다.
-0.0484, -0.0748, +0.1297, +0.0532,
-0.0810, +0.1875, -0.3679, +1.5571,
+0.2390, -0.0400, +0.0125, -0.0076,
-0.3310, -0.1554, +0.0344, -0.2683,
+0.0384, +0.2333, -0.0576, -0.0084.
이것들의 값을 보면, 절대치적으로 작고, 또한, 서로 비슷한 값을 갖는 계수 데이터가 많은 것을 안다. 그래서, 본 발명에 있어서는 후술하는 바와 같이 절대치가 서로 비슷한 계수 데이터가 통합되고, 통합된 계수 데이터에 포함하는 원래의 계수 데이터에 대응하는 SD 화소 데이터를 통합하도록 탭 감소가 이루어진다. 이 탭 감소에서 얻어진 통합 화소 데이터를 추정 연산에서 사용한다. 또한, 이 통합 화소 데이터를 사용하여 학습을 함으로써 얻어진 통합 계수 데이터를 사용하고, 이하와 같은 추정 연산을 행한다.
여기서 nn은 n보다 작은 자연수이고 wn은 통합 계수 데이터이다.
또한, 이 통합 계수 데이터의 생성 방법에 관해서는 후술한다. 이와 같이, 통합 계수 데이터를 사용하는 것으로, 대개 성능 저하를 일으키지 않고, 탭수를 대폭으로 삭감할 수 있으며, 고성능으로 소규모인 하드웨어의 실현이 가능하게 된다.
클래스 코드 발생 회로(6)의 출력 신호가 공급되는 탭 감소(ROM7)는, 통합 화소 데이터(식 (5)중 (x1+x7-x11)등)를 작성하기 위한 정보가 부가 코드 데이터로서 격납되어 있다. 구체적으로는 원래의 화소 데이터를 어떤 통합 계수 데이터(식 (5)중 wn1등)에 곱셈하는가의 여부를 나타내는 정보와, 그 때의 플러스／마이너스의 부호가 부가 코드 데이터로서 격납되어 있다. 또한, 이 부가 코드 데이터는 클래스마다 설정되어 있다. 탭 감소(ROM7)로부터는, 클래스 코드(class)에서 나타내는 어드레스로부터, 그 클래스의 통합 화소 데이터 생성을 위한 부가 코드 데이터가 판독 출력되고, 이 부가 코드는 탭 감소 회로(10)에 공급된다.
한편, 입력 SD 데이터는 영역 추출 회로(9)에도 공급된다. 영역 추출 회로(9)는 도 6에 나타내는 바와 같은 위치에 있는 추정 연산에 사용하는 25개의 SD 데이터 Xl 내지 x25를 추출한다. 영역 추출 회로(9)의 출력 신호는, 탭 감소 회로(10)에 공급된다. 탭 감소 회로(10)는 이미 설명한 바와 같은 방법／주지에 의해, 공급된 25개의 SD 데이터를 탭 감소(ROM7)로부터 공급된 부가 코드 데이터에 따라서, 예를 들면 8개의 통합 화소 데이터로 변환된다.
클래스 코드 발생 회로(6)의 출력 신호가 공급되는 또 하나의 ROM 테이블(8)에는, 통합 계수 데이터(식 (5)중 wn1 등)가 격납되어 있다. 이것은 종래의 클래스 분류 화상 정보 변환 장치의 ROM 테이블과 같이 통합 화소 데이터의 패턴과 HD 데이터의 관계를 학습함으로써, 선형 추정식을 사용하여 통합 화소 데이터에 대응하는 HD 데이터를 산출하기 위한 통합 계수 데이터가 클래스마다 기억된다. 이것은, 선형 추정식에 의해 SD 데이터(통합 화소 데이터)를 이 화상 정보보다도 높은 해상도의 화상 정보인, 이른바 하이비전의 규격에 합치한 HD 데이터로 변환하기 위한 정보이다. 이 실시예에 있어서, 통합 계수 데이터는 모드(1)와 모드(2)로 독립으로 준비된다. 또한, ROM 테이블(8)에 기억되어 있는 통합 계수 데이터의 작성 방법에 관해서는 후술한다. ROM 테이블(8)로부터는 클래스 코드(class)에서 나타내는 어드레스로부터, 그 클래스의 통합 계수 데이터인 wni(class)이 판독 출력된다. 이 통합 계수 데이터는 추정 연산 회로(11)에 공급된다.
추정 연산 회로(11)는 탭 감소 회로(10)로부터 공급되는 8개의 통합 화소 데이터와, ROM 데이터 테이블(8)로부터 공급되는 통합 계수 데이터에 기초하여, 입력된 SD 데이터에 대응하는 HD 데이터를 산출한다.
통합 화소 데이터를 xn1 내지 xn8, 통합 계수 데이터를 wn1 내지 wn8로 함으로써, 구체적으로는 추정 연산 회로(11)는 탭 감소 회로(10)로부터 공급되는 통합 화소 데이터인 xn1 내지 xn8과 ROM 테이블(8)에서 공급된 통합 계수 데이터인 Wnl 내지 Wn8에 의해, 모드(1)에 관해서는 블록(1)용의 계수를 사용하고, 모드(2)에 관해서는 블록(2)용의 계수를 사용하며, 각각 식 (6)에 나타내는 연산을 함으로써, 입력된 SD 데이터에 대응하는 HD 데이터(hd')를 산출한다. 작성된 HD 데이터(hd')는 출력 단자(12)로부터 출력된다. 이 출력 단자(12)를 통해 출력되는 HD 데이터는, 예를 들면 HD 텔레비전 수상기나 HD 비디오 테이프 리코더 장치등에 공급된다.
본 발명의 방식에서는, 절대치적으로 비슷한 값을 갖는 계수 데이터를 통합하고, 또한 SD 화소 데이터를 통합하여 통합 화소 데이터로서 취급하며, 그 통합 화소 데이터를 사용하여 학습에 의해 통합 계수 데이터를 얻는 것으로, ROM 테이블에 격납하는 계수 데이터의 크기나, 추정 연산 회로의 크기를 매우 콤팩트하게 할 수 있다. 한편, 새롭게 탭 감소 ROM과 탭 감소 회로를 가질 필요가 있지만, 일반적으로 이 증대분은, 계수 데이터나 추정 연산 회로의 감소분에 비하여 충분히 작다.
계속해서, 탭 감소(ROM7)에 격납되는 부가 코드 데이터 및 ROM 테이블(8)에 격납되는 통합 계수 데이터의 학습 방법에 관해서, 도 10, 도 11 및 도 12를 사용하여 설명한다. 이에 관련하여, 도 10에 있어서 설명하는 범위에 있어서는, 종래 방식과의 차이는 없고, 도 11 및 도 12에 있어서 설명하는 부분에 있어서 본 발명의 독자성이 있다.
도 10에 나타내는 바와 같이, 계수 데이터를 학습에 의해 얻기 위해서는, 먼저, 이미 알려지고 있는 HD 화상에 대응한 HD 화상의 1／4의 화소수의 SD 화상을 형성한다. 우선, 입력 단자(33)를 통해 HD 데이터가 공급된다. 공급된 HD 데이터의 수직 방향의 화소를 수직 솎음 필터(34)에 의해 필드내의 수직 방향의 주파수가 l／2가 되도록 솎음 처리되고, 또한 수평 솎음 필터(35)에 의해, HD 데이터의 수평 방향의 화소가 솎음 처리된다.
이와 같이, 작성된 SD 데이터는 영역 추출 회로(36, 38 및 41)로 공급된다. 한편, 입력 단자(33)에 공급된 HD 데이터는, 정규 방정식 가산 회로(42)로 공급된다. 영역 추출 회로(36)에서는, 공간 클래스 분류를 하기 위해서 공급된 SD 화상 신호로부터 필요한 화소를 추출한다. 구체적으로는, 영역 추출 회로(36)는 먼저 설명한 영역 추출 회로(2)와 동일한 기능을 행한다. 추출된 SD 데이터는 ADRC 회로(37)로 공급된다.
ADRC 회로(37)는 영역마다 공급되는 SD 데이터의 1차원적, 혹은 2차원적인 레벨 분포의 패턴을 검출하는 동시에, 상술한 바와 같이 각 영역의 모든 데이터, 혹은 일부의 데이터를, 예를 들면 8 비트의 SD 데이터로부터 2 비트의 SD 데이터에 압축하는 바와 같은 연산을 행함으로써 패턴 압축 데이터를 형성하고, 이 패턴 압축 데이터를 클래스 코드 발생 회로(40)에 공급한다. ADRC 회로(37)는 먼저 설명한 ADRC 회로(3)와 동일한 것이다.
한편, 영역 추출 회로(38)에 공급된 SD 화상 신호는 이동 클래스 분류를 위해 필요한 데이터 추출이 행하여진다. 구체적으로는, 영역 추출 회로(3)는 먼저 설명한 영역 추출 회로(4)와 동일한 기능을 행하는 것이다. 영역 추출 회로(38)에 의해 추출된 SD 데이터는, 이동 클래스 결정 회로(39)에 공급된다. 이동 클래스 결정 회로(39)는 구체적으로는 먼저 설명한 이동 클래스 결정 회로(5)와 동일한 기능을 행하는 것이다. 이동 클래스 결정 회로(39)로 결정된 이동 클래스는 클래스 코드 발생 회로(40)에 공급된다.
클래스 코드 발생 회로(40)는, 먼저 설명한 클래스 코드 발생 회로(6)와 동일한 것이며, ADRC 회로(37)로부터 공급되는 패턴 압축데이터(공간 클래스) 및 이동 클래스 결정 회로(39)로부터 공급된 이동 클래스(mv-class)에 기초하여 식 (4)의 연산을 행함으로써, 그 클래스가 속하는 클래스를 검출하고, 그 클래스를 나타내는 클래스 코드를 출력하는 것이다. 클래스 코드 발생 회로(40)는 클래스 코드를 정규 방정식 가산 회로(42)에 출력한다.
한편, 영역 추출 회로(41)에 공급된 SD 신호는, 추정 연산에 사용하는 SD 화소 데이터가 추출된다. 영역 추출 회로(41)는 구체적으로는, 먼저 설명한 영역 추출 회로(9)와 동일한 것이며, 이동 클래스(mv-class)에 따라서, 선형 추정식에 필요한 SD 화소를 추출하는 기능을 행한다. 영역 추출 회로(41)의 출력은 정규 방정식 가산 회로(42)로 공급된다. 이때, 도시하지 않지만 영역 추출 회로(41)의 전단에 지연 회로를 배치함으로써, 영역 추출 회로(41)로부터 정규 방정식 가산 회로(42)로 공급하는 데이터의 타이밍 맞춤이 행하여진다.
여기에서, 정규 방정식 가산 회로(42)의 설명을 위해, 복수개의 SD 화소로부터 HD 화소에의 변환식의 학습과 그 예측식을 사용한 신호 변환에 관해서 진술한다. 이하에서는, 설명을 위해 화소를 보다 일반화하고 n 화소에 의한 예측을 행하는 경우에 관해서 설명한다. SD 화소 레벨을 각각, x1, x2, ···, xn로서, 각각 p 비트 ADRC를 행한 결과의 재양자화 데이터를 q1, q2, ···, qn으로 한다. 이때, 이 영역의 클래스 코드(class)를 식 (4)에서 정의한다.
상술한 바와 같이 SD 화소 레벨을 각각 x1, x2, ···, xn으로 하여, HD 화소 레벨을 y로 하였을 때, 클래스마다 계수 w1, w2, ·· ·, wn에 의한 n 탭의 선형 추정식을 설정한다. 이것을 상술한 식 (1)에 나타낸다. 학습전은, wi가 미정 계수이다.
학습은, 클래스마다 복수의 신호 데이터에 대하여 행한다. 데이터수가 m의 경우, 식 (1)에 따라서 식 (7)이 설정된다.
(k=1, 2,···m)
m〉n의 경우는, w1, w2, ···wn은 일의로 결정되지 않기 때문에, 오차 벡터의 요소를 식 (8)에서 정의하여, 식 (9)를 최소로 하는 계수를 구한다. 이른바, 최소 제곱법에 의한 해법이다.
(k=1, 2,···m)
여기에서 식 (9)의 wi에 의한 편미분 계수를 구한다. 그것은 이하의 식 (10)을 0으로 하도록, 각 wi을 구하면 좋다.
이하, 식 (11) 및 식 (12)와 같이, Xji Yi를 정의하면, 식 (10)은 행렬을 사용하여 식 (13)에 재기록 한다.
이 방정식은, 일반적으로 정규 방정식이라고 불리고 있다. 정규 방정식 가산 회로(42)는 클래스 코드 발생 회로(40)로부터 공급된 클래스 코드(class), 영역 추출 회로(30)에서 공급된 SD 데이터 x1, x2, ·· ·, xn, 입력 단자(33)에서 공급된 SD 데이터에 대응하는 HD 화소 레벨(y)을 사용하고, 이 정규 방정식의 가산을 행한다.
모든 트레이닝 데이터의 입력이 종료한 후, 정규 방정식 가산 회로(42)는, 예측 계수 결정 회로(43)에 정규 방정식 데이터를 출력한다. 예측 계수 결정 회로(31)는, 정규 방정식을 제거법등의 일반적인 행렬 해법을 사용하여, wi에 관하여 해제하고, 예측 계수를 산출한다. 예측 계수 결정 회로(43)는 산출된 예측 계수를 메모리(44)에 기입한다.
이상과 같이 트레이닝을 한 결과, 메모리(44)에는 클래스마다 주목하는 HD 데이터(y)를 추정하기 위한, 통계적으로 가장 진값에 가까운 추정을 할 수 있는 예측 계수가 격납된다. 그러나, 변환 성능을 중시하면 탭수가 커져서 계수 데이터를 격납하는 ROM과 추정 연산 회로의 규모가 커지는 것은 이미 설명한 바와 같다.
그래서, 본 발명의 화상 정보 변환 장치에서는, 상술한 수법에 의해 얻어진 메모리(44)내의 예측 계수(계수 데이터)를 사용하고, 먼저 탭 감소(ROM7)에 격납되는 부가 코드 데이터의 생성을 행한다. 이미 설명한 바와 같이, 메모리(44)에는 각 클래스마다 예측 계수가 격납되어 있지만, 상술한 바와 같이, 그 중에는 각 클래스마다 본 경우에도, 절대치적으로 많이 비슷한 계수 데이터가 존재한다. 이들, 절대치적으로 비슷한 계수 데이터에 대하여 감소를 실시하고, 감소된 계수 데이터에 근거하여 SD 화소 데이터를 통합하여 통합 화소 데이터로서 취급하고, 그 통합 화소 데이터를 사용하여 학습함으로써, 보다 소수의 통합 계수 데이터를 생성한다.
우선, 부가 코드 데이터를 생성하는 데 있어서, 예를 들면 계수 데이터를 w1 내지 w17로 하고, 임시의 통합 계수 데이터를 w1 내지 wn7로 한 경우, 계수 데이터와 임시의 통합 계수 데이터의 차분 절대치합이 최소로 되는 바와 같은 임시의 통합 계수 데이터를 채용한다. 이 임시의 통합 계수 데이터와 계수 데이터로부터 계수 데이터에 대응하는 SD 화소 데이터가 어떤 임시의 통합 계수 데이터와 곱해지는가의 정보와, 그 계수 데이터의 플러스／마이너스의 부호로 이루어지는 부가 코드 데이터가 생성되고, 클래스마다 탭 감소 ROM에 기억된다. 이하, 도 11을 사용하여, 이 탭 감소 ROM에 격납되는 부가 코드 데이터를 생성하는 일례를 설명한다.
도 11의 플로우차트는, 단계 S1으로부터 시작되고, 이 단계 S1에서는, 공급되는 n개의 계수 데이터의 절대치화가 실시된다. 단계 S2에서는 절대치화가 실시된 n개의 계수 데이터의 평균치가 산출된다. 또한, 단계 S3에서는 절대치화가 실시된 n개의 계수 데이터의 최대치가 산출된다. 단계 S4에서는 단계 S2로 산출된 평균치, 단계 S3으로 산출된 최대치 및 0.0의 3개가 임시의 대표 값(A)으로서 설정된다.
단계 S5에서는 절대치화된 n개의 계수 데이터가 3개의 임시의 대표 값(A)의 어느 것에 가장 가까운 값인가를 판단하고, 임시의 대표 값(A) 마다 3개의 그룹이 생성된다. 그리고, 생성된 그룹마다 평균치가 구해진다. 구해진 3개의 평균치는, 새로운 임시의 대표 값(B)으로서 설정된다. 이때, 임시의 대표 값(A)의 0.0은, 항상 0.0으로 한다. 단계 S6에서는, 임시의 대표 값(B)의 수가 nn+1개 있는가의 여부가 판단된다. 임시의 대표 값(B)의 수는, nn+1개라고 판단된 경우, 제어는 단계 S7로 옮기고, 임시의 대표 값(B)의 수는, nn+1개가 아니라고 판단된 경우, 제어는 단계 S8로 옮긴다.
단계 S8에서는 절대치화된 n개의 계수 데이터가, 단계 S5로 설정된 임시의 대표 값(B)의 어느것에 가장 가까운 값인가를 판단하고, 임시의 대표 값(B) 마다 그룹이 생성된다. 이때, 각 그룹에 포함된 각 계수 데이터와 그 그룹의 임시의 대표 값(B)에 대한 최대 오차를 그룹마다 산출한다. 그룹마다 산출된 최대 오차의 가장 컸던 그룹의 임시의 대표 값(B)의 값은, ±0.0001을 가산하고, 2개로 나누어지고, 이 2개를 새로 임시의 대표 값(A)으로서 재설정한다. 즉, 임시의 대표 값의 수가 1개 증가하게 된다. 단계 S7에서는, nn+1개의 임시의 대표 값(B)에서 0.0이 제거되고, nn개의 임시의 대표 값(B)이 최종적인 대표 값으로서 결정된다.
이하, 상술한 플로우차트를 실제로 수치를 들어 구체적으로 설명한다. 여기에서는, 일례로서 n개의 계수 데이터를 17개로 하고, 최종적인 nn개의 임시의 대표 값을 7개로 한다. 우선, 17개의 계수 데이터와 그 대응하는 번호를 이하에 나타낸다.
〔0〕 0.078855008
〔1〕 -0.014829520
〔2〕 -0.201679692
〔3〕 -0.006243910
〔4〕 0.189737246
〔5〕 -0.048766851
〔6〕 0.121056192
〔7〕 -0.237494633
〔8〕 1.291100144
〔9〕 0.260707706
〔10〕-0.063144088
〔11〕 0.016828740
〔12〕-0.475499421
〔13〕 0.031004170
〔14〕 0.054794021
〔15〕-0.026714571
〔16〕 0.034312069
단계 S1에서는, 이 17개의 계수 데이터에 대하여 절대치화가 실시되고, 단계 S2에서는, 절대치화된 계수 데이터로부터 평균치가 산출된다. 그 평균치는, 0.1854569이다. 또한, 단계 S3에서는, 절대치화된 계수 데이터로부터 최대치가 산출된다. 그 최대치는, 1.2911001이다. 단계 S4에서는, 이 평균치 및 최대치에 더하여 0.0을 임시의 대표 값(A)으로서 설정한다. 이하, 설명을 용이하게 하기 위해서, 임시의 대표 값(A 및 B)에 숫자를 붙인다. 이 3개로부터 이루어지는 임시의 대표 값(A 1)을 이하에 나타낸다.
(임시의 대표 값(A 1)) : 0.0, 0.1854569, 1.2911001
단계 S5에서는 절대치화된 계수 데이터와 이 임시의 대표 값(A 1)의 차분을 구하고, 가장 가까운 임시의 대표 값으로 그룹몫이 이루어진다. 또한, 그룹마다 평균치가 산출되고, 임시의 대표 값(B 1)이 설정된다. 이 3개로 이루어지는 임시의 대표 값(B 1)을 이하에 나타낸다.
(임시의 대표 값(B 1)) : 0.0, 0.2476958, 1.2911001
단계 S6에서는, 임시의 대표 값(B)이 nn+1개 있는가의 여부가 판단된다. 여기에서, 임시의 대표 값(B 1)의 수는 8개가 아니기 때문에, 단계 S6으로부터 단계 S8로 제어가 옮긴다. 단계 S8에서는, 절대치화된 계수 데이터와 임시의 대표 값(B 1)의 차분을 구하고, 가장 가까운 임시의 대표 값에 그룹몫이 이루어진다. 또한, 그룹내의 절대치화된 계수 데이터와 임시의 대표 값(B 1)과의 오차가 가장 커지는 임시의 대표 값(B 1)에 대하여 ± 0.0001를 가산한다. 이 예에서는, 0.0이 가장 큰 오차를 포함하는 임시의 대표 값이 되기 때문에, 0.0에 ± 0.0001을 가산한다. 이들을 더하여, 임시의 대표 값(A 2)이 설정된다. 4개로 이루어지는 임시의 대표 값(A 2)을 이하에 나타낸다.
(임시의 대표 값(A 2)) : -0.0001000, 0.0001000, 0.2476958, 1.2911001
단계 S5에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(B 2)이 설정된다. 4개로 이루어지는 임시의 대표 값(B 2)을 이하에 나타낸다.
(임시의 대표 값(B 2)) : 0.0, 0.0451408, 0.273237, 1.2911001
단계 S6을 통해 단계 S8로 제어가 옮기고, 단계 S8에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(A 3)이 설정된다. 5개로부터 이루어지는 임시의 대표 값(A 3)을 이하에 나타낸다.
(임시의 대표 값(A 3)) : 0.0, 0.0451408, 0.2729237, 0.2731237, 1.2911001
단계 S5에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(B 3)이 설정된다. 5개로 이루어지는 임시의 대표 값(B 3)을 이하에 나타낸다.
(임시의 대표 값(B 3)) : 0.0, 0.0573309, 0.2224048, 0.4754994, 1.2911001
단계 S6을 통해 단계 S8로 제어가 옮기고, 단계 S8에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(A 4)이 설정된다. 6개로 이루어지는 임시의 대표 값(A 4)을 이하에 나타낸다.
(임시의 대표 값(A 4)) : 0.0, 0.0572309, 0.0574309, 0.2224048, 0.4754994, 1.2911001
단계 S5에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(B 4)이 설정된다. 6개로 이루어지는 임시의 대표 값(B 4)을 이하에 나타낸다.
(임시의 대표 값(B 4)) : 0.0, 0.0422193, 0.0876851, 0.2224048, 0.4754994, 1.2911001
단계 S6을 통해 단계 S8로 제어가 옮기고, 단계 S8에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(A 5)이 설정된다. 7개로 이루어지는 임시의 대표 값(A 5)을 이하에 나타낸다.
(임시의 대표 값(A 5)) : 0.0, 0.0422193, 0.0876851, 0.2223048, 0.2225048, 0.4754994, 1.2911001
단계 S5에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(B 5)이 설정된다. 7개로 이루어지는 임시의 대표 값(B 5)을 이하에 나타낸다.
(임시의 대표 값(B 5)) : 0.0, 0.0431226, 0.0999556, 0.1957085, 0.2491012, 0.4754994, 1.2911001
단계 S6을 통해 단계 S8로 제어가 옮기고, 단계 S8에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(A 6)이 설정된다. 8개로 이루어지는 임시의 대표 값(A 6)을 이하에 나타낸다.
(임시의 대표 값(A 6)) : 0.0, 0.0430226, 0.0432226, 0.0999556, 0.1957085, 0.2491012, 0.4754994, 1.2911001
단계 S5에서는, 상술한 바와 같은 처리가 실시되고, 임시의 대표 값(B 6)이 설정된다. 8개로 이루어지는 임시의 대표 값(B 6)을 이하에 나타낸다.
(임시의 대표 값(B 6)) : 0.0, 0.0306769, 0.0555683, 0.0999556, 0.1957085, 0.2491012, 0.4754994, 1.2911001
단계 S6에서는 임시의 대표 값(B 6)의 수가 8개 있는 가의 여부가 판단되기 때문에, 단계 S7로 제어가 옮긴다. 이하에 8개로 이루어지는 임시의 대표 값(B 6)과 그 그룹에 포함되는 17개의 계수 데이터의 번호를 나타낸다.
『0』 1.2911001···〔8〕
『1』 0.4754994···〔12〕
『2』 0.2491012···〔7〕〔9〕
『3』 0.1957085···〔2〕〔4〕
『4』 0.0999556···〔0〕〔6〕
『5』 0.0555683···〔5〕〔10〕〔14〕
『6』 0.0306769···〔11〕〔13〕〔15〕〔16〕
『7』 0.0000000···〔1〕〔3〕
단계 S7에서는, 임시의 대표 값(B 6)으로부터 0.0이 제거되고 최종적인 대표 값으로서 결정된다.
이것에 의해서, 17개의 계수 데이터가 7개의 임시의 대표 값(B 6)(임시의 통합 계수 데이터)등의 그룹에 포함되어 있는가가 판단된다. 그 그룹에 포함되는 계수 데이터는, 계수 데이터끼리 통합할 수 있기 때문에, 계수 데이터에 대응하는 SD 화소 데이터도 통합할 수 있고, 통합 화소 데이터를 작성할 수가 있다. 어떤 그룹에 포함되는가, 환언하면 어떤 임시의 대표 값(B)과 곱해지는가의 정보 및 계수 데이터의 플러스／마이너스의 부호로부터 이루어지는 부가 코드 데이터가 생성된다.
이 부가 코드 데이터가 기억된 탭 감소 ROM이, 이미 설명한 도 1 중 탭 감소ROM(7) 및 이제부터 설명을 하는 도 12 중 탭 감소 ROM(54)에 상당한다.
그런데, 상술한 바와 같이 작성된 메모리(44)에 격납된 데이터는, 계수 데이터이고, 통합 계수 데이터는 아니다. 도 11의 플로우차트에 의해 최종적으로 구해진 임시의 통합 계수 데이터를 통합 계수 데이터로서, 사용하는 것도 가능하지만, 여기에서는, 보다 적합한 통합 계수 데이터를 생성하기 위한 프로세스에 들어 간다.
도 12에 나타내는 바와 같이, 우선 입력 단자(46)를 통해 HD 데이터가 공급 된다. 공급되는 HD 데이터의 수직 방향의 화소를 수직 방향 솎음 필터(47)에 의해 필드내의 수직 방향의 주파수가 1／2이 되도록 솎음 처리되고, 또한 수평 솎음 필터(48)에 의해, HD 데이터의 수평 방향의 화소가 솎음 처리된다. 수직 솎음 필터(47)는, 수직 솎음 필터(34)와, 수평 솎음 필터(48)는, 수평 솎음 필터(35)와 같은 것이다.
이와 같이 작성된 SD 화소 데이터는 영역 추출 회로(49, 51 및 55)에 공급된다. 이들 도 12 중 회로의 대개는, 도 10 중 상당하는 부분과 완전히 같은 기능을 행하기 때문에, 그 부분에 관해서는 설명을 생략한다.
그런데, 클래스 코드 발생 회로(53)는, 클래스 코드(class)를 탭 감소ROM(54)과 정규 방정식 가산 회로(57)에 출력한다. 탭 감소 ROM(54)은 탭 감소ROM(7)과 완전히 같은 것이고, 상술한 도 10에 의해 작성된다. 탭 감소 ROM(54)으로부터는, 공급된 클래스 코드(class)에 따라서 부가 코드 데이터가 판독 출력된다. 이 부가 코드 데이터는, 상술한 바와 같이 SD 화소 데이터를 통합하기 위한 정보 및 플러스／마이너스의 부호로 이루어지고, 탭 감소 ROM(54)으로부터 탭 감소 회로(56)에 공급된다.
한편, 영역 추출 회로(55)에 공급된 SD 신호는, 추정 연산에 사용하는 SD 화소 데이터가 추출된다. 영역 추출 회로(55)는 구체적으로는 먼저 설명한 영역 추출 회로(9)와 동일한 것이며, 이동 클래스(mv-class)에 따라서, 선형 추정식에 필요한 SD 화소 데이터를 추출하는 기능을 행한다. 영역 추출 회로(55)의 출력은, 탭 감소 회로(56)에 공급된다.
탭 감소 회로(56)에서는 공급된 부가 코드 데이터에 따라서 추출된 SD 화소 데이터가 통합 화소 데이터에 통합된다. 구체적으로는 상술한 바와 같이 통합이 가능한 SD 화소 데이터에 대하여 부호를 부가하여 가산함으로써, 통합 화소 데이터가 생성된다. 생성된 통합 화소 데이터는 정규 방정식 가산 회로(57)로에 공급된다.
정규 방정식 가산 회로(57), 예측 계수 결정 회로(58) 및 메모리(59)의 기능에 관해서는 이미 상세하게 설면한 정규 방정식 가산 회로(42), 예측 계수 결정 회로(43) 및 메모리(44)와 완전히 같기 때문에 설명은 생략한다.
이상과 같이 트레이닝를 한 결과, 메모리(59)에는, 클래스마다 주목하는 HD 데이터(y)를 추정하기 위한, 통계적으로 가장 진값에 가까운 추정치가 될 수 있는 예측 계수(통합 계수 데이터)가 격납된다. 이상의 처리에 의해, 선형 추정식에 의해, SD 화소 데이터로부터 HD 데이터를 작성하기 위한 통합 계수 데이터의 학습이 종료된다. 이 메모리(59)가 도 1에서 사용되는 ROM 테이블(8)이다.
상술한 1실시예에 있어서의 추정 연산 회로(11) 주변의 탭 감소를 적용하지 않은 기존의 경우의 구성을 도 13에 나타낸다. 피승수 레지스터(61)로부터 피승수로서, 예를 들면 SD 데이터가 적화기(64)에 공급된다. 이 SD 데이터에 기초한 어드레스가 어드레스 제어 회로(62)로부터 승수 메모리(63)에 공급된다. 승수 메모리(63)에서는, 공급된 어드레스에 응답하는, 예를 들면 계수 데이터가 판독 출력되고, 그 계수 데이터는 적화기(64)에 공급된다. 적화기(64)에서는, 상술한 식 (1)에 나타내는 바와 같이 적화 연산이 실행되고, 그 연산 결과는 출력 단자(65)로부터 출력된다.
다음에, 본 발명의 클래스 코드 발생 회로(6)의 1실시예를 도 14에 나타낸다. 피승수 레지스터(66)로부터 복수의 화소 데이터가 적화기(67)에 공급된다. 어드레스 제어 회로(68)에서는, L비트의 클래스 코드(L-class)가 감소 연산 회로(69)로 공급된다. 감소 연산 회로(69)에서는, 상술한 바와 같이, 공급된 L비트의 클래스 코드(L-class)를 S비트의 클래스 코드(S-class)에 감소를 행하는 연산이 실행된다. 감소가 이루어진 클래스 코드(S-class)는 감소 연산 회로(69)로부터 계수 메모리(70)에 공급된다. 계수 메모리(70)에서는, 클래스 코드(S-class)에 응답하는 계수 데이터가 판독 출력되고 적화기(67)에 공급된다. 적화기(67)에서는, 화소 데이터와 계수 데이터와의 적화 연산이 실행되고, 그 적화 출력은 출력 단자(71)로부터 출력된다.
또한, 본 발명의 클래스 코드 발생 회로(6)의 다른 실시예를 도 15에 나타낸다. 또한, 다른 실시예를 설명하는 데 있어서, 상술한 1실시예와 동일한 부분에는 동일한 부호를 붙여, 그 설명은 생략한다. L비트의 클래스 코드(L-class)가 공급된 어드레스 감소 메모리(72)는, 공급된 L비트의 클래스 코드(L-class)를 S비트의 클래스 코드(S-class)로 감소하기 위한, 데이터 변환 테이블로부터 구성된다. 따라서, L비트의 클래스 코드(L-class)에 대응하는 S비트의 클래스 코드(S-class)가 판독 출력되고, 판독 출력된 클래스 코드(S-class)는 계수 메모리(70)에 공급된다.
다음에, 상술한 1실시예에 있어서의 탭 감소를 포함하는 구체적 구성의 다른 예를 도 16에 나타낸다. 이 도 16에 나타내는 각 블록은, 도 1에 나타내는 블록과 이하에 나타내는 바와 같이 대응하고 있다. 어드레스 제어 회로(74)는 클래스 코드 발생 회로(6)에 대응하여, 제어 메모리(75)는 탭 감소(ROM7)에 대응하고, 탭 감소 연산 회로(76)는 탭 감소 회로(10)에 대응하며, 승수 메모리(77)는 ROM 테이블(8)에 대응하고, 적화기(75)는 추정 연산 회로(11)에 대응하고 있다.
피승수 레지스터(73)로부터 피승수로서, 예를 들면 SD 데이터가 탭 감소 연산 회로(76)에 공급된다. 이 SD 데이터에 기초하여 어드레스 제어 회로(74)로부터 어드레스가 제어 메모리(75) 및 승수 메모리(77)에 공급된다. 제어 메모리(75)에서는, 공급된 어드레스에 응답하여 대비된 데이터가 탭 감소 연산 회로(76)로 공급된다.
탭 감소 연산 회로(76)는 이 데이터에 의해서 제어된다. 그 탭 감소 연산 회로(76)에서는, 공급된 SD 데이터를 예를 들면 25개의 SD 데이터로부터 9개의 SD 데이터에 감소되어, 적화기(78)에 공급되는 승수 메모리(77)에서는, 어드레스 제어 회로(74)로부터의 어드레스에 의해서 선택된 계수 데이터가 적화기(78)에서는 상술한 식 (1)에 나타내는 바와 같이 적화 연산이 실행되고, 그 연산 결과는 출력 단자(79)로부터 출력된다.
여기에서, 탭 감소 연산 회로(76)에 사용된 구체적인 회로도를 도 17에 나타낸다. 피승수 레지스터(73)로부터 탭 감소 연산 회로(76)에 공급된 n개의 SD 데이터((Di)(1≤i≤N))는, 입력 단자 811 내지 81N를 통해 레지스터 821 내지 82N에 공급된다. n개의 SD 데이터(Di)는, 레지스터 821 내지 82N를 통해 출력되어, K조의 실렉터 831 내지 83k(K〈N)에 공급된다. 셀렉터 831 내지 83x에서는, 미리 최적화된 결과에 따라서 SD 데이터(Di)가 선택된다. 예를 들면, 도면에 나타내는 바와 같이 실렉터 831 내지 83x에서는, 4개 입력중 어느 하나의 패스가 선택된다. 선택된 SD 데이터(Di)는, 스루／2의 보수 회로 841 내지 84k에 공급된다.
스루／2의 보수 회로 841 내지 84k에서는, 공급되는 제어 신호에 따라서 SD 데이터(Di)에 대하여 아무것도 처리하지 않고 통과시키든지, 또는 2의 보수로 변환하는 처리가 실행된다. 2의 보수에의 변환은, SD 데이터(Di)의 비트의 1／0를 반전시켜, LSB에 ‘1’을 부가하는 처리이다. 이때, 2의 보수로 변환하는가의 여부를 선택할 필요가 없는 경우, 실렉터 831 내지 83k로부터의 출력을 레지스터 851 내지 85k에 직결하는 경우도 있을 수 있다. 스루／2의 보수 회로 841 내지 84k의 출력은, 레지스터 851 내지 85k를 통해 연산부에 공급된다.
레지스터(851)로부터의 데이터(S1)는, 레지스터(86, 87 및 88)로 이루어지는 연산부를 통해 출력 단자(89)로부터 감소 데이터(R1)으로서 출력된다. 이 연산부에서는, 타이밍을 맞춤 레지스터로부터 구성되고, 공급된 데이터(S1)는 아무런 처리가 실시되지 않고 출력된다. 레지스터 852 및 853로부터의 데이터 S2 및 S3는, 가산기(90)에 있어서 가산된다. 그 가산 결과는, 레지스터 91, 92 및 93를 통해 출력 단자(94)로부터 감소 데이터(R2)로서 출력된다. 이 연산부에서는, 2개의 데이터 S2 및 S3의 가산이 이루어진다.
가산기(95)에서는, 2개의 데이터(S)가 가산되고, 레지스터(96)를 통해 가산기(99)에 공급된다. 가산기(97)에서는, 1개 또는 2개의 데이터(S)가 가산되고, 레지스터(98)를 통해 가산기(99)에 공급된다. 가산기(99)에서는, 이미 가산된 2개의 데이터가 가산되고, 그 가산 결과는 레지스터(100 및 101)를 통해 출력 단자(102)로부터 감소 데이터(R3)로서 출력된다. 이 연산부에서는, 3개 또는 4개의 데이터(S)의 가산이 이루어진다.
가산기(103)에서는, 2개의 데이터(S)가 가산되고, 레지스터(104)를 통하여 가산기(107)에 공급된다. 가산기(105)에서는, 2개의 데이터(S)가 가산되고, 레지스터(106)를 통해 가산기(107)에 공급된다. 가산기(107)에서는, 이미 가산된 2개의 데이터가 가산되고, 그 가산 결과는 레지스터(108)를 통해 가산기(115)에 공급된다.
가산기(109)에서는, 1개 또는 2개의 데이터(S)가 가산되고, 레지스터(110)를 통해 가산기(113)에 공급된다. 가산기(111)에서는, 1개 또는 2개의 데이터(S)가 가산되고, 레지스터(112)를 통해 가산기(113)에 공급된다. 이 가산기(111)에서는, 데이터가 공급되지 않고 가산 결과의 출력이 없는 경우도 있다. 가산기(113)에서는, 이미 가산된 2개의 데이터가 가산되고, 그 가산 결과는 레지스터(114)를 통해 가산기(115)에 공급된다.
가산기(115)에서는, 레지스터(108 및 114)로부터 공급되는 2개의 데이터가 가산되고, 그 가산 결과는 레지스터(116)를 통해 출력 단자(117)로부터 감소 데이터(RM)로서 출력된다. 이 연산부에서는, 5개 이상, 8개 이하의 데이터(S)의 가산이 이루어진다.
이와 같이, 데이터 D1 내지 DN는, 실렉터 831 내지 83k에 의해서 선택되고, 데이터 S1 내지 Sk로서, 어떤 종류인가의 입력 수를 가진 가산기(연산부)에 공급된다. 이 연산부의 입력수는, K개 있고, 셀렉터와 연산부의 접속도, 어떤 탭을 접속하여 몇개의 가산 연산을 하면 좋은지 최적화된 결과 접속되어 있다. 그리고, 최종적으로 N 탭의 필터와 거의 등가로 이루어지는 감소 데이터 R1 내지 RM를 얻을 수 있다. 단지, 탭수의 관계는, M〈K〈N으로 한다.
도 18 및 도 19는 승산기를 구비한 적화기(78)의 구성예이고, 여기에서는 4 탭의 경우를 예로 하고 있다. 크게 나누어, 도 18에 나타내는 바와 같이 피승수를 순차 공급함으로써 파이프라인으로 적화 연산을 행하는 경우와, 도 19에 나타내는 바와 같이 피승수를 동시에 공급하여, 패럴렐로 가산을 행하는 경우로 대별된다. 본 발명은 도 19에 나타내는 구성으로 이루어진다.
우선, 도 18의 적화 연산 회로로부터 설명한다. 입력 단자(121)로부터 공급되는 피승수(화소 데이터)는, 레지스터(122)를 통해 승산기(1251 내지 1254)에 공급된다. 입력 단자(1231 내지 1234)로부터 공급되는 승수(계수)는, 각각 레지스터(1241 내지 1244)를 통해 승산기(1251 내지 1254)에 공급된다. 승산기(1251 내지 1254)에서는 피승수와 승수의 승산이 실행되고, 그 승산 결과는, 레지스터(1261 내지 1264)에 공급된다. 레지스터(1261)로부터의 데이터는, 레지스터(1271)를 통해 가산기(1281)에 공급된다. 가산기(1281)에서는, 레지스터(1271)로부터의 데이터와 레지스터(1262)로부터의 1 샘플링후의 데이터가 가산된다.
가산기(1281)로부터의 가산 출력은, 레지스터(1272)를 통해 가산기(1282)에 공급된다. 가산기(1282)에서는, 레지스터(1272)로부터의 데이터와 레지스터(1263)로부터의 1 샘플링후의 데이터가 가산된다. 가산기(1282)에서의 가산 출력은, 레지스터(1273)를 통해 가산기(1283)에 공급된다. 가산기(1283)에서는, 레지스터(1273)로부터의 데이터와 레지스터(1264)로부터의 1 샘플링후의 데이터가 가산된다. 가산기(1283)로부터의 가산 출력은, 레지스터(1274)를 통해 출력 단자(129)로부터 출력된다.
다음에, 이 실시예에 있어서 적화기(78)에 적용 가능한 구성예를 도 19 에 나타낸다. 입력 단자(1311 내지 1314)로부터 피승수(화소 데이터)가 공급되고, 그 피승수는, 레지스터(1321 내지 1324)를 통해 승산기(1351 내지 1354)에 공급된다. 입력 단자(1331 내지 1334)로부터 승수(계수)가 공급되고, 그 피승수는 레지스터(1341 내지 1344)를 통해 승산기(1351 내지 1354)에 공급된다. 승산기(1351 내지 1354)에서는, 피승수와 승수의 승산이 행하여지고, 그 승산 결과는, 각각 레지스터(1361 내지 1364)를 통해 가산기(1371 및 1372)에 공급된다.
가산기(1371)에서는 레지스터(1361 및 1362)에서의 데이터가 가산되고, 그 가산 결과는, 레지스터(1381)를 통해 가산기(139)에 공급된다. 가산기(1372)에서는, 레지스터(1363 및 1364)로부터의 데이터가 가산되고, 그 가산 결과는 레지스터(1382)를 통해 가산기(139)에 공급된다. 가산기(139)에서는, 레지스터(1381 및 1382)에서의 데이터가 가산되고, 그 가산 결과는 레지스터(140)를 통해 출력 단자(141)로부터 출력된다.
또한, 이 실시예의 설명에서는, 공간 파형을 적은 비트수로 패턴화하는 정보 압축 수단으로서, ADRC를 설치하는 것으로 하였지만, 이것은 그저 일례이고, 신호파형의 패턴이 적은 클래스에서 표현할 수 있는 바와 같은 정보 압축 수단이면 무엇을 설치하는가는 자유이고, 예를 들면 DPCM(Differential Pulse Code Modulation)이나 VQ(Vector Quantization) 등의 압축 수단을 사용하여도 좋다.
본 발명에 의하면, 원래의 유사의 계수 데이터를 갖는, SD 화상 데이터를 미리 통합하는 것으로, 외관상의 화소수를 줄이는 것으로, 변환 성능을 유지한 채로 콤팩트한 추정 연산 회로 및 계수 ROM을 실현할 수가 있다.
또한, 본 발명에 의하면, 승수 메모리와 적화기의 하드 규모를 꽤 크게 삭감할 수가 있기 때문에, 대폭으로 하드 규모를 삭감할 수 있다. 또한, 탭 감소는, 원래 N 탭의 필터 연산을 M탭(M〈N)의 필터 연산에 거의 등가적으로 바꾸고, 입력이 화상 데이터이기 때문에, 승수나 화상의 특성을 반영한 수치로 되어 있고, 탭 감소를 행하여도 등가인 연산이 행할 수 있도록 탭 감소 회로를 구성할 수 있음으로써, 원래의 성능과 거의 등가인 데이터를 얻을 수 있다.

Claims (14)

  1. 제 1 디지털 화상 신호를 보다 고품질인 제 2 디지털 화상 신호로 변환하도록 한 화상 정보 변환 장치에 있어서,
    상기 제 1 디지털 화상 신호로부터 소정 위치의 상기 제 1 디지털 화상 신호를 추출하는 화소 추출 수단과,
    상기 화소 추출 수단에 의해 추출된 상기 제 1 디지털 화상 신호에 기초한 패턴을 검출하고, 상기 패턴에 기초하여 추정하고자 하는 상기 제 2 디지털 화상 신호가 속하는 클래스를 결정하여 클래스 정보를 출력하는 클래스 결정 수단과,
    상기 클래스 정보마다, 유사한 계수 데이터에 대응하여 상기 제 1 디지털 화상 신호의 복수 탭의 데이터를 보다 적은 탭의 데이터로 통합하는 탭 감소 수단과,
    상기 제 2 디지털 화상 신호를 추정하기 위한 계수 데이터가 상기 클래스 정보마다 기억되어 있는 계수 데이터 기억 수단과,
    상기 통합된 제 1 디지털 화상 신호와 상기 계수 데이터의 연산에 의해 상기 제 2 디지털 화상 신호를 추정하는 추정 수단으로 이루어지는 것을 특징으로 하는 화상 정보 변환 장치.
  2. 제 1 항에 있어서, 상기 제 1 디지털 화상 신호로부터 N탭의 데이터를 출력하는 N탭 레지스터와,
    상기 N탭을 상기 N탭보다 짧은 L탭으로 감소하는 탭 감소 수단과,
    상기 탭 감소 수단을 제어하는 클래스 결정 수단과,
    상기 계수 데이터와 상기 L탭을 사용하여 적화 연산을 실행하는 추정 수단으로 이루어지는 것을 특징으로 하는 화상 정보 변환 장치.
  3. 제 1 항에 있어서, 상기 탭 감소 수단은, 미리 구해진 부가 코드 데이터에 따라서, 상기 제 1 디지털 화상 신호의 탭의 데이터를 통합하도록 이루어져 있는 것을 특징으로 하는 화상 정보 변환 장치.
  4. 제 3 항에 있어서, 상기 n개의 계수 데이터를 절대치화하는 단계와,
    상기 n개의 계수 데이터의 평균치를 산출하는 단계와,
    상기 n개의 계수 데이터의 최대치를 산출하는 단계와,
    상기 평균치, 상기 최대치 및 기준치를 제 1 대표치로서 설정하는 단계와,
    절대치화된 상기 n개의 계수 데이터를 상기 제 1 대표치에 따른 그룹으로 분류하며, 분류된 제 1 그룹마다 평균치를 산출하고, 상기 제 1 그룹마다의 평균치를 제 2 대표치로서 설정하는 단계와,
    상기 제 2 대표치의 수가 상기 nn+1개인지 아닌지를 판단하는 단계와,
    상기 제 2 대표치의 수가 상기 nn+1개가 아니라고 판단된 경우, 절대치화된 상기 n개의 계수 데이터를 상기 제 2 대표치에 따른 그룹으로 분류하며, 분류된 제 2 그룹마다 평균치를 산출하여, 절대치화된 상기 n개의 계수 데이터와, 상기 제 2 그룹마다의 평균치와의 오차의 최대가 되는 상기 제 2 그룹의 평균치를 2개로 나누기 위해서, 정수(定數)를 가감산하는 것으로써 산출된 값 및 상기 제 2 그룹마다의 평균과의 오차의 최대가 되는 값을 제외하는 상기 제 2 그룹마다의 평균치를 제 1 대표치로서 재설정하는 단계와,
    상기 제 2 대표치의 수가 상기 nn+1개라고 판단된 경우, 상기 제 2 대표치로부터 상기 기준치가 제거된 nn개의 제 2 대표치가 상기 nn개의 계수 데이터로서 출력되는 단계로 이루어지는 처리에 기초하여, 상기 부가 코드 데이터를 생성하는 것을 특징으로 하는 화상 정보 변환 장치.
  5. 제 4 항에 있어서, 상기 기준치는, 상기 제 1 대표치로부터 상기 제 2 대표치로 설정하는 경우, 및 상기 제 2 대표치로부터 상기 제 1 대표치로 재설정하는 경우에 있어서도 변경하지 않는 것을 특징으로 하는 화상 정보 변환 장치.
  6. 제 4 항에 있어서, 상기 기준치는 0으로 하고, 상기 0은 그룹마다의 평균치 및/또는 정수를 가감산하는 것에 의해 변경되지 않는 것을 특징으로 하는 화상 정보 변환 장치.
  7. 제 1 디지털 화상 신호를, 보다 고품질인 제 2 디지털 화상 신호로 변환하도록 한 화상 정보 변환 방법에 있어서,
    상기 제 1 디지털 화상 신호로부터 소정 위치의 상기 제 1 디지털 화상 신호를 추출하는 단계와,
    추출된 상기 제 1 디지털 화상 신호에 기초한 패턴을 검출하고, 상기 패턴에 기초하여 추정하고자 하는 상기 제 2 디지털 화상 신호가 속하는 클래스를 결정하여 클래스 정보를 출력하는 단계와,
    상기 클래스 정보마다, 유사한 계수 데이터에 대응하여 상기 제 1 디지털 화상 신호의 복수 탭의 데이터를 보다 적은 탭의 데이터로 통합하는 단계와,
    상기 제 2 디지털 화상 신호를 추정하기 위한 계수 데이터가 상기 클래스 정보마다 기억되어 있는 기억 수단으로부터 상기 클래스 정보에 대응한 계수 데이터를 판독하는 단계와,
    상기 통합된 제 1 디지털 화상 신호와 상기 계수 데이터의 연산에 의해 상기 제 2 디지털 화상 신호를 추정하는 단계로 이루어지는 것을 특징으로 하는 화상 정보 변환 방법.
  8. 제 1 디지털 화상 신호를, 보다 고품질인 제 2 디지털 화상 신호로 변환하도록 한 화상 정보 변환 장치에 있어서,
    상기 제 1 디지털 화상 신호로부터 소정 위치의 상기 제 1 디지털 화상 신호를 추출하는 화소 추출 수단과,
    상기 화소 추출 수단에 의해 추출된 상기 제 1 디지털 화상 신호에 기초한 패턴을 검출하고, 상기 패턴에 기초하여 추정하고자 하는 상기 제 2 디지털 화상 신호가 속하는 클래스를 결정하여 L비트의 어드레스를 클래스 정보로서 출력하는 클래스 결정 수단과,
    상기 L비트의 어드레스를 상기 L비트보다 적은 S비트로 감소시키는 어드레스 감소 수단과,
    상기 제 2 디지털 화상 신호를 추정하기 위한 계수 데이터가 기억되고, 상기 S비트의 어드레스와 대응하는 계수 데이터가 판독되는 계수 데이터 기억 수단과,
    판독된 상기 계수 데이터와 상기 제 1 디지털 화상 신호의 연산에 의해 상기 제 2 디지털 화상 신호를 추정하는 추정 수단으로 이루어지는 것을 특징으로 하는 화상 정보 변환 장치.
  9. 제 1 디지털 화상 신호를 보다 고품질인 제 2 디지털 화상 신호로 변환하도록 한 화상 정보 변환 방법에 있어서,
    상기 제 1 디지털 화상 신호로부터 소정 위치의 상기 제 1 디지털 화상 신호를 추출하는 단계와,
    추출된 상기 제 1 디지털 화상 신호에 기초한 패턴을 검출하고, 상기 패턴에 기초하여 추정하고자 하는 상기 제 2 디지털 화상 신호가 속하는 클래스를 결정하여 L비트의 어드레스를 클래스 정보로서 출력하는 단계와,
    상기 L비트의 어드레스를 상기 L비트보다 적은 S비트로 감소시키는 단계와,
    상기 제 2 디지털 화상 신호를 추정하기 위한 계수 데이터가 기억된 기억 수단으로부터 상기 S비트의 어드레스와 대응하는 계수 데이터가 판독되는 단계와,
    판독된 상기 계수 데이터와 상기 제 1 디지털 화상 신호와의 연산에 의해 상기 제 2 디지털 화상 신호를 추정하는 단계로 이루어지는 것을 특징으로 하는 화상 정보 변환 방법.
  10. 승수 및 피승수의 적(積)을 가산함으로써, 디지털 필터 연산을 M탭으로 실행하도록 한 적화 연산 회로(sum-of-products calculating circuit)에 있어서,
    승수 메모리를 제어하는 L비트의 어드레스를 상기 L비트보다 적은 S비트로 감소시키는 어드레스 감소 수단과,
    상기 S비트의 어드레스와 대응하는 승수 데이터를 상기 승수 메모리로부터 판독하는 승수 데이터 판독 수단과,
    상기 승수 메모리로부터 판독된 상기 승수 데이터와 피승수 데이터와의 적화 출력을 발생하는 연산 수단으로 이루어지는 것을 특징으로 하는 적화 연산 회로.
  11. 제 10 항에 있어서,
    입력 신호가 디지털 화상 신호이고, 상기 승수 데이터가 계수 데이터이며, 상기 피승수 데이터가 화소 데이터이고,
    상기 디지털 화상 신호의 레벨 분포의 패턴에 기초하여, 추정하고자 하는 화소 데이터가 속하는 클래스를 결정하여 상기 L비트의 어드레스를 클래스 정보로서 출력하는 클래스 결정 수단을 가지며,
    상기 어드레스 감소 수단에 의해서, 상기 L비트가 상기 S비트로 감소되며, 감소된 상기 S비트의 클래스 정보에 응답하여, 상기 승수 메모리로부터 계수 데이터가 판독되고, 상기 연산 수단에 의해서, 상기 화소 데이터와 상기 계수 데이터를 적화 연산하도록 한 것을 특징으로 하는 적화 연산 회로.
  12. 제 10 항에 있어서,
    상기 어드레스 감소 수단은, 메모리에 기억된 데이터 변환 테이블에 의해서, 상기 L비트의 어드레스를 S비트의 어드레스로 감소시키도록 한 것을 특징으로 하는 적화 연산 회로.
  13. 제 10 항에 있어서,
    상기 어드레스 감소 수단은, 상기 L비트의 어드레스를 상위 비트 및 하위 비트로 분할하고,
    상기 상위 비트의 상태에 따라서, 상기 하위비트를 N비트 시프트하며,
    상기 상위 비트와 상기 N비트 시프트된 하위비트를 가산하여,
    상기 L비트의 어드레스를 상기 S비트의 어드레스로 감소시키도록 한 것을 특징으로 하는 적화 연산 회로.
  14. 승수 및 피승수의 적을 가산함으로써, 디지털 필터 연산을 M탭으로 실행하도록 한 적화 연산 방법에 있어서,
    승수 메모리를 제어하는 L비트의 어드레스를 상기 L비트보다 적은 S비트로 감소시키는 단계와,
    상기 S비트의 어드레스와 대응하는 승수 데이터를 상기 승수 메모리로부터 판독하는 단계와,
    상기 승수 메모리로부터 판독된 상기 승수 데이터와 피승수 데이터와의 적화 출력을 발생하는 단계로 이루어지는 것을 특징으로 하는 적화 연산 방법.
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