JP3277377B2

JP3277377B2 - ビデオ信号用プロセッサ

Info

Publication number: JP3277377B2
Application number: JP15065591A
Authority: JP
Inventors: 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-06-21
Filing date: 1991-06-21
Publication date: 2002-04-22
Anticipated expiration: 2017-04-22
Also published as: JPH0522629A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はテレビなどのビデオ信
号をディジタル処理をする場合に適用して好適なプログ
ラマブルなプロセッサとして使用されるビデオ信号用プ
ロセッサ、特に二次元処理を可能にしたビデオ信号用プ
ロセッサに関する。

【０００２】

【従来の技術】テレビジョン信号などのビデオ信号（画
像信号）をディジタル処理する場合に使用されるプログ
ラマブルなプロセッサとして、１ビットＡＬＵ（算術・
論理演算回路）を使用したプロセッサアレイ部をＶＲＡ
Ｍ内に組み込んだ形のビデオ信号用プロセッサが知られ
ている（例えば、『JIM CHILDERS,et al "SVP:SERIAL V
IDEO PROCESSSOR"IEEE 1990 CUSTOM INTEGRATED CIRCUI
TS CONFERENCE 17.3』などに開示されているプロセッ
サ）。

【０００３】図７はこのビデオ信号用プロセッサ１０の
要部の一例を示す。

【０００４】ｎビット例えば８ビットの入力ビデオ信号
（ディジタル信号）は、入力シフトレジスタ１２に導か
れる。

【０００５】入力シフトレジスタ１２は、少なくとも各
ビットの入力データ（入力ビデオ信号のこと、以下同
じ）を同時に順次右方向（ライン方向に相当する）にシ
フトすることができ、その段数は少なくとも画像の一水
平走査期間の画素数Ｈ分（例えば１０２４段）だけあ
る。そして、入力データのデータレートに合わせたクロ
ックで画像の１水平走査期間の間順次シフト処理を行う
ことによって、１水平走査期間の入力データが蓄積され
る。

【０００６】入力シフトレジスタ１２に蓄積された１水
平走査期間分の入力データは１水平走査期間毎にメモリ
１４（メモリＡ）に同時に転送される。したがって、メ
モリ書き込み動作は入力シフトレジスタ１２の各段にお
いて同時に起こり、メモリ１４の各段に対応したメモリ
セルのうち、プログラムでアドレス指定されたメモリセ
ルに対して同時に一回の書き込み動作でその入力データ
が書き込まれる。

【０００７】メモリ１４に書き込まれたデータは過去に
同様にして書き込まれたデータや、後述するプロセッサ
アレイ部１６での演算結果が再びメモリ１４に書き込ま
れたデータなどと共に記憶される。メモリ１４に書き込
まれたデータは必要に応じて随時読み出されて後述する
プロセッサアレイ部１６における算術・演算処理に使用
される。

【０００８】メモリ１４は入力シフトレジスタ１２と同
様に水平走査期間の画素数に一致する数だけ横にメモリ
セルが並んでいるが、縦方向には特にそのような条件は
ない。メモリ１４には上述したように入力シフトレジス
タ１２のデータ以外にも、演算結果の途中結果を一時的
に格納する必要があるため、縦方向のメモリセルの数は
３ｎ〜４ｎ程度の個数となされている場合が多い。

【０００９】メモリ１４の下段に設けられたプロセッサ
アレイ部１６は、上段および下段に存在するメモリ１４
とメモリ１８（メモリＢ）から、処理プログラムに応じ
てそれぞれのデータを読み出して必要な算術演算、ある
いは論理演算が行なわれ、その結果が再び処理プログラ
ムによってアドレス指定されたメモリ１４または１８の
メモリセルに書き込まれる。ただし、最終結果は下段の
メモリ１８に書き込まれる。

【００１０】算術・演算処理は同一列上に存在するデー
タについてのみ行なうことができ、その処理結果も同じ
列にあるメモリセルに書き込まれる。

【００１１】プロセッサアレイ部１８はメモリセルの列
（その代表として列２８を示す）ごとに１つのプロセッ
サエレメントが斜線のように対応している。プロセッサ
エレメントは図８に示すように１ビットのＡＬＵ（算術
論理演算ユニット）で構成され、列方向には１個だけ存
在する。ただし、行方向に対しては入力シフトレジスタ
１２の段数（画素数）だけプロセッサエレメントが並ん
でいる。

【００１２】プロセッサアレイ部１６は入出力の速度と
は別の動作速度でプログラム制御部２２により制御され
る。そしてその制御はいわゆるＳＩＭＤ制御（ＳＩＭＤ
制御： Single Instruction stream Multi Data strea
m）であり、全てのプロセッサエレメントは一つの処理
プログラムにより連動して動作する。

【００１３】プロセッサエレメントは１ビットのＡＬＵ
２６であるから、このプロセッサエレメントは全てビッ
ト処理に分解して、つまり１ビットを単位として処理さ
れることになる。

【００１４】下段のメモリ１８は必要に応じて設けられ
るものであって、メモリ１４と同様に１水平走査期間の
画素数と同じ数だけ横方向にメモリセルが並んでいる。
メモリ１８にはプロセッサアレイ部１６での算術・演算
の途中結果やその最終結果がメモリされる。したがっ
て、入力シフトレジスタ１２からデータが直接書き込ま
れるようなことはない。

【００１５】メモリ１８に記憶されているデータは出力
シフトレジスタ２０の各段に対して、１水平走査期間ご
とに同時に転送される。出力シフトレジスタ２０は入力
シフトレジスタ１２と同様に構成され、データが順次右
側にシフトされてｎビットのデータ（画像処理されたビ
デオ信号）が出力される。

【００１６】

【発明が解決しようとする課題】この従来構成では、図
７の構成からも明らかなようにプロセッサアレイ部１６
で処理できるのは、そのプロセッサエレメントの属する
同一の列上にあるメモリ１４あるいは１８のデータにつ
いてだけであるから、画面上では垂直方向における画像
処理となる。

【００１７】つまり、この従来構成では水平走査期間を
単位とするような信号処理に適しており、垂直方向にお
ける極く近傍画素との演算のみが可能で、それ以外の信
号処理形態には適さない構成となっている。

【００１８】例えばフィルタリングなどは、水平走査期
間を単位として処理できるので扱い易いが、それも垂直
方向のフィルタリングに限られてしまう。垂直方向のフ
ィルタリング処理の場合には、画面上のある画素に注目
したとき、その上下の近傍画素のみを考慮した処理をす
るからである。

【００１９】これに対して、水平方向のフィルタリング
などをする場合には、左右の近傍画素を考慮した処理を
しなければならないが、図７に示す構成では、各プロセ
ッサエレメントは左右の隣接画素についてのデータはア
クセスできないからである。

【００２０】そのため、例えば、ビデオ信号処理技術で
よく知られた２次元ＤＣＴ（離散的コサイン変換）処理
の場合には、図９に示すように例えば水平方向８画素、
垂直方向８画素（つまり８ライン）のトータル６４画素
の２次元ブロックを単位処理ブロックとして画像処理す
る場合が多い。このような場合には、水平方向と垂直方
向のデータが格納されたアドレスを順次アクセスして処
理する必要があるため、この二次元処理は図７に示す構
成では不可能である。

【００２１】そこで、この発明ではこのような従来の課
題を解決したものであって、ＳＩＭＤ制御によるプロセ
ッサであって、二次元処理を可能にしたビデオ信号用プ
ロセッサを提案するものである。

【００２２】

【課題を解決するための手段】上述した課題を解決する
ためこの発明においては、入力ビデオ信号をビット位置
毎に、二次元処理ブロックを構成する単位領域のライン
方向における画素数単位で直列・並列変換する直列・並
列変換器と、上記直列・並列変換器で得られた上記ビッ
ト位置毎の並列信号を、上記入力ビデオ信号の一走査期
間分だけ蓄積させる入力シフトレジスタと、一走査期間
毎に、順次上記入力シフトレジスタに蓄積された上記一
走査期間分の並列信号を、上記入力シフトレジスタの各
レジスタから対応するメモリセル列に読み出すことで、
上記二次元処理ブロックを構成する上記単位領域のビデ
オ信号のデータを上記メモリセル列毎に記憶するメモリ
と、随時必要に応じて上記メモリのメモリセル列から上
記二次元処理ブロック毎のビデオ信号のデータを読み出
しては演算し、再び上記メモリセル列に書き込む処理を
ＳＩＭＤ制御のもとで行うことで、上記入力ビデオ信号
を二次元的に処理するプロセッサアレイ部と、一定走査
期間毎に上記メモリから並列にデータを受け取り出力す
る出力シフトレジスタとを有するものである。

【００２３】

【作用】図１に示すように、入力ビデオ信号は直列・並
列変換器３０に供給されて、単位処理ブロックを構成す
るライン方向における画素数Ｎごとに直列・並列変換さ
れる。直列・並列変換された入力ビデオ信号は一定走査
期間（本例では１Ｈ）分のデータが入力シフトレジスタ
１２に蓄積される。１Ｈ分の入力データの蓄積が終了す
ると、入力シフトレジスタ１２から蓄積された全データ
がメモリ１４に転送される。

【００２４】ここで、入力データは直列・並列変換器３
０で直列・並列変換されているので、図３に示すように
二次元処理ブロックを構成する単位領域Ｂ１〜Ｂ８内の
データ（８ビットの場合、Ｄ１〜Ｄ８）は、図４に示す
ようにメモリ１４に設けられたラインデータ格納エリア
ＭＡ１〜ＭＡ８のうち、同一列のメモリセルにそのデー
タが転送格納されたことになる。

【００２５】メモリ１４に記憶されたデータ若しくはプ
ロセッサアレイ部１６の下段に設けられたメモリ１８に
記憶された同一列上のデータは随時必要に応じてプロセ
ッサアレイ部１６に供給されて、水平方向および垂直方
向の算術・演算処理がビットごとに実行される。

【００２６】水平方向の算術・演算処理は単位領域Ｂ１
〜Ｂ８ごとに実施され、垂直方向の算術・演算処理は水
平方向での処理が終了した同一ビットＤｉ（ｉ＝１〜
８）同士で行なわれる。

【００２７】演算結果は再びメモリ１４若しくは１８に
書き込まれる。この算術・演算処理はＳＩＭＤ制御のも
とで行なわれる。最終処理データはメモリ１８に蓄積さ
れる。メモリ１８に蓄積されたデータは出力シフトレジ
スタ２０に転送され、これがさらに並列・直列変換器３
２において直列データに変換されて画像処理後のビデオ
信号が得られる。

【００２８】

【実施例】続いて、この発明に係るビデオ信号用プロセ
ッサの一例を上述した二次元フィルタリング処理に適用
した場合につき図１以下を参照して詳細に説明する。

【００２９】入力ビデオ信号は直列・並列変換器３０に
供給されて、単位処理ブロックを構成するライン方向に
おける画素数Ｎ（Ｎは整数）ごとに直列・並列変換され
る。入力ビット数ｎが８で、図９に示すように（８画素
×８ライン＝６４画素）を二次元処理における単位ブロ
ックとすると、各入力ビット（ビット０〜ビット７）と
も８画素分（Ｎ＝８）を単位として直列・並列変換処理
が行なわれることになる。

【００３０】直列・並列変換処理された入力データは入
力シフトレジスタ１２に供給されて１Ｈ分の入力データ
が蓄積される。入力シフトレジスタ１２はそのレジスタ
段数（以下単に「段数」という）ＨがＮ分の１に削減さ
れたものが使用される。ただし、縦方向に関しては並列
変換処理されたデータを取り扱うため、図７の場合より
もＮ倍の段数が必要になる。したがって、縦長形状のシ
フトレジスタとなるが、総段数は従来と同一である。

【００３１】図２は直列・並列変換器３０と入力シフト
レジスタ１２の具体例を示すもので、何れも１ビットの
記憶素子３６が縦続接続されて構成され、それぞれの記
憶素子３６として本例ではフリップフロップ（ＦＦ）を
使用した場合を示す。直列・並列変換された入力データ
（８ビット）は順次水平方向に１画素ずつシフトされ、
これが１Ｈ間繰り返される。

【００３２】１Ｈ分の入力データの蓄積が終了すると、
入力シフトレジスタ１２から蓄積された全データがメモ
リ１４に転送される。そのため、入力シフトレジスタ１
２の各段ごとに、各フリップフロップ３６とその真下に
あるメモリ１４のうち縦のメモリセル列とが接続された
構成となっている。

【００３３】ここで、入力データは直列・並列変換器３
０で直列・並列変換されているので、図３に示すように
二次元処理ブロック２８を構成する単位領域Ｂ１〜Ｂ８
内のデータＤ１〜Ｄ８は、入力ビットの１ビット例えば
ＬＳＢビットについて考えた場合、図４に示すようにメ
モリ１４に設けられたラインデータ格納エリアＭＡ１〜
ＭＡ８のうち、同一列上に配列されたメモリセルにその
データが転送格納されることになる。

【００３４】つまり、入力データの段階では水平方向に
配列されていた画素データＤ１〜Ｄ８（８画素分）のＬ
ＳＢビットは、メモリ１４に格納されるときには垂直方
向に転換されて格納されている。換言するならば、水平
方向に８画素、垂直方向に８画素配列されて構成されて
いた二次元処理ブロック２８のデータ配列は、図４に示
すように６４画素分のＬＳＢビットが水平方向に１ビッ
ト、垂直方向に６４ビットとなるようにデータ配列が変
更された状態で格納されることになる。なお他の入力ビ
ットＬＳＢ＋１〜ＭＳＢビットも同様に変換されて、各
入力ビットの垂直方向に変換されたデータがメモリ１４
の同一列上に配列されたメモリセルに転送格納されるこ
とになる。

【００３５】格納エリアＭＡ１〜ＭＡ８の指定（したが
って、そのアドレス指定）は任意であるから、順不同に
格納エリアを指定することもできる。例えば、図４の場
合とは逆のエリア指定も可能である。

【００３６】メモリセルの個数は、入力シフトレジスタ
１２の総段数の３〜４倍に選定される。これは、メモリ
１４には入力シフトレジスタ１２からの直前のデータを
格納する他に、その前のラインのデータを格納したり、
後述する算術・演算処理結果を格納したりすることがで
きるようなエリアを確保するためである。

【００３７】プロセッサアレイ部１６は図７に示した構
成と同一である。プロセッサアレイ部１６の下段に設け
られたメモリ１８（このメモリの構成は絶対条件ではな
く、必要に応じて設けられる）と、上段に配されたメモ
リ１４にそれぞれ記憶された同一列上に位置するメモリ
セル内のデータ若しくは上段のメモリ１４に記憶された
同一列上に位置するメモリセル内のデータが、随時必要
に応じてプロセッサアレイ部１６に供給されて、水平方
向および垂直方向の算術・演算処理がビットごとに実行
される。

【００３８】水平方向の算術・演算処理は単位領域Ｂ１
〜Ｂ８ごとに実施され、その処理結果がメモリ１４若し
くは１８の同じく同一列上に位置する同一あるいは異な
るメモリ領域に格納される。垂直方向の算術・演算処理
は水平方向での処理が終了した同一ビットＤｉ（ｉ＝１
〜８）のデータ同士で行なわれる。そして、その処理結
果がメモリ１８の同じく同一列のメモリ領域に格納され
る。

【００３９】このような算術・演算処理はＳＩＭＤ制御
のもとで行なわれる。その制御プログラムはプログラム
制御部２２からメモリ１４、１８およびプロセッサアレ
イ部１６に供給される。

【００４０】メモリ１８に蓄積されたデータは出力シフ
トレジスタ２０に転送され、これがさらに並列・直列変
換器３２において直列データに変換されて画像処理後の
ビデオ信号が得られる。例えば、二次元ＤＣＴ処理され
たビデオ信号が得られる。

【００４１】このように図１に示す実施例では、入力シ
フトレジスタ１２だけでなく、メモリ１４，１８も、プ
ロセッサアレイ部１６も、出力シフトレジスタ２０も全
て、横幅は従来のＮ分の１となるが、その処理は、二次
元処理ブロックのデータがメモリ１４，１８の縦の同じ
１つのセル列に入るように工夫したので、水平方向や垂
直方向の一次元処理のみならず、二次元処理まで拡張で
きる。

【００４２】図５はこの発明の他の実施例を示す。図１
に示す構成では直列・並列変換器３０で二次元処理ブロ
ックの水平方向における画素数分を並列化するため、入
力シフトレジスタ１２からメモリ１４への接続が従来よ
りＮ倍に増えることになる。そのため、図２に示すよう
に各段のフリップフロップ３６とメモリ１４のメモリセ
ルとの垂直方向（縦方向）の接続（その接続線は図示し
ていない）がＮ倍になるため、その配線が集積化を妨げ
ることも考えられる。図５はこれを改善するための一例
である。

【００４３】図５に示す実施例は、入力シフトレジスタ
１２とメモリ１４との間の接続線数を減らすため、入力
シフトレジスタ１２の中に一部メモリとして機能する素
子群（メモリ部１４′という）を組み込んだ構成として
いる。したがって、メモリ１４が２分割された形を採っ
ている。メモリ１８についても同様であって、その一部
が出力シフトレジスタ２０に組み込まれてメモリ部１
８′となっている。

【００４４】図６はその具体例を示すものであって、入
力シフトレジスタ１２を構成するフリップフロップ２８
列の各々の間に、斜線部のようなメモリセル３８を並べ
ていく。メモリセル３８はＮビット構成のメモリセルで
ある。

【００４５】このように構成したとき、メモリ１４への
書き込みは必ずまずメモリ部１４′を経由するようにす
る。つまり、フリップフロップ３６に隣接して置かれた
メモリセル３８にのみ書き込みを行なうようにすると、
入力シフトレジスタ１２からメモリ１４への接続に関し
ての問題は生じなくなる。

【００４６】ここで、メモリセル３８は横Ｎ画素のブロ
ックの処理のためには、Ｎセル分必要になる。これは、
１ビットセルの物理的な横幅を維持して縦長にして実現
できる。あるいはまた、１水平走査期間の処理プログラ
ムによって、必ず別のアドレスに移されるという条件を
満たすように使うことにすれば、１ビットのメモリセル
でもよい。

【００４７】メモリ１８と出力シフトレジスタ２０との
間の接続も同様に行なわれるので、その説明は省略す
る。

【００４８】

【発明の効果】以上説明したように、この発明では入力
ビデオ信号を一旦直列・並列変換処理し、その直列・並
列変換出力データに基づいて算術・演算処理を行なうよ
うにしたものである。

【００４９】これによれば、従来とその回路素子数を増
大させることなく、水平方向、垂直方向の各一次元処理
のみならず、二次元処理も簡単に実現できる。したがっ
て、この発明は上述したように二次元処理を必要とする
二次元ＤＣＴ処理などを行なうビデオ信号用プロセッサ
に適用して好適である。

【図面の簡単な説明】

【図１】この発明に係るビデオ信号用プロセッサの一例
を示す要部の系統図である。

【図２】直列・並列変換器と入力シフトレジスタとの具
体例を示す接続図である。

【図３】二次元処理を説明するためのラインデータの説
明図である。

【図４】二次元処理を説明するためのメモリ格納状態を
説明するための説明図である。

【図５】この発明の他の例を示すビデオ信号用プロセッ
サの要部の系統図である。

【図６】図５における直列・並列変換器と入力シフトレ
ジスタおよびメモリ部との関係を示す接続図である。

【図７】従来のビデオ信号用プロセッサの一例を示す系
統図である。

【図８】プロセッサエレメントの図である。

【図９】二次元処理の説明図である。

【符号の説明】

１０ビデオ信号用プロセッサ１２入力シフトレジスタ１４，１８メモリ１４′ メモリ部１６プロセッサアレイ部２０出力シフトレジスタ２２プログラム制御部３０直列・並列変換器３２並列・直列変換器３６フリップフロップ３８メモリセル

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/14 G06T 1/20

Claims

(57)【特許請求の範囲】

【請求項１】入力ビデオ信号をビット位置毎に、二次
元処理ブロックを構成する単位領域のライン方向におけ
る画素数単位で直列・並列変換する直列・並列変換器
と、上記直列・並列変換器で得られた上記ビット位置毎の並
列信号を、上記入力ビデオ信号の一走査期間分だけ蓄積
させる入力シフトレジスタと、一走査期間毎に、順次上記入力シフトレジスタに蓄積さ
れた上記一走査期間分の並列信号を、上記入力シフトレ
ジスタの各レジスタから対応するメモリセル列に読み出
すことで、上記二次元処理ブロックを構成する上記単位
領域のビデオ信号のデータを上記メモリセル列毎に記憶
するメモリと、随時必要に応じて上記メモリのメモリセル列から上記二
次元処理ブロック毎のビデオ信号のデータを読み出して
は演算し、再び上記メモリセル列に書き込む処理をＳＩ
ＭＤ制御のもとで行うことで、上記入力ビデオ信号を二
次元的に処理するプロセッサアレイ部と、一定走査期間毎に上記メモリから並列にデータを受け取
り出力する出力シフトレジスタとを有することを特徴と
するビデオ信号用プロセッサ。