JPH0567203A - 信号処理用プロセツサ - Google Patents

Abstract

(57)【要約】 【目的】信号処理用プロセッサにおいて、非線形処理も
行えるようにする。 【構成】入力画像データを一時的に蓄積する入力シフト
レジスタ１４と、入力シフトレジスタ１４から入力画像
データを蓄積するメモリ１６若しくは２０と、これらに
蓄積された画像データを読み出して算術演算などの線形
処理を行い、これをメモリ１６若しくは２０に再蓄積す
るＳＩＭＤ制御されたプロセッサアレイ部１８と、メモ
リ１６若しくは２０からの画像データが並列入力される
出力シフトレジスタ２２と、外部で処理された画像デー
タが入力する外部処理用の入力シフトレジスタ３０およ
び出力シフトレジスタ３２と、これら外部処理用のシフ
トレジスタ３０と３２との間に設けられたマッピングメ
モリ３４とを有する。マッピングメモリ３４が非線形処
理用のルックアップテーブルとして用いられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テレビジョンなどの
ビデオ信号（画像信号）をディジタル処理するプログラ
マブルなビデオ信号用プロセッサなどに適用して好適な
信号処理用プロセッサ、特に非線形処理に好適な信号処
理用プロセッサに関する。

【０００２】

【従来の技術】テレビジョンなどのビデオ信号（画像信
号）のディジタル信号処理をプログラマブルに実現する
信号処理用プロセッサの構成として、１ビットＡＬＵに
よるプロセッサアレイをＶＲＡＭに組み込んだ形のビデ
オ信号用プロセッサが知られている（例えば、「JIM CH
ILDERS,et al "SVP:SERIAL VIDEO PROCESSOR" IEEE 19
90 CUSTOM INTEGRATED CIRCUITS CONFERENCE 17.3」な
ど）。

【０００３】この論文に記載されたビデオ信号用プロセ
ッサは図５に示すように構成されている。図に示すビデ
オ信号用プロセッサ１０は、ＶＲＡＭ８、入力シフトレ
ジスタ１４、出力シフトレジスタ２２、プログラム制御
部２６を有し、ＶＲＡＭ８は図のようにプロセッサアレ
イ部１８と一対のメモリ１６、２０とで構成されてい
る。

【０００４】この構成において、入力ビデオ信号（ｎビ
ットのディジタル画像データ）は入力ポート１２を経て
入力シフトレジスタ１４に導かれ、並列ｎビットの入力
画像データがビットごとに順次右方向にシフトされる。
水平方向のレジスタ段数は、本例では画像データの１水
平走査期間のデータ数分（つまり画素数分）を有し、入
力画像データのデータレートに合わせたクロックで１水
平走査期間の間シフトされる。したがって、入力シフト
レジスタ１４には１水平走査期間の画像データが蓄積さ
れる。

【０００５】入力シフトレジスタ１４に蓄積された入力
画像データは、１水平走査期間毎にＶＲＡＭ８を構成す
るメモリ１６に移される。メモリ書き込み動作は、入力
シフトレジスタ１４の各段において同時に行なわれる。
つまり、プログラムで指定されたメモリ１６のアドレス
に対応する１水平走査期間の画素数分のメモリセル（例
えば、入力シフトレジスタ１４の各段の真下に存在する
メモリセル）に対して画像データの書き込みが同時に行
なわれる（並列書き込み処理）。

【０００６】メモリ１６に書き込まれた画像データは、
過去に同様にして書き込まれたデータや、後述するプロ
セッサアレイ部１８での演算結果でメモリ１６に再書き
込みされた画像データなどと共に記憶される。そして、
この画像データが随時必要に応じて読み出され、これが
プロセッサアレイ部１８での算術演算や論理演算用デー
タなどとして使用される。

【０００７】メモリ１６を構築する水平方向に配列され
たメモリセルの数は１水平走査期間の画素数に一致する
が、その垂直方向におけるメモリセルの数は特に制限さ
れるものではない。

【０００８】プロセッサアレイ部１８では、上下に存在
するメモリ１６，２０からの画像データがプログラムに
応じて読み出されて、これに必要な算術演算処理、ある
いは論理演算処理が施されて、再びメモリ１６あるいは
２０の所定のアドレス（プログラムよって指定される）
に書き込まれる。

【０００９】プロセッサアレイ部１８は、メモリ１６，
２０の各セルの縦一列ごとに一つのプロセッサエレメン
ト２８（斜線図示）が対応しており、そのプロセッサエ
レメント２８は１ビットのＡＬＵ（算術論理演算ユニッ
ト）として構成されている。すなわち、このプロセッサ
エレメント２８はその水平方向に対してのみ１水平走査
期間の画素数に一致する数だけ配列されており、垂直方
向には配列されていない。

【００１０】プロセッサエレメント２８のそれぞれは１
ビットのＡＬＵであるから、これらのプロセッサエレメ
ント２８の全てはビット処理に分解して１ビット、１ビ
ット処理が進められることになる。

【００１１】プロセッサアレイ部１８は入出力の速度と
は別の動作速度でプログラム制御部２６により制御され
る。そしてその制御は、いわゆるＳＩＭＤ制御（ＳＩＭ
Ｄ制御： Single Instruction stream Multi Data stre
am制御）であるから、全てのプロセッサエレメント２８
は１つのプログラムにより連動して動作する。

【００１２】メモリ２０は、メモリ１６と同様に構成さ
れたものが使用され、したがって、その水平方向に１水
平走査期間の画素数に一致する数だけメモリセルが配列
されている。メモリ２０からの１水平走査期間分の画像
データは同時に出力シフトレジスタ２２の各段に転送す
ることができる。

【００１３】出力シフトレジスタ２２のレジスタ段数
は、１水平走査期間の画素数分だけあり、出力画像のデ
ータレートに合ったクロックで画像データが横方向にシ
フトされて、出力ポート２４側に画像データがシリアル
に出力される。

【００１４】

【発明が解決しようとする課題】ところで、このように
構成されたビデオ信号用プロセッサ１０にあっては、プ
ロセッサアレイ部１８は１ビットのＡＬＵで構成され、
ビットごとに算術演算処理若しくは論理演算処理がＳＩ
ＭＤ制御のもとに行なわれるものであるから、このプロ
セッサアレイ部１８では線形処理のみが可能である。し
たがって、この構成では、ビデオ信号のような水平走査
を基本とする画像データに対し、その水平走査期間を単
位とするようなフィルタ演算などの線形演算の信号処理
に適する。

【００１５】そのため、テレビジョン信号処理などにお
いてよく用いられるガンマ（γ）補正、リミッタ処理な
どの非線形処理系にこのビデオ信号用プロセッサ１０を
適用できない。グラフィック処理などでも、 "カラール
ックアップテーブル" を使用した非線形応答処理系には
このビデオ信号用プロセッサを適用することがきでな
い。また、線形演算であっても固定的な定数を乗ずる乗
算などでは演算器を用いずに、メモリによるテーブルル
ックアップで実現することがあるが、そのような処理系
にも上述したビデオ信号用プロセッサを利用することは
できない。

【００１６】何れにしても、図５に示すプロセッサアレ
イ部１８では線形処理のみであって、またこのプロセッ
サアレイ部１８内には非線形処理のためのデータを格納
したマッピングメモリなどを組み込むことが困難である
ために、ガンマ補正回路やリミッタ回路などの処理系に
は不向きな回路構成となっていた。

【００１７】そこで、この発明ではこのような従来の課
題を解決したものであって、非線形処理をも可能にした
プログラマブルな信号処理用プロセッサを提案するもの
である。

【００１８】

【課題を解決するための手段】上述した課題を解決する
ためにこの発明では、一定走査期間ごとの入力データを
一時的に蓄積する入力シフトレジスタと、入力シフトレ
ジスタから上記入力データを並列に読み出してこれを蓄
積するメモリと、メモリに蓄積されたデータを読み出し
て算術演算などの線形処理を行い、これを上記メモリに
再蓄積するＳＩＭＤ制御されたプロセッサアレイと、上
記メモリからのデータが並列入力される出力シフトレジ
スタと、外部で処理されたデータが入力する外部処理用
のシフトレジスタと、外部で処理するためのデータ出力
用として使用される出力シフトレジスタと、これら外部
処理用の入力シフトレジスタと出力シフトレジスタとの
間に設けられたマッピングメモリとを有し、上記マッピ
ングメモリが非線形処理用のルックアップテーブルとし
て用いられてなることを特徴とするものである。

【００１９】

【作用】ビデオ信号処理用のプロセッサに適用した場合
には、入力画像データはビットを単位として入力シフト
レジスタ（第１の入力シフトレジスタ）１４に読み込ま
れ、１水平走査期間の画像データを読み取ったのち、こ
の１水平走査期間の画像データが第１のメモリ１６に転
送されてこれらが記憶される。

【００２０】プロセッサアレイ部１８では第１若しくは
第２のメモリ１６，２０に記憶された画像データを用い
てＳＩＭＤ制御のもとに線形処理が実行され、その処理
結果が例えば第２のメモリ２０に記憶される。

【００２１】第２のメモリ２０に格納された処理結果の
画像データが出力シフトレジスタ（第１の出力シフトレ
ジスタ）２２に並列転送され、これが直列的に読み出さ
れて演算処理後の画像データがその出力ポート２４に出
力される。

【００２２】非線形処理が必要なときには、プログラム
制御によって第２のメモリ２０から第２の出力シフトレ
ジスタ３２（非線形処理時のみに使用される）に転送さ
れた画像データが直列的に読み出されてこれがマッピン
グメモリ３４に対するアドレスとして利用される。マッ
ピングメモリ３４には非線形処理結果のデータが予めマ
ッピングされており、参照された非線形処理画像データ
が非線形処理時のみに使用される第２の入力シフトレジ
スタ３０に直列入力され、そして第１のメモリ１６に転
送されてこれが記憶される。この画像データはプロセッ
サアレイ部１８で再度線形処理されるか、若しくはその
まま処理しないで出力シフトレジスタ２２にその結果が
移され、そして出力される。

【００２３】このように、非線形処理を行いたいときに
は、外部に設けられたマッピングメモリ３４を参照して
再びＶＲＡＭ８内に戻すようにしたので、線形処理と非
線形処理の双方を実現できる。

【００２４】

【実施例】続いて、この発明に係るプログラマブルな信
号処理用プロセッサの一例を、上述したビデオ信号用プ
ロセッサに適用した場合につき図面を参照して詳細に説
明する。

【００２５】図１はこの発明に係る信号処理用プロセッ
サ１０の一例を示すもので、その構成の大部分は図５に
示した構成と同じである。

【００２６】図５の構成と相違する点は、図１に示すよ
うにＶＲＡＭ８の外部に非線形処理結果がストアされて
いるマッピングメモリ３４が設けられていることと、こ
のマッピングメモリ３４に対してアドレスを指定するた
めに使用される出力シフトレジスタ（第２の出力シフト
レジスタ）３２が第２のメモリ２０と出力シフトレジス
タ（第１の出力シフトレジスタ）２２との間に設けられ
ていること、さらにはマッピングメモリ３４より出力さ
れた非線形処理後の画像データを入力するための入力シ
フトレジスタ（第２の入力シフトレジスタ）３０が入力
シフトレジスタ（第１の入力シフトレジスタ）１４と第
１のメモリ１６との間に設けられていることの３点であ
る。

【００２７】マッピングメモリ３４は非線形処理用のル
ックアップテーブルとして用いるため、このマッピング
メモリ３４には上述したように非線形処理結果のデータ
が予めマッピングされている。そのために例えば、電源
投入時にマッピングアドレスポート３６からテーブルア
ドレスが入力され、そのアドレスを指定したメモリセル
に、マッピングデータポート３８から入力された非線形
処理結果のデータ（表データ）が記憶されるようになっ
ている。これでマッピングメモリ３４への書き込みが終
了する。マッピングメモリ３４への書き込みはビデオ信
号の水平帰線期間あるいは垂直帰線期間を利用して行な
ってもよい。

【００２８】マッピングメモリ３４としてはＲＡＭを使
用することができ、必要に応じて表データの書き換えが
可能である。アプリケーションが限定されているときに
はＲＯＭを使用することもできる。

【００２９】シフトレジスタ１４，２２，３０，３２は
何れも同一構成のものが使用され、これらは何れも、フ
リップフロップ列で構成されたものを使用するのではな
く、図２にその一部の構成を示すようにカラムデコーダ
４４からの制御信号によって、バスＢＵＳとビット線Ｂ
１，Ｂ２，・・・，Ｂｎとの間に接続されたスイッチ
（トランジスタなどの電子スイッチ）ＴＳ１，ＴＳ２，
・・・，ＴＳｎがオンオフ制御されて、対応するラッチ
回路４５ａ，４５ｂ，・・・，４５ｎに画像データがラ
ッチされるように構成されたものが使用される。

【００３０】これによって、カラムデコーダ４４よりの
制御信号次第では入力画像データを左右何れの方向にも
シフトさせることができるので、マッピングメモリ３４
より出力された非線形処理結果の画像データを図では左
方向に順次シフトさせて第２の入力シフトレジスタ３０
に１水平走査期間分だけ取り込むことができるようにな
る。

【００３１】第２の入力シフトレジスタ３０および第２
の出力シフトレジスタ３２は何れも第１の入力シフトレ
ジスタ１４や第１の出力シフトレジスタ２２と同じレジ
スタ段数を持ち、第２の入力シフトレジスタ３０にあっ
ては直列入力、並列出力構成であり、第２の出力シフト
レジスタ３２は並列入力、直列出力構成である。

【００３２】続いて、このように構成されたビデオ信号
用プロセッサ１０の動作を説明する。

【００３３】通常の処理動作つまり線形処理の場合には
上述したと同様であるからその詳細な説明は省略する
も、第１の入力シフトレジスタ１４の画像データを第１
のメモリ１６に転送する場合には、第２の入力シフトレ
ジスタ３０を介すことなく直接第１のメモリ１６に転送
される。

【００３４】同様に、第２のメモリ２０に記憶された１
水平走査期間分の画像データは、第２の出力シフトレジ
スタ３２を介すことなく第１の出力シフトレジスタ２２
に並列転送される。したがって、この線形処理をフロー
化すると、次のような処理となる。

【００３５】入力ポート１２−第１の入力シフトレジス
タ１４−第１のメモリ１６−プロセッサアレイ部（ＡＬ
Ｕ処理）１８−第２のメモリ２０−第１の出力シフトレ
ジスタ２２−出力ポート２４ 次に、非線形処理を行なうときには次のような処理とな
る。

【００３６】テーブルマッピングに必要な処理の画像デ
ータがくると、第１の出力シフトレジスタ２２に画像デ
ータを移すのと同様にして、第２の出力シフトレジスタ
３２に画像データを移すようにプログラム制御される。
したがって、第２の出力シフトレジスタ３２の各段の真
上に存在するメモリセルのうち、テーブルマッピングが
必要な処理の画像データが記憶されているメモリセルか
ら、第２の出力シフトレジスタ３２の各段に対して、１
水平走査期間毎に同時に一斉に一回の読み出し動作で１
水平走査期間分の出力データが移される。

【００３７】第２の出力シフトレジスタ３２から順次読
み出された出力データはマッピングメモリ３４に対する
アドレスとして与えられ、マッピング処理された出力画
像データはそのまま第２の入力シフトレジスタ３０に導
かれる。したがって、マッピングメモリ３４での僅かな
処理時間を除くと１水平走査期間内に第２の出力シフト
レジスタ３２の出力画像データをマッピングして第２の
入力シフトレジスタ３０に移すことができる。

【００３８】第２の入力シフトレジスタ３０に蓄積され
たテーブルマッピング処理後の画像データは、第１のメ
モリ１６におけるプログラムで指定されたアドレスに１
水平走査期間毎に移される。非線形処理された画像デー
タに対して再び線形処理を施す場合にはプロセッサアレ
イ部１８での処理が行なわれるが、そうでないときには
非線形処理後の画像データは第２のメモリ２０に転送さ
れ、そして第１の出力シフトレジスタ２２を経て外部に
導出される。

【００３９】したがって、この線形処理をフロー化する
と、次のような処理となる。

【００４０】入力ポート１２−第１の入力シフトレジス
タ１４−第１のメモリ１６−プロセッサアレイ部（ＡＬ
Ｕ処理）１８−第２のメモリ２０−第２の出力シフトレ
ジスタ３２−マッピングメモリ３４−第２の入力シフト
レジスタ３０−第１のメモリ１６−プロセッサアレイ部
（ＡＬＵ処理）１８−第２のメモリ２０−第１の出力シ
フトレジスタ２２−出力ポート２４ 入力シフトレジスタ１４，３０、出力シフトレジスタ２
２，３２などと、メモリ１６，２０間の１水平走査期間
毎の画像デー タの並列移動は、必ずしも全てが同じタ
イミングでなくてよい。それぞれ処理に支障がない範囲
であれば多少ズレたタイミングであってもよい。

【００４１】マッピングメモリ３４をプログラマブルに
するには、いろいろな使い方を想定することになり、ど
うしてもマッピングメモリ３４の入出力接続線数が多く
なりがちであるが、そうするとマッピングメモリ３４の
メモリ容量が大きくなって冗長になることが予想され
る。

【００４２】そのような場合には、汎用のマッピングメ
モリとして、大容量メモリを１個使用するのではなく、
図３に示すように小容量メモリを複数使用する構成とす
ればよい。図３ではマッピングメモリ３４として３個の
小容量のマッピングメモリ３４Ａ，３４Ｂ，３４Ｃを使
用した場合を例示している。このように構成するときに
は、非線形処理用の入力シフトレジスタ３０も３個（３
０Ａ，３０Ｂ，３０Ｃ）使用されると共に、出力シフト
レジスタ３２も３個（３２Ａ，３２Ｂ，３２Ｃ）使用さ
れ、どのマッピングメモリを使用するかは、したがって
どの出力シフトレジスタと入力シフトレジスタを使用し
てマッピング処理するかは予めプログラム制御部２６に
プログラムされている。

【００４３】図４は第２の入力シフトレジスタ３０とし
て、通常周知のフリップフロップ列で構成されたものを
使用した場合である。この場合には、図のようにその直
列入力は例えば左側であって、データは順次右方向にシ
フトするものであるから、マッピングメモリ３４は第１
の出力シフトレジスタ２２の下側に配される。そして、
マッピングメモリ３４の左側より出力されたマッピング
処理後の画像データが第２の入力シフトレジスタ３０に
インプットされる。

【００４４】ビデオ信号用プロセッサ１０をＬＳＩ化す
る場合、ＬＳＩチップ上でのマッピングメモリ３４の配
置位置は任意であって、メモリ１６，２０の左右何れで
もよければ、シフトレジスタ１４，２２の上下いずれで
もよい。

【００４５】

【発明の効果】以上説明したように、この発明では入力
シフトレジスタと出力シフトレジスタとを新たに設け、
マッピングメモリを非線形処理用のルックアップテーブ
ルとして使用するようにしたものである。

【００４６】これによれば、線形処理は勿論のこと、プ
ログラムによっては非線形処理も可能であるから、上述
したようにガンマ補正処理、リミッタ処理あるいはグラ
フィック処理など何れも非線形処理を必要とするディジ
タル信号処理系にこの発明を適用できる特徴を有する。

【図面の簡単な説明】

【図１】この発明に係る信号処理用プロセッサの一例を
示す系統図である。

【図２】入力シフトレジスタの構成の一部を示す接続図
である。

【図３】この発明に係る信号処理用プロセッサの他の一
例を示す系統図である。

【図４】この発明に係る信号処理用プロセッサの他の一
例を示す系統図である。

【図５】従来の信号処理用プロセッサの一例を示す系統
図である。

【符号の説明】

１０ ビデオ信号用プロセッサ １２ 入力ポート １４ 第１の入力シフトレジスタ １６ 第１のメモリ １８ プロセッサアレイ部 ２０ 第２のメモリ ２２ 第１の出力シフトレジスタ ２４ 出力ポート ２６ プログラム制御部 ３０，３０Ａ，３０Ｂ，３０Ｃ 第２の入力シフトレジ
スタ ３２，３２Ａ，３２Ｂ，３２Ｃ 第２の出力シフトレジ
スタ ３４ マッピングメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一定走査期間ごとの入力データを一時的
   に蓄積する入力シフトレジスタと、 入力シフトレジスタから上記入力データを並列に読み出
   してこれを蓄積するメモリと、 メモリに蓄積されたデータを読み出して算術演算などの
   線形処理を行い、これを上記メモリに再蓄積するＳＩＭ
   Ｄ制御されたプロセッサアレイと、 上記メモリからのデータが並列入力される出力シフトレ
   ジスタと、 外部で処理されたデータが入力する外部処理用のシフト
   レジスタと、 外部で処理するためのデータ出力用として使用される出
   力シフトレジスタと、 これら外部処理用の入力シフトレジスタと出力シフトレ
   ジスタとの間に設けられたマッピングメモリとを有し、 上記マッピングメモリが非線形処理用のルックアップテ
   ーブルとして用いられてなることを特徴とする信号処理
   用プロセッサ。