JP3380706B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号処理装置に関
し、特に映像信号の処理などに用いられるビデオプロセ
ッサ等の信号処理装置に関するものである。

【０００２】

【従来の技術】近年、半導体技術の向上により素子の微
細化が進み、処理速度のより高いＬＳＩの開発が可能に
なってきている。これにより映像信号の処理など、従来
は演算処理性能が不十分であったため実現できなかった
プロセッサによる映像処理が可能になってきている。つ
まり、このような半導体素子の高速化に伴い、映像処理
におけるフィルタ処理等の演算処理は、演算素子を複数
用いてデータの並列演算を行うようにすることにより、
プロセッサにより行うことが可能となってきた。

【０００３】例えば、特開平1-258184号公報には、１本
の走査ライン上の全ての画素に対応するデジタルデータ
について同時に処理を行う逐次ビデオプロセッサが開示
されており、図４は、その構成を示すブロック図であ
る。

【０００４】図において、２００は、従来のビデオプロ
セッサであり、テレビジョン受信機のチューナ出力をＡ
Ｄ変換したデジタル映像信号を映像信号入力Ｖinとして
受け、これを１走査ライン分毎に処理するものであり、
このビデオプロセッサ２００により処理されたデジタル
映像信号は映像信号出力Ｖout としてＤＡ変換器に出力
され、さらにこのＤＡ変換器の出力がＣＲＴ等の表示装
置にて画像表示される。

【０００５】上記ビデオプロセッサ２００は、上記デジ
タル映像信号における１走査ライン分の画像データを格
納する入力レジスタ（入力データ記憶手段）１と、該入
力レジスタ１に格納された画像データの演算処理を行う
演算処理部３と、該演算処理部３にて処理された画像デ
ータを出力するための出力レジスタ（出力データ記憶手
段）２と、上記演算処理部３にて処理された画像データ
を一時的に格納する第１，第２の演算処理用レジスタ４
ａ，４ｂとを有している。また、これらの演算処理用レ
ジスタ４ａ，４ｂは、全く同一の動作をするものであ
り、演算処理用記憶手段４を構成している。

【０００６】また、上記プロセッサ２００は、上記各レ
ジスタ１，２，４ａ，４ｂ及び演算処理部３を制御する
プログラム制御部（データ処理制御手段）１０を有し、
上記各レジスタ１，２，４ａ，４ｂと演算処理部３との
間でのデータのアクセスが該プログラム制御部１０から
のアドレス信号Ｒaddrにより制御され、演算処理部３で
の演算処理が該プログラム制御部１０からの演算制御信
号Ｐcontにより制御されるようになっている。なお、上
記映像信号入力ＶinはNTSC放送信号に対応するデジタル
映像信号であり、その１走査線分の画像データは、１つ
の画素に対応する３０ビットの画素データをｘ（ｘ＝９
１０）個含むものである。

【０００７】以下、上記各レジスタ及び演算処理部につ
いて詳述する。上記入力レジスタ１は、１ビットの単位
データを格納するための単位データ格納領域を、行方向
にｎ（ｎ＝１０２４）個，列方向にｍ（ｍ＝３０）個配
列してなるマトリクス状記憶領域を有し、ｍ（ｍ＝３
０）ビットの映像入力信号Ｖinが、これに同期した書き
込み制御信号Ｗcontに基づいて行方向に１ワード（つま
り１列）分づつ書き込まれ、かつ、該書き込まれた１走
査線分の画像データが、アドレス信号Ｒaddrに基づいて
ｘ（ｘ＝９１０）ビットのデジタルデータとして列方向
に１ワード（つまり１行）分づつ読み出されるよう構成
されている。

【０００８】上記演算処理部３は、ｎ（ｎ＝１０２４）
個の演算器３ａ₁ 〜３ａ_n を有し、各演算器にて上記演
算制御信号Ｐcontに基づいて、上記入力レジスタ１から
のｘビットのデジタルデータを１ワード単位，つまり入
力レジスタ１における１行分毎に、演算処理する構成と
なっている。

【０００９】上記演算処理用記憶手段４を構成する第１
及び２の演算処理用レジスタ４ａ，４ｂはそれぞれ、１
ビットの単位データを格納するための単位データ格納領
域を行方向にｎ（ｎ＝１０２４）個，列方向に１２８個
配列してなるマトリクス状記憶領域を有し、該演算処理
部３との間でアドレス信号Ｒaddrに基づいてデータをア
クセス可能に構成され、該演算処理部３にて処理された
ｘビットのデジタルデータを１２８ワード分格納可能な
構成となっている。

【００１０】上記出力レジスタ２は、１ビットの単位デ
ータを格納するための単位データ格納領域を行方向にｎ
（ｎ＝１０２４）個，列方向にｍ（ｍ＝３０）個配列し
てなるマトリクス状記憶領域を有し、該演算処理部３に
おけるｘビットのデジタルデータをアドレス信号Ｒaddr
に基づいてｍ行分格納するとともに、該格納したｍ×ｘ
個の単位データからなる１走査線分の画像データを、読
み出し制御信号Ｒcontに基づいて、映像信号出力Ｖout
（ｍビットのデジタルデータ）として行方向に１ワード
（つまり１列）分づつ出力する構成となっている。

【００１１】次に動作について説明する。テレビジョン
受信機のチューナ出力をＡＤ変換したデジタル映像信号
が、映像信号入力Ｖinとして上記プロセッサ２００に供
給されると、該映像信号入力Ｖinに同期した外部からの
書き込み制御信号Ｗcontに基づいて、該映像信号入力Ｖ
inが３０ビットのデジタルデータとして逐次入力レジス
タ１に格納される。

【００１２】このようにして映像信号入力Ｖinにおける
１走査線分の画像データ，つまり（ｍ×ｘ）個の画素デ
ータが上記入力レジスタ１に格納されると、上記格納さ
れた１走査線分の画像データが、ｘビットのデジタルデ
ータとして、１ワードづつ演算処理部３を介して第１，
第２の演算処理用レジスタ４ａ，４ｂのいずれかに転送
される。なお、第１，第２の演算処理用レジスタ４ａ，
４ｂは全く同一の動作を行うものであるので、以下これ
らを区別せずに、単に演算処理用レジスタ４と記載する
こととする。

【００１３】上記入力レジスタ１内の１走査ライン分の
画像データがすべて上記演算処理用レジスタ４に転送さ
れると、該画像データは、必要に応じて、プログラム制
御部１０からのアドレス信号Ｒaddrに基づいて、上記レ
ジスタ４からｘビットのデジタルデータとして１ワード
づつ演算処理部３に転送され、ここで、プログラム制御
部１０からの演算制御信号Ｐcontに基づいて、各ビット
に対して一律に演算処理を施される。該演算処理が施さ
れたデジタルデータは再度演算処理用レジスタ４に戻さ
れる。

【００１４】そして、上記入力レジスタ１から演算処理
用レジスタ４に転送された１走査ライン分の画像データ
に対する演算処理が完了すると、演算処理された１走査
ライン分の画像データがｘビットのデジタルデータとし
て１ワードづつ、上記演算処理用レジスタ４から演算処
理部３を介して出力レジスタ２へ転送される。

【００１５】このようにして演算処理された１走査ライ
ン分の画像データがすべて上記出力レジスタ２に格納さ
れると、上記格納された１走査線分の画像データが、外
部からの読み出し制御信号Ｒcontに基づいて、ｍビット
のデジタルデータとして、１ワードづつプロセッサ２０
０の外部に出力されることとなる。

【００１６】このとき、上述したように、入力レジスタ
１，出力レジスタ３，及び演算処理用レジスタ４と演算
処理部３との間でのデータのアクセスが上記プログラム
制御部１０からのアドレス信号Ｒaddrにより制御され、
また演算処理部３での演算処理がプログラム制御部１０
からの演算制御信号Ｐcontにより制御される。

【００１７】

【発明が解決しようとする課題】ところが、上記のよう
な構成の従来のプロセッサ２００では、映像信号入力Ｖ
inを入力レジスタ１に書き込むための書き込み制御信号
Ｗcontが、上記映像信号入力Ｖinのサンプリング周波数
に対応したものとなっているため、上記映像信号入力Ｖ
inとはサンプリング周波数が異なる映像信号入力を、そ
のサンプリング周期に同期させて上記入力レジスタ１に
格納することができない。このため、サンプリング周波
数の異なるMUSE放送信号とNTSC放送信号などのデジタル
映像信号を受け、これらを１画面上に合成して画像表示
するといった処理は不可能であった。

【００１８】簡単に説明すると、サンプリング周波数の
異なるデジタル映像信号を１つのモニタに合成して表示
する場合、サンプリング周波数を合わせるための処理が
必要となる。例えば、第１のデジタル映像信号のサンプ
リング周波数が第２のデジタル映像信号のサンプリング
周波数の２倍である場合に、サンプリング周波数の低い
第２のデジタル映像信号のサンプル数を、サンプリング
周波数の高い第１のデジタル映像信号のサンプル数に合
わせるため、第２のデジタル映像信号の補間処理を行う
必要がある。具体的には、１走査ライン上での隣接する
３つの画素Ｇ１〜Ｇ３に対応する画素データｇ１〜ｇ３
に対して補間処理を行った場合、画素Ｇ１とＧ２との間
に補間される画素Ｇ12の画素データは（ｇ１＋ｇ２）／
２となり、画素Ｇ２とＧ３との間に補間される画素Ｇ23
の画素データは（ｇ２＋ｇ３）／２となり、１走査ライ
ン上の画素Ｇ１，Ｇ12，Ｇ２，Ｇ23，Ｇ３に対応する画
素データはそれぞれ、ｇ１，（ｇ１＋ｇ２）／２，ｇ
２，（ｇ２＋ｇ３）／２，ｇ３となる。

【００１９】ところが、従来の信号処理装置では、各演
算器３での演算が一律に係数を設定した状態で行われる
ため、各演算器３毎に異なる値を設定して演算を行う必
要がある、上記補間処理のようなフィルタ演算ができな
い。また、ガンマ補正などで必要となる非線形演算など
の処理も、演算器３毎に異なる係数を設定する必要があ
るため、従来の信号処理装置では行うことができない。

【００２０】また、異なる放送局からの放送信号の間で
は、デジタル映像信号の同期信号の位相が異なるため、
１つの放送局からの放送信号に対応した書き込み制御信
号により、他の放送局の放送信号に対応するデジタル映
像信号を入力レジスタ１に入力する場合、１走査ライン
分の画像データを、表示画面上の画素の位置に対応した
正しい位置に格納することができず、正しい信号処理を
行うできないという問題があった。

【００２１】また、デジタル映像信号のフィールド遅延
など行う場合、デジタル映像信号を出力レジスタ２から
読み出して外部メモリへ書き込む必要があるが、従来の
信号処理装置では、出力レジスタ２からのデータの読み
出しが所定の読み出し制御信号Ｒcontに基づいて行われ
るため、上記のような外部メモリへの書き込みのための
読み出し動作を、画像データの表示のための通常の読み
出し動作と独立した動作周波数でもって行うことができ
ない。言い換えると、読み出し制御信号Ｒcontにより出
力レジスタ２からのデータ読み出し時の動作周波数が決
まるため、例えば、外部メモリとしてシンクロナスＤＲ
ＡＭ（SD-RAM）などの高速アクセス可能なメモリを用い
た場合、その高速性を有効に利用することができないと
いう問題もあった。

【００２２】本発明は上記のような問題点を解決するた
めになされたもので、サンプリング周波数の異なる複数
のデジタル映像信号を処理することができる信号処理装
置を得ることを目的とする。

【００２３】

【課題を解決するための手段】この発明（請求項１）に
係る信号処理装置は、デジタルデータに対して信号処理
を施して出力する信号処理装置であって、上記デジタル
データを書き込み処理により記憶し、該記憶されている
デジタルデータを読み出し処理により出力する入力側デ
ータ記憶部と、上記入力側データ記憶部から出力された
デジタルデータを、該データに対して演算処理を施して
あるいは演算処理を施さずに出力する演算処理手段と、
該演算処理手段から出力されたデジタルデータを書き込
み処理により記憶し、該記憶されているデジタルデータ
を読み出し処理により出力する出力側データ記憶部と、
上記入力側データ記憶部におけるデジタルデータの読み
出し処理、及び上記出力側データ記憶部におけるデジタ
ルデータの書き込み処理を制御するとともに、上記演算
処理手段での演算処理を制御するデータ処理制御手段
と、上記入力側及び出力側データ記憶部に対する上記デ
ジタルデータのアクセスを行うメモリ装置とを備え、上
記出力側データ記憶部は、上記デジタルデータの読み出
し処理を独立して行う複数の出力データ記憶手段を有
し、そのうちの特定の出力データ記憶手段は、アナログ
映像信号を所定のサンプリング周波数によりサンプリン
グして得られるデジタル映像データを上記メモリ装置に
出力する読み出し処理を、該メモリ装置の動作速度に基
づいて行うものであり、上記入力側データ記憶部は、上
記デジタルデータの書き込み処理を独立して行う複数の
入力データ記憶手段を有し、そのうちの特定の入力デー
タ記憶手段は、上記メモリ装置からのデジタル映像デー
タを記憶する書き込み処理を、該メモリ装置の動作速度
に基づいて行うものであることを特徴とするものであ
る。

【００２４】この発明（請求項２）は、請求項１記載の
信号処理装置において、上記メモリ装置は、上記特定の
出力データ記憶手段から読み出された上記デジタル映像
データを１フィールド分記憶するとともに、記憶してい
る１フィールド分のデジタル映像データを上記特定の入
力データ記憶手段に供給するものであることを特徴とす
るものである。

【００２５】この発明（請求項３）は、請求項１記載の
信号処理装置において、上記特定の出力データ記憶手段
は、上記デジタル映像データの読み出し処理を、該特定
の出力データ記憶手段以外の出力データ記憶手段におけ
るデジタル映像データの読み出し処理の基準となる周波
数とは異なる、上記メモリ装置の動作速度に対応した周
波数を基準として行うものであり、上記特定の入力デー
タ記憶手段は、上記デジタル映像データの書き込み処理
を、該特定の入力データ記憶手段以外の入力データ記憶
手段におけるデジタル映像データの読み出しの基準とな
る周波数とは異なる、上記メモリ装置の動作速度に対応
した周波数を基準として行うものであることを特徴とす
るものである。

【００２６】この発明（請求項４）は、請求項１記載の
信号処理装置において、上記メモリ装置は、上記特定の
出力データ記憶手段から読み出された所定ビットのデジ
タルデータをアドレスとして受け、このデジタルデータ
により指定されたアドレスに対応する記憶情報を出力す
るものであり、上記特定の入力データ記憶手段は、該メ
モリ装置から上記記憶情報として出力される所定ビット
のデジタルデータを格納するものであることを特徴とす
るものである。

【００２７】この発明（請求項５）に係る信号処理装置
は、デジタルデータに対して信号処理を施して出力する
信号処理装置であって、上記デジタルデータを書き込み
処理により記憶し、該記憶されているデジタルデータを
読み出し処理により出力する入力側データ記憶部と、単
位データに対応する演算を単位係数データに基づいて行
う演算器を複数有し、上記入力側データ記憶部から出力
されたデジタルデータを、該データに対して演算処理を
施してあるいは演算処理を施さずに出力する演算処理手
段と、上記各演算器に対応する単位係数データからなる
所定ビットの係数デジタルデータを、書き込み制御信号
に基づいて格納するとともに、該格納された係数デジタ
ルデータを、読み出し制御信号に基づいて、上記演算処
理手段の各演算器に、対応する単位係数データが供給さ
れるよう出力する係数データレジスタと、該演算処理手
段から出力されたデジタルデータを書き込み処理により
記憶し、該記憶されているデジタルデータを読み出し処
理により出力する出力側データ記憶部と、上記入力側デ
ータ記憶部におけるデジタルデータの読み出し処理、及
び上記出力側データ記憶部におけるデジタルデータの書
き込み処理を制御するとともに、上記演算処理手段での
演算処理を制御するデータ処理制御手段とを備え、上記
入力側データ記憶部及び出力側データ記憶部の少なくと
も一方は、その読み出し処理及び書き込み処理のうち
の、上記データ処理制御手段により制御される処理以外
の処理を、互いに独立して行う複数のデータ記憶手段を
有するものであることを特徴とするものである。

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１による信号
処理装置としてのビデオプロセッサの構成を示すブロッ
ク図である。なお、この実施の形態１は請求項１〜１１
に対応するものである。

【００３６】図において、１００ａは本実施の形態１の
ビデオプロセッサであり、このビデオプロセッサ１００
ａは、テレビジョン受信機のチューナ出力をＡＤ変換し
たデジタル画像信号として、サンプリング周波数の異な
る第１，第２の映像信号入力Ｖin1 ，Ｖin2 を受け、こ
れらの各々を１走査ライン分毎に演算処理する構成とし
たものである。

【００３７】上記ビデオプロセッサ１００ａは、上記第
１，第２の映像信号入力Ｖin1 ，Ｖin2 における１走査
ライン分の画像データを格納可能な第１，第２の入力レ
ジスタ（入力データ記憶手段）１ａ，１ｂと、該各入力
レジスタ１ａ，１ｂに格納された画像データの演算処理
を行う演算処理部（演算器アレイ）３と、該演算処理部
３にて処理された画像データを出力するための第１，第
２の出力レジスタ（出力データ記憶手段）２ａ，２ｂ
と、上記演算処理部３にて処理された画像データを一時
的に格納する第１，第２の演算処理用レジスタ４ａ，４
ｂからなる演算処理用記憶手段４とを有している。上記
演算処理部３及び演算処理用記憶手段４により演算処理
手段が構成されている。

【００３８】また、上記ビデオプロセッサ１００ａは、
該演算処理部３にて処理された画像データを、上記各出
力レジスタ２ａ，２ｂとは異なるタイミングで読みだす
第３の出力レジスタ（第１の中間データ記憶手段）２ｃ
と、画像データを、上記各入力レジスタ１ａ，１ｂとは
異なるタイミングで書き込む第３の入力レジスタ（第２
の中間データ記憶手段）１ｃとを有している。

【００３９】ここで、上記第１，第２の入力レジスタ１
ａ，１ｂは、１ビットの単位データを格納するための単
位データ格納領域を行方向にｎ（ｎ＝１０２４）個，列
方向にｍ（ｍ＝３０）個配列してなるマトリクス状記憶
領域を有している。この第１の入力レジスタ１ａは、ｍ
（ｍ＝３０）ビットの第１の映像信号入力Ｖin1 が、こ
れに同期した第１の書き込み制御信号Ｗcont1 に基づい
て１走査ライン分だけ行方向に書き込まれ、かつ該書き
込まれた１走査ライン分の画像データが、アドレス信号
Ｒaddrに基づいてＤ1 （Ｄ1 は第１の映像信号入力Ｖin
1 のサンプル数）ビットのデジタルデータとして列方向
に１行分づつ読みだされる構成となっている。また、上
記第２の入力レジスタ１ｂは、ｍ（ｍ＝３０）ビットの
第２の映像信号入力Ｖin2 が、これに同期した第２の書
き込み制御信号Ｗcont2 に基づいて１走査ライン分だけ
行方向に書き込まれ、かつ該書き込まれた１走査ライン
分の画像データが、アドレス信号Ｒaddrに基づいてＤ2
（Ｄ2 は第２の映像信号入力Ｖin2 のサンプル数）ビッ
トのデジタルデータとして列方向に１行分づつ読みださ
れる構成となっている。

【００４０】上記第１，第２の出力レジスタ２ａ，２ｂ
はそれぞれ、１ビットの単位データを格納するための単
位データ格納領域を行方向にｎ（ｎ＝１０２４）個，列
方向にｍ（ｍ＝３０）個配列してなるマトリクス状記憶
領域を有している。この第１の出力レジスタ２ａは、該
演算処理部３における、映像信号入力Ｖin1 ，Ｖin2の
所要のものに対応するデジタルデータをアドレス信号Ｒ
addrに基づいて順次読み込んで、１走査ライン分の画像
データを格納するとともに、該格納した画像データを、
読み出し制御信号Ｒcont1 に基づいて、ｍビットの第１
の映像信号出力Ｖout1として行方向に順次出力する構成
となっている。また、上記第２の出力レジスタ２ｂは、
該演算処理部３における、映像信号入力Ｖin1 ，Ｖin2
の所要のものに対応するデジタルデータをアドレス信号
Ｒaddrに基づいて順次読み込んで、１走査ライン分の画
像データを格納するとともに、該格納した画像データ
を、読み出し制御信号Ｒcont2 に基づいて、ｍビットの
第２の映像信号出力Ｖout2として行方向に順次出力する
構成となっている。

【００４１】上記第３の出力レジスタ２ｃは、１ビット
の単位データを格納するための単位データ格納領域を行
方向にｎ（ｎ＝１０２４）個，列方向にｐ（ｐ＝３２）
個配列してなるマトリクス状記憶領域を有し、該演算処
理部３における、映像信号入力Ｖin1 ，Ｖin2 の所要の
ものに対応するデジタルデータをアドレス信号Ｒaddrに
基づいて順次読み込んで、１走査ライン分の画像データ
を格納するとともに、該格納した画像データを、第３の
読み出し制御信号Ｒcont3 に基づいて、ｐビットの読み
出し映像データＤmrとして行方向に順次出力する構成と
なっている。

【００４２】上記第３の入力レジスタ１ｃは、１ビット
の単位データを格納するための単位データ格納領域を、
行方向にｎ（ｎ＝１０２４）個，列方向にｑ（ｑ＝３
２）個配列してなるマトリクス状記憶領域を有し、書き
込み映像データＤmwが、第３の書き込み制御信号Ｗcont
3 に基づいて１走査線分だけ行方向に書き込まれ、か
つ、該書き込まれた１走査線分の画像信号が、アドレス
信号Ｒaddrに基づいて所定ビットのデジタルデータとし
て演算処理部３へ読みだされる構成となっている。

【００４３】また、本ビデオプロセッサ１００ａは、上
記第３の出力レジスタ２ｃから読み出された読み出し映
像データＤmrを少なくとも１フィールド分記憶するメモ
リ装置１０１を備えており、上記第３の入力レジスタ１
ｃが、このメモリ装置１０１から出力されるデジタルデ
ータを上記書き込み映像データＤmwとして、書き込み制
御信号Ｗcont3 に基づいて行方向に順次格納するように
なっている。上記メモリ装置１０１は、１フィールド分
の画像データを記憶する、シンクロナスＤＲＡＭ（SD-R
AM）からなるメモリ部１０１ｂと、該メモリ部１０１ｂ
と上記各レジスタ１ｃ，２ｃとの間でのデータのアクセ
スを制御するメモリ制御部（補助制御手段）１０１ａと
から構成されている。このメモリ制御部１０１ａは、該
制御部１０１ａから上記第３の入力レジスタ１ｃへのデ
ータの転送を第３の書き込み制御信号Ｗcont3 により制
御し、第３の出力レジスタ２ｃから該制御部１０１ａへ
の転送を第３の読み出し制御信号Ｒcont3 により制御
し、さらに該制御部１０１ａとメモリ部１０１ｂとの間
での記憶データＭdateのアクセスをアドレス信号Ｍaddr
及びメモリ制御信号Ｍcontにより制御する構成となって
いる。

【００４４】なお、上記メモリ部１０１ｂを、その内部
の各アドレスに対応する記憶領域に、そのアドレス値を
入力値として所定の演算結果をデータとして格納した構
成とすることにより、アドレス値と演算結果データとの
対応関係を示すテーブルを参照して第３の出力レジスタ
２ｃからの読み出しデータＤmrの変換を行うルックアッ
プテーブル動作（ＬＵＴ動作）が可能となる。このよう
な構成のプロセッサ１００ａでは、デジタル映像信号に
対するガンマ補正等の非線形演算処理が可能となる。

【００４５】そして、本ビデオプロセッサ１００ａは、
上記各レジスタ１ａ〜１ｃ，２ａ〜２ｃ，４ａ，４ｂと
演算処理部３との間でのデータのアクセスをアドレス信
号Ｒaddrにより制御し、演算処理部３での演算処理を演
算制御信号Ｐcontにより制御するプログラム制御部（デ
ータ処理制御手段）１１０を有している。このプログラ
ム制御部１１０は、４０９６個のステップの命令を格納
可能な命令メモリ１０ｂと、該命令メモリ１０ｂからの
命令をデコードして実行する命令デコーダ１０ａと、上
記第１，第２の映像信号入力Ｖin1 ，Ｖin2 の同期信号
に対応するコード信号Ｐcode1 あるいはＰcode2 を受
け、上記命令メモリ１０ｂから命令デコーダ１０ａへの
命令の転送を制御する実行制御部１０ｃとからなり、上
記各同期信号に対応する命令を実行するよう構成されて
いる。

【００４６】その他の構成、つまり、演算処理部３、及
び第１，第２の演算処理用レジスタ４ａ，４ｂの構成
は、従来のビデオプロセッサ２００と同一である。な
お、本実施の形態１では、NTSC放送信号を14.3MHz で，
つまりカラーサブキャリアの４倍の周波数でサンプリン
グしてデジタル映像信号に変換し、MUSE放送信号を16.2
MHz でサンプリングしてデジタル映像信号に変化するも
のとしており、該デジタル映像信号における１水平走査
ライン分上でのサンプル数（画素数）は、NTSC放送信号
については９１０個、MUSE放送信号については４８０個
となる。このため、本実施の形態では、各レジスタにお
ける行方向の単位データ格納領域の数を１０２４として
いる。

【００４７】また、本実施の形態１では、ビデオプロセ
ッサ１００ａを、１０ビットのデジタル映像信号，つま
り１０２４の階調レベルを持つデジタル映像信号を扱う
構成としており、従って、第１，第２の入力レジスタ１
ａ，１ｂは、RGB ３系統のデジタル映像信号，つまり
赤，緑，青の各色に対応する３つのデジタル映像信号を
１走査ライン分格納可能となるよう、各々３０ワード
（列方向における単位データ格納領域の数）×１０２４
ビット（行方向における単位データ格納領域の数）構成
となっている。また第１，第２の出力レジスタ２ａ，２
ｂは、１０ビットのデジタル映像信号を３系統出力可能
となるよう、各々３０ワード（列方向における単位デー
タ格納領域の数）×１０２４ビット（行方向における単
位データ格納領域の数）構成となっている。さらに、第
１，第２の演算処理用レジスタ４ａ，４ｂにおける列方
向における単位データ格納領域の数は、１走査ライン分
のデジタル映像信号に対してある程度の量の演算処理を
施すことができるよう、１２８に設定しており、従っ
て、これらのレジスタ４ａ，４ｂは各々１２８ワード×
１０２４ビット構成となっている。

【００４８】次に動作について説明する。まず、第１，
第２の映像信号入力Ｖin1 ，Ｖin2 に対する演算処理に
おける各部の基本的な動作について説明する。なお、本
ビデオプロセッサ１００ａでは、NTSC放送信号及びMUSE
放送信号に対応するチューナ出力をＡＤ変換したデジタ
ル映像信号を、それぞれ映像信号入力Ｖin1 及びＶin2
として受け、これらの映像信号入力に基づいて所定の画
像処理を行うものとする。また、このビデオプロセッサ
１００ａにおける信号処理は、映像信号入力Ｖin1 を格
納する第１の入力レジスタ１ａの信号処理タイミングに
同期したタイミングで行われるものとする。

【００４９】上記第１の映像信号入力Ｖin1 が上記プロ
セッサ１００ａに供給されると、該映像信号入力Ｖin1
は、これに同期した書き込み制御信号Ｗcont1 に基づい
て３０ビットのデジタルデータとして順次第１の入力レ
ジスタ１ａに書き込まれる。この際、該データの書き込
みタイミングは、書き込み制御信号Ｗcont1 が該第１の
入力レジスタ１ａの書き込みポインタをインクリメント
することにより制御される。

【００５０】また、上記第２の映像信号入力Ｖin2 が上
記ビデオプロセッサ１００ａに供給されると、該映像信
号入力Ｖin2 はこれに同期した書き込み制御信号Ｗcont
2 に基づいて、３０ビットのデジタルデータとして順次
第２の入力レジスタ１ｂに書き込まれる。この際のデー
タ書き込みタイミングも、上記書き込み制御信号Ｗcont
2 が該第２の入力レジスタ１ｂの書き込みポインタをイ
ンクリメントすることにより制御される。

【００５１】上記第１，第２の入力レジスタ１ａ，１ｂ
に格納された走査線構造を有する画像データ、つまり１
走査ライン分の画像データは、適宜、演算器アレイ３に
読みだされて所定の演算処理が施される。この際の画像
データの読み出し及び演算処理は、プログラム制御部１
１０からのアドレス信号Ｒaddr及び演算制御信号Ｐcont
に基づいて行われる。

【００５２】そして、上記演算器アレイ３にて演算処理
が施された画像データは、プログラム制御部１１０から
のアドレス信号Ｒaddrに基づいて、第１，第２の演算処
理用レジスタ４ａ，４ｂのいずれかに転送される。な
お、本実施の形態１では、演算処理用記憶装置４とし
て、二分割された第１，第２の演算処理用レジスタ４
ａ，４ｂを有しているが、これらのレジスタ４ａ，４ｂ
は全く同一の役割を果たすものであり、以下これらを単
に演算処理用レジスタ４と記載する。

【００５３】上記のような演算処理が完了すると、演算
処理用レジスタ４内のデジタルデータは順次１行分づ
つ、アドレス信号Ｒaddrに基づいて演算器アレイ３を介
して第１，第２の出力レジスタ２ａ，２ｂの一方に転送
される。例えば、演算処理が施されたデジタルデータ
を、読み出し制御信号Ｒcont1 のタイミングで出力する
必要がある場合には、該デジタルデータは第１の出力レ
ジスタ２ａに転送され、また該デジタルデータを読み出
し制御信号Ｒcont2 のタイミングで出力する必要がある
場合には、該デジタルデータは第２の出力レジスタ２ｂ
に転送される。

【００５４】そして、出力レジスタ２ａあるいは２ｂに
１走査ライン分、つまり３０行分のデジタルデータが格
納されると、該デジタルデータは、読み出し制御信号Ｒ
cont1 あるいはＲcont2 に基づいて映像信号出力Ｖout1
あるいはＶout2としてプロセッサ外部に出力される。こ
のようにして読みだされたデジタル画像信号はＤＡ変換
によりアナログ映像信号にされる。このアナログ映像信
号はＣＲＴ等の表示装置にて画像表示され、またＶＴＲ
等の映像記録装置等で記録されることとなる。

【００５５】また、上記演算処理に際して、上記演算処
理とは別に画像データのフィールド遅延等の処理を行う
場合には、入力レジスタ１ａ，１ｂ内に格納されている
画像データのうち、上記フィールド遅延する必要のある
画像データが、画像メモリ１０１ｂへ読みだされる。例
えば、入力レジスタ１ａ内の画像データに対してフィー
ルド遅延処理を行う場合、入力レジスタ１ａ内の画像デ
ータが、プログラム制御部１１０からのアドレス信号Ｒ
addr及び演算制御信号Ｐcontに基づいて、演算処理アレ
イ３を介して第３の出力レジスタ２ｃに順次読みだされ
る。そして、上記第３の出力レジスタ２ｃに１走査ライ
ン分の画像データが転送されると、この出力レジスタ２
ｃ内の画像データは、メモリ制御部１０１ａからの読み
出し制御信号Ｒcont3 に基づいてメモリ制御部１０１ａ
に転送される。すると、このメモリ制御部１０１ａは、
メモリ部１０１ｂに対してアドレス信号Ｍaddrとともに
制御信号Ｍcontを出力し、出力レジスタ２ｃからのデジ
タルデータを記憶データＭdateとしてメモリ部１０１ｂ
に書き込む。このようにしてこのメモリ部１０１ｂには
１フィールド分の画像データが格納される。この後１フ
ィールド期間に相当する時間が経過した時、このメモリ
部１０１ｂ内の画像データが上記第３の入力レジスタ１
ｃに読みだされる。

【００５６】この場合は、上記メモリ制御部１０１ａが
メモリ部１０１ｂに対してアドレス信号Ｍaddrとともに
制御信号Ｍcontを出力すると、メモリ部１０１ｂから記
憶データＭdataが上記メモリ制御部１０１ａに読みださ
れる。そして、このメモリ制御部１０１ａへ読みだされ
た画像データは、該制御部１０１ａからの書き込み制御
信号Ｗcont3 により順次第３の入力レジスタ１ｃに転送
される。

【００５７】このように画像データを一旦メモリ部１０
１ｂに１フィールド分蓄えることにより、画像データの
フィールド遅延処理を行うことができる。なお、入力レ
ジスタ１ｂ内の画像データに対してフィールド遅延処理
を行う場合も、上記と同様に行うことができる。

【００５８】次に２つのデジタル映像信号を合成する具
体的な処理について、プログラム制御部１１０での処理
フローに基づいて説明する。図２は該プログラム制御部
で行われる信号処理のフローを示し、図２(a) は、該信
号処理のうちの演算処理等のフロー、図２(b) は２進数
「０１」に対応するコード信号Ｐcode1 により開始され
る割り込み処理、図２(c) は、２進数「１０」に対応す
るコード信号Ｐcode2 により開始される割り込み処理を
示している。

【００５９】図において、Ｓ３は２つの映像信号を合成
する合成処理ルーチン、Ｓ４は演算処理したデジタルデ
ータをメモリ部１０１ｂに格納する格納処理ルーチン、
Ｓ５は１フィールド遅延したデジタルデータをメモリ部
１０１ｂから読み出す読出処理ルーチン、Ｓ６は次に割
り込みがかかるまで処理を停止する待機ルーチンであ
る。

【００６０】Ｓ１１は、第１の入力レジスタ１ａに格納
されたデジタルデータを演算処理用レジスタ４に転送す
る転送処理ルーチンであり、この転送処理は、コード信
号Ｐcode1 が実行制御部１０ｃに入力されたとき開始さ
れる。このコード信号Ｐcode1 は、入力レジスタ１ａに
１走査ライン分のデジタルデータが格納された時点で出
力されるようになっている。Ｓ１２は、上記転送処理を
行った後、プログラム制御部１１０での処理を、信号処
理の開始ステップＳ１へ戻すリターンルーチンである。

【００６１】Ｓ２１は、第２の入力レジスタ１ｂに格納
されたデジタルデータを第３の出力レジスタ２ｃへ転送
する転送処理ルーチンであり、この転送処理は、コード
信号Ｐcode2 が実行制御部１０ｃに入力されたとき開始
される。このコード信号Ｐcode2 は、入力レジスタ１ｂ
に１走査ライン分のデジタルデータが格納された時点で
出力されるようになっている。Ｓ２２は第３の出力レジ
スタ２ｃに転送されたデジタルデータをメモリ部（SD-R
AM）１０１ｂへ格納する格納処理ルーチン、Ｓ２３は、
プログラム制御部１１０による処理を、上記コード信号
Ｐcode2 による割り込みがかかった時点での処理に戻す
リターンルーチンである。

【００６２】図２に示す処理フローでは、コード信号Ｐ
code1 が入力されると、映像信号入力Ｖin1 が入力レジ
スタ１ａへ格納されるとともに、映像信号入力Ｖin2 が
メモリ１０１ｂより映像信号入力Ｖin1 と同期を合わせ
て読みだされて第３の入力レジスタ１ｃに書き込まれ
る。また、映像信号入力Ｖin1 に対して非同期で入力さ
れる映像信号入力Ｖin2 については、コード信号Ｐcode
2 の入力により、１ライン分のデジタルデータが第２の
入力レジスタ１ｂに格納されたことを実行制御部１０ｃ
に知らせ、さらに該実行制御部１０ｃの制御により、該
第２の入力レジスタ１ｂに格納されたデジタルデータを
メモリ部１０１ｂに格納する。このようにメモリ部１０
１ｂをバッファとして使用することにより、映像信号入
力Ｖin1 と、これに対して非同期で入力される映像信号
入力Ｖin2 との同期を合わせることができる。

【００６３】具体的には、NTSC放送信号では、そのアナ
ログ映像信号を14.3MHz でサンプリングした場合、１走
査ラインにおける画素データのサンプル数は９１０とな
る。この中には水平ブランキング期間における無効デー
タも入っているため、有効なサンプル数は約７６０個で
ある。例えば、書き込み制御信号Ｗcont1 の発生部（図
示せず）では、NTSC放送信号の水平同期信号を受け、カ
ウンタによりサンプル数を数えており、有効データに対
応する期間のみ、NTSC放送信号に対応する映像信号入力
Ｖin1 が第１の入力レジスタ１ａに書き込まれるよう該
入力レジスタａを書き込み制御信号Ｗcont1 により制御
する。また、１走査ライン分の有効データが上記第１の
入力レジスタ１ａ内に格納されると、書き込み制御信号
Ｗcont1 の発生部は、上記実行制御部１０ｃにコード信
号Ｐcode1 を出力する。

【００６４】以下、図２の処理フローに沿って本プロセ
ッサ１００ａの動作を詳しく説明する。なお、ここで
は、命令メモリ１０ｂに格納されている命令が、実行制
御部１０ｃにより順次読み出され、命令デコーダ１０ａ
に入力して順次実行される。

【００６５】図２に示すように、電源オン時は、プログ
ラム制御部１１０は、処理開始ステップＳ１から動作を
開始し、その処理は、読み出しルーチンＳ２を経て、信
号処理ルーチンＳ３に至る。このときまだ、映像信号入
力Ｖin1 における有効な画像データは入力されていない
ため、演算器アレイ３での演算は無効である。そして、
上記第１の入力レジスタ１ａに映像信号入力Ｖin1 の１
走査ライン分の画像データが格納されると、実行制御部
１０ｃにコード信号Ｐcode1 が入力される。すると、プ
ログラム制御部１１０により実行されている処理に割り
込みがかかる。

【００６６】これにより、プログラム制御部１１０の処
理は、信号処理ルーチンＳ３から転送処理ルーチンＳ１
１へ飛ぶ。このルーチンＳ１１では、第１の入力レジス
タ１ａ内の画像データが演算処理用レジスタ４に転送さ
れ、続いて、１つ前の走査ラインについて演算した、演
算処理用レジスタ４内の最終データ，つまり最終的な演
算処理が完了したデータが、第１の出力レジスタ２ａに
転送される。これらのデータの転送は、コード信号Ｐco
de1 が実行制御部１０ｃに入力された後、次の有効デー
タが入力されるまでの水平ブランキング期間内に実行さ
れる。これらの転送処理の後、水平ブランキング期間が
終了すると、第１の入力レジスタ１ａには書き込み制御
信号Ｗcont1 の入力が開始され、次の１走査ライン分の
画像データの格納が開始される。また、上記転送処理の
終了後、プログラム制御部１１０の処理は、リターンル
ーチンＳ１２を経て処理開始ステップＳ１に至り、以降
の各ルーチンの処理が実行される。

【００６７】同様に、映像信号入力Ｖin2 は、第２の入
力レジスタ１ｂに順次書き込まれる。書き込み制御信号
Ｗcont2 の発生部（図示せず）では、映像信号入力Ｖin
2 の水平同期信号を受け、カウンタによりサンプル数を
数えており、映像信号入力Ｖin2 がその有効データ部に
相当する期間のみ第２の入力レジスタ１ｂに書き込まれ
るよう該入力レジスタ１ｂを書き込み制御信号Ｗcont2
により制御する。また、この書き込みは、書き込み制御
信号Ｗcont2 によって入力レジスタ１ｂの書き込みポイ
ンタがインクリメントすることによって制御される。

【００６８】例えば、有効サンプル数が２００個のオン
スクリーンディスプレイ（子画面）用の映像信号を上記
映像信号入力Ｖin2 として第２の入力レジスタ１ｂに格
納する場合、２００個の画像データが上記第２の入力レ
ジスタ１ｂに格納されると、外部の書き込み制御信号Ｗ
cont2 の発生部からコード信号Ｐcode2 が出力され、こ
れが実行制御部１１０に入力される。これによりプログ
ラム制御部１１０の処理に割り込みがかかる。

【００６９】上記コード信号Ｐcode2 の値は、上記コー
ド信号Ｐcode1 とは異なる値（２進値「１０」）になっ
ており、上記割り込みにより、プログラム制御部１１０
の処理は、信号処理ルーチンＳ３から転送処理ルーチン
Ｓ２１に飛ぶ。この転送ルーチンＳ２１では、水平ブラ
ンキング期間中に上記第２の入力レジスタ１ｂの画像デ
ータが第３の出力レジスタ２ｃに転送される。この転送
後、水平ブランキング期間が終了すると、上記第２の入
力レジスタ１ｂには、書き込み制御信号Ｗcont2 の入力
が開始され、次の１走査ライン分のデータの格納が開始
される。

【００７０】ここで、上記第２の入力レジスタ１ｂ内の
画像データを、上記第３の出力レジスタ２ｃに転送する
のは、この画像データと、第１の入力レジスタ１ａ内の
画像データとの同期を合わせるためである。つまり、第
２の入力レジスタ１ｂには、第１の入力レジスタ１ａに
画像データが入力されるタイミングとは非同期のタイミ
ングで画像データが入力されるため、第２の入力レジス
タ１ｂに格納された画像データは、第１の入力レジスタ
１ａに格納された画像データとは、１走査ライン上での
データの位置が異なる。このため、第２の入力レジスタ
１ｂに格納された画像データを一度メモリ部１０１ｂに
出力し、これを、第１の入力レジスタ１ａへの画像デー
タの書き込みタイミングに同期して該メモリ部１０１ｂ
から読み出して第３の入力レジスタ１ｃに格納すること
により、両入力レジスタ１ａ，１ｂに書き込まれた画像
データ間で同期を合わせる必要がある。

【００７１】上記転送処理ルーチンＳ２１に続く格納処
理ルーチンＳ２２では、プログラム制御部１１０によ
り、上記第３の出力レジスタ２ｃの画像データがメモリ
部１０１ｂに書き込まれる。その後プログラム制御部１
１０の処理は、リターンルーチンＳ２３を経て、コード
信号Ｐcode2 による割り込みがかかった時点での信号処
理ルーチンＳ３に戻る。

【００７２】上記メモリ部１０１ｂからの画像データの
読み出しは、第１の読出処理ルーチンＳ２によって行わ
れるが、この読み出し動作は、コード信号Ｐcode1 によ
って転送処理ルーチンＳ１１の処理が実行された後に、
プログラム制御部１１０の処理がリターンルーチンＳ１
２を経て処理開始ステップ（start ）Ｓ１に戻ることに
より実行されるため、上記コード信号Ｐcode1 、つまり
映像信号入力Ｖin1 に同期して行われることとなる。こ
のような動作により、第２の入力レジスタ１ｂに格納さ
れた画像データと、第１の入力レジスタ１ａに格納した
画像データとの間で、同期を合わせることが可能とな
る。

【００７３】次に、信号処理ルーチンＳ３では、演算処
理用レジスタ４に転送された画像データが演算器アレイ
３にて演算処理される。また、この信号処理ルーチンＳ
３では、映像信号間でフィールド間演算を行うための１
フィールド遅延を行うため、演算処理用レジスタ４の画
像データを第３の出力レジスタ２ｃに格納する。

【００７４】該第３の出力レジスタ２ｃに画像データを
転送した後は、第２の格納処理（SDRAM-STORE ）ルーチ
ンＳ４にて、プログラム制御部１１０が、格納開始アド
レスおよび格納サイクルを指定する転送開始命令を実行
する。これにより、メモリ制御部１０１ａが動作を開始
し、第３の出力レジスタ２ｃのデータが、転送開始アド
レスから順次メモリ部１０１ｂに転送される。このとき
の転送動作の周波数は第１の出力レジスタ２ａでの読み
出し動作の周波数とは異なり、第３の出力レジスタ２ｃ
は、外部のメモリ部１０１ｂのアクセス動作の周波数に
合わせて読み出し動作を行う。

【００７５】次に、１フィールド前のデータを読み込む
ため、プログラム制御部１１０は、第２の読出処理（SD
RAM-LOAD）ルーチンＳ５にて、転送開始アドレスおよび
転送サイクルを指定する格納命令を実行する。すると、
メモリ制御部１０１ａが動作を開始し、メモリ部１０１
ｂから転送開始アドレスのデータを順次第３の入力レジ
スタ１ｃに格納する。このときの格納動作の周波数は上
記第１の入力レジスタ１ａでの書き込み動作の周波数と
は異なり、該第３の入力レジスタ１ｃは、メモリ部１０
１ｂのアクセス動作の周波数に合わせて書き込み動作を
行う。このような動作によりフィールド遅延したデータ
を演算器アレイ３に入力することが可能となる。

【００７６】そして、１走査ライン分に対して必要なす
べての演算が終了すると、最終処理データ（１走査ライ
ン分の画像データについて最終の処理を施したデータ）
は、演算処理用レジスタ４に格納される。演算終了後、
外部からコード信号Ｐcode1が入力されると、上述した
ように、上記演算処理用レジスタ４における最終処理デ
ータは、第１の出力レジスタ２ａに転送される。この転
送の終了後、外部からの読み出し制御信号Ｒcont1 に基
づいて１走査ライン分の画像データが該第１の出力レジ
スタ２ａから順次外部へ出力され、これが画像表示され
る。

【００７７】このように本実施の形態では、サンプリン
グ周波数の異なるデジタル画像信号間で演算処理を行う
場合、それぞれ異なる書き込み制御信号Ｗcont1 ，Ｗco
nt2に基づいて動作する第１及び第２の入力レジスタ１
ａ，１ｂ内に各デジタル画像信号を格納し、さらに少な
くとも一方のデジタル画像信号についてメモリ部１０１
ｂへの書き込み及び読み出しを行い、この際読み出し動
作と書き込み動作を独立して制御する。このような動作
によりサンプリング周波数の異なるデジタル画像信号の
間で同期を合わせることができ、これによりこれらのデ
ジタル画像信号間での演算処理が可能となる。

【００７８】また、メモリ装置１０１では、サンプリン
グ周波数とは独立した周波数で画像データのアクセスを
行うことにより、メモリ部としてSD- RAM などの高速な
メモリを用いた場合でも、デジタル画像信号をそのサン
プリング周波数に依存せずにメモリ部に出力することが
可能となる。

【００７９】また、第２の出力レジスタ２ｂは、これに
対する読み出し制御信号Ｒcont2 により、読み出し制御
信号Ｒcont1 により制御される第１の出力レジスタ２ａ
とは独立して動作するので、最終処理データを第２の出
力レジスタ２ｂに転送することにより、上記第１の出力
レジスタ２ａとは異なる周波数で、デジタル画像信号を
映像信号出力Ｖout2として出力することが可能となる。
これにより異なる映像出力を行うことができる。例え
ば、第２の出力レジスタ２ｂによって映像出力を第１の
出力レジスタ２ａと異なる周波数で出力することによ
り、第１の出力レジスタ２ａに接続されるCRT 、LCD 、
PDP などの表示系に対し非同期動作している別の表示系
に出画することができる。

【００８０】また、予めメモリ部１０１ｂにおける各ア
ドレスに、そのアドレス値を入力値として演算結果に対
応するデータを格納しておき、メモリ制御部１０１ａに
より、第３の出力レジスタ２ｃからの画像データＤmrを
アドレス信号Ｍaddrとして上記メモリ部１０１ｂに出力
して、メモリ部１０１ｂの格納データの読み出しを行う
ことにより、ルックアップテーブル動作を実現すること
ができる。これによりガンマ補正などの非線形演算処理
を行うことが可能となる。

【００８１】実施の形態２．図３は本発明の実施の形態
２による信号処理装置としてのビデオプロセッサの構成
を示すブロック図である。なお、この実施の形態２は請
求項１〜１２に対応するものである。

【００８２】図において、１００ｂは本実施の形態２の
信号処理装置としてのビデオプロセッサであり、このビ
デオプロセッサ１００ｂは、上記実施の形態１のプロセ
ッサ１００ａにおける構成に加えて、外部からの係数デ
ータＫｄを、書き込み制御信号ＷＫcontに基づいて格納
する係数レジスタ（係数データ記憶手段）５を備え、該
係数レジスタ５からの係数データＫｄを演算器アレイ３
での演算処理に用いるようにしたものであり、その他の
構成は、上記プロセッサ１００ａと同一である。

【００８３】上記係数レジスタ５は、１ビットの単位デ
ータを格納するための単位データ格納領域を行方向にｎ
（ｎ＝１０２４）個，列方向に少なくとも１個以上配列
してなるマトリクス状記憶領域を有している。この係数
レジスタ５は、書き込み制御信号ＫＷcontに基づいて、
係数データＫｄを所定ビットのデジタルデータとして該
マトリクス状記憶領域へ１ワードづつ順次行方向に書き
込むとともに、該格納した、１走査ライン分の画像デー
タに対応する係数データを、アドレス信号Ｒaddrに基づ
いて、所定ビットのデジタルデータとして演算器アレイ
３へ列方向に出力する構成となっている。

【００８４】また、上記係数レジスタ５は、行方向にお
ける１０２４個の各単位データ格納領域にそれぞれにア
ドレスが割り振られており、CPU からの書き込み制御信
号ＷＫcontは、該係数レジスタ５内での行方向における
アドレスを指定するアドレス信号、および書き込み動作
における同期をとるための書き込み信号を含むものであ
る。

【００８５】さらに、本実施の形態２では、上記演算器
アレイ３を構成する各演算器３ａ₁〜３ａ₁₀₂₄は、第１
ないし第３の入力レジスタ１ａ〜１ｃのいずれかの出力
信号と、係数レジスタ５の出力信号との両方を同時に入
力可能な構成としている。

【００８６】このような構成の本実施の形態２では、係
数レジスタ５に係数データＫｄが格納される際、書き込
み制御信号ＷＫcontにより、１走査ライン分の画像デー
タに対応する係数データが、指定されたアドレスのデー
タ格納領域に格納される。

【００８７】そして、演算器アレイ３にて、演算処理用
レジスタ４から読みだされたｎビットの画像データに対
して、各ビット毎に異なる係数データを設定して、異な
る演算処理を施すことができる。これにより行方向（水
平方向）に異なる演算処理、例えば必要なサンプル数の
変換処理等が可能となる。

【００８８】なお、上記各実施の形態では、各入力レジ
スタ１ａ〜１ｃからのデータの読み出し、各出力レジス
タ２ａ〜２ｃへのデータの書き込み、並びに各演算処理
用レジスタ４ａ，４ｂに対するデータの読み出し及び書
き込みを１行分づつ行うようにしているが、これらのレ
ジスタに対するデータの書き込み及び読み出しは、所定
の複数行分づつ行うようにしてもよい。この場合、演算
処理部（演算器アレイ）３を構成する各演算器３ａ₁ 〜
３ａ₁₀₂₄を、上記所定の複数行分に相当する複数のビッ
トに対して同時に演算可能な構成とする必要があり、特
に、実施の形態２では、係数レジスタ５についても係数
データの読み出しを所定の複数行分づつ行うよう構成す
る必要がある。

【００８９】また、上記各実施の形態では、上記各レジ
スタ１ａ〜１ｃ，２ａ〜２ｃ，４ａ，４ｂ，５を、その
単位データ格納領域には１ビットの単位データを格納す
るよう構成しているが、該各レジスタを、その単位デー
タ格納領域には、１画素に対応する複数ビットの単位デ
ータを格納するよう構成してもよい。この場合、各入力
レジスタ１ａ〜１ｃ及び係数レジスタ５からのデータの
読み出し、各出力レジスタ２ａ〜２ｃへのデータの書き
込み、並びに各演算処理用レジスタ４ａ，４ｂに対する
データの読み出し及び書き込みを１行分づつ行うと、各
レジスタと演算処理部との間でのデータの転送は、各画
素について複数ビット分同時に行われることとなる。従
って、この場合も演算処理部３を構成する各演算器３ａ
₁ 〜３ａ₁₀₂₄を、上記１画素に対応する複数のビットに
ついて同時に演算可能な構成とする必要がある。さら
に、上記各レジスタを、その単位データ格納領域に、１
画素に対応する複数ビットの単位データを格納するよう
構成するだけでなく、該各レジスタに対するデータの書
き込み及び読み出しを、所定の複数行分づつ行うように
してもよい。この場合、各演算器にて同時に処理可能な
ビット数をさらに増大させる必要があるが、各演算器
を、このような多ビット演算が可能な構成とすることに
より対応することができる。

【００９０】また、上記各実施の形態では、上記第１，
第２の入力レジスタ１ａ，１ｂにおけるアドレスの指定
を行う方法として、書き込みポインタがアドレス値をイ
ンクリメントする方法を用いたが、上記各レジスタにお
けるアドレスの指定は、シフトレジスタを用いても実現
可能である。また上記各実施例では、入力データ記憶手
段から１行ずつ読みだす構成であるが、複数行を読み出
し多ビットの演算を行う構成でもよい。また、メモリ部
１０１ｂとしてSDRAM を用いたが、該メモリ部には、SG
RAM （シンクロナス グラフィック ＲＡＭ）、FIFO
（ファーストイン ファーストアウト）方式のメモリ、
DRAMなどのメモリが使用できる。

【００９１】また、上記各実施の形態では、演算器アレ
イ３を構成する演算器の数を、２¹⁰（＝１０２４）個と
したが、演算器アレイ３を構成する演算器の数は、映像
信号の１走査ラインの有効サンプル数だけあればよく、
例えばNTSC放送信号については前述のように７６０個あ
ればよい。

【００９２】また、各レジスタのワード数（つまり、列
方向における単位データ格納領域の数）は、上記各実施
の形態のものに限るものではなく、演算処理用レジスタ
４ａ，４ｂのワード数が互いに異なり、第１〜第３の入
力レジスタ１ａ〜１ｃのワード数が互いに異なり、第１
〜第３の出力レジスタ２ａ〜２ｃのワード数が互いに異
なるようにしてもよい。

【００９３】また、上記入力レジスタ１ａあるいは１ｂ
と同様な構成のレジスタを追加することにより、プロセ
ッサ１００ａ，１００ｂでは、さらに多くの異なるサン
プリング周波数のデジタルデータを扱うことが可能であ
る。

【００９４】また、上記各実施の形態では、メモリ部１
０１ｂに対する制御命令を命令メモリ１０ｂに格納した
が、メモリ制御部１０１ａに制御レジスタを設けて、該
制御レジスタにより、読み出し，書き込み開始アドレス
等の制御のための設定値を保持するようにしてもよい。

【００９５】また、上記各実施の形態では、実行制御部
１０ｃに入力されるコード信号Ｐcode1 ，Ｐcode2 によ
り、２つの割り込み処理Ｗ１，Ｗ２を識別して行うよう
にしたが、このようなコード信号Ｐcode1 ，Ｐcode2 の
代わりにフラグ用レジスタを設け、フラグ用レジスタを
プログラムの実行中に参照し、フラグ用レジスタに設定
された値によって、割り込み処理の識別を行って該当す
る割り込み処理を実行するようにしてもよい。

【００９６】さらに、上記実施の形態２では、CPU から
のアドレス指定によって、係数レジスタ５内における行
方向のアドレスを設定するようにしたが、例えば、アド
レスカウンタを設け、書き込み制御信号ＷＫcontにより
該カウンタ値をインクリメントして、係数データＫｄを
順次格納するようにしてもよい。

【００９７】また、上記実施の形態２では、第２の入力
レジスタを省いた構成でも、係数レジスタ５によって演
算器アレイ３における各演算器ごとに異なる係数を与え
ることは可能である。

【００９８】

【００９９】

【０１００】

【０１０１】

【０１０２】

【０１０３】

【発明の効果】 以上のように、 本発明（請求項１）に係
る信号処理装置によれば、デジタルデータの演算処理を
行う演算処理手段の出力側に設けられているデータ記憶
部を、上記デジタルデータの読み出し処理を独立して行
う複数の出力データ記憶手段を有し、そのうちの特定の
出力データ記憶手段が、メモリ装置にデジタル映像デー
タを出力する読み出し処理を、該メモリ装置の動作速度
に基づいて行うものとし、上記演算処理手段の入力側に
設けられているデータ記憶部を、上記デジタルデータの
書き込み処理を独立して行う複数の入力データ記憶手段
を有し、そのうちの特定の入力データ記憶手段が、上記
メモリ装置からのデジタル映像データを記憶する書き込
み処理を、該メモリ装置の動作速度に基づいて行うもの
としたので、サンプリング周波数の異なる複数のデジタ
ル映像データなどを処理することができる効果に加え
て、上記入力側及び出力側のデータ記憶部とメモリ装置
との間でのデジタル映像データのアクセスを、該メモリ
装置の動作速度でもって行うことが可能となる。

【０１０４】本発明（請求項２）によれば、請求項１記
載の信号処理装置において、上記メモリ装置を、上記特
定の出力データ記憶手段から読み出された上記デジタル
映像データを１フィールド分記憶するとともに、記憶し
ている１フィールド分のデジタル映像データを上記特定
の入力データ記憶手段に供給するものとしたので、デジ
タル画像データのフィールド遅延等の処理が可能とな
る。

【０１０５】

【０１０６】

【０１０７】本発明（請求項３）によれば、請求項１記
載の信号処理装置において、上記特定の入力データ記憶
手段及び特定の出力データ記憶手段を、そのメモリ装置
とのデータアクセス動作が、その他の入力データ記憶手
段及び出力データ記憶手段におけるデータアクセス動作
の基準となる周波数とは異なる、上記メモリ装置のアク
セス速度に対応した周波数を基準として行われるよう構
成したので、上記特定の入力データ記憶手段及び特定の
出力データ記憶手段とメモリ装置との間でのデータアク
セスを、入力されたデジタル映像データを入力側データ
記憶部に書き込む処理、あるいは出力されるデジタル映
像データを出力側データ記憶部から読み出す処理とは独
立して行うことができる。

【０１０８】本発明（請求項４）によれば、請求項１記
載の信号処理装置において、上記メモリ装置を、上記特
定の出力データ記憶手段から読み出された所定ビットの
デジタルデータをアドレスとして受け、このデジタルデ
ータにより指定されたアドレスに対応する記憶情報を出
力するものとし、上記特定の入力データ記憶手段を、該
メモリ装置から上記記憶情報として出力される所定ビッ
トのデジタルデータを格納するものとしたので、デジタ
ル映像データに対する非線型処理が可能となる。例え
ば、メモリ装置によってルックアップテーブル動作が可
能となり、入力デジタルデータ非線形処理を実現するこ
とができる。

【０１０９】本発明（請求項５）に係る信号処理装置に
よれば、デジタルデータを書き込み処理により記憶し、
該記憶されているデジタルデータを読み出し処理により
出力する入力側データ記憶部と、単位データに対応する
演算を単位係数データに基づいて行う演算器を複数有
し、上記入力側データ記憶部から出力されたデジタルデ
ータを、該データに対して演算処理を施してあるいは演
算処理を施さずに出力する演算処理手段と、上記各演算
器に対応する単位係数データからなる所定ビットの係数
デジタルデータを、書き込み制御信号に基づいて格納す
るとともに、該格納された係数デジタルデータを、読み
出し制御信号に基づいて、上記演算処理手段の各演算器
に、対応する単位係数データが供給されるよう出力する
係数データレジスタと、該演算処理手段から出力された
デジタルデータを書き込み処理により記憶し、該記憶さ
れているデジタルデータを読み出し処理により出力する
出力側データ記憶部と、上記入力側データ記憶部におけ
るデジタルデータの読み出し処理、及び上記出力側デー
タ記憶部におけるデジタルデータの書き込み処理を制御
するとともに、上記演算処理手段での演算処理を制御す
るデータ処理制御手段とを備え、上記入力側データ記憶
部及び出力側データ記憶部の少なくとも一方を、その読
み出し処理及び書き込み処理のうちの、上記データ処理
制御手段により制御される処理以外の処理を、互いに独
立して行う複数のデータ記憶手段を有するものとしたの
で、サンプリング周波数の異なる複数のデジタル映像デ
ータなどを処理することができる効果に加えて、演算処
理手段でのデジタルデータの処理を各演算器ごとに独立
した係数を設定して行うことができる。また、係数デー
タレジスタによって各演算器ごとに異なる係数を与える
ことが可能となるため、例えば１走査ライン分のデジタ
ル映像信号として必要なサンプル数を変換する等の処理
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるビデオプロセッサ
（信号処理装置）を示すブロック図である。

【図２】上記実施の形態１のビデオプロセッサにおける
信号処理アルゴリズムの一例をフローチャートにより示
す図である。

【図３】本発明の実施の形態２によるビデオプロセッサ
（信号処理装置）を示すブロック図である。

【図４】従来のビデオプロセッサ（信号処理装置）を示
すブロック図である。

【符号の説明】

１ａ，１ｂ，１ｃ：第１，第２，第３の入力レジスタ
（入力データ記憶手段） ２ａ，２ｂ，２ｃ：第１，第２，第３の出力レジスタ
（出力データ記憶手段） ３：演算器アレイ（演算処理手段） ３ａ₁ ，３ａ₂ ，………，３ａ₁₀₂₄：演算器 ４：演算処理用記憶手段（演算処理手段） ４ａ，４ｂ：第１，第２の演算処理用レジスタ ５：係数レジスタ（係数データ記憶手段） １０ａ：命令メモリ １０ｂ：命令デコーダ １０ｃ：実行制御部 １００ａ，１００ｂ：ビデオプロセッサ １０１：メモリ装置 １０１ａ：メモリ制御部 １０１ｂ：メモリ部 １１０：プログラム制御部 Ｒcont1 ，Ｒcont2 ，Ｒcont3 ：読み出し制御信号 Ｗcont1 ，Ｗcont2 ，Ｗcont3 ：書き込み制御信号 Ｖin1 ，Ｖin2 ：第１，第２の映像信号入力 Ｖout1，Ｖout2：第１，第２の映像信号出力 Ｍaddr，Ｒaddr：アドレス信号 Ｍdata：記憶データ Ｐcont：制御信号 Ｐcode1 ，Ｐcode2 ：コード信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−258184（ＪＰ，Ａ) 特開 平６−6720（ＪＰ，Ａ) 特開 平５−48988（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/44 - 5/46

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 デジタルデータに対して信号処理を施し
   て出力する信号処理装置であって、 上記デジタルデータを書き込み処理により記憶し、該記
   憶されているデジタルデータを読み出し処理により出力
   する入力側データ記憶部と、 上記入力側データ記憶部から出力されたデジタルデータ
   を、該データに対して演算処理を施してあるいは演算処
   理を施さずに出力する演算処理手段と、 該演算処理手段から出力されたデジタルデータを書き込
   み処理により記憶し、該記憶されているデジタルデータ
   を読み出し処理により出力する出力側データ記憶部と、 上記入力側データ記憶部におけるデジタルデータの読み
   出し処理、及び上記出力側データ記憶部におけるデジタ
   ルデータの書き込み処理を制御するとともに、上記演算
   処理手段での演算処理を制御するデータ処理制御手段
   と、 上記入力側及び出力側データ記憶部に対する上記デジタ
   ルデータのアクセスを行うメモリ装置とを備え、 上記出力側データ記憶部は、上記デジタルデータの読み
   出し処理を独立して行う複数の出力データ記憶手段を有
   し、そのうちの特定の出力データ記憶手段は、アナログ
   映像信号を所定のサンプリング周波数によりサンプリン
   グして得られるデジタル映像データを上記メモリ装置に
   出力する読み出し処理を、該メモリ装置の動作速度に基
   づいて行うものであり、 上記入力側データ記憶部は、上記デジタルデータの書き
   込み処理を独立して行う複数の入力データ記憶手段を有
   し、そのうちの特定の入力データ記憶手段は、上記メモ
   リ装置からのデジタル映像データを記憶する書き込み処
   理を、該メモリ装置の動作速度に基づいて行うものであ
   る ことを特徴とする信号処理装置。
2. 【請求項２】 請求項１記載の信号処理装置において、上記メモリ装置は、上記特定の出力データ記憶手段から
   読み出された上記デジタル映像データを１フィールド分
   記憶するとともに、記憶している１フィールド分のデジ
   タル映像データを上記特定の入力データ記憶手段に供給
   するものである ことを特徴とする信号処理装置。
3. 【請求項３】 請求項１記載の信号処理装置において、上記特定の出力データ記憶手段は、 上記デジタル映像データの読み出し処理を、該特定の出
   力データ記憶手段以外の出力データ記憶手段におけるデ
   ジタル映像データの読み出し処理の基準となる周波数と
   は異なる、上記メモリ装置の動作速度に対応した周波数
   を基準として行うものであり、 上記特定の入力データ記憶手段は、 上記デジタル映像データの書き込み処理を、該特定の入
   力データ記憶手段以外の入力データ記憶手段におけるデ
   ジタル映像データの読み出しの基準となる周波数とは異
   なる、上記メモリ装置の動作速度に対応した周波数を基
   準として行うものである ことを特徴とする信号処理装
   置。
4. 【請求項４】 請求項１記載の信号処理装置において、上記メモリ装置は、上記特定の出力データ記憶手段から
   読み出された所定ビットのデジタルデータをアドレスと
   して受け、このデジタルデータにより指定されたアドレ
   スに対応する記憶情報を出力するものであり、 上記特定の入力データ記憶手段は、該メモリ装置から上
   記記憶情報として出力される所定ビットのデジタルデー
   タを格納するものである ことを特徴とする信号処理装
   置。
5. 【請求項５】 デジタルデータに対して信号処理を施し
   て出力する信号処理装置であって、 上記デジタルデータを書き込み処理により記憶し、該記
   憶されているデジタルデータを読み出し処理により出力
   する入力側データ記憶部と、 単位データに対応する演算を単位係数データに基づいて
   行う演算器を複数有し、上記入力側データ記憶部から出
   力されたデジタルデータを、該データに対して演算処理
   を施してあるいは演算処理を施さずに出力する演算処理
   手段と、 上記各演算器に対応する単位係数データからなる所定ビ
   ットの係数デジタルデータを、書き込み制御信号に基づ
   いて格納するとともに、該格納された係数デジタルデー
   タを、読み出し制御信号に基づいて、上記演算処理手段
   の各演算器に、対応する単位係数データが供給されるよ
   う出力する係数データレジスタと、 該演算処理手段から出力されたデジタルデータを書き込
   み処理により記憶し、該記憶されているデジタルデータ
   を読み出し処理により出力する出力側データ記憶部と、 上記入力側データ記憶部におけるデジタルデータの読み
   出し処理、及び上記出力側データ記憶部におけるデジタ
   ルデータの書き込み処理を制御するとともに、上記演算
   処理手段での演算処理を制御するデータ処理制御手段と
   を備え、 上記入力側データ記憶部及び出力側データ記憶部の少な
   くとも一方は、その読み出し処理及び書き込み処理のう
   ちの、上記データ処理制御手段により制御される処理以
   外の処理を、互いに独立して行う複数のデータ記憶手段
   を有するものである ことを特徴とする信号処理装置。