JPS6146679A - デジタルビデオメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデジタルビデオメモリ回路に係り。

特にテレビジ１２画面の縦軸−横軸変換を行なう際に好
適なデジタルビデオメモリ回路に関する。

〔発明の背景〕

ｆｌ、／ビジ■ン信号をデジタル信号に変換する際に１
通常の場合、テレビジ春ン信号の周波数帯域の２〜３倍
に相轟するＯ　ＨｚからＩＱＭＨｚ　、　　・又は１５
ＭＨｚまでのサンプリングによるアナログ・−デジタル
変換（以下ルΦ変換と略す）が行なわれる。サンプリン
グ周波数を例えＩｄ　１４．５１！ｌＨｚとすると、　
Ａｌ１）変換後のデータは約７０１Ｌ秒毎に出力される
。ビデオメモリ回路の読み誉きが７０ル秒より長い場合
ＶＣは、メモリの誉き込み部１・で直並列変換を行ない
、メモリの読み比し部で並直列変換を行なって、メモリ
の読み書きの時間を確保している。ｍ２図にこのような
メモリ＊成の１０７２図を示す。同図において、１は入
力端子であり、２は直列−並列変換器、５は。

並列−直列変換器であり、４〜７はメモリであり、１４
は出力端子である。入力端子１には。

Ａｌ１）変換器出力のうち１ビツト分のデータが入力さ
れ、＠列−兼列変換器２において４ビツトの並列データ
に変換されて、メモリ４〜７に誉き込まれる。メモリ４
〜７から読み出された４ビツトの霊列テータは、並列−
直列変換器３＆ｃ゛おいて１ビツトの直列データＫＷ換
されて、出力端子１４から出力される。

編２図に示すデジタルビデオメモリ回路は、）１ビツト
→４ビツトの直列−並列変換を行なっており、入力端子
１に７０ｎ秒毎にデータが入力されるとすると、メモリ
４〜７のサイクルタイムは２８０ル秒以下であれば良い
ことになり、安価なダイナミックｉＪＩＭＯｓメモリを
使用するこ１．１とが出来る。（ダイナミツ２９ＭＯｓ
メモリの標準的なサイクルタイムは６４にビットあるｒ
は２５６にビットタイ１のメモリについては約２０Ｏｎ
〜ｓｏａ　ｎ秒である。） 蕗３図に、落２図に示すデジタルビデオメモ１−１す回
路の出力信号を画ＦｋＪ表示した際の１画面の一部の様
子を示す。図中、１５は表示画面、２８〜６７はそれぞ
れ１ドツトの表示画素、１６〜２７はメモリ４〜７のあ
るアドレスに対応する画素の集合をそれぞれ表わし℃い
る。すなわち、纂２図に見られる様な直列−並列変換を
行なうことにより、メモリ４〜７の同一アドレスには時
間的に連続した４画素分のデータが書き込まれており、
これらが表示される時には例えばｗＥ３図中の果合１６
に台筐れる画素２８〜３１の様に、表示画面におい王水
平方向に連続した４ドツトとして表示されるのである。

この様に、メモリのサイクルタイムの遅さをカバーする
ために直列−並列変換を用いたデジタルビデオメモリ回
路においては１表示１１１１１面において水平方向に連
続した画菓テータ（例えば處６図中の画素２８→２９→
３０→３１の方向／Ｉｃ河応する画素データ）を読み出
す場合には１画先の表示レートである７０ル秒毎にデー
タの読み出しか可能である。ところが１表示画面におい
て垂直方向に連続した画。

索データ、例え＃′ｉ誰３図中の画素２８→３８−＋４
８→５８の方向に対応する１ｉｉｉｒ素テータは、この
菫までは画素の表示レートである７０ｎ秒毎にデータの
読み出しが出来ない。このため９２図に示すデジタルビ
デオメモリ回路のままでは、垂直方同データの高速読み
出しが出来ず１表示画面の縦軸−横軸変換を行なうこと
が出来ない。

デジタルビデオメモリについては、たとえばテレビジョ
ン学会誌１９８４年１月号Ｐ６８〜Ｐ７１”高密度ダイ
ナミックメ七す−を用いたり７レツシ）晶メモリーの構
成法°木下、黒田などに述べられている。

〔発明の目的〕

本発明の目的は、デジタルビデオメモリから表示画面上
での垂直方向データの高速読み出し１・１を可能とし１
表示画曲上での縦軸−横軸変換をｑ能ならしめるデジタ
ルビデオメモリ回路を提供することにある。

〔発明の概要〕

第４図に本発明で述べている縦軸−横軸変換１、の概念
を示す。図中６８はメモリ上の画像データ。

６９は表示画面、７０は縦軸−横軸変換を行なり。

た表示画面、７１および７２はメモリ上からデー。

りを読み出丁順査、７３および７４は画面上に表。

示する順番を表わしている。同図から判る様に１．（。

縦軸−横軸変換を行なった表示画面７０を得るためには
、メモリ上の画像データ６８を、順番７２に従って読み
出して画面に表示することが必要となる。高速タイプの
スタチック星ＭＯＳメモリを用いた場合などメモリのサ
イクル時間が１画素の表示レート（約７０ｎ秒）より速
い場合には。

順番７２に従りてデータを読み出すことは容易に可能で
ある。しかしながらＷＩ２図に示した様に。

メモリのサイクル時間が１画素の表示レートより遅い場
合には、＠列−韮列変換を行なってメ、、。

モリのアクセス時間を確保しており、この場合には、＃
！５図に示した様に順番７１に従りて例えば４個のデー
タが同一アドレスに書きこまれており、このｔまでは順
１１７２に従ってＩＩ素の表示レートより速くデータを
読み出すことが出来な。

い。このため、これら４個のデータに対応する様に、順
番７２に従って縦軸４本分のデータを。

画素表示レートよりアクセス時間の速いバッファメモリ
に転送し、バッファメモリから願ｔ７２に対応する＊ｉ
１でデータを読み出すことにより、１゜表示画面の縦軸
−横軸変換を行なうことが可能となるのである。この様
な構成とすることにより、高価な高速タイプのメモリの
使用量を少なくシ、ビデオメモリ回路全体のコストを下
げることが可能となる。

〔発明の実施例〕

以下１本発明の一実施例を第１図を用いて説明する。図
中、１は入力端子、２は１ビツト直列入力を４ビツト差
列出力に変換する直列−並列変換器、４〜７は１静止画
面分の容量な持つ１・・ダイナきツク型ＭＯＳメモリ、
８〜１１はスタチνり９Ｍ０Ｓメモリによるバッファメ
モリ、３は４ビツト差列入力を１ビツト直列出力に変換
する並列−直列変換器、１４は出力端子、１２はスイッ
チ、１３は縦軸−横軸変換出力の出力端子１゜である。

纂１図は１ビツト分のデジタルビデオメモリ回路であり
、８ビツトの信号を扱う場合には纂１図に示した回路が
８組必要となる。さらにカラーテレビジョン信号を扱う
場合には８ビット１１１信号が３組必要とｒｘり計２４
組の回路を用いることとなる。

次に本実施例の動作について説明を行なう。

メモリ４〜７の同一アドレスには１時間的に連続した４
画素分のデータ（例えば第３図中の画素２８〜３１）が
書き込まれており１通常の場合には順番７１（例えば画
素の集合１６　、１７．１８のＶ番、＞の順に対応する
アドレスをアクセスし。

読み出された４ビツト差列データを並列−直列変換器３
により１ビツトの直列データとして出力端子１４より出
力を行なっている。縦軸−横軸変換を行なう場合１ｃは
、順番７２に示されている順に（例えば画素の集合１６
→１９→２２→２５の１＠）対応するアドレスをアクセ
スし、読み出された４ビツト差列データを４ビツト差列
のままバックアメモリ８〜１１に誉き込みを行なう。バ
ッフ７メモリ８〜１１のそれぞれに、縦軸−横軸変換後
の１水平表示期間分のデータが誉き込まれた後、スイッ
チ１２を順次切換えて、出力端子１３からデータを出力
することにより、第４図の表示画面７０に見られる様な
縦軸−横軸変換を行なった画面を表示することが可能と
なる。この時、バッファメモリ８〜１１は、１水平表示
期間分のデータを出力している間に次の表示データを簀
き込んでおく必要があり、バッフアメモリ８〜１１全体
で８水平表示期間分のデータをたくわえる容量な必要と
する。しかしながら１本笑施例によれはメモリ４〜７を
アクセスタイムの遅い安価なメモリ（例えはダイナきツ
クｉｊ１ＭＯＳメモリ）Ｋよって構＆することが出来る
ため嘔メモリ回路全体のコストを低減することが小米る
Ｏ ｍ５図に、本発明の別の実施例を示す。１＆工入力端子
、４〜７はメ七り、７５はメモリの書き込みタイきング
コントロール、８０〜８７はスイ１゜ツチ、８８〜９５
はシフトレジスタ、１２はスイッチ、１３は出力端子で
ある。あ１図の′ｉＮ、施例と本実施例の王ン≧違いは
、バッファメモ９８〜１１０代わりにシフトレジスタ８
８〜９５を用い−（いる。

ことである。　　　　　　　　　　　　　　　　４．。

次に本実施例の動作について説明する。入力端子１から
は１ビツトのデーＩが入力され、メモリ４〜７に入力さ
れている。この時、書き込みタイはングコントロール回
路７５から位相をずらした書き込みタイミングパルス７
６〜７９ヲメモリ４〜７に与えることにより、直列−並
列変換器を用いることなくメモリ４〜７の同一アドレス
に連続したデータの入力が可能となる。縦軸−横軸変換
を行なうには、スイッチ８０〜８１を図面中上側（シフ
トレジスタ８８　、９０　、９２゜９４側）に切り換え
た後圧１適常の表示画面上での垂直方向に相当丁連続信
号成分のデータを順次シフトレジスタ８８　、９０　、
９２　、９４１ｃ転送する。シフトレジスタ８８．９０
　、９２　、９４　Ｋ　１垂直方向成分のデータ（Ｗ軸
−横軸変換後の１水平走査腺表示期間）分のデータを薔
き込む。その後に、スイッチ８４〜８７をシフトレジス
タ８８゜９０　、５’２．９４１１１１に切換えて、ス
イッチ１２を（縦軸−横軸変換後の）１水平走皇−ごと
に順次切り換えて一出力端子１３からｋＩｃ軸−横軸変
換後のデータを出力する。シフトレジスタ８８　、９０
　。

９２　、９４からデータを読み出している期間中は。

もう１ｆｆｉのシフトレジスタ８９　、　？１　、９５
　、９５には１次に表示するためのデータが書き込まれ
ており、以降スイッチ８０〜８７を順次切換えて表示を
行なうことができる。第５図の実施例には第１図に見ら
れる出力部の並列−直列変換器３を用いていない、通常
の読み出しを行なう時には、スイッチ８０〜８７をシフ
トレジスタ８８゜９０　、９２．９４側に切り換えてお
き、４ビット並列のシフトレジスタ出力をスイッチ１２
を用いて順次読み出すことにより、並列−直列変換を行
たっている。

本実施例は、出力部のバッファメモリとしてシフトレジ
スタを用いているため、スタチック型メモ１！を用いた
纂合に比べて、アドレスバスな省略出来るために、モノ
リシツクＩＣ化７に行なう際にビン数を少なく出来る特
徴がある。

以上、２つの実施例について述べて来たが。

本発明の５！ＪＪ来ｆｓこれら２つり実施９ｄ　ＰＣ限
定されるものではない。例えば、これらの実施例では。

いずれも１ビツト→４ビツトの直列−並列変換を行なっ
ているが、１とット→２ビットや１ビツト→８ビツトな
どの直列−並列変換を行なった場合にも本発明を適用出
来るのはもちろんである。またバッファメモリとしてス
タチック型ＭＯＳメモリとシフトレジスタを用いた例を
挙けたが、バイポーラ型メモリや、ＦＩ１０メモリ　　
（Ｆｔｒｓｔ　　　１ｎＦｉｒｚｔ　　　ｏｕｔ　　）
、　　　Ｌ　　Ｉ　　Ｆ　　Ｏ（Ｌａ５ｔＬ＋４　Ｆｉ
ｒｓｔ　ｏｕｔ　）メモリ等を用いることが出来ること
も容易に推察出来る。また％４図の例では表示−開６９
と７０はＡ軸に関して線対称となっているが、Ｂ軸に関
【−て線対称としたり、また表示画面６９を９０度ある
いは２７０度回転させたりすることも可能であることは
容易に推察出来る。

〔発明の効果〕

本発明によれば、テレビジョン画面上での縦軸−横軸変
換を行なうことが出来るため１画像ファイルやカメラ等
のソース信号源からのビデオ信号画像が横向きに記録さ
れていて見ずらい場合にも、正立した見易い画面を得る
ことが出来る。

【図面の簡単な説明】

第１図は本発明の代表的な実施例を示すブロック図、第
２図は従来のデジタルビデオメモリ回路の例を示すブロ
ック図、絹３図は表示画面の正面図の一部、第４図は縦
軸−横軸変換の概念を示ｆ説明図、第５図は本発明の別
の実施例を示すブロック図である。 ４〜７川メモリ ８〜１１・・・バックアメモリ ８８〜９５・・・シフトレジスタ 代理人弁理士　高　ｍ　　明　夫、１゜鷺　　１　　図 第　２　口 つ 嶌　３　図

Claims (1)

【特許請求の範囲】
1. デジタル信号に変換された、テレビジョン用信号を、フ
   レームメモリに読み書きを行なうデジタルビデオメモリ
   回路において；テレビジョン画面上での垂直方向に相当
   する連続信号成分を、上記フレームメモリからバッファ
   メモリに転送し；テレビジョンの水平同期周波数に同期
   させて、上記バッファメモリから信号を読み出して画面
   表示を行なうことにより、テレビジョン画面上での縦軸
   −横軸変換を行なう手段を具備することを特徴とするデ
   ジタルビデオメモリ回路。