JPH01165280A - 倍速変換回路 - Google Patents
倍速変換回路Info
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- JPH01165280A JPH01165280A JP62323524A JP32352487A JPH01165280A JP H01165280 A JPH01165280 A JP H01165280A JP 62323524 A JP62323524 A JP 62323524A JP 32352487 A JP32352487 A JP 32352487A JP H01165280 A JPH01165280 A JP H01165280A
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- memory
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- line memory
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- 230000015654 memory Effects 0.000 claims abstract description 71
- 238000006243 chemical reaction Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Digital Computer Display Output (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビジョンの表示装置において、ノンインタ
ーレース走査を実現するための倍速変換回路に関する。
ーレース走査を実現するための倍速変換回路に関する。
近年、衛星放送・文字放送・ビデオディスク・大型テレ
ビジョン装置などの新しいメディアや機器が普及されて
おり、これらのメディアの特徴を活かすべく、テレビジ
ョン画像の高画質化が試みられている。
ビジョン装置などの新しいメディアや機器が普及されて
おり、これらのメディアの特徴を活かすべく、テレビジ
ョン画像の高画質化が試みられている。
画像の高画質化の一手段として、現在のインターレース
走査による表示をメモリーを利用してノンインターレー
ス走査に変換して、フリッカ−や走査線が目立つ等の妨
害を低減しようとの試みがなされている。
走査による表示をメモリーを利用してノンインターレー
ス走査に変換して、フリッカ−や走査線が目立つ等の妨
害を低減しようとの試みがなされている。
また近年では半導体メモリーの技術進歩が著しく高集積
・大容量で画像処理専用のラインメモリーやフィールド
メモリーが発表されている。
・大容量で画像処理専用のラインメモリーやフィールド
メモリーが発表されている。
そこで本発明は、それらのメモリーを利用してノンイン
ターレース走査を実現するための倍速変換回路において
、２個のラインメモリーと１個のフィールドメモリーの
簡単な構成で回路の負担が少なく、低コストの倍速変換
回路を実現したものである。
ターレース走査を実現するための倍速変換回路において
、２個のラインメモリーと１個のフィールドメモリーの
簡単な構成で回路の負担が少なく、低コストの倍速変換
回路を実現したものである。
第６図（ａ）は従来例図１であり、２個のラインメモリ
ーの人力と出力を交互に切り替え、一方のラインメモリ
ーに１水平走査期間のデーターを書込む間にもう一方の
ラインメモリーより倍速で同一データーを２回読出すこ
とにより、２本の水平走査線に同一データーを表示しよ
うとするものである。
ーの人力と出力を交互に切り替え、一方のラインメモリ
ーに１水平走査期間のデーターを書込む間にもう一方の
ラインメモリーより倍速で同一データーを２回読出すこ
とにより、２本の水平走査線に同一データーを表示しよ
うとするものである。
第６図（ｂ）は従来例図２であり、２個のラインメモリ
ーと２個のフィールドメモリーで構成されており、２個
のラインメモリーは１水平走査期間ごとに入力と出力が
交互に切り替えられ、２個のフィールドメモリーは１水
室期間ごとに入力と出力が切り替えられる。データーの
読出しはラインメモリーもフィールドメモリーも倍速で
読出され、一方の読出しが１回終了した後に他方を読出
すことにより表示画面には現フィールドのデーターと１
フイールド前のデーターが交互に水平走査線に表示され
るのである。
ーと２個のフィールドメモリーで構成されており、２個
のラインメモリーは１水平走査期間ごとに入力と出力が
交互に切り替えられ、２個のフィールドメモリーは１水
室期間ごとに入力と出力が切り替えられる。データーの
読出しはラインメモリーもフィールドメモリーも倍速で
読出され、一方の読出しが１回終了した後に他方を読出
すことにより表示画面には現フィールドのデーターと１
フイールド前のデーターが交互に水平走査線に表示され
るのである。
しかし、第６図（ａ）の従来例図１による方法では、デ
ーターを倍速に変換はできるが、２本の水平走査線に同
一データーが表示されるため、垂直方向の解像度が損な
われるといった問題点を有する。
ーターを倍速に変換はできるが、２本の水平走査線に同
一データーが表示されるため、垂直方向の解像度が損な
われるといった問題点を有する。
また、第６図（ｂ）の従来例図２による方法では、高速
で動作するメモリーが必要であり、コストが高くなると
ともに、制御回路も複雑になるといった問題点を有する
。
で動作するメモリーが必要であり、コストが高くなると
ともに、制御回路も複雑になるといった問題点を有する
。
そこで本発明はこのような問題点を解決するものでその
目的とするところは、２個のラインメモリーと１個のフ
ィールドメモリーで垂直方向の解像度が損なわれない倍
速変換回路を実現するとともに、高集積・大容量である
フィールドメモリーの動作速度はラインメモリーの１／
２の速度で動作可能なので、低価格のフィールドメモリ
ーを使用して低コストの倍速変換回路を提供するところ
にある。
目的とするところは、２個のラインメモリーと１個のフ
ィールドメモリーで垂直方向の解像度が損なわれない倍
速変換回路を実現するとともに、高集積・大容量である
フィールドメモリーの動作速度はラインメモリーの１／
２の速度で動作可能なので、低価格のフィールドメモリ
ーを使用して低コストの倍速変換回路を提供するところ
にある。
本発明の倍速変換回路は、
（イ）ラインメモリーＡ（１〕とフィールドメモリー（
２）およびラインメモリーＢ（３）を有し、（ロ）ライ
ンメモリーＡ（１）とラインメモリーＢ（３）の書込み
と、フィールドメモ’Ｉ−（２）の書込み・読出しは、
同一の第１のクロック（４）でなされ、 （ハ）ラインメモリーＡ（１）とラインメモリーＢ（３
）の読出しは、第１のクロック（４）倍速スピードであ
る第２のクロック（５）でなされる。
２）およびラインメモリーＢ（３）を有し、（ロ）ライ
ンメモリーＡ（１）とラインメモリーＢ（３）の書込み
と、フィールドメモ’Ｉ−（２）の書込み・読出しは、
同一の第１のクロック（４）でなされ、 （ハ）ラインメモリーＡ（１）とラインメモリーＢ（３
）の読出しは、第１のクロック（４）倍速スピードであ
る第２のクロック（５）でなされる。
以上の如く構成したことを特徴とする。
（イ）ラインメモＩＪ−Ａ（１）には１水平走査期間の
全データーが記憶される。
全データーが記憶される。
（ロ）フィールドメモＵ−（２）には１垂直走査期間の
全データーが記憶された後、記憶された順に出力される
。
全データーが記憶された後、記憶された順に出力される
。
（ハ）ラインメモリーＢ（３）には、フィールドメモリ
ー（２）の出力データーの１水平走査期間分が記憶され
る。
ー（２）の出力データーの１水平走査期間分が記憶され
る。
（ニ）ラインメモリーＡ（１）とラインメモリーＢ（３
）の読出しは、書込みの２倍の速度でなされ、どちらか
一方のラインメモリーに書込まれた１水平走査期間分の
全データーを読出した後、他の一方のラインメモリーに
書込まれた１水平走査期間分の全データーを読み出す。
）の読出しは、書込みの２倍の速度でなされ、どちらか
一方のラインメモリーに書込まれた１水平走査期間分の
全データーを読出した後、他の一方のラインメモリーに
書込まれた１水平走査期間分の全データーを読み出す。
以上の動作を繰り返すことにより、ラインメモ’Ｊ−Ａ
（１）より出力される現在のフィールドのデーターとラ
インメモリーＢ（３）より出力される１フイールド前の
データーが、１水平走査線ごとに交互に出力されて表示
されるので、良好な垂直方向の解像度が得られる。
（１）より出力される現在のフィールドのデーターとラ
インメモリーＢ（３）より出力される１フイールド前の
データーが、１水平走査線ごとに交互に出力されて表示
されるので、良好な垂直方向の解像度が得られる。
また、フィールドメモリー（２）は低速動作が可能なの
で安価な倍速変換回路が得られるのである。
で安価な倍速変換回路が得られるのである。
以下、本発明の一実施例を図面を参照して説明する。
第１図は倍速変換回路のブロック図であり、第２図は倍
速変換回路のタイミング図である。
速変換回路のタイミング図である。
図においてアナログ入力信号（８）は、アナログ量をデ
ジタル量に変換するＡ／Ｄ変換器（６）によりデジタル
人力信号αＱとなり、ラインメモリーＡ（１）とフィー
ルドメモリー（２）に第１のクロック（４）により書込
まれる。フィールドメモリー（２）には１フイールド前
のアナログデーター（８°）がデジタル量に変換されて
記憶しているが、１フイールド毎に新しいフィールドの
データーに更新されている。
ジタル量に変換するＡ／Ｄ変換器（６）によりデジタル
人力信号αＱとなり、ラインメモリーＡ（１）とフィー
ルドメモリー（２）に第１のクロック（４）により書込
まれる。フィールドメモリー（２）には１フイールド前
のアナログデーター（８°）がデジタル量に変換されて
記憶しているが、１フイールド毎に新しいフィールドの
データーに更新されている。
フィールドメモリーの出力信号αυは現フィールドのデ
ジタル入力信号αＯが記憶される直前に１フイールド前
のデーターが出力され、ラインメモリー Ｂ （３）に
第１のクロックにより記憶される。
ジタル入力信号αＯが記憶される直前に１フイールド前
のデーターが出力され、ラインメモリー Ｂ （３）に
第１のクロックにより記憶される。
以上でラインメモＩＪ−Ａ（１）には現フィールドの１
水平期間分のデーターが記憶され、ラインメモＩＪ −
Ｂ （３）には１フイールド前の１水平期間分の全デー
ターが記憶される。
水平期間分のデーターが記憶され、ラインメモＩＪ −
Ｂ （３）には１フイールド前の１水平期間分の全デー
ターが記憶される。
ここでラインメモ！Ｊ−Ａ（１）では、１水平期間の約
１／２のデーターを書き終えた時より、第１のクロック
（４）の倍速である第２のクロック（５）により読み出
しを始め、１水平期間の全データーを書き終えた直後に
読出しを終了することにより現フィールドの倍速出力デ
ーターを得る。
１／２のデーターを書き終えた時より、第１のクロック
（４）の倍速である第２のクロック（５）により読み出
しを始め、１水平期間の全データーを書き終えた直後に
読出しを終了することにより現フィールドの倍速出力デ
ーターを得る。
また、ラインメモリーＢ（３）では、１フイールド前の
１水平期間のデーターを書き終えた後、次の１水平期間
のデーターを書き始める直前より第２のクロックにて読
出すことにより、１フイールド前の倍速出力データーα
Ｊが得られる。
１水平期間のデーターを書き終えた後、次の１水平期間
のデーターを書き始める直前より第２のクロックにて読
出すことにより、１フイールド前の倍速出力データーα
Ｊが得られる。
以上の動作を繰り返すことによりデジタル量をアナログ
量に変換するＤ／Ａ変換器（７）には、現フィールドの
倍速出力データー□と１フイールド前の倍速出力データ
ー〇つが交互に入力され、倍速変換されたアナログ出力
信号（９）を得ることができる。
量に変換するＤ／Ａ変換器（７）には、現フィールドの
倍速出力データー□と１フイールド前の倍速出力データ
ー〇つが交互に入力され、倍速変換されたアナログ出力
信号（９）を得ることができる。
第３図はメモリー内部のブロック図であり、ラインメモ
リーもフィールドメモリーも同一の１成であり、メモリ
ーアレイαでの容量が異なるのである。
リーもフィールドメモリーも同一の１成であり、メモリ
ーアレイαでの容量が異なるのである。
入力データー〇りは人力レジスタ叩に記憶された後、入
力アドレスカウンタα０で示されるメモリーアレイαつ
の番地に記憶される。メモリーアレイαつに記憶されて
いるデーターは、出力アドレスカウンタ０Φで示される
番地のデーターが出力レジスタαつに転送されて出力デ
ータ−（イ）を出力する。
力アドレスカウンタα０で示されるメモリーアレイαつ
の番地に記憶される。メモリーアレイαつに記憶されて
いるデーターは、出力アドレスカウンタ０Φで示される
番地のデーターが出力レジスタαつに転送されて出力デ
ータ−（イ）を出力する。
ここで、入力アドレスカウンタα０の動作は、リセット
信号Ａ（２１）によりカウンタはリセットされて０番地
を指示し、クロックＡ （２２）により１番地づつアッ
プカウントして書込番地を指定していく。
信号Ａ（２１）によりカウンタはリセットされて０番地
を指示し、クロックＡ （２２）により１番地づつアッ
プカウントして書込番地を指定していく。
同様に出力アドレスカウンタαΦの動作も、リセット信
号Ｂ（’２３）によりカウンタはリセットされて０番地
を指示し、クロックＢ （２４）により１番地づつアッ
プカウントして読出番地を指定していくのである。
号Ｂ（’２３）によりカウンタはリセットされて０番地
を指示し、クロックＢ （２４）により１番地づつアッ
プカウントして読出番地を指定していくのである。
このように本発明におけるメモリーの動作は、先に記憶
したデーターを先に読出すＦＩＦＯ動作を行うとともに
、入力アドレスカウンタ０ａと出力アドレスカウンタα
Ｓを独立して内蔵しているため入力動作と出力動作が同
時に行なえるものである。
したデーターを先に読出すＦＩＦＯ動作を行うとともに
、入力アドレスカウンタ０ａと出力アドレスカウンタα
Ｓを独立して内蔵しているため入力動作と出力動作が同
時に行なえるものである。
第４図はテレビジョン装置のブロック図であり、ブラウ
ン管により表示をおこなうテレビジョン装置に本発明の
倍速変換回路を応用した例である。
ン管により表示をおこなうテレビジョン装置に本発明の
倍速変換回路を応用した例である。
アンテナ（２５）から入力した信号はテレビジョン信号
処理回路（２６）にて処理される。音声信号（２７）は
アンプ（２８）により増幅されてスピーカー（２９）を
駆動する。
処理回路（２６）にて処理される。音声信号（２７）は
アンプ（２８）により増幅されてスピーカー（２９）を
駆動する。
赤色・緑色・青色の原色信号（３０）はそれぞれ倍速変
換回路（３１）にて倍速変換されて、ブラウン管（３２
）で表示される。制御信号発生回路（３４）では、同期
信号（３３）を基準に各種の制御信号を発生して装置全
体を制御する。
換回路（３１）にて倍速変換されて、ブラウン管（３２
）で表示される。制御信号発生回路（３４）では、同期
信号（３３）を基準に各種の制御信号を発生して装置全
体を制御する。
このように倍速変換回路（３１）を付加して、ノンイン
ターレースにて表示をすれば、ちらつきのない画面を再
現できるとともに、垂直方向の解像度が低下しない良好
な画像を得ることができる。
ターレースにて表示をすれば、ちらつきのない画面を再
現できるとともに、垂直方向の解像度が低下しない良好
な画像を得ることができる。
第５図は液晶テレビジョン装置のブロック図であり、ブ
ラウン管（３２）の替りに液晶パネル（３９）に表示を
行なうものである。
ラウン管（３２）の替りに液晶パネル（３９）に表示を
行なうものである。
液晶パネル（３９）により表示を可能とするため、倍速
変換回路（３１）の出力はインターフェース回路（３５
）により液晶パネル（３９）を駆動できる映像信号（３
６）に変換される。Ｘドライバー（３７）はシフトレジ
スターとスイッチ回路で構成されており、映像信号（３
６）を表示すべき横位置を決定してスイッチ回路を駆動
し、液晶パネル（３９）に表示データーを送出する。
変換回路（３１）の出力はインターフェース回路（３５
）により液晶パネル（３９）を駆動できる映像信号（３
６）に変換される。Ｘドライバー（３７）はシフトレジ
スターとスイッチ回路で構成されており、映像信号（３
６）を表示すべき横位置を決定してスイッチ回路を駆動
し、液晶パネル（３９）に表示データーを送出する。
Ｙドライバー（３８）はシフトレジスターにて構成され
、液晶パネル（３９）の表示ラインを選択するものであ
る。
、液晶パネル（３９）の表示ラインを選択するものであ
る。
液晶パネル（３９）においては、Ｙドライバー（３８）
のシフトレジスターは表示ラインを１本づつ順次選択し
ていくため、インターレース駆動を実現することの方が
むずかしい。本発明の倍速変換回路を用いることにより
高精細な液晶パネル（３９）による表示が可能となる。
のシフトレジスターは表示ラインを１本づつ順次選択し
ていくため、インターレース駆動を実現することの方が
むずかしい。本発明の倍速変換回路を用いることにより
高精細な液晶パネル（３９）による表示が可能となる。
以上説明したように本発明の倍速変換回路を用いれば、
現在のフィールドのデーターと１フイールド前のデータ
ーが、１水平期間毎に交互に倍速で出力されるため、垂
直方向の解像度が損なわれず、ちらつきのない良好な画
面を提供できる。
現在のフィールドのデーターと１フイールド前のデータ
ーが、１水平期間毎に交互に倍速で出力されるため、垂
直方向の解像度が損なわれず、ちらつきのない良好な画
面を提供できる。
また、−船釣には高速で動作するメモ！Ｊ−ＩＣは高価
であるが、ラインメモリーに比べ半分の速度で動作する
大容量のフィールドメモリーを利用できるため、メモリ
ー構成が従来に比べ少ないことと相まって、低コストの
倍速変換回路を実現できる。
であるが、ラインメモリーに比べ半分の速度で動作する
大容量のフィールドメモリーを利用できるため、メモリ
ー構成が従来に比べ少ないことと相まって、低コストの
倍速変換回路を実現できる。
さらには、液晶パネルのようにノンインターレース駆動
に適した表示デバイスにおいては、本発明の倍速変換回
路を用いることにより、容易に高精細な表示を得ること
ができるのである。
に適した表示デバイスにおいては、本発明の倍速変換回
路を用いることにより、容易に高精細な表示を得ること
ができるのである。
第１図は倍速変換回路のブロック図
第２図は倍速変換回路のタイミング図
第３図はメモリー内部のブロック図
第４図はテレビジョン装置のブロック図第５図は液晶テ
レビジョン装置のブロック図第６図（ａ）は従来例図１
゜ 第６図（ｂ）は従来例図２である。 １・・・ラインメモリーＡ ２・・・フィールドメモリー ３・・・ラインメモリーＢ ４・・・第１のクロック ５・・・第２のクロック 以 上 出願人 セイコーエプソン株式会社 ？５１図 第２図 ／、’ｉ ３図 第４図 ↓Ｊ５図
レビジョン装置のブロック図第６図（ａ）は従来例図１
゜ 第６図（ｂ）は従来例図２である。 １・・・ラインメモリーＡ ２・・・フィールドメモリー ３・・・ラインメモリーＢ ４・・・第１のクロック ５・・・第２のクロック 以 上 出願人 セイコーエプソン株式会社 ？５１図 第２図 ／、’ｉ ３図 第４図 ↓Ｊ５図
Claims (1)
- 【特許請求の範囲】 （イ）ラインメモリーＡ（１）とフィールドメモリー（
２）およびラインメモリーＢ（３）を有し、（ロ）ライ
ンメモリーＡ（１）とラインメモリーＢ（３）の書込み
と、フィールドメモリー（２）の書込み・読出しは、同
一の第１のクロック（４）でなされ、 （ハ）ラインメモリーＡ（１）とラインメモリーＢ（３
）の読出しは、第１のクロック（４）の倍速スピードで
ある第２のクロック（５）でなされることを特徴とする
倍速変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323524A JPH01165280A (ja) | 1987-12-21 | 1987-12-21 | 倍速変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323524A JPH01165280A (ja) | 1987-12-21 | 1987-12-21 | 倍速変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165280A true JPH01165280A (ja) | 1989-06-29 |
Family
ID=18155653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323524A Pending JPH01165280A (ja) | 1987-12-21 | 1987-12-21 | 倍速変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165280A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182643A (en) * | 1991-02-01 | 1993-01-26 | Futscher Paul T | Flicker reduction circuit for interlaced video images |
| US5265049A (en) * | 1991-04-25 | 1993-11-23 | Oki Electric Industry Co., Ltd. | Serial access memory capable of reading data serially at a speed double the writing speed |
| US6008855A (en) * | 1997-04-25 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Double-speed image signal display method, display unit and television receiver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379421A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Television signal conversion circuit |
-
1987
- 1987-12-21 JP JP62323524A patent/JPH01165280A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379421A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Television signal conversion circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182643A (en) * | 1991-02-01 | 1993-01-26 | Futscher Paul T | Flicker reduction circuit for interlaced video images |
| US5265049A (en) * | 1991-04-25 | 1993-11-23 | Oki Electric Industry Co., Ltd. | Serial access memory capable of reading data serially at a speed double the writing speed |
| US6008855A (en) * | 1997-04-25 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Double-speed image signal display method, display unit and television receiver |
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