JP3895946B2 - 表示装置及びその制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル映像データが入力されるデジタル入力表示装置に関し、特に、入力されるデジタルデータと異なる周期でサンプリングする表示装置に関する。
【０００２】
【従来の技術】
デジタルスチルカメラ（ＤＳＣ）やデジタルビデオカメラ（ＤＶＣ）のようなデジタル撮像装置の急速な普及に伴い、これらに用いるディスプレイとして、小型の液晶表示装置（ＬＣＤ）が採用されている。これらのディスプレイは小型である一方で、非常に高精細な映像を表示することが求められている。
【０００３】
図６は、従来のデジタル撮像装置の構成を示すブロック図であり、撮像部１、デジタル信号処理部（以下ＤＳＰと略記する）２、記憶媒体３、フレームメモリ４、エンコーダ１０１、デジタルアナログ（以下Ｄ／Ａと略記する）変換器１０２、アナログ信号処理部（以下ＡＳＰと略記する）１０３、ディスプレイ９より構成されている。撮像部１は、内部に例えば電荷結合素子（以下ＣＣＤと略記する）等を有し、ＣＣＤに受光する景色に応じたデジタル映像データを出力する。ＤＳＰ２は、デジタル信号にガンマ補正などの所定の処理を施し、処理済みのデジタル映像データを各部に出力する。また、記憶媒体３やフレームメモリ４が保存しているデジタル映像データを読み出し、エンコーダ１０１に出力する。記憶媒体３は、例えばフラッシュメモリを内蔵したカードや、磁気テープ等であり、撮影した映像データを保存する。フレームメモリ４は、ＤＳＰ２で映像データを処理するために、一時的にデジタル映像データを保持する。エンコーダ１０１は、デジタル映像データをＮＴＳＣやＰＡＬ等の規格化された映像フォーマットに変換する。Ｄ／Ａ変換器１０２は、デジタルデータをアナログデータに変換し、アナログ映像データを出力する。ＡＳＰ１０３は、アナログ映像データをディスプレイ９に適するように、再度ガンマ補正をかけたり、ディスプレイ９がＬＣＤである場合は、反転駆動のために信号を反転するなどして、映像データをディスプレイ９に最適な電圧信号に変換して出力する。ディスプレイ９は、ＬＣＤやＥＬ表示装置などの表示装置であり、アクティブマトリクス型の場合、Ｈスキャナ９ａとＶスキャナ９ｂを内蔵し、ＤＳＰ２が出力した撮像部１や記憶媒体３の映像データに応じて、表示部９ｃに映像を表示する。
【０００４】
【発明が解決しようとする課題】
近年のＤＳＣやＤＶＣのＣＣＤは、撮像可能画素が急速に増加しており、例えば数百万画素をマトリクス状に配置し、所定の規格に従った画像データを撮影する。しかし、デジタル撮像装置の小型化への対応のため、その撮影中の映像を表示するためのディスプレイ９の画素数は、通常１０万画素程度である。また、撮影する画像データは一般的に図２（ａ）に示すようなＲＧＢの各色同士が列方向でそろって配置されるストライプ配列であることが多いが、ディスプレイ９は少ない画素数でより高精細な映像を表示するために、図２（ｂ）に示すようなＲＧＢの各色をそれぞれ隣接する行同士で所定ピッチずらして配置するデルタ配列を採用することが多い。
【０００５】
このような場合、入力される映像データをディスプレイの画素数に応じて間引いてサンプリングする処理が必要となる。従来の構成では、デジタル映像データを一旦アナログに変換し、ＡＳＰ１０３が、アナログ映像データをディスプレイ９の画素数に応じた所定のタイミングでサンプリングして出力していた。
【０００６】
しかし、アナログ信号を扱う回路は、一般的にバイポーラトランジスタを有し、ＭＯＳトランジスタから構成されるデジタル回路に比較して回路設計に長期間を要する。また、バイポーラトランジスタのアナログ回路はＭＯＳトランジスタのデジタル回路に比較して消費電力が大きい。
【０００７】
そこで、本発明は、ＡＳＰを用いないデジタル撮像装置を提供し、デジタル撮像装置の回路設計期間を短縮するとともに、低消費電力化することを目的とする。
【０００８】
また、ストライプ配列のデータをデルタ配列のディスプレイに表示する場合、図２（ａ）（ｂ）を比較すれば明らかなように、奇数行の表示はそのままでも良いが、偶数行の表示は、データの画素と表示画素の位置が異なり、正しい表示を行うことが出来なかった。そこで、本発明は、ストライプ配列のデータをデルタ配列のディスプレイに表示する場合に、画像データをより再現性高く表示するディスプレイを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたもので、第１の画素数を有するデジタル映像データが第１の周期で入力され、デジタル映像データを第１の画素数とは異なる第２の画素数に変換し、第２の周期で表示する表示装置であって、映像データの隣接する２つのデータに対し、第１及び第２の周期のタイミングずれに応じた重み付けを行って演算し、新たなデータを作成する画素数調整回路を有する表示装置である。
【００１０】
さらに、表示装置は、同色画素が行毎にずれて配置されているデルタ配列で、画素数調整回路は、奇数行と偶数行で重みが異なる。
【００１１】
また、第１の画素数を有するデジタル映像データが第１の周期で入力され、デジタル映像データを第１の画素数とは異なる第２の画素数に変換し、第２の周期でサンプリングして表示する表示装置であって、予め設定された複数の係数から一つを選択し、入力される映像データを係数倍する第１の乗算と、入力される映像データの直前もしくは直後の映像データに（１−係数）倍する第２の乗算と、第１及び第２の乗算結果の加算とを行って新たな映像データを作成する画素数調整を行う表示装置である。
【００１２】
さらに表示装置は、同色画素が行毎にずれて配置されているデルタ配列で、係数は、奇数行と偶数行で異なる値が設定されている。
【００１３】
また、第１の画素数を有するデジタル映像データが第１の周期で入力され、デジタル映像データを第１の画素数とは異なる第２の画素数に変換し、第２の周期でサンプリングして表示する表示装置であって、予め設定された複数の係数から一つを選択する係数セレクタと、入力される映像データを係数倍する第１の乗算器と、入力される映像データの直前もしくは直後の映像データに（１−係数）倍する第２の乗算器と、第１及び第２の乗算結果を加算する加算器とを有する画素数調整回路を有する表示装置及びその制御回路である。
【００１４】
さらに、表示装置は、同色画素が行毎にずれて配置されているデルタ配列で、係数セレクタは、奇数行用の第１の係数セレクタと、偶数行用の第２の係数セレクタと、第１及び第２の係数セレクタを切り換えるセレクタとを有する。
【００１５】
【発明の実施の形態】
図１は、本発明の実施形態に係るデジタル撮像装置を示すブロック図であり、撮像部１、ＤＳＰ２、記憶媒体３、フレームメモリ４、画素数調整回路５、メモリ６、ＤＳＰ７、増幅器８、ディスプレイ９より構成される。
【００１６】
撮像部１は、内部に例えばＣＣＤ等を有し、景色に応じたデジタル映像データを出力する。ＤＳＰ２は、デジタル信号にガンマ補正などの所定の処理を施し、処理済みのデジタル映像データを各部に出力する。また、ＤＳＰ２は記憶媒体３やフレームメモリ４が保存しているデジタル映像データを読み出し、画素数調整回路５に出力する。記憶媒体３は、例えばフラッシュメモリを内蔵したカードや、磁気テープ等であり、撮影した映像データを保存する。フレームメモリ４は、ＤＳＰ２で映像データを処理するために、一時的にデジタル映像データを保持する。画素数調整回路５は、後述するように、所定のタイミングでデジタル映像データをサンプリングし、ディスプレイ９の画素数に応じたデジタル映像データを出力する。メモリ６はフリップフロップや、ラインメモリであり、８ビットデータを１０ワード保持することが出来る。ＤＳＰ７は、メモリ６から読み出したデータをディスプレイ９に適するように、再度ガンマ補正をかけたり、ディスプレイ９がＬＣＤである場合は、反転駆動のために信号を反転するなどして、ディスプレイ９に最適な映像データに変換する。さらにデジタルのデータを例えば電位差１Ｖの電圧信号に変換して出力する。増幅器８は、１ＶのＤＳＰ７の出力を増幅し、例えば５Ｖなど、ディスプレイ９の画素電圧に適した電圧に増幅する。ディスプレイ９は、ＬＣＤやＥＬ表示装置などの表示装置であり、アクティブマトリクス型の場合、Ｈスキャナ９ａとＶスキャナ９ｂを内蔵し、ＤＳＰ２が出力した映像データに応じて、表示部９ｃに映像を表示する。
【００１７】
撮像部１が出力し、ＤＳＰ２が処理するデジタル映像データは、例えばＱＶＧＡ規格であり、１行にＲＧＢそれぞれ３２０画素のデータを有する。画素の配置は図２（ａ）に示すように、ストライプ配列である。記憶媒体３には、この規格のデータが保存される。これに対し、ディスプレイ９の画素数は、１行にＲＧＢ各色１８６画素、合計５５８画素であり、図２（ｂ）に示すように隣接行で同色が互いに１．５画素ずれて配置されているデルタ配列である。このため、ＤＳＰ２が出力するデジタル映像データをディスプレイ９に表示するためには、デジタル映像データの画素数を３２０画素から１８６画素へ約３／５に減らす必要がある。
【００１８】
１水平周期６０Ｈｚの時、ＱＶＧＡのデジタル映像データは、周波数６．２５ＭＨｚ、周期１６０ｎ秒で送信される。これに対し、５５７画素のディスプレイは周波数１１．０４ＭＨｚ、周期２７１ｎ秒でサンプリングする。このように、信号送信周波数とサンプリング周波数が異なっている状態でそのままサンプリングすると、例えばサンプリングタイミングがデジタルデータの変化点に重なってしまったりすると、正常なデータをサンプリングすることが出来ず、ディスプレイ表示が正常に行われなくなる。そこで、本実施形態では、画素数調整回路５とメモリ６とをＲＧＢ各色毎に配置した。以下に、これらの動作について述べる。
【００１９】
画素数調整回路５は、５画素分のデジタル映像データから３画素分のデジタル映像データを作成して出力する回路である。メモリ６には、３／５に画素数が削減された映像データを一時的に保持され、ディスプレイ９に最適な周波数、即ち１１．０４MHzでデータが読み出される。
【００２０】
以下に、画素数調整回路５について詳述する。図３に映像データ及びサンプリングする画素を選択する考え方を説明するためのタイミング概念図を示す。映像データはデータクロックに同期して入力され、その周期は１ｔ＝１６０ｎ秒である。１ｔ毎にＲＧＢ各色に対応した８ビットのデータが画素数調整回路５ａ、ｂ、ｃそれぞれに入力される。画素数調整回路５は、映像データが５画素分入力される間に３画素分の映像データを作成し、それぞれ出力する。サンプリングタイミングは奇数行（ＯＤＤ）と偶数行（ＥＶＥＮ）でタイミングが異なっている。上段に奇数行のＲＧＢそれぞれのタイミングを、下段に偶数行のＲＧＢそれぞれのタイミングを示す。
【００２１】
まず、画素数を減らしたデータの作成に関する第１の方法について述べる。第１の方法は、５画素分の映像データから最適なデータを選択してサンプリングし、３画素分のデータに間引く方法である。入力される映像データが奇数行のＢ色の場合、データサンプリングタイミングは、(1)のタイミングで映像データ１が入力されるとともに、１回目のサンプリングを行う。そして、５ｔ／３の周期でサンプリングを行う。奇数行のＲ色サンプリングタイミングは、Ｂ色のサンプリングタイミングよりも１／３周期遅延してサンプリングする。即ち、５ｔ／３×１／３＝５ｔ／９だけ遅延して１回目のサンプリングを行う。その後は同様に、５ｔ／３周期でサンプリングする。奇数行のＧ色サンプリングタイミングは、Ｂ色のサンプリングタイミングよりも２／３周期遅延してサンプリングする。即ち、５ｔ／３×２／３＝１０ｔ／９だけ遅延して１回目のサンプリングを行う。その後は同様に、５ｔ／３周期でサンプリングする。そして、本実施形態のディスプレイ９はデルタ配列であるので、偶数行の各色のサンプリングタイミングは、奇数行の各色サンプリングタイミングよりも１．５画素分即ち５ｔ／６だけ遅延してサンプリングする。
【００２２】
従って、奇数、偶数の行の各色のサンプリングされるべきデータは以下のようになる。
奇数行 Ｂ色 データ１，２，４
奇数行 Ｒ色 データ１，３，４
奇数行 Ｇ色 データ２，３，５
偶数行 Ｂ色 データ１，３，５
偶数行 Ｒ色 データ２，４，５
偶数行 Ｇ色 データ１，２，４
このようにサンプリングするデータを選択し、データクロックがハイからロウに切り替わるタイミングでサンプリングしてメモリ６に出力する。ディスプレイ９は、メモリ６に保存されているデータをディスプレイ９特有の周期でサンプリングして表示する。このように、メモリ６に一時保存することによって、データの変化点でディスプレイのサンプリングが行われ、表示の再現性が低くなることを防止できる。また、上述したように、ディスプレイ９のサンプリングタイミングに応じて選択するデータを最適にすることによって、画質の劣化を抑えてディスプレイ９に表示することが出来る。
【００２３】
特に、ストライプ配列のデータをデルタ配列のディスプレイに表示するときは、ディスプレイ９はメモリ６から単純にサンプリングを継続すれば、デルタ配列に最適化されたデータを表示することが出来、例えば偶数行のみでサンプリングタイミングを１．５画素遅延させる等の特殊な動作を行わせる必要はなく、ディスプレイ９として、汎用的なディスプレイを用いることができる。
【００２４】
ところで、上述したように、映像データを単純に間引くと、間引かれたデータは完全に失われてしまい、本来の映像が損なわれる場合がある。特に細い縦線を表示する場合、ある行では縦線の画像が残り、別の行ではその画像が間引かれると、縦線が途切れたり、輪郭の乱れ、いわゆるジャギーが生じてしまう場合がある。次に、データ作成に関する第２の方法について述べる。第２の方法は、２つの映像データを所定の比率で加算して新たな映像データを作成する方法である。
【００２５】
まず奇数行Ｂ色のデータ作成について説明する。奇数行Ｂ色の１番目のデータは元データのデータ１と同じタイミングでサンプリングされるので、データ１をそのまま用いる。次に、５ｔ／３後にサンプリングする２つ目のデータは、データ２が入力されるタイミング(2)から２ｔ／３後であり、データ３が入力されるタイミング(3)のｔ／３前である。従って、２番目のデータは、このタイミングずれに応じた重み付けを行った係数をそれぞれのデータにかけ、これの和をとって作成する。係数は、よりタイミングが近い方にそれだけ重みをつければ良い。即ち、２番目のデータとしては、データ２を１／３倍、データ３を２／３倍したデータを加算したデータを作成する。同様に、３番目のデータは、タイミング(4)よりｔ／３後、タイミング(5)より２ｔ／３前であるので、データ４の２／３倍と、データ５の１／３倍とを加算して作成する。以上をまとめると、奇数行のＢ色データは、データ１〜データ５の５つのデータを元にして、
データ１
１／３（データ２）＋２／３（データ３）
２／３（データ４）＋１／３（データ５）
の３つのデータを作成し、出力する。
【００２６】
次に、奇数行Ｒ色１つ目のデータは、奇数行Ｂ色よりもそれぞれサンプリング周期の１／３、即ち５ｔ／９遅延している。従って、１番目のデータはタイミング(1)から５ｔ／９、２番目のデータはタイミング(2)から２ｔ／９、３番目のデータはタイミング(4)から８ｔ／９だけ、それぞれ遅延している。そこで、この遅延量に応じた重み付けを行って奇数行Ｒ色のデータを算出すると、
４／９（データ１）＋５／９（データ２）
７／９（データ３）＋２／９（データ４）
１／９（データ４）＋８／９（データ５）
となる。
【００２７】
同様に奇数行Ｇ色１つ目のデータは、奇数行Ｂ色よりもそれぞれ１０ｔ／９遅延している。即ち、１番目のデータはタイミング(2)から１ｔ／９、２番目のデータはタイミング(3)から７ｔ／９、３番目のデータはタイミング(5)から４ｔ／９だけ、それぞれ遅延しているので、奇数行Ｇ色のデータは、
８／９（データ２）＋１／９（データ３）
２／９（データ３）＋７／９（データ４）
５／９（データ５）＋４／９（データ６）
の３つのデータを作成する。
【００２８】
タイミング(6)以降は、同様の動作を繰り返す。
【００２９】
ディスプレイ９がストライプ配列である場合は、上述した動作を各行に対して行うことで、映像データをディスプレイ９の画素数に最適化して表示することが出来る。
【００３０】
ディスプレイ９がデルタ配列である場合、偶数行の各色のデータは、奇数行の各色のデータよりも１．５画素ずれている。従って、サンプリングタイミングは１．５画素分、５ｔ／６だけ遅延している。偶数行のデータ作成も、奇数行と同様にして、元の映像データが入力されるタイミングとの差をとって重み付けした別の係数を設定し、算出する必要がある。詳細は省略するが、上記の考察と全く同様にして計数を算出することができる。
【００３１】
偶数行Ｂ色のデータは
１／６（データ１）＋５／６（データ２）
１／２（データ３）＋１／２（データ４）
５／６（データ５）＋１／６（データ６）
偶数行Ｒ色のデータは、
１１／１８（データ２）＋７／１８（データ３）
１７／１８（データ４）＋１／１８（データ５）
５／１８（データ５）＋１３／１８（データ６）
偶数行Ｇ色のデータは、
１／１８（データ２）＋１７／１８（データ３）
７／１８（データ４）＋１１／１８（データ５）
１４／１８（データ５）＋４／１８（データ６）
と作成する。
【００３２】
タイミング(6)以降は、同様に作成することが出来る。
【００３３】
以上のように５つの映像データから３つの映像データを作成すると、その画素の位置に最適なデータが作成されるので、画素数の少ないディスプレイ９に映像を表示したときに、画質の劣化を最小限に抑えることが出来る。
【００３４】
ところで、上記の計数は、サンプリング周期に最適化された値であるが、８ビットのデータに対し、上記のような計数を乗じることは、回路規模の増大を招くことになる。次に、データ作成の第３の方法について述べる。第３の方法は、上記の計数を元に、８ビットデータに乗じるに必要充分な程度に計数を設定し直すものである。
【００３５】
奇数行Ｂ色のデータは
１．００（データ１）＋０．００（データ２）
０．２５（データ３）＋０．７５（データ４）
０．７５（データ５）＋０．２５（データ６）
奇数行Ｒ色のデータは、
０．５０（データ２）＋０．５０（データ３）
０．７５（データ４）＋０．２５（データ５）
０．２５（データ５）＋０．７５（データ６）
奇数行Ｇ色のデータは、
０．７５（データ２）＋０．２５（データ３）
０．２５（データ４）＋０．７５（データ５）
０．５０（データ５）＋０．５０（データ６）
偶数行Ｂ色のデータは
０．２５（データ１）＋０．７５（データ２）
０．５０（データ３）＋０．５０（データ４）
０．７５（データ５）＋０．２５（データ６）
偶数行Ｒ色のデータは、
０．５０（データ２）＋０．５０（データ３）
１．００（データ４）＋０．００（データ５）
０．２５（データ５）＋０．７５（データ６）
偶数行Ｇ色のデータは、
０．００（データ２）＋１．００（データ３）
０．５０（データ４）＋０．５０（データ５）
０．７５（データ５）＋０．２５（データ６）
即ち、第２の方法で説明した各計数を、０，０．２５，０．５，０．７５，１の５つの値のいずれか近い値に設定する。上記４つの計数であれば、第２の方法と比較すれば画像の再現性は僅かに低下するものの、デジタルデータの計算が極めて容易となり、画素数調整回路５を極めて小規模にすることができる。
【００３６】
次に、上述した動作を行う画素数調整回路５の具体例について説明する。図４は画素数調整回路５の一例を示すブロック図である。ラッチ回路５１、乗算器５２、５３、加算器５４、係数セレクタ５５、５６、セレクタ５７、タイミングコントローラ５８、係数計算器５９より構成されている。
【００３７】
ラッチ回路５１は、元となるＱＶＧＡのデジタル映像データ及びデータクロックが入力され、データクロックがハイからロウに切り替わるときに、そのときの映像データ１画素分をラッチする。ラッチ回路５１にラッチされた映像データは乗算器５２に入力され、また、映像データは直接乗算器５３に入力される。乗算器５２、５３はそれぞれのデータに所定の係数をかけて出力する。加算器５４は、乗算器５２、５３の出力した２つのデータの和を算出し、メモリ６に出力する。係数セレクタ５５、５６は、奇数行、偶数行にそれぞれ対応した係数を格納したデータテーブルを有し、所定の係数を選択して出力する。セレクタ５７は係数セレクタ５５もしくは５６いずれかの出力を選択して出力する。タイミングコントローラ５８は、所定のタイミングの書き込み制御信号ＷＥと、水平同期信号ＨＳ、垂直同期信号ＶＳを出力する。書き込み制御信号ＷＥは、メモリ６に入力され、メモリ６はこれに応じてデータの書き込み動作を行う。係数セレクタ５５、５６には書き込み制御信号ＷＥが入力されており、書き込み制御信号がハイからロウに変化するとき、係数セレクタ５５、５６は出力する係数を次の値に切り換える。また、係数セレクタ５５、５６は、水平同期信号ＨＳも入力され、これによって１番目の係数を出力するようにリセットされる。セレクタ５７には水平同期信号ＨＳが入力され、これに応じて係数セレクタ５５もしくは５６を切り換える。係数計算器５９は、（１−セレクタが選択した係数）を乗算器５３に出力する。
【００３８】
次に、画素数調整回路５の動作について説明する。図５はＢ色の画素数調整回路の動作を説明するためのタイミングチャートである。上から入力データ、データクロック、奇数行の書き込み制御信号ＷＥ（ＯＤＤ）、偶数行の書き込み制御信号ＷＥ（ＥＶＥＮ）を示している。図１に示したように画素数調整回路５は、ＲＧＢ各色にそれぞれ配置されているが、今はＢ色に対応した画素数調整回路５ａを代表して説明する。Ｂ色の場合、奇数行の係数セレクタ５５には、（１，１／３，２／３）、偶数行の係数セレクタ５６には（１／６，１／２，５／６）の、それぞれ３つのデータが保存されており、これらを書き込み制御信号ＷＥに応じて順に切り換えて出力する。（もちろん、上述した第３のデータ作成方法であれば、係数は、上述した５つの値のいずれかになる。）
まず、奇数行の動作について説明する。初期状態として、係数セレクタ５５、５６は水平同期信号ＨＳによってリセットされ、それぞれ１番目の計数を出力する。即ち、係数セレクタ５５は係数「１」を選択し、偶数行係数セレクタ５６は係数「１／６」を選択する。また、セレクタ５７は垂直同期信号ＶＳによってリセットされ、奇数行係数セレクタ５５を選択する。まずタイミング(1)でクロックがロウからハイに切り替わるとともにデータ１が入力される。クロックがハイからロウに切り替わるタイミングでデータ１がラッチ回路５１にラッチされる。ラッチされたデータ１は乗算器５２に出力され、係数「１」倍されて出力される。次に、タイミング(2)でクロックがハイになるのと同期してデータ２が入力され、書き込み制御信号ＷＥがハイになる。係数計算器５９は、１−１＝０を出力するため、乗算器５３はデータ２の値に関わらず０データを出力する。乗算器５２、５３の出力は加算器５４にて加算され１番目のデータ（＝データ１）がメモリ６に書き込まれる。
【００３９】
次にクロックがロウに切り替わると、データ２がラッチ回路５１にラッチされる。また、クロックに同期して書き込み制御信号ＷＥがロウに切り替わる。これによって、係数セレクタ５５、５６の係数が切り替わり、係数セレクタ５５は係数「１／３」を出力する。従って、係数計算器５９は「２／３」を出力する。タイミング(3)でデータ３が入力され、書き込み制御信号ＷＥがハイに切り替わると、ラッチ回路５１にラッチされたデータ２に、乗算器５２で係数１／３が乗算され、またデータ３に、乗算器５３で係数２／３が乗算され、加算器５４で加算される。この値が２番目のデータとしてメモリ６に書き込まれる。書き込み制御信号ＷＥがロウになると、係数セレクタ５５、５６が切り替わり、係数セレクタ５５は係数「２／３」を出力する。
【００４０】
そして、クロックがロウに切り替わると、データ３がラッチされる。タイミング(4)では乗算器、加算器は動作しているが、書き込み制御信号ＷＥがロウのままであるので、メモリ６には何も書き込まれないまま、クロックが再びロウとなり、データ４がラッチ回路５１にラッチされる。次にタイミング(5)でクロック、書き込み制御信号ＷＥがハイになると、ラッチされているデータ４に係数２／３、入力されるデータ５に係数１／３が乗算され、それらを加算した値がメモリ６に書き込まれる。
【００４１】
以上の動作を繰り返し、１行全てが終了すると、水平同期信号ＨＳが入力され、次の行に移る。以下、偶数行の動作について説明する。水平同期信号ＨＳにより、セレクタ５７偶数行の係数セレクタ５６を選択するように切り替わる。水平同期信号ＨＳによって計数セレクタ５５、５６はリセットされ、係数セレクタ５６は係数「１／６」を選択して出力する。
【００４２】
タイミング(1)でデータ１が入力され、タイミング(1')でデータ１がラッチされる。タイミング(2)でデータ２が入力され、書き込み制御信号ＷＥがハイになる。ラッチされたデータ１に係数「１／６」が乗算され、データ２に係数５／６が乗算されて、それらが加算されてメモリ６に書き込まれる。タイミング(2')でデータ２がラッチされ、係数セレクタ５５、５６が切り替わり、係数セレクタ５６は係数１／２を出力する。タイミング(3)でデータ３が入力されるが、書き込み制御信号ＷＥはロウのままであり、メモリ６には何も書き込まれない。タイミング(3')でデータ３がラッチされる。
【００４３】
タイミング(4)でデータ４が入力され、書き込み制御信号ＷＥがハイになる。ラッチされたデータ３に係数１／２、入力されたデータ４に係数１／２が乗算され、それらが加算されてメモリ６に書き込まれる。タイミング(4')でデータ４がラッチされ、係数セレクタ５５、５６が切り替わり、係数セレクタ５６は係数５／６を出力する。タイミング(5)でデータ５が入力され、タイミング(5')でラッチされる。タイミング(6)でデータ６が入力され、書き込み制御信号ＷＥがハイになる。ラッチされたデータ５に係数５／６が乗算され、入力されるデータ６に係数１／６が乗算され、それらが加算されてメモリ６に書き込まれる。
【００４４】
以下同様を繰り返し、再び水平同期信号ＨＳが入力されると、奇数行の動作となる。
【００４５】
以上の説明は、画素数を３／５に削減することとして説明した。この削減数について述べる。映像信号の画素数３２０に対し、ディスプレイの画素数が１８６であるので、３／５という変換比は必ずしも正確な値ではない。もちろん１８６／３２０という正確な画素数変換を行う方がより再現性の高い表示を行うことは出来る。しかし、変換比の分母が大きければそれだけ画素数変換回路の回路規模が増大することは指摘するまでもない。本実施形態では、円を表す映像データを本実施形態の表示装置で表示し、その円が変換によってどの程度の楕円に変換されるか、いわゆる真円率を変換比決定の基準とした。本実施形態の変換比３／５であれば、真円率が約９９％以上、即ち円のゆがみは、縦横比１％以下であった。他の変換比を用いる場合は、画素数の変換率は、真円率が９７％以上、ゆがみが±３％以下となるように、かつ出来るだけ分母の小さい、単純な比率に設定すると良い。
【００４６】
また、以上の説明は、映像データがＱＶＧＡで、ディスプレイ９のサンプリングクロックが１１．０４ＭＨｚ、即ちＮＴＳＣ規格であることを前提として説明したため、変換率を３／５に設定した。例えば、ディスプレイがＰＡＬである場合、サンプリングクロックは１０．９７ＭＨｚになる。この映像データを上述したディスプレイ９に表示する場合は、入力映像データの画素数を８／１３に削減すれば、上記と基本的に同じ考え方で重み付けした計数を算出し、実施することが出来る。また、入力映像データが２７ＭＨｚであるＩＴＵＲ６０１規格でディスプレイがＮＴＳＣであった場合は、画素数を６／１１に削減すればよい。それらの場合の係数は上述した場合と全く同様に考察すれば容易に導き出すことが出来る。いずれの変換比も真円率を考慮して設定される。そして、画素数調整回路５は、ディスプレイをコントロールする半導体チップとして形成される場合が多く、また、想定されるディスプレイ及び入力映像データの規格は、予め想定することが出来る。そこで、画素数調整回路５の内部に、それら想定される規格に応じた全てのパターンの係数テーブルを複数配置しておき、半導体チップとして作り込んだ後、外部からの信号によって用いるテーブルを切り換えることが出来るように構成すれば、接続するディスプレイ９と入力データとに応じて様々な製品に同一の半導体チップを流用することが出来るようになるので、製品毎に画素数調整回路５を作り分けるのに比較して、コストの削減が出来る。
【００４７】
もちろん、ディスプレイ９がデルタ配列である場合に限ったことではなく、ディスプレイがストライプ配列であった場合にも、表示する画像データの画素数とディスプレイの画素数が異なっている場合に本願は有用である。ストライプ配列の場合は、単に上述した奇数行の動作を全ての行において繰り返せば容易に実施することが出来る。また、表示する画像データの画素数とディスプレイの画素数が等しい場合でも、ストライプ配列の画像データをデルタ配列のディスプレイに表示する場合には、偶数行の表示データを奇数行と１．５画素分ずらして表示する際に本願は有効である。
【００４８】
なお、乗算器５２、５３、加算器５４の動作時間によって、その出力は一定量遅延する。この遅延によって書き込みデータが不安定となる場合は、書き込み制御信号ＷＥの立ち上がりタイミングをこの遅延量だけ応じて遅延させるなどの対策を講じる必要がある。
【００４９】
次に、メモリ６について詳述する。メモリ６は、１行分のデータを全て格納できる容量を有していてももちろんよいが、回路規模が極めて大きくなる。本実施形態のメモリ６は、８ビットの映像データを１０画素分だけ保存出来る容量を有している。メモリ６は、ラインメモリでも、１０段のフリップフロップでも良い。メモリ６は、画素数調整回路５が出力する画像データを順次保存する。そして、５画素分のデータが保存された段階でディスプレイ９へデータの出力を開始する。ディスプレイ９に出力し終わったメモリ６のアドレスは、それ以上データを保持しておく必要はないので、１０画素まで保存した後は随時上書きしていく。ＱＶＧＡの映像データの画素数を３／５に削減してメモリ６に書き込む場合、書き込み周期は平均約２６７ｎ秒となる。これに対して、ディスプレイ９への読み出し周期は２７１ｎ秒である。従って、１画素あたり４ｎ秒ずつメモリ６への書き込みが早いことになる。ディスプレイの画素数が５５７画素、即ちＲＧＢ各色それぞれ１８６画素である場合、１行の表示を行う間に、４ｎ秒×１８６画素＝７４４ｎ秒だけメモリ６への書き込みが先行する。この期間に書き込まれるメモリの画素数は約３画素分であるので、１０画素のメモリ６の５画素目から読み出しを開始していれば、５画素分の余裕があり、１行の間にメモリ６への書き込みアドレスが、読み出しするアドレスに追いつき、読み出していないデータに次のデータを上書きしてしまうことは生じないことになる。
【００５０】
メモリ６の容量は、８画素分の容量でも良い。上述の考察から、４画素目まで書き込んでから読み出しを開始すれば、動作を完了することができる。しかし、映像データの規格や、ディスプレイ９の規格は上述の通り、複数考えられる。１０画素分のメモリを配置すれば、上述したデータ規格とディスプレイ規格の組み合わせパターン全てに対応することが出来る。上述したのは、メモリへの書き込みが、ディスプレイへの読み出しよりも早い場合であるが、本実施形態では、５画素だけ先行してメモリ６に書き込んでいるので、逆に、メモリへの書き込みが、ディスプレイへの読み出しよりも遅い場合であっても、回路構成を全く変更せずに対応することが出来る。
【００５１】
もちろん、メモリ６の容量を大きくすれば、対応可能な規格の組み合わせパターンも多くすることが出来る。しかし、メモリ６の容量を大きくしてしまうと、それだけ回路規模が大きくなってしまうので、５０画素分以下の容量とするのがよく、想定される規格の組み合わせに応じて、出来るだけ小さい容量とするのがよい。従って、上述した１０画素分の容量であるのが、動作の確実性、回路規模の両面から最適であると言える。
【００５２】
本実施形態のメモリ６は、映像データとディスプレイの画素数が異なる場合のみでなく、等しい場合に用いても有用である。入力される映像データとディスプレイの規格が同じ場合、一般的に、映像データとディスプレイ表示のクロックは等しいものを用いるが、これら２つのクロックは必ずしも同期していない。従って、例えば入力映像データの変化点がディスプレイのサンプリングタイミングと重なると、正しく表示されなくなる。これに対し、映像データをそのクロックでメモリ６に一時保存し、ディスプレイのサンプリングクロックで読み出して表示すれば、２つのクロックが同期していなくても表示が乱れる恐れはない。
【００５３】
上記実施形態では、デジタル映像データを８ビットとして説明したが、もちろんこれに限定されるものではない。
【００５４】
【発明の効果】
以上に説明したように、本発明は、デジタルの映像信号をディスプレイ９の直前までアナログに変換することなくデジタルデータのままで信号処理し、ディスプレイ９の直前で電圧信号に変換し、増幅器８で増幅する。従って、バイポーラトランジスタを有するＡＳＰ１０３が不要であり、回路設計期間を短縮出来るとともに、ＭＯＳトランジスタで構成されるデジタル回路の構成比率を大きくして、消費電力を削減することが出来る。
【００５５】
また、第１の画素数を有するデジタル映像データが第１の周期で入力され、デジタル映像データを第１の画素数とは異なる第２の画素数に変換し、第２の周期で表示する表示装置であって、映像データの隣接する２つのデータに対し、第１及び第２の周期のタイミングずれに応じた重み付けを行って演算し、新たなデータを作成する画素数調整回路を有するので、映像データの画質劣化を最小限に抑えて表示することが出来る。特に映像データを間引きして表示するのに比較して、表示品質を向上させることが出来る。
【００５６】
さらに、奇数行と偶数行で重みが異なるので、表示装置がデルタ配列であっても、高い表示品質を実現することが出来る。
【００５７】
また、予め設定された複数の係数から一つを選択し、入力される映像データを係数倍する第１の乗算と、入力される映像データの直前もしくは直後の映像データに（１−係数）倍する第２の乗算と、第１及び第２の乗算結果の加算とを行って新たな映像データを作成すれば、回路構成を容易に実現することが出来る。
【００５８】
また、予め設定された複数の係数から一つを選択する係数セレクタと、入力される映像データを係数倍する第１の乗算器と、入力される映像データの直前もしくは直後の映像データに（１−係数）倍する第２の乗算器と、第１及び第２の乗算結果を加算する加算器とを有する画素数調整回路を有する表示装置の制御回路であれば、通常の表示装置を接続することで、本発明を容易に実施することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態に係るデジタル撮像装置の構成を示すブロック図である。
【図２】ストライプ配列とデルタ配列を示す図である。
【図３】映像データ及びサンプリングのタイミング概念図である。
【図４】本発明の実施形態に係る画素数調整回路を示すブロック図である
【図５】本発明の実施形態に係るＢ色の画素数調整回路の動作を説明するためのタイミングチャートである。
【図６】従来のデジタル撮像装置の構成を示すブロック図である。
【符号の説明】
１ 撮像部、 ２ デジタル信号処理部、
３ 記憶媒体、 ４ フレームメモリ、
５ 画素数調整回路、 ６ メモリ、
７ デジタル信号処理部、８ 増幅器、
９ ディスプレイ、 １０１ エンコーダ
１０２ Ｄ／Ａ変換器 １０３ アナログ信号処理部

Claims (4)

1. 第１の画素数を有するデジタル映像データが第１の周期で入力され、前記デジタル映像データを前記第１の画素数とは異なる第２の画素数に変換し、第２の周期で表示するとともに、同色画素が行毎にずれて配置されているデルタ配列の表示装置であって、
   映像データ１画素分をラッチするラッチ回路と、前記ラッチ回路の出力に所定の係数をかけて出力する第１の乗算器と、前記映像データが直接入力されて所定の係数をかけて出力する第２の乗算器と、前記第１及び第２の乗算器からの出力を加算する加算器と、奇数行に対応した係数を格納したデータテーブルを有する第１の係数セレクタと、偶数行に対応した係数を格納したデータテーブルを有する第２の係数セレクタと、水平同期信号に応じて前記第１及び第２の係数セレクタを切り替えるセレクタとを備え、前記映像データの隣接する２つのデータに対し、前記第１及び第２の周期のタイミングずれに応じた重み付けを行って演算し、新たなデータを作成する画素数調整回路と、
   前記画素数調整回路が出力するデータを順次保存し、所定画素分のデータが保存された段階で出力を開始し、随時上書きされるメモリと、
   を有し、
   前記メモリは５０画素分以下の容量を有することを特徴とする表示装置。
2. 第１の画素数を有するデジタル映像データが第１の周期で入力され、前記デジタル映像データを前記第１の画素数とは異なる第２の画素数に変換し、第２の周期でサンプリングして表示するとともに、同色画素が行毎にずれて配置されているデルタ配列の表示装置であって、
   予め設定された複数の係数から一つを選択する係数セレクタと、入力される映像データを前記係数倍する第１の乗算器と、入力される映像データの直前もしくは直後の映像データに（１−前記係数）倍する第２の乗算器と、前記第１及び第２の乗算結果の加算を行う加算器とを有し、新たな映像データを作成する画素数調整回路と、
   前記画素数調整回路が出力するデータを順次保存し、所定画素分のデータが保存された段階で出力を開始し、随時上書きされるメモリと、
   を有し、
   前記係数は、奇数行に対応した係数を格納したデータテーブルを有する第１の係数セレクタと、偶数行に対応した係数を格納したデータテーブルを有する第２の係数セレクタと、水平同期信号に応じて前記第１及び第２の係数セレクタを切り替えるセレクタによって出力され、前記メモリは５０画素分以下の容量を有することを特徴とする表示装置。
3. 第１の画素数を有するデジタル映像データが第１の周期で入力され、前記デジタル映像データを前記第１の画素数とは異なる第２の画素数に変換し、第２の周期でサンプリングして表示するとともに、同色画素が行毎にずれて配置されているデルタ配列の表示装置であって、
   映像データ１画素分をラッチするラッチ回路と、予め設定された複数の係数から一つを選択する係数セレクタと、入力される映像データ又は前記ラッチ回路にラッチされた映像データの一方を前記係数倍する第１の乗算器と、入力される映像データ又は前記ラッチ回路にラッチされた映像データの他方に（１−前記係数）倍する第２の乗算器と、前記第１及び第２の乗算結果を加算する加算器とを有する画素数調整回路と、
   書き込み制御信号を出力するタイミングコントローラと、
   前記書き込み制御信号に応じて前記画素数調整回路の出力が書き込まれるメモリと、を有し、
   前記係数セレクタは、奇数行用の第１の係数セレクタと、偶数行用の第２の係数セレクタと、前記第１及び第２の係数セレクタを切り換えるセレクタとを有することを特徴とする表示装置。
4. 第１の画素数を有するデジタル映像データが第１の周期で入力され、前記デジタル映像データを前記第１の画素数とは異なる第２の画素数に変換し、第２の周期で出力するとともに、同色画素が行毎にずれて配置されているデルタ配列の表示装置の制御回路であって、
   映像データ１画素分をラッチするラッチ回路と、
   予め設定された複数の係数から一つを選択する係数セレクタと、
   入力される映像データ又は前記ラッチ回路にラッチされた映像データの一方を前記係数倍する第１の乗算器と、
   入力される映像データ又は前記ラッチ回路にラッチされた映像データの他方を（１−前記係数）倍する第２の乗算器と、
   前記第１及び第２の乗算結果を加算する加算器と、
   前記加算器が出力するデータを順次保存し、所定画素分のデータが保存された段階で出力を開始し、随時上書きされる５０画素分以下の容量を有するメモリと、を有し、
   前記係数セレクタは、奇数行用の第１の係数セレクタと、偶数行用の第２の係数セレクタと、前記第１及び第２の係数セレクタを切り換えるセレクタとを有することを特徴とする表示装置の制御回路。

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