JPS6331282A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇｌ全体の構成の説明（第７図） ｑ２実施例の説明（第１図） Ｑ３１フレームバッファ回路の説明（第２図）Ｈ発明の
効果 Ａ　産業上の利用分野 本発明は、いわゆる高精細度映像信号の処理を行う映像
信号処理装置に関する。

Ｂ　発明の概要 本発明は映像信号処理装置に関し、高精細度映像信号の
処理に用いるメモリの入出力部に高精細度映像信号の１
７Ｖ−ムバツファを設げることにより、このｌフレーム
バッファの任意の範囲のデ−夕を読出して在来のデータ
処理装置で処置が行えるようにしたものである。、 Ｃ従来の技術 いわゆる面精細度映像信号では、毎秒３０フレームの１
フＶ−ムな構成する走査線数が１１２５ライン、アスペ
クト比が１６＝９で、水平１ラインの画素数は２２００
サンプルにもなっている。このためサンプリング周波数
は７４．２５ＭＨｚとなり、１画素クロック間隔は約１
３．ｎ秒である。従ってこのような高速の信号を、現行
の通常の映像信号と同様に、単一の処理装置で処理する
ことは困難であった。

そこで本願出願人は先に、高精細度映像信号の画面を分
割し、その分割ごとに並列処理して再度合成することを
提案（特願昭６１−６０，０８６号等）した。すなわち
第８図、第９図に示すように、高精細度映像信号の画面
を例えば水平方向に分割し、この分割ごとに処理を行っ
た後に合成して所望の処理の施された高精細度映像信号
を形成−ｒる。なお上述の分割の境界の部分において処
理を正確に行うため、各境界部分にはそれぞれ所定サン
プルずつのオーバーラツプが設げられると共に、処理後
の合成時に不要部分か削除されて境界部分が滑らかにつ
なげられるようにされている。

これによってこの装置において、処理される信号の画素
クロック周波数を従来の１にすることができる。なお各
分割に含まれる画素数は上述のオーバーラツプによって
処理される全画素の１より多いが、これに対して上述の
分割・処理は映像信号の有効画面のみについて行えばよ
（、ここで高精細度映像信号の有効画面は第１０図に示
すように走査線数で１０３５ライン、１ツインの画素数
で１９２０サンプルと画面の全体に比してかなり小さい
ので、実際のクロック周波数は従来のτ以下にすること
が可能である。

こうしてこの装置において高精細度映像信号の処理を行
うことができる。

これに対して、この装置において現行の通常の映像信号
を扱うことができれば、メモリの容量が極めて大きいの
で多様な処理を行うことができると共に、普及度の低い
高精細度映像信号用の装置を有効に活用することができ
る。

ところで本願出願人は先に、現行のＮ　ｉ’　Ｓ　Ｃ方
式の映像信号の処理に適用可能なディジタル４Ｍ号処理
装置（特開昭５８−２１５，８１３号公報参照）を提案
した。そこで上述の装置において、現行の映像信号との
対応が可能になれば、高精細度映像信号を提案したディ
ジタル信号処理装置で処理することもできるようになる
。

Ｄ　発明が解決しようとする問題点 以上述べたように従来の技術では、装置か高精細度映像
信号の専用なために用途が限定されてしまうなどの問題
点があった。

Ｅ　問題点を解決するための手段 本発明は、高精細度映像信号（端子（ｏｔ）ＯＧＸＩＢ
））を分割（回路（２Ｒ）（２Ｇ）（２Ｂ））Ｌ、この
分割ごとに独立のメモリ（７）に曹込み、このメモリと
演算部（制御回ｋＭｒ　（９ａＸ９ｂ）（９ｃ）（９ｄ
））とを用いて信号の処理を行うと共に、このメモリな
読出し合成して上記高精細度映像信号の処理を行うよう
にした映像信号処理装置において、上記メモリの入出力
部に上記高精細度映像信号の１７レームバツフア１３１
　Ｍを設け、この１フレームバツフアから任意の範囲の
信号を読出して任意の映像装置に供給すると共に、この
映像装置からの信号を上記１フＶ−ムバツファの任意の
範囲に書込むことができるようにした映像信号処理装置
である。

Ｆ　作用 これによれば、メモリの入出力部に１フレームバツフア
が設けられているので、このバッファを介して現行の通
常の映像信号の入出力を行えると共に、高精細度映像信
号の画面中の任意の通常の映像信号の大きさに相当する
範囲を設定して、現行の映像装置と対応させることがで
きる。

Ｇ　実施例 Ｇｒ　全体の構成の説明 まず第７図を用いて全体の構成を説明する。図において
（１０１）（１０２）は高精細度映像信号用のカメラ及
び受像モニタであって、このカメラ（１０１）からの３
原色（ＲＱＢ　）信号が映像信号処理回路の一部を構成
するＡＤ変換回路インターフェース回路等を含むラック
１　（１０３）に供給される。またこのラック１　（１
０３）からのアナログの３原色信号がモニタ（１０２）
に供給される。さらにこのラック１　（１０３）とメモ
リの設けられるラック２　（１０４）との間で、３原色
信号、あるいは３原色信号を輝度信号（Ｙ）と２つの色
差信号（Ｒ−Ｙ／Ｂ−Ｙ　）に変換した信号をそれぞれ
例えばサンプリング周波数７４．２５ＭＨｚ　８ビツト
でディジタル化した信号が交換される。

またこのラック２　（１０４）に対して、コンピュータ
を主な構成とする制御装置（１０５）、いわゆるミニコ
ンピユータクラスの処理能力を有する画像処理装置（１
０６）等が接続される。さらにラック２　（１０４）に
上述のデジタル信号処理装置（１０７）が接続されると
共に、この処理装置（１０７）に制御装置（１０５）を
通じてデータの中間処理用のバッファメモリ（１０８）
が接続されろ６、またラック２　（１０４）に対して、
制御装置１（１０５）等での制御内容の指示等を行うタ
ーミナル装置（１０９）及びプログラム等の記憶を行う
外部記憶装置（１１０）等が接続される。

（）２実施例の説明 そしてこの装置において、ラック２　（１０４）が第１
図に示すように構成される。ここでこのラック２（１０
４）は例えば上述の３原色（ＲＧＢ　）と４つの分割（
ａｂｃｄ　）及び後述する時間軸の３分割（ｘｙＺ　）
の系統か互いに組合されて構成される。

すなわち図において、端子（ＩＲ）（ＩＧ）（ＩＢ）に
は上述のラック１　（１０３）からの７４．２５　ＭＨ
ｚでサンプリングされ８ビツトでディジタル化された３
原色信号がそれぞれシリアル形式で供給される。この端
子（ＩＲ）（ＩＧ）（ＩＢ）からの信号がそれぞれ直並
列変換回路（２Ｒ）（２Ｇ）（２Ｂ）に供給され、シリ
アルからパラレル形式に変換されると共に、上述した１
ずつの画面に分割（ａｂｃｄ　）されて、それぞれの分
割ごとにサンプリング周波数が１８．５２６２５ＭＨｚ
の信号で取出される。

この取出された信号が高精細度映像信号の１フレームバ
ッファ回路（３）に供給される。ここでこのバッファ回
路（３）は、それぞれ単色１フレ一ム分の記憶容量を有
する６個のメモリ（３Ｒａｂ）（３Ｒｃｄ）（３Ｇａｂ
）（３Ｇｃｄ）（３Ｂａｂ）（３Ｂｃｄ）からなり、そ
れぞれに変換回路（２Ｒ）（２００２Ｂ）からの信号の
２分割分（ａｂ、ｃｄ）が供給される。さらにこのバッ
ファ回路（３）はそれぞれのメモリがいわゆるマイクロ
コンピュータ（ＭＰｔＪ　）　（４）にて制御されると
共に、このＭＰＵ（４）には上述のターミナル装置（１
０９）及び外部記憶装置（１１０）、またインターフェ
ース回路（５）を介して制御装置（１０５）、さらにＱ
ＰＩＢライン（６）を通じて画像処理装置（１０６）等
からの信号が供給される。

７フレームを１秒分の記憶容量を有する３６個のメモリ
（７Ｒａｘ）　〜（７Ｂｄｘ）（７Ｒａｙ）〜（７Ｂｄ
ｙ）（７Ｒａｚ）〜（７Ｂｄｚ）からなり、　ｘｙｚの
各系統ごとに１秒のデータが記憶され全体で３秒分の記
憶が行われる。

さらにこれらのメモリ（７Ｒａｘ）〜（７Ｂｄｚ）の内
で画面分割（ａ−ｄ）及び時間軸分割（ｘｙｚ　）の系
統の等しいメモリ〔例えばメモリ（７Ｒａｘ　）　（７
Ｇａｘ　）（７Ｂａｘ））が１組とされ、この組ごとに
時間軸分割の系統別にメモリ制御回路（８ｘ）（８ｙ）
（８ｚ）からの信号が供給される。なおメモリ制御回路
（８ｘ）〜（８ｚ）にはそれぞれＭＰＵ（４）からの信
号が供給される。

またこの組ごとに画面分割の系統別にＭＰＵ　（９１）
（９ｂ）（９ｃ）（９ｄ）との間でデータの交換が行わ
れる。

またこのＭＰＵ　（９ａ）〜（９ｄ）とＧＰ　Ｉ　Ｂラ
イン（６）を通じた画像処理装置（１０６）等との間で
データの交換が行われる。

このメモリ装置（力からの信号が上述の回路（３）と同
等の１フレームバッファ回路ｉｌＧを構成するメモリ　
　（１０Ｒａｂ　　）（１０Ｒｃｄ　　）（１０Ｇａｂ
　　）（１０Ｇｃｄ　　）　　（ＩＯＢ　ａｂ　　）（
１０Ｂｃｄ　）に供給され、このバッファ回路Ｃ１１か
らの信号がそれぞれ並直列変換回路（ＩＩＲ）（ＩＩＧ
）（ＩＩＢ）に供給される。そしてこの変換回路（ＩＩ
Ｒ）〜（ＩＩＢ）にて４分割された画面か合成されてサ
ンプリング周波数が７４．２５ＭＨｚの３原色信号とさ
れ、バラノルからシリアル形式に変換されて出力端子（
１２Ｒ）（１２Ｇ）（１２Ｂ）に出力される。なお（１
３Ｒ）（１３Ｇ）（１３Ｂ）は各色糸列ごとに設けられ
たクロック回路である。

従ってこの装置において、高精細度映像信号が画面分割
されてメモリ装ｆ（７）に記憶され、この記憶されたデ
ータが画面分割ごとにＭＰＵ（９ａ）〜（９ｄ）で処理
されると共に、このＭＰＵ（９ａ）〜（９ｄ）を通じて
取出されてＧＰＩＢライン（６）を通じて画像処理装置
（１０６）で処理され、処理されたデータが再びメモリ
装置（７）に記憶され、この記憶されたデータが画面合
成されて取出される。

Ｇ３　１フレームバッファ回路の説明 そしてさらにこの装置において、破線で示すように１７
Ｖ−ムバソファ回路１３１　ｕＩの各３原色の系統別に
入力端子（１４１（）（１４Ｇ）（１４Ｂ）及び出力端
子（１５Ｒ）（１５Ｇ）（１５Ｂ）が設げられる。ここ
で入力端子（１４Ｒ）（１４Ｇ）（１４Ｂ）はそれぞれ
１フＶ−ムバッファ回路（３）を構成する下側のメモリ
（３Ｒｃｄ）（３Ｇｃｄ）（３Ｂｃｄ）に接続され、上
側のメモリ（３Ｒａｂ）（３Ｇａｂ）（３Ｂａｂ）には
それぞれ下側のメモリからのラインが接続される。また
出力端子（１５Ｒ）（１５Ｇ）（１５Ｂ）もそれぞれ１
フＶ−ムパツファ回路ａ１を構成する下側のメモリ（１
０Ｒｃｄ　）　（１０Ｇｃｄ　）　（１０Ｂｃｄ　）に
接続され、上側のメモリ（１０Ｒａｂ　）　（１０Ｇａ
ｂ　）　（１０８ｍｂ　）にはそれぞれ下側のメモリか
らのラインが接続される。

そこで１フＶ−ムバツファ回路［３）Ｑｌは第２図に示
すように構成される。すなわち図はメモリ（３Ｒａｂ　
）　〜（３Ｂｃｄ　）、（１０Ｒａｂ）〜（１０ＢＣｄ
）の任意の１個の構成を示す。なおこの例は上述の４種
類のメモリ（３ａｂ）（３ｃｄ）（１０ａｂ）（１０ｃ
ｄ）に対して共通に用いられる基板を示し、従って使用
される部位に応じて回路の一部を遮断して用いられるも
のである。

この図において、（２１ａ）（２ｔｂ）はそれぞれ単色
τフレーム分の記憶容蓋を有するランダムアクセスメモ
リ（ＲＡＭ）であって、このＲＡＭ（２１ａ）（２１ｂ
）はそれぞれが２バンク構成とされ、各バンクが互いに
１フイールドおきに書込・読出制御される。そしてコノ
ＲＡＭ　（２１ａ）（２１ｂ）にそれぞれバッファ（２
２ａ）（２２ｂ）を介して入力データライ７　（２３ａ
）（２３ｂ）か接続されると共に、それぞれバッファ（
２４ａ）（２４ｂ）を介して出力データライン（２５ａ
）（２５ｂ）が接続される。

また上述のラック１　（１０３）等に接続された通常モ
ード時の制御回路３ｅが非同期制御回路（５）に接続さ
れ、この非同期制御回路（２）の出力か曹込時のライン
アドレスカウンタ（２８１）、サンプルアドレスカウン
タ（２８ｓ）及び読出時のラインアドレスカウンタ（２
９Ａ’）、サンプルアドレスカウンタ（２９ｇ）に接続
される。コノアトＬ／、Ｘカウンタ（２８１）＜２８ｓ
）＜２９１＞（２９１１）ノ出力がＲＡＭ　（２１ａ）
（２１ｂ）に接続される。また非同期制御回路（５）の
出力がメモリコントロール回路（至）に接続され、この
コントロール回路ｃｎノ出力がＲＡＭ　（２１ａ）（２
１ｂ）に接続される。さらに非同期制御回路（ハ）ノ出
力がバッフ　７　（２２ａ）（２２ｂ）（２４ａ）（２
４ｂ）に接続される。

従ってこれまでの回路において、アドレスカウンタ（２
８１）（２８ｓ）（２９１）（２９ｓ）からはＯ〜１フ
ィールド分のアドレスがフィールドごとに繰り返し発生
され、これがフィールドごとにＲＡＭ　（２１ａ）（２
１ｂ）　Ｉ）　２つのバンクに交互に供給されることに
よってデータライン（２３ａ）（２３ｂ）に供給された
データが例えば奇数フィールドにバンク１に書込まれ、
偶数フィールドでバンク１からデータライン（２５ａ）
（２５ｂ）に読出されると共にデータライン（２３ａ）
（２３ｂ）のデータがバンク２に書込まれ、以下これが
繰り返される。これによって高精細度の映像信号が１フ
イールドずつ交互にバッファリングされてメモリ装置（
力への書込またはそこからの読出が行われる。

また上述のＭＰＵ＋４）からのデータバス０υが双方向
＋７）　／（７フア国に接続され、このバッファｒ３４
の他端が同じく双方向のバッファ（３３ａ）（３３ｂ）
に接続され、とのバッフ　７　（３３ａ）（３３ｂ）の
他端がＲＡＭ　（２１ａ）（２１ｂ）に接続される。さ
らにバッファ０３の他端がレジスタ（ロ）及び（３５Ａ
り（３５ｓＸ３６１）（３６ｓ）に接続され、このレジ
スタ（ロ）の出力が非同期制御回路（３）に接続される
と共に、レジスタ（３１Ｍ）（３５ｓＸ３６１）（３６
８）がそれぞれアトＬ／スカウｙ　ｆｉ　（２８１）（
２８ｓＸ２９１）（２９ｍ）に接続される。またＭＰＵ
１４）からのコントロールバス助カ／（ソファ（至）に
接続され、このバッファ（至）の出力がＭＰＵモード時
の制御回路Ｃ３’ｌに接続される。さらにＭＰＵ（４）
からのアドレスバス（４１）がバッファ（４υに接続さ
れ、このバッファ（４υの出力が制御回路ＯＩに接続さ
れると共にレジスタ（４３に接続される５、そしてこの
制御回路６１の出力がバッファＣｔａ、レジスタ６勢（
３４Ｍ）（３５ｓ）（３６１）（３６ａ）に接続される
と共に、制御回路０３の出力が非同期制御回路（ロ）に
接続される。

さらＫＬ／ジス／　（４２）　’）出力がＲＡＭ　（２
１ａ）（２１ｂ）に接続される。また非同期制御回路（
２）の出力がバッファ（３３ａ）（３３ｂ）及びレジス
タ０３に接続される。

従ってこれまでの回路において、　ＭＰＵ（４）のデー
タバス０υからレジスタ（３５１）（３５Ｂ）（３６１
）（３６８）に供給された値を初期値としてアドレスカ
ウンタ（２８１）（２８ａ）（２９ｄ）（２９ａ）でア
ドレスが発生され、またＭＰＵ（４）のアドレスバス（
４０からのアドレスがレジスタ０りに記憶される。そし
てＭＰＵ（４３のデータバス６υからの信号がレジスタ
（２）を通じて非同期制御回路（２）に供給され、また
ＭＰＵ（４）のコントロールバス０η、アドレスバス（
４１からの信号か制御回路６譜を通じて非同期制御回路
（５）に供給されることによって、上述のデータバス６
υのデータがバッファ（３３ａ）（３３ｂ）を通じてア
ドレスカウンタ（２８１）（２８ｓ）（２９１）（２９
ｓ）またはレジスタ０りに設定されたＲＡＭ　（２１ａ
）（２１ｂ）のアドレスに書込まれ、またそこからのデ
ータがデータバス６υに読出される。

さらに上述のデジタル信号処理装置（１０７）等の外部
処理装置に接続された外部モード時の制御回路（４漕が
非同期制御回路端に接続される。なお外部処理装置がデ
ジタル信号処理装置（１０７）のように特定の装置であ
る場合にはより簡単な構成のノ・ンドシエイク回路（４
４）を設けてもよい。

また処理装置（１０７）からの信号入力端子Ｉがノ（ツ
ファ（４５１Ｇｉ（ｉ）（４７）を通じてセレクタ（−
に接続され、他方のメモリ（３ｃｄ）かバッファ（４１
を通じてセレクタ（４樽に接続されると共に、バッファ
（ハ）の出力がバッファ５Ｉを通じて他方のメモリ（３
ａｂ）に接続される。

そしてセレクタ０→の出力がバッファ（５１ａ）（５１
ｂ）を通じテＲＡＭ（２１ａ）（２１ｂ）に接続される
。

さらにバッファ（２４ａ）（ｚ４ｂ）の出力がセレクタ
６ｚに接続され、このセレクタりの出力がバッファーで
通じて他方のメモリ（１０ｃｄ）に接続されると共に、
セレクタ５３の出力がバッファ５＋１６暖を通じてセレ
クタ（ト）に接続され、また他方のメモリ（１０ａｂ）
がバッファ６７）を通じてセレクタ関に接続される。そ
して上述の非同期制御回路■の出力がセレクタ５Ｊ　ｃ
′１ｉｉ１に接続されると共に、セレクタ圀の出力が処
理装置（１０７）への信号出力端子ｆｌｓに接続される
。

従って以上の回路において、処理装置（１０７）からの
制御信号が非同期制御回路面に供給されると共に、ＭＰ
Ｕｔ４）からの任意の初期値がレジスタ（３５１）（３
５Ｂ）（３６／）（３６ｍ）に設定されることによって
、処理装置（１０７）からのデータかバ’　７７　（５
１ａ）（５１ｂ）を通じてＲＡＭ　（２１ａ）（２１ｂ
）の所定のアドレスに書込まれ、またそこからのデータ
かバッファ（２４ａ）（２４ｂ）からセレクタ５ａ等を
通じて処理装置（１０７）に読出される。

ここで上述したようにこの回路は４種類のメモリに共通
に構成されている。そこでまず処理装置（１０７）から
のデータが供給されるメモリ（３ｃｄ）では、端子（１
４１からのデータがバッファ（４５）からセＶクタ囮を
通じてバッファ（５１ａ）（５１ｂ）に供給されると共
に、バッファ（４５１からメモリ（３ａｂ）に供給され
る。従ってこの場合はセレクタ（４瞳はバッファ（４１
側に固定されると共に、出力側のセレクタ６３以下の回
路は遮断される。

次にメモリ（３ａｂ）では、メモリ（３ｃｄ）からのデ
ータがバッファ０■からセレクタ０樽を通じてバッファ
（５１ａ）（５１ｂ）に供給される。従ってこの場合は
セレクタ（４樽はバッファ（４１側に固定されると共に
、出力側のセレクタ６３以下の回路は遮断される１、ま
た出力側のメモリ（１０ａｂ）では、セレクタ５２で選
択されたバッファ（２４ａ）（２４ｂ）からのデータが
バッファ０を通じてメモリ（１０ｃｄ）　Ｋ供給される
。従ってこの場合はバッファ（ロ）が遮断されると共に
、入力側のセレクタ（４枠以下の回路が遮断される。

さらにメモリ（１０ｃｄ）では、セレクタ５ｚからのデ
ータとメモリ（１０ａｂ）からバッファ５Ｄを通じて供
給されるデータとがセレクタ（ト）で選択されて出力端
子（１５１に供給される。従ってこの場合はバッファ０
が遮断されると共に、入力側のセレクタ（４樽以下の回
路が遮断される。

こうして高精細度の映像信号が１フレームバッファ回路
（３）を通じてメモリ装置（７）に書込まれ、またメモ
リ装置（７）から読出された信号が１フレ一ムバツクア
回路ＯＩを通じて取出されると共に、この１フレームバ
ッファ回路αＱの任意の範囲を設定して読出し、また外
部からの信号を１フレ一ムバツクア回路（３）に設定さ
れた任意の範囲に書込むことができる。

従ってこの装置において、第３図に示すように高精細度
の画面の内に例えばＮＴａＣ方式の画枠を設定し、この
範囲を続出してデジタル信号処理装置等に供給し、また
処理装置で処理された信号を同じ画枠の内に書込んで、
高精細度の映像信号をＮＴａＣ方式用の処理装置で処理
することができる。

すなわち第４図人に示すような高精細度のフレーム信号
に対して、同図Ｂに示すように最初のフィールドでメモ
リ装置（３）の任意のフィールドを１フレームバッファ
回路ＯＩのバンク１に書込み、同図Ｃに示すように次の
フィールドでそのバンク１の内の任意の範囲を出力端子
０９に読出す。また同図りに示すようなフレーム信号に
対して、同図Ｅに示すように最初のフィールドで入力端
子Ｑ４１からの信号を１７レ一ムバツフア回路（３）の
バンク１の任意の範囲に書込み、次のフィールドでこの
バッファ回路（３）の内容をメモリ装置（７）の任意の
フィールドに書込む。

さらにこの装置において、第５図に示すように、例えば
ＮＴａＣ方式の映像信号を高精細度の画面の内に順次連
続して書込み、またこれを読出すことができる。すなわ
ち第６図人に示すようなＮＴａＣ方式のフレーム信号に
対して、同図Ｂに示すようにＮ’ｌ”ＳＣ方式の映像信
号を順次１フレームバッファ回路（３）のバンク１に書
込み、このバンク１か一杯になる例えば５フイールドの
次のフィールドに同図Ｃに示すようにバンク１の内容を
メモリ装置（７）に書込むと共に１映像信号をバンク２
に順次書込む。また同図りに示すようなフレーム信号に
対して同図Ｅに示すように５フイールドおきにメモリ装
置（力の任意の１フイールド（高精細度）分を１７レ一
ムバツフア回路α１の一方のバンクに書込むと共に、続
く５フイールドでその内容を順次読出す。

従ってこの装置において、高精細度の映像信号だけでな
く、ＮＴａＣ方式等の現行の映像信号も扱うことができ
るようになり、装置の汎用性が増し、装置を有効に利用
することができるようになった。

Ｈ発明の効果 この発明によれば、メモリの入出力部に１フレームバツ
フアが設けられているので、このバッファを介して現行
の通常の映像信号の入出力を行えると共に高精細度映像
信号の画面中の任意の通常の映像信号の大きさに相当す
る範囲を設定して、現行の映像装置と対応させることが
できるようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図〜第７図はその
説明のための図、第８図〜第１０図は従来の技術の説明
のための図である。 （ＩＲ）（１Ｇ）（ＩＢ）は入力端子、（２Ｒ）（２ｑ
）（２Ｂ）は直並列変換回路、［３１０Ｇは１フレーム
バッファ回路、（４）（９ａ）（９ｂＸ９ｃ）（９ｄ）
はマイクルコンビエータ、（５）はインターフェース回
路、（６）はＧＰＩＢライン、（７）はメモリ装置、（
８ＸＸ８）’０８ｚ）はメモリ制御回路、（ＩＩＲ）（
ＩＩＧ）（ＩＩＢ）は並直列変換回路、（１２Ｒ）（１
２（））（１２Ｂ）は出力端子、（１３ＦＬ）（１３Ｇ
）（１３Ｂ）はクロック回路、（１４Ｒ）（１４Ｇ）（
１４Ｂ）は外部処理装置からの信号入力端子、（１５Ｒ
）（１５Ｇ）（１５Ｂ）は外部処理装置への信号出力端
子である。

Claims (1)

1. 【特許請求の範囲】 高精細度映像信号を分割し、 この分割ごとに独立のメモリに書込み、 このメモリと演算部とを用いて信号の処理を行うと共に
   、 このメモリを読出し合成して上記高精細度映像信号の処
   理を行うようにした映像信号処理装置において、 上記メモリの入出力部に上記高精細度映像信号の１フレ
   ームバッファを設け、 この１フレームバッファから任意の範囲の信号を読出し
   て任意の映像装置に供給すると共に、この映像装置から
   の信号を上記１フレームバツフアの任意の範囲に書込む
   ことができるようにした映像信号処理装置。