JPH01109890A - デマルチプレクサ - Google Patents
デマルチプレクサInfo
- Publication number
- JPH01109890A JPH01109890A JP63244636A JP24463688A JPH01109890A JP H01109890 A JPH01109890 A JP H01109890A JP 63244636 A JP63244636 A JP 63244636A JP 24463688 A JP24463688 A JP 24463688A JP H01109890 A JPH01109890 A JP H01109890A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- shift register
- port
- registers
- color television
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 claims abstract description 10
- 238000005070 sampling Methods 0.000 description 11
- 238000003860 storage Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
- H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複合カラーテレビジョン信号用デマルチプレク
サに関する。
サに関する。
従来の技術
テレビジョン画像における、面積の広いちらつきを回避
するために、画（フレーム９周波数を従来の５０迅に代
わって１００Ｈ，に設定することが公知である。ディジ
タル化された画像データを中間記憶するために必要な記
憶手段の費用を限界内に保持するために走査線飛越し走
査方法の場合、輝度成分に対するサンプリングレートは
ｌｏ、１２５ＭＨ，に、そしてクロミナンス成分に対す
るサンプリングレートは３．３７５Ｍ＆に設定される。
するために、画（フレーム９周波数を従来の５０迅に代
わって１００Ｈ，に設定することが公知である。ディジ
タル化された画像データを中間記憶するために必要な記
憶手段の費用を限界内に保持するために走査線飛越し走
査方法の場合、輝度成分に対するサンプリングレートは
ｌｏ、１２５ＭＨ，に、そしてクロミナンス成分に対す
るサンプリングレートは３．３７５Ｍ＆に設定される。
これらの周波数は通常の画像に対しては十分で６７ｓが
、高解像度の画像、例えばコンビュータグラフイクスに
対しては小さすぎる。後者の場合、よシ高いサンプリン
グ周波数、すなわち輝度に対しては１３．５Ｍ＆、クロ
ミナンスに対しては６．７５ＭＩｈが望まれる。従って
、それに相応し全サンプリングレートは、走査線飛越し
走査方法におけるちらつきのない走査に比較してさらに
２倍となる。
、高解像度の画像、例えばコンビュータグラフイクスに
対しては小さすぎる。後者の場合、よシ高いサンプリン
グ周波数、すなわち輝度に対しては１３．５Ｍ＆、クロ
ミナンスに対しては６．７５ＭＩｈが望まれる。従って
、それに相応し全サンプリングレートは、走査線飛越し
走査方法におけるちらつきのない走査に比較してさらに
２倍となる。
上述のように構成すると、輝度に対するサンプリングレ
ートは１３．５ＭＨｚ、クロミナンスのＵ成分に対して
は６．７５ＭＩ（ｔ、同様にクロミナンスのＶ成分に対
しても６．７５Ｍ＆になる。従ってクロミナンスに対す
る全サンプリングレートも同様に１３．５Ｍ迅となる。
ートは１３．５ＭＨｚ、クロミナンスのＵ成分に対して
は６．７５ＭＩ（ｔ、同様にクロミナンスのＶ成分に対
しても６．７５Ｍ＆になる。従ってクロミナンスに対す
る全サンプリングレートも同様に１３．５Ｍ迅となる。
通常の画像メモリはこのデータ量を記憶することはでき
ない。それにも拘わらず、比較的に高い周波数を保とう
とすると、個々の走査線を一度繰シ返さなければならな
いこととなる。
ない。それにも拘わらず、比較的に高い周波数を保とう
とすると、個々の走査線を一度繰シ返さなければならな
いこととなる。
このような回路装置の欠点は画像メモリに加えて走査線
メモリを設けなければならないことである。
メモリを設けなければならないことである。
発明が解決しようとする課題
本発明の課題は、１つのメモリで十分な複合カラーテレ
ビジョン信号用デマルチプレクサを提供することである
。
ビジョン信号用デマルチプレクサを提供することである
。
課題を解決するための手段
上記課題は本発明により、第１のシフトレジスタが設け
られており、該シフトレジスタに複合カラーテレビジョ
ン信号のデータ流が供給され、第１のシフトレジスタの
並列出力側はメモリに接続されており、また第２のシフ
トレジスタおよび第３のシフトレジスタが設けられてお
り、該第２のシフトレジスタおよび第３のシフトレジス
タの並列入力側はメモリに接続されており、該第２のシ
フトレジスタおよび第３のシフトレジスタの直列入力側
にてカラーテレビジョン信号の分離された成分が取り出
され、さらにアドレスカウンタからなる制御回路が設け
られており、該制御回路によって第１、第２および第３
のシフトレジスタの行および列が相互に依存せずに制御
可能であるように構成して解決される。
られており、該シフトレジスタに複合カラーテレビジョ
ン信号のデータ流が供給され、第１のシフトレジスタの
並列出力側はメモリに接続されており、また第２のシフ
トレジスタおよび第３のシフトレジスタが設けられてお
り、該第２のシフトレジスタおよび第３のシフトレジス
タの並列入力側はメモリに接続されており、該第２のシ
フトレジスタおよび第３のシフトレジスタの直列入力側
にてカラーテレビジョン信号の分離された成分が取り出
され、さらにアドレスカウンタからなる制御回路が設け
られており、該制御回路によって第１、第２および第３
のシフトレジスタの行および列が相互に依存せずに制御
可能であるように構成して解決される。
実施例
本発明の回路装置の実施例を図示し説明する。
第１図には、ボー）Ａに統合されたシフトレジスタ１と
シフトレジスタ２が示されている。さらにボート日とし
て示されたシフトレジスタ３が設けられている。これら
のシフトレジスタは並列入力側または並列出力側を介し
てメモリ４と接続されている。垂直に構成された記憶場
所に対するアドレスカウンタＶＡＩ 、ＶＡ２ 、ＶＢ
と、水平に構成された記憶場所に対するアドレスカウン
タＨＡＩ 、ＨＡ２ 、Ｈａとによって、ポートＡおよ
びポートＢの入力側および出力側は相互に依存せずに相
応する記憶場所に割シ当てることができる。ポートＡの
直列入力側を介して到来するデータは、アドレスカウン
タＶＡ１およびＨＡＩＩＣ基づく記憶場所への割シ当て
に相応して、メモリ舎にファイルされる。記憶された情
報を読出すために、相応する記憶場所がアドレスカウン
タＶＡ２とＨＡ２によりポートＡに配属され、またアド
レスカウンタＶＢとＨＢによシボ−）Ｂに配属される。
シフトレジスタ２が示されている。さらにボート日とし
て示されたシフトレジスタ３が設けられている。これら
のシフトレジスタは並列入力側または並列出力側を介し
てメモリ４と接続されている。垂直に構成された記憶場
所に対するアドレスカウンタＶＡＩ 、ＶＡ２ 、ＶＢ
と、水平に構成された記憶場所に対するアドレスカウン
タＨＡＩ 、ＨＡ２ 、Ｈａとによって、ポートＡおよ
びポートＢの入力側および出力側は相互に依存せずに相
応する記憶場所に割シ当てることができる。ポートＡの
直列入力側を介して到来するデータは、アドレスカウン
タＶＡ１およびＨＡＩＩＣ基づく記憶場所への割シ当て
に相応して、メモリ舎にファイルされる。記憶された情
報を読出すために、相応する記憶場所がアドレスカウン
タＶＡ２とＨＡ２によりポートＡに配属され、またアド
レスカウンタＶＢとＨＢによシボ−）Ｂに配属される。
この配属の際には記憶されたデータの読出しのみが行わ
れる。比較的に高い周波数による読出しを可能にするた
めにシフトレジスタが次のように構成される。すなわち
、書き込みの際にブロック長がＸのブロックがシフトレ
ジスタからメモリに転送され、読出しの際にブロック長
が２×のブロックが転送されるように、これらのシフト
レジスタは構成される。。そうすればポートＡの２つの
シフトレジスタを同じクロック周波数でクロック制御す
ることができる。またブロック長２×に対して２つのシ
フトレジスタを設けても、データの書き込みの際にはブ
ロック長Ｘのブロックのみを転送することもできる。
れる。比較的に高い周波数による読出しを可能にするた
めにシフトレジスタが次のように構成される。すなわち
、書き込みの際にブロック長がＸのブロックがシフトレ
ジスタからメモリに転送され、読出しの際にブロック長
が２×のブロックが転送されるように、これらのシフト
レジスタは構成される。。そうすればポートＡの２つの
シフトレジスタを同じクロック周波数でクロック制御す
ることができる。またブロック長２×に対して２つのシ
フトレジスタを設けても、データの書き込みの際にはブ
ロック長Ｘのブロックのみを転送することもできる。
このように構成されたデマルチプレクサによって、輝度
に対しては毎秒１３，５００，０００のサンプリング値
からなるデータ流と、クロミナンスに対しては毎秒２
ｘ ６７，５００，０００のサンプリング値からなるデ
ータ流を書き込むことができる。読出しの際には２倍の
サンプリングレートを得ることができる。
に対しては毎秒１３，５００，０００のサンプリング値
からなるデータ流と、クロミナンスに対しては毎秒２
ｘ ６７，５００，０００のサンプリング値からなるデ
ータ流を書き込むことができる。読出しの際には２倍の
サンプリングレートを得ることができる。
第２図には、シフトレジスタの直列入力側に生じるサン
プリング値の時間的経過が示されている。各走査線に所
属するサンプリング値に１．２，３．４等のインデック
スが付されている。
プリング値の時間的経過が示されている。各走査線に所
属するサンプリング値に１．２，３．４等のインデック
スが付されている。
サンプリング値は種々異なる記憶場所にファイルされ、
出力の際に輝度成分およびクロミナンス成分に従って分
離され、ボートＡおよびポート日を介して出力される。
出力の際に輝度成分およびクロミナンス成分に従って分
離され、ボートＡおよびポート日を介して出力される。
書−き込みの際に既に輝度成分とクロミナンス成分との
分離が行われることの利点は、読出しの際相応するデー
タを正しい時間に使用することができることである。
分離が行われることの利点は、読出しの際相応するデー
タを正しい時間に使用することができることである。
その結果、付加的なデマルチプレクサや中間記憶器が不
要である。記憶のためにはメモリのそれぞれ２つの行が
必要であるＫすぎない。第１の行は輝度成分に対して、
第２の行はクロミナンス成分に対して用いられる。到来
するブ、ロックＹＮ 、ＣＮ 、ＹＮ＋１等は順次連続
して、列ＹおよびＣの同じ縦列に書き込まれる。これら
のブロックはアドレスカウンタＨＡＩとＶＡＩないしＶ
Ａ２によって選択される。ブロックを読出すために、０
行がアドレスカウンタＨＡ２およびＶＡＩにより制御さ
れてポー）Ａに接続され、Ｙ行がアドレスカウンタＨＢ
およびＶＢによ多制御されてポートＢに接続される。こ
の構成によシ、８つのアドレスカウンタではなしに６つ
のアドレスカウンタのみを使用することが可能である。
要である。記憶のためにはメモリのそれぞれ２つの行が
必要であるＫすぎない。第１の行は輝度成分に対して、
第２の行はクロミナンス成分に対して用いられる。到来
するブ、ロックＹＮ 、ＣＮ 、ＹＮ＋１等は順次連続
して、列ＹおよびＣの同じ縦列に書き込まれる。これら
のブロックはアドレスカウンタＨＡＩとＶＡＩないしＶ
Ａ２によって選択される。ブロックを読出すために、０
行がアドレスカウンタＨＡ２およびＶＡＩにより制御さ
れてポー）Ａに接続され、Ｙ行がアドレスカウンタＨＢ
およびＶＢによ多制御されてポートＢに接続される。こ
の構成によシ、８つのアドレスカウンタではなしに６つ
のアドレスカウンタのみを使用することが可能である。
またそれによシ、１つのチップ上にカウンタ、シフトレ
ジスタおよびメモリを集積化する際、よシ少ないチップ
面積で集積を行うことができる。
ジスタおよびメモリを集積化する際、よシ少ないチップ
面積で集積を行うことができる。
第３図には信号の書き込みと読出しとの関係が時間経過
で示されている。
で示されている。
第４図には第１図の公知のブロック回路図が示されてい
るが、ここではメモリの２つの行のみが図示されており
、一方の行には輝度成分がファイルされ、他方の行には
クロミナンス成分がファイルされる。このメモリ行の個
々の記憶場所には、その他グラフイクにアドレスカウン
タが配属されており、これらのアドレスカウンタは相応
する記憶場所を選択するために制御される。
るが、ここではメモリの２つの行のみが図示されており
、一方の行には輝度成分がファイルされ、他方の行には
クロミナンス成分がファイルされる。このメモリ行の個
々の記憶場所には、その他グラフイクにアドレスカウン
タが配属されており、これらのアドレスカウンタは相応
する記憶場所を選択するために制御される。
発明の効果
本発明により、１つのメモリのみで動作する複合カラー
テレビジョン信号用デマルチプレクサが得られる。
テレビジョン信号用デマルチプレクサが得られる。
第１図は本発明による回路装置のブロック回路図、第２
図は直列入力側および直列出力側九発生する信号の時間
的シーケンスを示す図、第３図はメモリ構成を示すブロ
ック図、第４図は第１図のブロック回路図建基づき、メ
モリ内のデータ構成を示す図である。。 Ｆｉｇ、２
図は直列入力側および直列出力側九発生する信号の時間
的シーケンスを示す図、第３図はメモリ構成を示すブロ
ック図、第４図は第１図のブロック回路図建基づき、メ
モリ内のデータ構成を示す図である。。 Ｆｉｇ、２
Claims (1)
- 複合カラーテレビジョン信号用デマルチプレクサにおい
て、第１のシフトレジスタ（１）が設けられており、該
シフトレジスタに複合カラーテレビジョン信号のデータ
流が供給され、第１のシフトレジスタ（１）の並列出力
側はメモリ（４）に接続されており、また第２のシフト
レジスタ（２）および第３のシフトレジスタ（３）が設
けられており、該第２のシフトレジスタおよび第３のシ
フトレジスタの並列入力側はメモリ（４）に接続されて
おり、該第２のシフトレジスタおよび第３のシフトレジ
スタの直列入力側にてカラーテレビジョン信号の別個の
成分が取り出され、さらにアドレスカウンタ（ＶＡ１、
ＶＡ２、ＶＢ、ＨＡ１、ＨＡ２、ＨＢ）からなる制御回
路が設けられており、該制御回路によつて第１（１）、
第２（２）および第３（３）のシフトレジスタの行およ
び列が相互に依存せずに制御可能であることを特徴とす
る複合カラーテレビジョン信号用デマルチプレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3733014.4 | 1987-09-30 | ||
| DE3733014 | 1987-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109890A true JPH01109890A (ja) | 1989-04-26 |
Family
ID=6337278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63244636A Pending JPH01109890A (ja) | 1987-09-30 | 1988-09-30 | デマルチプレクサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5005073A (ja) |
| EP (1) | EP0309875A3 (ja) |
| JP (1) | JPH01109890A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6408127B1 (en) | 1988-04-27 | 2002-06-18 | Canon Kabushiki Kaisha | Image processing apparatus |
| US5325187A (en) * | 1988-04-27 | 1994-06-28 | Canon Kabushiki Kaisha | Image processing apparatus with back porch period sampling and clamping |
| US5555030A (en) * | 1989-10-20 | 1996-09-10 | Accom, Inc. | Component video signal to composite video signal encoding system, control system and method |
| DE3935980A1 (de) * | 1989-10-28 | 1991-05-02 | Thomson Brandt Gmbh | Verfahren zur erzeugung einer verzoegerung sowie eine schaltung zur durchfuehrung des verfahrens |
| FR2664779B1 (fr) * | 1990-07-13 | 1993-06-11 | Europ Rech Electr Lab | Procede de traitement d'un signal video. |
| JP3119662B2 (ja) * | 1990-08-10 | 2000-12-25 | 富士通株式会社 | コンポーネント信号標本化回路及び再生回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE27393T1 (de) * | 1983-12-22 | 1987-06-15 | Siemens Ag | Anordnung zur uebertragung von fernsehkomponentensignalen. |
| EP0249985B1 (en) * | 1986-06-20 | 1993-09-08 | Sony Corporation | Video memory |
| US4758881A (en) * | 1987-06-02 | 1988-07-19 | Eastman Kodak Company | Still video frame store memory |
-
1988
- 1988-09-21 EP EP19880115435 patent/EP0309875A3/de not_active Withdrawn
- 1988-09-30 US US07/252,051 patent/US5005073A/en not_active Expired - Fee Related
- 1988-09-30 JP JP63244636A patent/JPH01109890A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0309875A2 (de) | 1989-04-05 |
| EP0309875A3 (de) | 1991-02-06 |
| US5005073A (en) | 1991-04-02 |
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