JP3119662B2 - コンポーネント信号標本化回路及び再生回路 - Google Patents
コンポーネント信号標本化回路及び再生回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
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- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
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- H04N7/24—Systems for the transmission of television signals using pulse code modulation
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Description
【発明の詳細な説明】 技術分野 本発明は、コンポーネント信号標本化回路及び再生回
路に関し、特に画像信号等のコンポーネント信号を並列
に符号化或いは信号処理を行う符号化伝送装置又は信号
処理装置に使用されるコンポーネント信号標本化回路及
び再生回路に関する。
路に関し、特に画像信号等のコンポーネント信号を並列
に符号化或いは信号処理を行う符号化伝送装置又は信号
処理装置に使用されるコンポーネント信号標本化回路及
び再生回路に関する。
近年、画像信号の高能率符号化装置や放送用のVTR,DV
E(Digital Video Effect)等の画像処理機器の分野に
於いて、高能率な信号処理や高画質の維持を目的とし
て、画像信号を(Y,C1,C2),(Y,R−Y,B−Y),(Y,P
r,Pb)、或いは(Y,I,Q)等の輝度及び色信号のアナロ
グコンポーネント成分をそれぞれ別個に標本化(サンプ
リング)してディジタル信号に変換する回路および該変
換された信号を再生する回路が必要になっている。
E(Digital Video Effect)等の画像処理機器の分野に
於いて、高能率な信号処理や高画質の維持を目的とし
て、画像信号を(Y,C1,C2),(Y,R−Y,B−Y),(Y,P
r,Pb)、或いは(Y,I,Q)等の輝度及び色信号のアナロ
グコンポーネント成分をそれぞれ別個に標本化(サンプ
リング)してディジタル信号に変換する回路および該変
換された信号を再生する回路が必要になっている。
背景技術 第1の従来例 第1図は、従来のコンポーネント信号標本化回路の第
1の従来例を示した図であり、第1の入力アナログコン
ポーネント信号としてY信号(例えばHDTV(High Defin
ition Television)信号の輝度信号)、第2及び第3の
入力アナログコンポーネント信号としてそれぞれPr信号
及びPb信号(色信号)とし、標本化周波数fsを74.25MHz
とする。
1の従来例を示した図であり、第1の入力アナログコン
ポーネント信号としてY信号(例えばHDTV(High Defin
ition Television)信号の輝度信号)、第2及び第3の
入力アナログコンポーネント信号としてそれぞれPr信号
及びPb信号(色信号)とし、標本化周波数fsを74.25MHz
とする。
図に於いて、1はY信号を標本化周波数74.25MHzのク
ロックCLK1で標本化しディジタルデータ化したY信号を
生成するA/D変換器、4は標本化周波数74.25MHzを1/2に
分周する1/2分周回路、2及び3はPr信号及びPb信号を1
/2分周回路4からの標本化周波数37.125MHzのクロックC
LK2でそれぞれ標本化しディジタルデータ化したPr信号
及びPb信号を生成するA/D変換器、をそれぞれ示してい
る。
ロックCLK1で標本化しディジタルデータ化したY信号を
生成するA/D変換器、4は標本化周波数74.25MHzを1/2に
分周する1/2分周回路、2及び3はPr信号及びPb信号を1
/2分周回路4からの標本化周波数37.125MHzのクロックC
LK2でそれぞれ標本化しディジタルデータ化したPr信号
及びPb信号を生成するA/D変換器、をそれぞれ示してい
る。
このような第1の従来例の動作に於いては、第2図の
標本化ディジタルデータの位相関係図に示されるよう
に、まず、Y信号入力は第1のA/D変換器1でクロックC
LK1の1タイムスロット(13.46ns)毎に標本化されて
Y1,Y2,Y3,Y4,Y5…の各信号レベルが得られると共にそれ
ぞれ1タイムスロットの区間中、そのレベルが固定され
(サンプル&ホールド)、図示のような階段状のディジ
タルデータ化されたY信号出力が得られる。
標本化ディジタルデータの位相関係図に示されるよう
に、まず、Y信号入力は第1のA/D変換器1でクロックC
LK1の1タイムスロット(13.46ns)毎に標本化されて
Y1,Y2,Y3,Y4,Y5…の各信号レベルが得られると共にそれ
ぞれ1タイムスロットの区間中、そのレベルが固定され
(サンプル&ホールド)、図示のような階段状のディジ
タルデータ化されたY信号出力が得られる。
次に、Pr信号入力は第2のA/D変換器2でクロックCLK
2の1タイムスロット(26.93ns)毎に標本化されてY信
号入力の信号レベルY1,Y3,Y5…にそれぞれ対応した各信
号レベルPr1,Pr3,Pr5…が得られると共にそれぞれ1タ
イムスロットの区間中、そのレベルが固定されて同様に
図示の階段状のディジタルデータ化Pr信号出力が得られ
る。これはPb信号の場合についても同様である。
2の1タイムスロット(26.93ns)毎に標本化されてY信
号入力の信号レベルY1,Y3,Y5…にそれぞれ対応した各信
号レベルPr1,Pr3,Pr5…が得られると共にそれぞれ1タ
イムスロットの区間中、そのレベルが固定されて同様に
図示の階段状のディジタルデータ化Pr信号出力が得られ
る。これはPb信号の場合についても同様である。
また、図から明らかなように、Y信号のディジタルデ
ータ出力の中心位相(階段状のディジタルデータ出力が
平滑された後に得られる平均的な位相を指し破線で示
す。以下、同様)は原理的にY信号入力に対して一般式
1/(2fs)として与えられ、Pr(Pb)信号のディジタル
データ出力は同様にPr(Pb)信号入力に対してそれぞれ
一般式n/(2fs)(nは分周回路の分周比で1以外の正
の整数)で与えられる。
ータ出力の中心位相(階段状のディジタルデータ出力が
平滑された後に得られる平均的な位相を指し破線で示
す。以下、同様)は原理的にY信号入力に対して一般式
1/(2fs)として与えられ、Pr(Pb)信号のディジタル
データ出力は同様にPr(Pb)信号入力に対してそれぞれ
一般式n/(2fs)(nは分周回路の分周比で1以外の正
の整数)で与えられる。
従って、この場合のディジタルデータ化されたY信号
出力の中心位相は、1/(2fs)=6.73nsであり、ディジ
タルデータ化されたPr(Pb)信号出力の中心位相はn/
(2fs)=2/(2fs)=13.46nsとなる。
出力の中心位相は、1/(2fs)=6.73nsであり、ディジ
タルデータ化されたPr(Pb)信号出力の中心位相はn/
(2fs)=2/(2fs)=13.46nsとなる。
第3図は、各コンポーネント信号の標本化後のそれぞ
れのタイミングチャートを示したもので、例えばPr信号
の信号レベルPr1はY信号の信号レベルY1と標本化位相
が一致し、且つ信号レベルY2とも一致している。また、
信号レベルPr3,Pr5…及びPb信号の信号レベルPb1,Pb3,P
b5…についても同様である。
れのタイミングチャートを示したもので、例えばPr信号
の信号レベルPr1はY信号の信号レベルY1と標本化位相
が一致し、且つ信号レベルY2とも一致している。また、
信号レベルPr3,Pr5…及びPb信号の信号レベルPb1,Pb3,P
b5…についても同様である。
第2の従来例 第4図は、従来のコンポーネント信号標本化回路の第
2の従来例を示した図であり、第1図に示す第1の従来
例と基本的な構成及び信号入力は同じであるが、第1の
従来例に対して標本化周波数fsを44.55MHz、n=3とし
た場合を示している。
2の従来例を示した図であり、第1図に示す第1の従来
例と基本的な構成及び信号入力は同じであるが、第1の
従来例に対して標本化周波数fsを44.55MHz、n=3とし
た場合を示している。
この場合、クロックCLK1は標本化周波数fsの44.55MHz
となり、クロックCLK2は標本化周波数fsの44.55MHzを1/
3に分周する1/3分周回路4の出力の14.85MHzとなる。
となり、クロックCLK2は標本化周波数fsの44.55MHzを1/
3に分周する1/3分周回路4の出力の14.85MHzとなる。
この第2の従来例の動作に於いては、第5図の標本化
ディジタルデータの位相関係図に示されるように、ま
ず、Y信号入力は第1のA/D変換器1でクロックCLK1の
1タイムスロット(22ns)毎に標本化され、第1の従来
例と同様に処理されて図示のような階段状のディジタル
データ化されたY信号出力が得られる。
ディジタルデータの位相関係図に示されるように、ま
ず、Y信号入力は第1のA/D変換器1でクロックCLK1の
1タイムスロット(22ns)毎に標本化され、第1の従来
例と同様に処理されて図示のような階段状のディジタル
データ化されたY信号出力が得られる。
また、Pr信号入力は第2のA/D変換器2でクロックCLK
2の1タイムスロット(66ns)毎に標本化されてY信号
入力の信号レベルY1,Y4,Y7…にそれぞれ対応する各信号
レベルPr1,Pr4,Pr7…の階段状のディジタルデータ化さ
れたPr信号出力が得られる。
2の1タイムスロット(66ns)毎に標本化されてY信号
入力の信号レベルY1,Y4,Y7…にそれぞれ対応する各信号
レベルPr1,Pr4,Pr7…の階段状のディジタルデータ化さ
れたPr信号出力が得られる。
また、この場合のディジタルデータ化されたY信号出
力の中心位相は、1/(2fs)=11nsであり、ディジタル
データ化されたPr(Pb)信号出力の中心位相はn/(2f
s)=33nsとなる。
力の中心位相は、1/(2fs)=11nsであり、ディジタル
データ化されたPr(Pb)信号出力の中心位相はn/(2f
s)=33nsとなる。
第6図は、各コンポーネント信号の標本化後のそれぞ
れのタイミングチャートを示したものであり、例えばPr
信号の信号レベルPr1はY信号の信号レベルY1と標本化
位相が一致し、且つ信号レベルY2とY3とも一致してい
る。また、信号レベルPr4,Pr7…及びPb信号の信号レベ
ルPb1,Pb4,Pb7…についても同様である。
れのタイミングチャートを示したものであり、例えばPr
信号の信号レベルPr1はY信号の信号レベルY1と標本化
位相が一致し、且つ信号レベルY2とY3とも一致してい
る。また、信号レベルPr4,Pr7…及びPb信号の信号レベ
ルPb1,Pb4,Pb7…についても同様である。
第3の従来例 第7図は、従来のコンポーネント信号標本化回路の第
3の従来例を示した図であり、第1の従来例と同じく、
第1の入力アナログコンポーネント信号としてY信号
(例えばHDTV信号の輝度信号)は、第1のA/D変換器1
では標本化周波数fs=74.25MHzで標本化され、第2及び
第3の入力アナログコンポーネント信号としてそれぞれ
Pr信号及びPb信号(色信号)は、第2のA/D変換器2及
び第3のA/D変換器3では標本化周波数fs/2=37.125MHz
で標本化され、A/D変換器1〜3より出力される各々第
1〜第3のディジタルデータは、符号化処理あるいは伝
送が行われ、各々第1〜第3のD/A変換器によりアナロ
グコンポーネント信号Y,Pr,Pbとして出力される。
3の従来例を示した図であり、第1の従来例と同じく、
第1の入力アナログコンポーネント信号としてY信号
(例えばHDTV信号の輝度信号)は、第1のA/D変換器1
では標本化周波数fs=74.25MHzで標本化され、第2及び
第3の入力アナログコンポーネント信号としてそれぞれ
Pr信号及びPb信号(色信号)は、第2のA/D変換器2及
び第3のA/D変換器3では標本化周波数fs/2=37.125MHz
で標本化され、A/D変換器1〜3より出力される各々第
1〜第3のディジタルデータは、符号化処理あるいは伝
送が行われ、各々第1〜第3のD/A変換器によりアナロ
グコンポーネント信号Y,Pr,Pbとして出力される。
第8図は、各入力コンポーネント信号と各標本化デー
タと各出力コンポーネント信号の位相関係を示したもの
であり、第2図と同じ位相の第1〜第3のディジタルデ
ータは各々一定時間(T)の遅延の後、アナログコンポ
ーネント信号Y,Pr,Pbとして出力される。
タと各出力コンポーネント信号の位相関係を示したもの
であり、第2図と同じ位相の第1〜第3のディジタルデ
ータは各々一定時間(T)の遅延の後、アナログコンポ
ーネント信号Y,Pr,Pbとして出力される。
従って、出力アナログコンポーネント信号Yの入力ア
ナログコンポーネント信号Yに対する遅延量は、1/(2f
s)+T=6.73ns+Tであり、出力アナログコンポーネ
ント信号Pr(Pb)の入力アナログコンポーネント信号Pr
(Pb)に対する遅延量は、n/(2fs)+T=2/(2fs)+
T=13.45ns+Tとなる。
ナログコンポーネント信号Yに対する遅延量は、1/(2f
s)+T=6.73ns+Tであり、出力アナログコンポーネ
ント信号Pr(Pb)の入力アナログコンポーネント信号Pr
(Pb)に対する遅延量は、n/(2fs)+T=2/(2fs)+
T=13.45ns+Tとなる。
このような従来のコンポーネント信号標本化回路で
は、互いに同位相の第1と第2(及び第3)の各コンポ
ーネント信号を互いに異なった標本化周波数fs及びfs/n
により各コンポーネント信号の位相と同じ標本化位相で
標本化している為に、ディジタルデータ化された第1と
第2(及び第3)の各コンポーネント信号間には、第2
(及び第3)のディジタルデータ出力の中心位相を示す
一般式n/(2fs)と第1のディジタルデータ出力の中心
位相を示す一般式1/(2fs)との位相差、即ち、 {n/(2fs)}−{1/(2fs)} =(n−1)/(2fs) なる位相差が原理上、発生してしまう(以下、この位相
差をΔtと定義する)。
は、互いに同位相の第1と第2(及び第3)の各コンポ
ーネント信号を互いに異なった標本化周波数fs及びfs/n
により各コンポーネント信号の位相と同じ標本化位相で
標本化している為に、ディジタルデータ化された第1と
第2(及び第3)の各コンポーネント信号間には、第2
(及び第3)のディジタルデータ出力の中心位相を示す
一般式n/(2fs)と第1のディジタルデータ出力の中心
位相を示す一般式1/(2fs)との位相差、即ち、 {n/(2fs)}−{1/(2fs)} =(n−1)/(2fs) なる位相差が原理上、発生してしまう(以下、この位相
差をΔtと定義する)。
例えば、標本化周波数fsを74.25MHz、n=2とした前
述の第1の従来例では(n−1)/(2fs)=6.73nsな
る位相差が、まだ標本化周波数fsを44.55MHz、n=3と
した第2の従来例では(n−1)/(2fs)=22nsなる
位相差がそれぞれ発生する。
述の第1の従来例では(n−1)/(2fs)=6.73nsな
る位相差が、まだ標本化周波数fsを44.55MHz、n=3と
した第2の従来例では(n−1)/(2fs)=22nsなる
位相差がそれぞれ発生する。
また、第3の従来例においては、各出力コンポーネン
ト信号間には、(n−1)/(2fs)=6.73nsの位相差
が発生する。
ト信号間には、(n−1)/(2fs)=6.73nsの位相差
が発生する。
この結果、各アナログコンポーネント信号を標本化す
ることによって発生するこのような各ディジタルデータ
化コンポーネント信号間の位相差または各出力コンポー
ネント信号間の位相差は、再生画像の解像度低下(画面
の二重化等)やエッジ部の先鋭度低下或いは色ズレ等の
問題を起こしていた。
ることによって発生するこのような各ディジタルデータ
化コンポーネント信号間の位相差または各出力コンポー
ネント信号間の位相差は、再生画像の解像度低下(画面
の二重化等)やエッジ部の先鋭度低下或いは色ズレ等の
問題を起こしていた。
発明の開示 従って、本発明の目的は、互いに同位相の第1と第2
(及び第3)の各コンポーネント信号を互いに異なった
標本化周波数fs及びfs/nにより標本化しても、第1と第
2(又は第3)の各コンポーネント信号間には位相差が
発生しない(即ち、位相差を予め補正することが出来
る)コンポーネント信号標本化回路及び再生回路を実現
することにある。
(及び第3)の各コンポーネント信号を互いに異なった
標本化周波数fs及びfs/nにより標本化しても、第1と第
2(又は第3)の各コンポーネント信号間には位相差が
発生しない(即ち、位相差を予め補正することが出来
る)コンポーネント信号標本化回路及び再生回路を実現
することにある。
本発明では、第1及び第2(及び第3)の2種類また
は3種類のコンポーネント信号をそれぞれ異なった標本
化周波数fs及びfs/nで標本化するに当たって、標本化周
波数fs/nの標本化位相を、標本化周波数fsの標本化位相
に対して位相差Δt分だけ予め遅らせるようにすれば、
位相差が補正され各コンポーネント信号間の位相差が無
くなることに着眼した。
は3種類のコンポーネント信号をそれぞれ異なった標本
化周波数fs及びfs/nで標本化するに当たって、標本化周
波数fs/nの標本化位相を、標本化周波数fsの標本化位相
に対して位相差Δt分だけ予め遅らせるようにすれば、
位相差が補正され各コンポーネント信号間の位相差が無
くなることに着眼した。
以下、この着眼点に鑑みて採られた本発明の種々の形
態を説明する。
態を説明する。
本発明の第1の形態 本発明の第1の形態に係るコンポーネント信号標本化
回路では、第11図に概略を示すように、第1のアナログ
コンポーネント信号I1を標本化周波数fsのクロックで標
本化し第1のディジタルデータO1を生成する第1のA/D
変換器1と、該標本化周波数fsのクロックを1/n(nは
1以外の正の整数)に分周する1/n分周回路4と、該第
1のアナログコンポーネント信号I1と同位相の第2のア
ナログコンポーネント信号I2を該I/n分周回路4からの
出力クロックfs/nで標本化し第2のディジタルデータO2
を生成する第2のA/D変換器2と、該第1のA/D変換器1
の入力側に於いて該第1のアナログコンポーネント信号
I1の位相を時間Δt=(n−1)/(2fs)だけ遅らせ
るΔt遅延回路5とを設けるようにしている。
回路では、第11図に概略を示すように、第1のアナログ
コンポーネント信号I1を標本化周波数fsのクロックで標
本化し第1のディジタルデータO1を生成する第1のA/D
変換器1と、該標本化周波数fsのクロックを1/n(nは
1以外の正の整数)に分周する1/n分周回路4と、該第
1のアナログコンポーネント信号I1と同位相の第2のア
ナログコンポーネント信号I2を該I/n分周回路4からの
出力クロックfs/nで標本化し第2のディジタルデータO2
を生成する第2のA/D変換器2と、該第1のA/D変換器1
の入力側に於いて該第1のアナログコンポーネント信号
I1の位相を時間Δt=(n−1)/(2fs)だけ遅らせ
るΔt遅延回路5とを設けるようにしている。
次に本発明の第1の形態に於ける位相差補正について
第9図に示される説明図に基づいて説明する。
第9図に示される説明図に基づいて説明する。
即ち、第1のアナログコンポーネント信号I1はΔt遅
延回路5により位相がΔtだけ遅れた状態で第1のA/D
変換器1で標本化周波数fsのクロックにより標本化さ
れ、この結果得られる第1のディジタルデータO1の中心
位相は従来の中心位相の一般式1/(2fs)にΔtを加
え、 {1/(2fs)}+Δt ={1/(2fs)}+{(n−1)/(2fs)} =n/(2fs) となる。
延回路5により位相がΔtだけ遅れた状態で第1のA/D
変換器1で標本化周波数fsのクロックにより標本化さ
れ、この結果得られる第1のディジタルデータO1の中心
位相は従来の中心位相の一般式1/(2fs)にΔtを加
え、 {1/(2fs)}+Δt ={1/(2fs)}+{(n−1)/(2fs)} =n/(2fs) となる。
また、第2のアナログコンポーネント信号I2は、第2
のA/D変換器2で標本化周波数fs/nのクロックにより同
様に標本化されるが、この時、標本化周波数fs/nの標本
化位相は標本化周波数fsの標本化位相に対してΔtだけ
遅れて標本化されることになりこの結果、第2のディジ
タルデータO2が得られる。この中心位相は従来と同様に
中心位相の一般式n/(2fs)で示され、第1のディジタ
ルデータO1の中心位相の値と一致する為、第1及び第2
の出力ディジタルデータO1とO2の間には位相差が発生し
ないことになる。
のA/D変換器2で標本化周波数fs/nのクロックにより同
様に標本化されるが、この時、標本化周波数fs/nの標本
化位相は標本化周波数fsの標本化位相に対してΔtだけ
遅れて標本化されることになりこの結果、第2のディジ
タルデータO2が得られる。この中心位相は従来と同様に
中心位相の一般式n/(2fs)で示され、第1のディジタ
ルデータO1の中心位相の値と一致する為、第1及び第2
の出力ディジタルデータO1とO2の間には位相差が発生し
ないことになる。
また、本発明では第11図に点線で示す如く、第3のA/
D変換器3を更に設け1/n分周回路4からの出力クロック
fs/nで標本化することにより、第1及び第2のアナログ
コンポーネント信号I1,I2と同位相の第3のアナログコ
ンポーネント信号I3を標本化して位相差が補正された第
3のディジタルデータO3を得れば、上述したような画像
信号の輝度及び色信号をディジタル化することが可能と
なる。
D変換器3を更に設け1/n分周回路4からの出力クロック
fs/nで標本化することにより、第1及び第2のアナログ
コンポーネント信号I1,I2と同位相の第3のアナログコ
ンポーネント信号I3を標本化して位相差が補正された第
3のディジタルデータO3を得れば、上述したような画像
信号の輝度及び色信号をディジタル化することが可能と
なる。
本発明の第2の形態 本発明の第2の形態に係るコンポーネント信号標本化
回路では、第15図に概略を示すように、第1のアナログ
コンポーネント信号I1を標本化周波数fsのクロックで標
本化し第1のディジタルデータを生成する第1のA/D変
換器1と、該第1のA/D変換器1の入力側に於いて該第
1のアナログコンポーネント信号I1の位相を時間Δt=
(n−1)/(2fs)だけ遅らせるΔt遅延回路5と、
該標本化周波数fsのクロックを1/n(nは1以外の正の
整数)に分周する1/n分周回路4と、該第1のアナログ
コンポーネント信号I1と同位相の第2のアナログコンポ
ーネント信号I2を該標本化周波数fsのクロックで標本化
し第2のディジタルデータを生成する第2のA/D変換器
2と、該第1のA/D変換器1の出力側に該第1のA/D変換
器1の出力位相を1/fsだけ遅らせて該第1のディジタル
データO1を出力する位相遅延回路6と、該第2のA/D変
換器2の出力を該1/n分周回路4からの出力クロックfs/
nでサブサンプルを行い該第2のディジタルデータO2を
生成する第1の1/nサブサンプル回路7とを設けるよう
にしている。
回路では、第15図に概略を示すように、第1のアナログ
コンポーネント信号I1を標本化周波数fsのクロックで標
本化し第1のディジタルデータを生成する第1のA/D変
換器1と、該第1のA/D変換器1の入力側に於いて該第
1のアナログコンポーネント信号I1の位相を時間Δt=
(n−1)/(2fs)だけ遅らせるΔt遅延回路5と、
該標本化周波数fsのクロックを1/n(nは1以外の正の
整数)に分周する1/n分周回路4と、該第1のアナログ
コンポーネント信号I1と同位相の第2のアナログコンポ
ーネント信号I2を該標本化周波数fsのクロックで標本化
し第2のディジタルデータを生成する第2のA/D変換器
2と、該第1のA/D変換器1の出力側に該第1のA/D変換
器1の出力位相を1/fsだけ遅らせて該第1のディジタル
データO1を出力する位相遅延回路6と、該第2のA/D変
換器2の出力を該1/n分周回路4からの出力クロックfs/
nでサブサンプルを行い該第2のディジタルデータO2を
生成する第1の1/nサブサンプル回路7とを設けるよう
にしている。
次に本発明の第2の形態に於ける位相差補正について
第9図に基づいて説明する。
第9図に基づいて説明する。
第1のアナログコンポーネント信号I1は本発明の第1
の形態と同様に第1のA/D変換器1で標本化され、更に
位相遅延回路6によりその位相が1/fsだけ遅延されて、
第1のディジタルデータO1が得られるが、この中心位相
は第9図に示すように第1のディジタルデータO1を更に
1/fsだけ遅らせた中心位相に相当し、即ち、 Δt+{1/(2fs)}+(1/fs) ={(n−1)/(2fs)}+{1/(2fs)} +(1/fs)=(n+2)/(2fs) となる。
の形態と同様に第1のA/D変換器1で標本化され、更に
位相遅延回路6によりその位相が1/fsだけ遅延されて、
第1のディジタルデータO1が得られるが、この中心位相
は第9図に示すように第1のディジタルデータO1を更に
1/fsだけ遅らせた中心位相に相当し、即ち、 Δt+{1/(2fs)}+(1/fs) ={(n−1)/(2fs)}+{1/(2fs)} +(1/fs)=(n+2)/(2fs) となる。
一方、第2のアナログコンポーネント信号I2は、第2
のA/D変換器2で標本化周波数fsをクロックとして標本
化される(中心位相1/(2fs))が、すぐに第1の1/nサ
ブサンプル回路7で1/nサブサンプルするので、第2のA
/D変換器2の出力は結果的にn/(2fs)だけ遅れる。
のA/D変換器2で標本化周波数fsをクロックとして標本
化される(中心位相1/(2fs))が、すぐに第1の1/nサ
ブサンプル回路7で1/nサブサンプルするので、第2のA
/D変換器2の出力は結果的にn/(2fs)だけ遅れる。
そして、この第1の1/nサブサンプル回路7で1/n分周
回路4からの出力クロックfs/nにより1/nサブサンプル
されると共に標本化周波数fsの1タイムスロット分、即
ち1/fsだけ位相が遅延されて第2のディジタルデータO2
が得られるが、この中心位相は第9図に示される第2の
ディジタルデータ出力O2を更に1/fsだけ遅らせた中心位
相に相当し、即ち、 {n/(2fs)}+(1/fs) =(n+2)/(2fs) となって第1のディジタルデータO1の中心位相と一致す
る為、第1及び第2の出力ディジタルデータO1とO2の間
には位相差が発生しないことが分かる。
回路4からの出力クロックfs/nにより1/nサブサンプル
されると共に標本化周波数fsの1タイムスロット分、即
ち1/fsだけ位相が遅延されて第2のディジタルデータO2
が得られるが、この中心位相は第9図に示される第2の
ディジタルデータ出力O2を更に1/fsだけ遅らせた中心位
相に相当し、即ち、 {n/(2fs)}+(1/fs) =(n+2)/(2fs) となって第1のディジタルデータO1の中心位相と一致す
る為、第1及び第2の出力ディジタルデータO1とO2の間
には位相差が発生しないことが分かる。
また、本発明でも第15図に点線で示すように、第3の
A/D変換器3と第2の1/nサブサンプル回路8を更に設け
ると共にそれぞれ標本化周波数fsのクロック及び1/n分
周回路4からの出力クロックfs/nで標本化及びサブサン
プルすることにより、第3のアナログコンポーネント信
号I3を標本化して位相差が補正された第3のディジタル
データO3を得れば、上述したような画像信号の輝度及び
色信号をディジタル化することが可能となる。
A/D変換器3と第2の1/nサブサンプル回路8を更に設け
ると共にそれぞれ標本化周波数fsのクロック及び1/n分
周回路4からの出力クロックfs/nで標本化及びサブサン
プルすることにより、第3のアナログコンポーネント信
号I3を標本化して位相差が補正された第3のディジタル
データO3を得れば、上述したような画像信号の輝度及び
色信号をディジタル化することが可能となる。
本発明の第3の形態 本発明の第3の形態に係るコンポーネント信号標本化
回路では、第19図に概略示すように、第1のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第1のディジタルデータを生成する第1のA/D変換
器1と、該標本化周波数fsのクロックを時間Δt=(n
−1)/(2fs)だけ遅らせるΔt遅延回路5と、該Δ
t遅延回路5の出力を1/n(nは1以外の正の整数)に
分周する1/n分周回路4と、該第1のアナログコンポー
ネント信号I1と同位相の第2のアナログコンポーネント
信号I2を該Δt遅延回路5からの出力で標本化し第2の
ディジタルデータを生成する第2のA/D変換器2と、該
第1のA/D変換器1の出力側にその出力位相を(n−
1)/(2fs)だけ遅らせる位相遅延回路9と、該位相
遅延回路9の出力を1/fsだけ遅らせて該第1のディジタ
ルデータO1を出力する位相遅延回路6と、該第2のA/D
変換器2の出力を該1/n分周回路4からの出力クロック
でサブサンプルを行い該第2のディジタルデータO2を生
成する第1の1/nサブサンプル回路7とを設けるように
している。
回路では、第19図に概略示すように、第1のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第1のディジタルデータを生成する第1のA/D変換
器1と、該標本化周波数fsのクロックを時間Δt=(n
−1)/(2fs)だけ遅らせるΔt遅延回路5と、該Δ
t遅延回路5の出力を1/n(nは1以外の正の整数)に
分周する1/n分周回路4と、該第1のアナログコンポー
ネント信号I1と同位相の第2のアナログコンポーネント
信号I2を該Δt遅延回路5からの出力で標本化し第2の
ディジタルデータを生成する第2のA/D変換器2と、該
第1のA/D変換器1の出力側にその出力位相を(n−
1)/(2fs)だけ遅らせる位相遅延回路9と、該位相
遅延回路9の出力を1/fsだけ遅らせて該第1のディジタ
ルデータO1を出力する位相遅延回路6と、該第2のA/D
変換器2の出力を該1/n分周回路4からの出力クロック
でサブサンプルを行い該第2のディジタルデータO2を生
成する第1の1/nサブサンプル回路7とを設けるように
している。
本発明の第3の形態に於ける位相差補正について同様
に第9図に基づいて説明する。
に第9図に基づいて説明する。
第1のアナログコンポーネント信号I1は第1のA/D変
換器1で標本化周波数fsのクロックにより直接標本化さ
れてから、位相遅延回路9によってその位相が(n−
1)/(2fs)だけ遅延され、更に位相遅延回路6によ
りその位相が1/fsだけ遅延されて第1のディジタルデー
タO1が得られるが、この場合、本発明の第2の形態(第
15図)に於けるΔt遅延回路5によるΔtの位相遅延を
本発明の第3の形態の位相遅延回路9による(n−1)
/(2fs)なる位相遅延に置き換えたものと考えられる
為、第1のディジタルデータO1の中心位相は本発明の第
2の形態と同様に第9図に示される第1のディジタルデ
ータO1を更に1/fsだけ遅らせた中心位相に相当し、(n
+2)/(2fs)となる。
換器1で標本化周波数fsのクロックにより直接標本化さ
れてから、位相遅延回路9によってその位相が(n−
1)/(2fs)だけ遅延され、更に位相遅延回路6によ
りその位相が1/fsだけ遅延されて第1のディジタルデー
タO1が得られるが、この場合、本発明の第2の形態(第
15図)に於けるΔt遅延回路5によるΔtの位相遅延を
本発明の第3の形態の位相遅延回路9による(n−1)
/(2fs)なる位相遅延に置き換えたものと考えられる
為、第1のディジタルデータO1の中心位相は本発明の第
2の形態と同様に第9図に示される第1のディジタルデ
ータO1を更に1/fsだけ遅らせた中心位相に相当し、(n
+2)/(2fs)となる。
また、第2のアナログコンポーネント信号I2は、第2
のA/D変換器2でΔt遅延回路5によりΔtだけ位相が
遅れた標本化周波数fsをクロックとして標本化され、更
に第1の1/nサブサンプル回路7で本発明の第2の形態
と同様に1/nサブサンプルされて1/fsだけ位相が遅れた
第2のディジタルデータO2が得られるが、この中心位相
も本発明の第2の形態と同様に第9図に示される第2の
ディジタルデータ出力O2を更に1/fsだけ遅らせた中心位
相に相当し、(n+2)/(2fs)となって第1のディ
ジタルデータO1の中心位相と一致する為、第1及び第2
の出力ディジタルデータO1とO2との間には位相差が発生
しないことが分かる。
のA/D変換器2でΔt遅延回路5によりΔtだけ位相が
遅れた標本化周波数fsをクロックとして標本化され、更
に第1の1/nサブサンプル回路7で本発明の第2の形態
と同様に1/nサブサンプルされて1/fsだけ位相が遅れた
第2のディジタルデータO2が得られるが、この中心位相
も本発明の第2の形態と同様に第9図に示される第2の
ディジタルデータ出力O2を更に1/fsだけ遅らせた中心位
相に相当し、(n+2)/(2fs)となって第1のディ
ジタルデータO1の中心位相と一致する為、第1及び第2
の出力ディジタルデータO1とO2との間には位相差が発生
しないことが分かる。
また、本発明の第3の形態に於いても第19図に点線で
示すように、第3のA/D変換器3と第2の1/nサブサンプ
ル回路8を更に設けると共にそれぞれΔt遅延路5によ
りΔtだけ位相を遅らせた標本化周波数fsのクロック及
び1/n分周回路4からの出力クロックfs/nで標本化及び
サブサンプルすることにより、第3のアナログコンポー
ネント信号I3を標本化して位相差が補正された第3のデ
ィジタルデータO3を得れば、上述したような画像信号の
輝度及び色信号をディジタル化することが可能となる。
示すように、第3のA/D変換器3と第2の1/nサブサンプ
ル回路8を更に設けると共にそれぞれΔt遅延路5によ
りΔtだけ位相を遅らせた標本化周波数fsのクロック及
び1/n分周回路4からの出力クロックfs/nで標本化及び
サブサンプルすることにより、第3のアナログコンポー
ネント信号I3を標本化して位相差が補正された第3のデ
ィジタルデータO3を得れば、上述したような画像信号の
輝度及び色信号をディジタル化することが可能となる。
本発明の第4の形態 本発明の第4の形態に係るコンポーネント信号標本化
回路では、第23図に概略示すように、第1のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第1のディジタルデータを生成する第1のA/D変換
器1と該標本化周波数fsのクロックを1/n(nは1以外
の正の整数)に分周する1/n分周回路4と、該1/n分周回
路4の出力クロックfs/nの位相をΔt=(n−1)/
(2fs)だけ遅らせるΔt遅延回路5と、該第1のA/D変
換器1の出力側に該第1のA/D変換器1の出力位相を
(n+1)/(2fs)だけ遅らせて第1のディジタルデ
ータO1を出力する位相遅延回路10と、該第1のアナログ
コンポーネント信号I1と同位相の第2のアナログコンポ
ーネント信号I2を該標本化周波数fsのクロックで標本化
し第2のディジタルデータを生成する第2のA/D変換器
2と、該第2のA/D変換器2の出力を該Δt遅延回路5
からの出力クロックfs/nでサブサンプルを行い該第2の
ディジタルデータO2を生成する第1の1/nサブサンプル
回路7とを設けるようにしている。
回路では、第23図に概略示すように、第1のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第1のディジタルデータを生成する第1のA/D変換
器1と該標本化周波数fsのクロックを1/n(nは1以外
の正の整数)に分周する1/n分周回路4と、該1/n分周回
路4の出力クロックfs/nの位相をΔt=(n−1)/
(2fs)だけ遅らせるΔt遅延回路5と、該第1のA/D変
換器1の出力側に該第1のA/D変換器1の出力位相を
(n+1)/(2fs)だけ遅らせて第1のディジタルデ
ータO1を出力する位相遅延回路10と、該第1のアナログ
コンポーネント信号I1と同位相の第2のアナログコンポ
ーネント信号I2を該標本化周波数fsのクロックで標本化
し第2のディジタルデータを生成する第2のA/D変換器
2と、該第2のA/D変換器2の出力を該Δt遅延回路5
からの出力クロックfs/nでサブサンプルを行い該第2の
ディジタルデータO2を生成する第1の1/nサブサンプル
回路7とを設けるようにしている。
次に本発明の第4の形態に於ける位相差補正の作用に
ついて同様に第9図に基づいて説明する。
ついて同様に第9図に基づいて説明する。
第1のアナログコンポーネント信号I1は第1のA/D変
換器1で標本化周波数fsのクロックにより直接標本化さ
れてから、位相遅延回路10により位相が(n+1)/
(2fs)だけ遅らされて、第1のディジタルデータO1が
得られる為、この場合の中心位相は従来例による第1の
ディジタルデータ出力O1の中心位相を示す一般式1/(2f
s)を(n+1)/(2fs)だけ位相遅延させたものに相
当し、このことはまた従来例の中心位相1/(2fs)をΔ
tだけ遅らせた本発明の第1の形態によるディジタルデ
ータ出力O1の中心位相n/(2fs)を更に1/fsだけ遅らせ
た本発明の第2の形態における中心位相と等価であるた
め結局、本発明の第2の形態と同様に(n+2)/(2f
s)となる。
換器1で標本化周波数fsのクロックにより直接標本化さ
れてから、位相遅延回路10により位相が(n+1)/
(2fs)だけ遅らされて、第1のディジタルデータO1が
得られる為、この場合の中心位相は従来例による第1の
ディジタルデータ出力O1の中心位相を示す一般式1/(2f
s)を(n+1)/(2fs)だけ位相遅延させたものに相
当し、このことはまた従来例の中心位相1/(2fs)をΔ
tだけ遅らせた本発明の第1の形態によるディジタルデ
ータ出力O1の中心位相n/(2fs)を更に1/fsだけ遅らせ
た本発明の第2の形態における中心位相と等価であるた
め結局、本発明の第2の形態と同様に(n+2)/(2f
s)となる。
また、第2のアナログコンポーネント信号I2は、第2
のA/D変換器2で本発明の第2の形態と同様に処理され
て標本化されるが、すぐに第1の1/nサブサンプル回路
7でΔt遅延回路5によりΔtだけ位相遅延させた1/n
分周回路4からの出力クロックfs/nによりサブサンプル
すると共に標本化周波数fsの1タイムスロット分、即ち
1/fsだけ位相が遅れて第2のディジタルデータO2が得ら
れるが、この中心位相も本発明の第2の形態と同様に第
2のディジタルデータ出力O2を更に1/fsだけ遅らせたも
のに相当し、(n+2)/(2fs)となって第1のディ
ジタルデータO1の中心位相と一致する為、第1及び第2
の出力ディジタルデータO1とO2との間には位相差が発生
しないことが分かる。
のA/D変換器2で本発明の第2の形態と同様に処理され
て標本化されるが、すぐに第1の1/nサブサンプル回路
7でΔt遅延回路5によりΔtだけ位相遅延させた1/n
分周回路4からの出力クロックfs/nによりサブサンプル
すると共に標本化周波数fsの1タイムスロット分、即ち
1/fsだけ位相が遅れて第2のディジタルデータO2が得ら
れるが、この中心位相も本発明の第2の形態と同様に第
2のディジタルデータ出力O2を更に1/fsだけ遅らせたも
のに相当し、(n+2)/(2fs)となって第1のディ
ジタルデータO1の中心位相と一致する為、第1及び第2
の出力ディジタルデータO1とO2との間には位相差が発生
しないことが分かる。
また、本発明の第4の形態に於いても第23図に点線で
示す如く、第3のA/D変換器3と第2の1/nサブサンプル
回路8を更に設けると共にそれぞれ標本化周波数fsのク
ロック及びΔtだけ位相遅延させた1/n分周回路4から
の出力クロックfs/nで標本化及びサブサンプルすること
により、第3のアナログコンポーネント信号I3を標本化
して位相差が補正された第3のディジタルデータO3を得
れば、上述したような画像信号の輝度及び色信号をディ
ジタル化することが可能となる。
示す如く、第3のA/D変換器3と第2の1/nサブサンプル
回路8を更に設けると共にそれぞれ標本化周波数fsのク
ロック及びΔtだけ位相遅延させた1/n分周回路4から
の出力クロックfs/nで標本化及びサブサンプルすること
により、第3のアナログコンポーネント信号I3を標本化
して位相差が補正された第3のディジタルデータO3を得
れば、上述したような画像信号の輝度及び色信号をディ
ジタル化することが可能となる。
このようにして、複数のコンポーネント信号を異なる
標本化周波数で標本化する際に発生する位相差Δt即
ち、(n−1)/(2fs)分だけ予め標本化位相をずら
すことにより、ディジタルデータ化された各コンポーネ
ント信号間の位相差が補正されることになる。
標本化周波数で標本化する際に発生する位相差Δt即
ち、(n−1)/(2fs)分だけ予め標本化位相をずら
すことにより、ディジタルデータ化された各コンポーネ
ント信号間の位相差が補正されることになる。
本発明の第5の形態 本発明の第5の形態に係るコンポーネント信号標本化
回路では、第27図に概略示すように、第1のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第1のディジタルデータを生成する第1のA/D変換
器1と、該標本化周波数fsのクロックを1/n(nは1以
外の正の整数)に分周する1/n分周回路4と、該第1の
アナログコンポーネント信号I1と同位相の第2のアナロ
グコンポーネント信号I2を該1/n分周回路4からの出力
クロックfs/nで標本化し第2のディジタルデータを生成
する第2のA/D変換器2と、該第1のA/D変換器1の出力
を符号化処理あるいは伝送回路14を介して受けアナログ
信号を出力する第1のD/A変換器21と、該第1のD/A変換
器21の出力を受け時間Δt=(n−1)/2fsだけ位相を
遅らせ第1のアナログコンポーネント信号AO1を出力す
るΔt遅延回路5と該第2のA/D変換器2の出力を符号
化処理あるいは伝送回路14を介して受け第2のアナログ
コンポーネントAO2を出力する第2のD/A変換器22とを備
えるようにしている。
回路では、第27図に概略示すように、第1のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第1のディジタルデータを生成する第1のA/D変換
器1と、該標本化周波数fsのクロックを1/n(nは1以
外の正の整数)に分周する1/n分周回路4と、該第1の
アナログコンポーネント信号I1と同位相の第2のアナロ
グコンポーネント信号I2を該1/n分周回路4からの出力
クロックfs/nで標本化し第2のディジタルデータを生成
する第2のA/D変換器2と、該第1のA/D変換器1の出力
を符号化処理あるいは伝送回路14を介して受けアナログ
信号を出力する第1のD/A変換器21と、該第1のD/A変換
器21の出力を受け時間Δt=(n−1)/2fsだけ位相を
遅らせ第1のアナログコンポーネント信号AO1を出力す
るΔt遅延回路5と該第2のA/D変換器2の出力を符号
化処理あるいは伝送回路14を介して受け第2のアナログ
コンポーネントAO2を出力する第2のD/A変換器22とを備
えるようにしている。
次に本発明の第5の形態に於ける位相差補正について
第10図に示す説明図に基づいて説明する。
第10図に示す説明図に基づいて説明する。
即ち、第1のアナログコンポーネント信号I1は本発明
の第1の形態と同様に第1のA/D変換器1で標本化さ
れ、符号化処理あるいは伝送回路により一定遅延(遅延
時間T)が行われた後、第1のD/A変換器21によりD/A変
換され、さらにΔt遅延回路5により時間Δt=(n−
1)/(2fs)だけ遅延されて第1の出力アナログコン
ポーネント信号AO1となる。
の第1の形態と同様に第1のA/D変換器1で標本化さ
れ、符号化処理あるいは伝送回路により一定遅延(遅延
時間T)が行われた後、第1のD/A変換器21によりD/A変
換され、さらにΔt遅延回路5により時間Δt=(n−
1)/(2fs)だけ遅延されて第1の出力アナログコン
ポーネント信号AO1となる。
一方、第2のアナログコンポーネント信号I2は、第2
のA/D変換器2で標本化周波数fs/2をクロックとして標
本化され、符号化処理あるいは伝送回路により一定遅延
(遅延時間T)が行われた後、第2のD/A変換器22によ
りD/A変換され第2のアナログコンポーネント信号AO2と
なる。
のA/D変換器2で標本化周波数fs/2をクロックとして標
本化され、符号化処理あるいは伝送回路により一定遅延
(遅延時間T)が行われた後、第2のD/A変換器22によ
りD/A変換され第2のアナログコンポーネント信号AO2と
なる。
この結果、第1の出力アナログコンポーネント信号AO
1は、第1のアナログコンポーネント信号I1に対し、1/
(2fs)+T+Δt=1/(2fs)+T+(n−1)/(2f
s)=n/(2fs)+T=1/(fs)+T=13.46ns+Tだけ
位相が遅延する。また、第2の出力アナログコンポーネ
ント信号AO2は、第2のアナログコンポーネント信号I2
に対し、1/fs+T=13.46ns+Tだけ位相が遅延し、第
1の出力アナログコンポーネント信号AO1の位相遅れと
一致する為、第1および第2の出力アナログコンポーネ
ント信号AO1とAO2の間には位相差が発生しないことにな
る。
1は、第1のアナログコンポーネント信号I1に対し、1/
(2fs)+T+Δt=1/(2fs)+T+(n−1)/(2f
s)=n/(2fs)+T=1/(fs)+T=13.46ns+Tだけ
位相が遅延する。また、第2の出力アナログコンポーネ
ント信号AO2は、第2のアナログコンポーネント信号I2
に対し、1/fs+T=13.46ns+Tだけ位相が遅延し、第
1の出力アナログコンポーネント信号AO1の位相遅れと
一致する為、第1および第2の出力アナログコンポーネ
ント信号AO1とAO2の間には位相差が発生しないことにな
る。
また、本発明の第5の形態では第27図に点線で示す如
く、第3のA/D変換器3と第3のD/A変換器23を更に設
け、第3のA/D変換器3に於いて1/n分周回路4からの出
力クロックfs/nで標本化することにより、第1及び第2
のアナログコンポーネント信号I1,I2と同位相の第3の
アナログコンポーネント信号I3を標本化して位相差が補
正された第3の出力アナログコンポーネント信号AO3を
得れば、上述したような画像信号の輝度及び色信号を再
生することが可能になる。
く、第3のA/D変換器3と第3のD/A変換器23を更に設
け、第3のA/D変換器3に於いて1/n分周回路4からの出
力クロックfs/nで標本化することにより、第1及び第2
のアナログコンポーネント信号I1,I2と同位相の第3の
アナログコンポーネント信号I3を標本化して位相差が補
正された第3の出力アナログコンポーネント信号AO3を
得れば、上述したような画像信号の輝度及び色信号を再
生することが可能になる。
図面の簡単な説明 第1図は第1の従来例のコンポーネント信号標本化回
路のブロック図、 第2図は第1図の従来例における信号の位相の関係を
説明する図、 第3図は第1図の従来例における信号のタイミングチ
ャートを示す図、 第4図は第2の従来例のコンポーネント信号標本化回
路のブロック図、 第5図は第4図の従来例における信号の位相の関係を
説明する図、 第6図は第4図の従来例における信号のタイミングチ
ャートを示す図、 第7図は第3の従来例のコンポーネント信号標本化及
び再生回路のブロック図、 第8図は第7図の従来例における信号の位相の関係を
説明する図、 第9図は本発明に関するコンポーネント信号標本化回
路の位相差補正を説明する図、 第10図は本発明に関するコンポーネント信号標本化及
び再生回路の位相差補正を説明する図、 第11図は本発明の第1実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第12図は第11図の回路のブロック図、 第13図は第11図の回路のタイミングチャートを示す
図、 第14図は第11図の回路の信号の位相関係を説明する
図、 第15図は本発明の第2実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第16図は第15図の回路のブロック図、 第17図は第15図の回路のタイミングチャートを示す
図、 第18図は第15図の回路の信号の位相関係を説明する
図、 第19図は本発明の第3実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第20図は第19図の回路のブロック図、 第21図は第19図の回路のタイミングチャートを示す
図、 第22図は第19図の回路の信号の位相関係を説明する
図、 第23図は本発明の第4実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第24図は第23図の回路のブロック図、 第25図は第23図の回路のタイミングチャートを示す
図、 第26図は第23図の回路の信号の位相関係を説明する
図、 第27図は本発明の第5実施例としてのコンポーネント
信号標本化及び再生回路の概略ブロック図、 第28図は第27図の回路のブロック図、 第29図は第27図の回路のタイミングチャートを示す
図、 第30図は第27図の回路の信号の位相関係を説明する図
である。
路のブロック図、 第2図は第1図の従来例における信号の位相の関係を
説明する図、 第3図は第1図の従来例における信号のタイミングチ
ャートを示す図、 第4図は第2の従来例のコンポーネント信号標本化回
路のブロック図、 第5図は第4図の従来例における信号の位相の関係を
説明する図、 第6図は第4図の従来例における信号のタイミングチ
ャートを示す図、 第7図は第3の従来例のコンポーネント信号標本化及
び再生回路のブロック図、 第8図は第7図の従来例における信号の位相の関係を
説明する図、 第9図は本発明に関するコンポーネント信号標本化回
路の位相差補正を説明する図、 第10図は本発明に関するコンポーネント信号標本化及
び再生回路の位相差補正を説明する図、 第11図は本発明の第1実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第12図は第11図の回路のブロック図、 第13図は第11図の回路のタイミングチャートを示す
図、 第14図は第11図の回路の信号の位相関係を説明する
図、 第15図は本発明の第2実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第16図は第15図の回路のブロック図、 第17図は第15図の回路のタイミングチャートを示す
図、 第18図は第15図の回路の信号の位相関係を説明する
図、 第19図は本発明の第3実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第20図は第19図の回路のブロック図、 第21図は第19図の回路のタイミングチャートを示す
図、 第22図は第19図の回路の信号の位相関係を説明する
図、 第23図は本発明の第4実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第24図は第23図の回路のブロック図、 第25図は第23図の回路のタイミングチャートを示す
図、 第26図は第23図の回路の信号の位相関係を説明する
図、 第27図は本発明の第5実施例としてのコンポーネント
信号標本化及び再生回路の概略ブロック図、 第28図は第27図の回路のブロック図、 第29図は第27図の回路のタイミングチャートを示す
図、 第30図は第27図の回路の信号の位相関係を説明する図
である。
発明を実施するための最良の形態 入力アナログコンポーネント信号を3種類設けた場合
の前記第1〜第5の本発明の形態にそれぞれ対応した各
実施例を以下に説明する。
の前記第1〜第5の本発明の形態にそれぞれ対応した各
実施例を以下に説明する。
第1の実施例 第12図は本発明によるコンポーネント信号標本化回路
の第1実施例を示した図であり、入力アナログコンポー
ネント信号は従来例と同様にY,Pr,Pb形式のHDTV信号と
し、標本化周波数fsを74.25MHz、n=2とした場合を示
す。
の第1実施例を示した図であり、入力アナログコンポー
ネント信号は従来例と同様にY,Pr,Pb形式のHDTV信号と
し、標本化周波数fsを74.25MHz、n=2とした場合を示
す。
図に於いて、5はA/D変換器1の入力側に設けられて
位相をΔtだけ遅延させるΔt遅延回路を示し、それ以
外の構成及び条件は第1図に示す第1の従来例と同様で
あり説明は省略する。
位相をΔtだけ遅延させるΔt遅延回路を示し、それ以
外の構成及び条件は第1図に示す第1の従来例と同様で
あり説明は省略する。
この場合の動作について、第13図に示されるタイミン
グチャートと第14図に示される標本化ディジタルデータ
の位相関係図に基づいて説明する。
グチャートと第14図に示される標本化ディジタルデータ
の位相関係図に基づいて説明する。
Y信号入力はΔt遅延回路5でΔt=6.73nsだけ位相
が遅延されてからA/D変換器1でクロックCLK1により標
本化され、Y1,Y2,Y3…の各信号レベルから成る図示のよ
うな階段状のディジタルデータ化されたY信号出力が得
られる。
が遅延されてからA/D変換器1でクロックCLK1により標
本化され、Y1,Y2,Y3…の各信号レベルから成る図示のよ
うな階段状のディジタルデータ化されたY信号出力が得
られる。
また、Pr信号入力はA/D変換器2に入力され、クロッ
クCLK1と同位相の1/2分周されたクロックCLK2で第1の
従来例と同様にして標本化され、信号レベルが中間のPr
1.5,Pr3.5,Pr5.5…の各信号から成る図示の階段状のデ
ィジタルデータ化されたPr信号出力が得られる。この
際、クロックCLK2の標本化位相はクロックCLK1の標本化
位相に対してΔt=6.73ns遅れた形になっている。
クCLK1と同位相の1/2分周されたクロックCLK2で第1の
従来例と同様にして標本化され、信号レベルが中間のPr
1.5,Pr3.5,Pr5.5…の各信号から成る図示の階段状のデ
ィジタルデータ化されたPr信号出力が得られる。この
際、クロックCLK2の標本化位相はクロックCLK1の標本化
位相に対してΔt=6.73ns遅れた形になっている。
この場合のディジタルデータ化されたY信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
にn/(2fs)=13.46nsとなり、標本化に伴う位相差は補
正される。
ディジタルデータ化されたPr信号出力の中心位相は、共
にn/(2fs)=13.46nsとなり、標本化に伴う位相差は補
正される。
尚、本実施例に於いて、A/D変換器1の入力側に設け
たΔt遅延回路5をA/D変換器1の出力側に設けるよう
にして、後から位相差を補正しコンポーネント成分の出
力位相を合わせるように構成しても良い。
たΔt遅延回路5をA/D変換器1の出力側に設けるよう
にして、後から位相差を補正しコンポーネント成分の出
力位相を合わせるように構成しても良い。
また、同様にPb信号についてもPr信号の場合と同じ位
相処理が行われて階段状のディジタルデータ化された出
力が得られるが、第14図では図を簡略化するため省略し
てある。
相処理が行われて階段状のディジタルデータ化された出
力が得られるが、第14図では図を簡略化するため省略し
てある。
第2の実施例 第16図は本発明によるコンポーネント信号標本化回路
の第2実施例の示す図であり、入力信号、標本化周波数
fs及び整数nの条件は第12図に示した第1の実施例の場
合と同様である。
の第2実施例の示す図であり、入力信号、標本化周波数
fs及び整数nの条件は第12図に示した第1の実施例の場
合と同様である。
図に於いて、6はA/D変換器1の出力側に設けられこ
の出力の位相を1/fsだけ遅らせる位相遅延回路としての
フリップフロップ(FF)、7及び8はA/D変換器2及びA
/D変換器3の出力側に設けられ、それぞれの出力を1/2
分周回路4からの出力クロックCLK2でそれぞれサブサン
プルを行う1/2サブサンプル回路としてのフリップフロ
ップをそれぞれ示し、これら以外の構成は第12図に示す
第1の実施例と同様であるので説明は省略する。
の出力の位相を1/fsだけ遅らせる位相遅延回路としての
フリップフロップ(FF)、7及び8はA/D変換器2及びA
/D変換器3の出力側に設けられ、それぞれの出力を1/2
分周回路4からの出力クロックCLK2でそれぞれサブサン
プルを行う1/2サブサンプル回路としてのフリップフロ
ップをそれぞれ示し、これら以外の構成は第12図に示す
第1の実施例と同様であるので説明は省略する。
この場合の動作について、第17図に示される動作タイ
ミングチャートと第18図に示される標本化ディジタルデ
ータの位相関係図並びに第1の実施例を参照して説明す
る。
ミングチャートと第18図に示される標本化ディジタルデ
ータの位相関係図並びに第1の実施例を参照して説明す
る。
Y信号入力は第1の実施例と同様に処理されてA/D変
換器1でクロックCLK1により標本化され、更にその位相
がフリップフロップFF6により1/fs=13.46nsだけ遅れて
Y1,Y2,Y3…の各信号レベルから成る図示のような階段状
のディジタルデータ化されたY信号出力が得られる。
換器1でクロックCLK1により標本化され、更にその位相
がフリップフロップFF6により1/fs=13.46nsだけ遅れて
Y1,Y2,Y3…の各信号レベルから成る図示のような階段状
のディジタルデータ化されたY信号出力が得られる。
また、Pr信号入力はA/D変換器2でクロックCLK2では
なくクロックCLK1により標本化されてPr1.5,Pr2.5,Pr
3.5,Pr4.5,Pr5.5…の各信号レベルから成る図示の階段
状ディジタルデータ出力が得られるが、更にフリップフ
ロップFF7でクロックCLK2により1/2にサブサンプルされ
ると共に位相がクロックCLK1の1タイムスロット分、即
ち1/fs=13.46nsだけ遅れてPr1.5,Pr3.5,Pr5.5…の各信
号レベルから成る図示の階段状のディジタルデータ化さ
れたPr信号出力が得られる。
なくクロックCLK1により標本化されてPr1.5,Pr2.5,Pr
3.5,Pr4.5,Pr5.5…の各信号レベルから成る図示の階段
状ディジタルデータ出力が得られるが、更にフリップフ
ロップFF7でクロックCLK2により1/2にサブサンプルされ
ると共に位相がクロックCLK1の1タイムスロット分、即
ち1/fs=13.46nsだけ遅れてPr1.5,Pr3.5,Pr5.5…の各信
号レベルから成る図示の階段状のディジタルデータ化さ
れたPr信号出力が得られる。
この場合のディジタルデータ化されたY信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
に(n+2)/(2fs)=26.93nsとなり、標本化に伴う
位相差は補正される。
ディジタルデータ化されたPr信号出力の中心位相は、共
に(n+2)/(2fs)=26.93nsとなり、標本化に伴う
位相差は補正される。
尚、本実施例に於いて、A/D変換器1の入力側に設け
たΔt位相遅延回路5をA/D変換器1とフリップフロッ
プFF6間に設けて、後から位相差を補正しコンポーネン
ト成分の出力位相を合わせるように構成しても良い。
たΔt位相遅延回路5をA/D変換器1とフリップフロッ
プFF6間に設けて、後から位相差を補正しコンポーネン
ト成分の出力位相を合わせるように構成しても良い。
第3の実施例 第20図は本発明によるコンポーネント信号標本化回路
の第3実施例を示す図であり、入力信号、標本化周波数
fs及び整数nの条件もまた第12図に示す第1の実施例の
場合と同様である。
の第3実施例を示す図であり、入力信号、標本化周波数
fs及び整数nの条件もまた第12図に示す第1の実施例の
場合と同様である。
図に於いて、5は1/2分周回路4の入力側に設けられ
クロックCLK1の位相をΔtだけ遅らせてクロックCLK2を
出力するΔt遅延回路、9はA/D変換器1の出力側に設
けられこの出力の位相を(n−1)/(2fs)だけ遅ら
せる位相遅延回路としてのフリップフロップをそれぞれ
示すと共に1/2分周回路はクロックCLK2を1/2分周してク
ロックCLK3(37.125MHz)としている。尚、これ以外の
構成は第16図に示す第2の実施例の場合と同様であるの
で説明は省略する。
クロックCLK1の位相をΔtだけ遅らせてクロックCLK2を
出力するΔt遅延回路、9はA/D変換器1の出力側に設
けられこの出力の位相を(n−1)/(2fs)だけ遅ら
せる位相遅延回路としてのフリップフロップをそれぞれ
示すと共に1/2分周回路はクロックCLK2を1/2分周してク
ロックCLK3(37.125MHz)としている。尚、これ以外の
構成は第16図に示す第2の実施例の場合と同様であるの
で説明は省略する。
この場合の動作について、第21図に示されるタイミン
グチャートと第22図に示される標本化ディジタルデータ
の位相関係図並びに第2の実施例を参照して説明する。
グチャートと第22図に示される標本化ディジタルデータ
の位相関係図並びに第2の実施例を参照して説明する。
Y信号入力はΔt遅延回路5を通さずにクロックCLK1
によりA/D変換器1で直接標本化され、更にその位相が
フリップフロップFF9により1/(2fs)=6.73nsだけ遅
れ、更にまたその位相がフリップフロップFF6により第
2の実施例と同様に位相遅延されてY1,Y2,Y3…の各信号
レベルから成る図示のような階段状のディジタルデータ
化されたY信号出力が得られる。
によりA/D変換器1で直接標本化され、更にその位相が
フリップフロップFF9により1/(2fs)=6.73nsだけ遅
れ、更にまたその位相がフリップフロップFF6により第
2の実施例と同様に位相遅延されてY1,Y2,Y3…の各信号
レベルから成る図示のような階段状のディジタルデータ
化されたY信号出力が得られる。
また、Pr信号入力はA/D変換器2でクロックCLK1では
なくクロックCLK1の位相がΔt=6.73nsだけ遅れたクロ
ックCLK2により標本化されてその後は第2の実施例と同
様にして処理され最終的にPr1.5,Pr3.5,Pr5.5…の各信
号レベルから成る図示の階段状のディジタルデータ化さ
れたPr信号出力が得られる。但し、この時、フリップフ
ロップFF7ではクロックCLK2ではなくクロックCLK3によ
りサブサンプルされる。
なくクロックCLK1の位相がΔt=6.73nsだけ遅れたクロ
ックCLK2により標本化されてその後は第2の実施例と同
様にして処理され最終的にPr1.5,Pr3.5,Pr5.5…の各信
号レベルから成る図示の階段状のディジタルデータ化さ
れたPr信号出力が得られる。但し、この時、フリップフ
ロップFF7ではクロックCLK2ではなくクロックCLK3によ
りサブサンプルされる。
この場合のディジタルデータ化されたY信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
に第2の実施例と同様の26.93nsとなり、標本化に伴う
位相差は補正される。
ディジタルデータ化されたPr信号出力の中心位相は、共
に第2の実施例と同様の26.93nsとなり、標本化に伴う
位相差は補正される。
第4の実施例 第24図は本発明によるコンポーネント信号標本化回路
の第4実施例を示す図であり、入力信号は第1の実施例
の場合と同様であるが標本化周波数fsを44.55MHz、n=
3とした場合を示す。
の第4実施例を示す図であり、入力信号は第1の実施例
の場合と同様であるが標本化周波数fsを44.55MHz、n=
3とした場合を示す。
図に於いて、4は標本化周波数44.55MHzのクロックCL
K1を1/3に分周する1/3分周回路、5は1/3分周回路4の
出力側に設けられその出力の位相をΔtだけ遅らせてク
ロックCLK2(14.85MHz)を出力するΔt遅延回路、10は
A/D変換器1の出力側に設けられこの出力の位相を(n
+1)/(2fs)、即ち2/fsだけ遅らせてディジタルデ
ータ化されたY信号を出力するためにA/D変換器1の出
力の位相を1/fsだけ遅らせるフリップフロップFF10aと
フリップフロップFF10aの出力の位相を更に1/fsだけ遅
らせるフリップフロップFF10bとからなる位相遅延回路
をそれぞれ示す。尚、これら以外の構成は第16図に示す
第2の実施例と同様であるので説明は省略する。
K1を1/3に分周する1/3分周回路、5は1/3分周回路4の
出力側に設けられその出力の位相をΔtだけ遅らせてク
ロックCLK2(14.85MHz)を出力するΔt遅延回路、10は
A/D変換器1の出力側に設けられこの出力の位相を(n
+1)/(2fs)、即ち2/fsだけ遅らせてディジタルデ
ータ化されたY信号を出力するためにA/D変換器1の出
力の位相を1/fsだけ遅らせるフリップフロップFF10aと
フリップフロップFF10aの出力の位相を更に1/fsだけ遅
らせるフリップフロップFF10bとからなる位相遅延回路
をそれぞれ示す。尚、これら以外の構成は第16図に示す
第2の実施例と同様であるので説明は省略する。
この場合の動作について、第25図に示される動作タイ
ミングチャートと第26図に示される標本化ディジタルデ
ータの位相関係図並びに第2の実施例を参照して説明す
る。
ミングチャートと第26図に示される標本化ディジタルデ
ータの位相関係図並びに第2の実施例を参照して説明す
る。
Y信号入力はΔt遅延回路5を通さずにA/D変換器1
でクロックCLK1により直接標本化され、更にその位相が
フリップフロップFF10a及び10bによりそれぞれ1/fs=22
nsづつ遅らされてY1,Y2,Y3…の各信号レベルから成る図
示のような階段状のディジタルデータ化されたY信号出
力が得られる。
でクロックCLK1により直接標本化され、更にその位相が
フリップフロップFF10a及び10bによりそれぞれ1/fs=22
nsづつ遅らされてY1,Y2,Y3…の各信号レベルから成る図
示のような階段状のディジタルデータ化されたY信号出
力が得られる。
また、Pr信号入力は第2の実施例と同様にしてA/D変
換器2でクロックCLK1により標本化されてPr1,Pr2,Pr3,
Pr4,Pr5…の各信号レベルから成る図示の階段状ディジ
タルデータ出力が得られるが、更にフリップフロップFF
7でクロックCLK2によりサブサンプルされると共に位相
がクロックCLK1の1タイムスロット分、即ち1/fs=22ns
だけ遅らされてPr2,Pr5,Pr8…の各信号レベルから成る
図示の階段状のディジタルデータ化されたPr信号出力が
得られる。
換器2でクロックCLK1により標本化されてPr1,Pr2,Pr3,
Pr4,Pr5…の各信号レベルから成る図示の階段状ディジ
タルデータ出力が得られるが、更にフリップフロップFF
7でクロックCLK2によりサブサンプルされると共に位相
がクロックCLK1の1タイムスロット分、即ち1/fs=22ns
だけ遅らされてPr2,Pr5,Pr8…の各信号レベルから成る
図示の階段状のディジタルデータ化されたPr信号出力が
得られる。
この場合のディジタルデータ化されたY信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
に(n+2)/(2fs)=55nsとなり、標本化に伴う位
相差は補正される。
ディジタルデータ化されたPr信号出力の中心位相は、共
に(n+2)/(2fs)=55nsとなり、標本化に伴う位
相差は補正される。
第5の実施例 第28図は本発明によるコンポーネント信号標本化及び
再生回路の第5実施例を示す図であり、入力信号、標本
化周波数fs及び整数nの条件は第12図に示した第1の実
施例の場合と同じである。
再生回路の第5実施例を示す図であり、入力信号、標本
化周波数fs及び整数nの条件は第12図に示した第1の実
施例の場合と同じである。
図に於いて、14はA/D変換器1〜3の出力側に設けら
れこの出力の位相を時間Tだけ遅らせる符号化処理ある
いは伝送回路、21〜23は各々符号化処理あるいは伝送回
路14の出力に設けられ各々ディジタルデータよりY,Pr,P
bのアナログ信号に変換するD/A変換器を示し、これら以
外の構成は第12図に示す第1の実施例と同様であるので
説明は省略する。
れこの出力の位相を時間Tだけ遅らせる符号化処理ある
いは伝送回路、21〜23は各々符号化処理あるいは伝送回
路14の出力に設けられ各々ディジタルデータよりY,Pr,P
bのアナログ信号に変換するD/A変換器を示し、これら以
外の構成は第12図に示す第1の実施例と同様であるので
説明は省略する。
この場合の動作について、第29図に示されるタイミン
グチャートと第30図に示される標本化ディジタルデータ
の位相関係図並びに第1の実施例を参照して説明する。
グチャートと第30図に示される標本化ディジタルデータ
の位相関係図並びに第1の実施例を参照して説明する。
Y信号入力は、第1の実施例と同様に処理されてA/D
変換器1でクロックCLK1により標本化され、Y1,Y2,Y3…
の各信号レベルからなる図示のような階段状のディジタ
ルデータ化されたY信号が得られ、符号化処理あるいは
伝送回路14に於いて一定時間Tだけ位相が遅延され、D/
A変換器21によりディジタルデータよりアナログデータ
に変換され、Δt遅延回路5により時間Δtだけ位相が
遅延されて再生される。
変換器1でクロックCLK1により標本化され、Y1,Y2,Y3…
の各信号レベルからなる図示のような階段状のディジタ
ルデータ化されたY信号が得られ、符号化処理あるいは
伝送回路14に於いて一定時間Tだけ位相が遅延され、D/
A変換器21によりディジタルデータよりアナログデータ
に変換され、Δt遅延回路5により時間Δtだけ位相が
遅延されて再生される。
また、Pr信号入力は、A/D変換器2でクロックCLK2に
より標本化され、Pr1,Pr3,Pr5…の各信号レベルからな
る図示のような階段状ディジタルデータ化されたPr信号
が得られ、符号化処理あるいは伝送回路14に於いて一定
時間Tだけ位相が遅延され、D/A変換器22によりディジ
タルデータよりアナログデータに変換され再生される。
より標本化され、Pr1,Pr3,Pr5…の各信号レベルからな
る図示のような階段状ディジタルデータ化されたPr信号
が得られ、符号化処理あるいは伝送回路14に於いて一定
時間Tだけ位相が遅延され、D/A変換器22によりディジ
タルデータよりアナログデータに変換され再生される。
この場合のY信号出力及びPr信号出力の位相遅れは、
共に1/fs+T=13.64ns+Tとなり、標本化に伴う位相
差は補正される。
共に1/fs+T=13.64ns+Tとなり、標本化に伴う位相
差は補正される。
尚、本実施例に於いて、A/D変換器1の入力側に設け
たΔt位相遅延回路5をD/A変換器21と符号化処理ある
いは伝送回路14の間に設けて、先に位相差を補正しコン
ポーネント成分の出力位相を合わせるようにしてもよ
い。
たΔt位相遅延回路5をD/A変換器21と符号化処理ある
いは伝送回路14の間に設けて、先に位相差を補正しコン
ポーネント成分の出力位相を合わせるようにしてもよ
い。
以上説明したように、本発明に係るコンポーネント信
号標本化回路によれば、複数のコンポーネント信号をそ
れぞれ異なった標本化周波数で標本化する際に発生する
位相差Δt=(n−1)/(2fs)分だけ予め標本化位
相をずらせて標本化するように構成したので、標本化後
の位相差が補正されることになり、原信号の持つ高い解
像度やエッジ部の先鋭度を維持できると共に鮮明な画像
が得られることになり、高能率符号化装置や画像信号処
理装置の効率や画質の向上に寄与するところが大きい。
号標本化回路によれば、複数のコンポーネント信号をそ
れぞれ異なった標本化周波数で標本化する際に発生する
位相差Δt=(n−1)/(2fs)分だけ予め標本化位
相をずらせて標本化するように構成したので、標本化後
の位相差が補正されることになり、原信号の持つ高い解
像度やエッジ部の先鋭度を維持できると共に鮮明な画像
が得られることになり、高能率符号化装置や画像信号処
理装置の効率や画質の向上に寄与するところが大きい。
Claims (10)
- 【請求項1】第1のアナログコンポーネント信号(I1)
を標本化周波数(fs)のクロックで標本化し第1のディ
ジタルデータ(O1)を生成する第1のA/D変換器(1)
と、 該標本化周波数(fs)のクロックを1/n(nは1以外の
正の整数)に分周する1/n分周回路(4)と、 該第1のアナログコンポーネント信号(I1)と同位相の
第2のアナログコンポーネント信号(I2)を該1/n分周
回路(4)からの出力クロック(fs/n)で標本化し第2
のディジタルデータ(O2)を生成する第2のA/D変換器
(2)と、 該第1のA/D変換器(1)の入力側に於いて該第1のア
ナログコンポーネント信号(I1)の位相を時間Δt=
(n−1)/(2fs)だけ遅らせるΔt遅延回路(5)
とを備えたことを特徴とするコンポーネント信号標本化
回路。 - 【請求項2】該第1及び第2のアナログコンポーネント
信号(I1,I2)と同位相の第3のアナログコンポーネン
ト信号(I3)を該1/n分周回路(4)からの出力クロッ
ク(fs/n)で標本化し第3のディジタルデータ(O3)を
生成する第3のA/D変換器(3)を更に設けたことを特
徴とする請求の範囲第1項記載のコンポーネント信号標
本化回路。 - 【請求項3】第1のアナログコンポーネント信号(I1)
を標本化周波数(fs)のクロックで標本化し第1のディ
ジタルデータを生成する第1のA/D変換器(1)と、 該第1のA/D変換器(1)の入力側に於いて該第1のア
ナログコンポーネント信号(I1)の位相を時間Δt=
(n−1)/(2fs)だけ遅らせるΔt遅延回路(5)
と、 該標本化周波数(fs)のクロックを1/n(nは1以外の
正の整数)に分周する1/n分周回路(4)と、 該第1のアナログコンポーネント信号(I1)と同位相の
第2のアナログコンポーネント信号(I2)を該標本化周
波数(fs)のクロックで標本化し第2のディジタルデー
タを生成する第2のA/D変換器(2)と、 該第1のA/D変換器(1)の出力側に該第1のA/D変換器
(1)の出力位相を1/fsだけ遅らせて該第1のディジタ
ルデータ(O1)を出力する位相遅延回路(6)と、 該第2のA/D変換器(2)の出力を該1/n分周回路(4)
からの出力クロック(fs/n)でサブサンプルを行い該第
2のディジタルデータ(O2)を生成する第1の1/nサブ
サンプル回路(7)とを設けたことを特徴とするコンポ
ーネント信号標本化回路。 - 【請求項4】該第1及び第2のアナログコンポーネント
信号(I1,I2)と同位相の第3のアナログコンポーネン
ト信号(I3)を該標本化周波数(fs)のクロックで標本
化する第3のA/D変換器(3)と 該第3のA/D変換器(3)の出力を該1/n分周回路(4)
からの出力クロック(fs/n)でサブサンプルを行い第3
のディジタルデータ(O3)を生成する第2の1/nサブサ
ンプル回路(8)とを更に設けたことを特徴とする請求
の範囲第3項記載のコンポーネント信号標本化回路。 - 【請求項5】第1のアナログコンポーネント信号(I1)
を標本化周波数(fs)のクロックで標本化し第1のディ
ジタルデータを生成する第1のA/D変換器(1)と、 該標本化周波数(fs)のクロックを時間Δt=(n−
1)/(2fs)だけ遅らせるΔt遅延回路(5)と、 該Δt遅延回路(5)の出力を1/n(nは1以外の正の
整数)に分周する1/n分周回路(4)と、 該第1のアナログコンポーネント信号(I1)と同位相の
第2のアナログコンポーネント信号(I2)を該Δt遅延
回路(5)からの出力で標本化し第2のディジタルデー
タを生成する第2のA/D変換器(2)と、 該第1のA/D変換器(1)の出力側にその出力位相を
(n−1)/(2fs)だけ遅らせる位相遅延回路(9)
と、 該位相遅延回路(9)の出力を1/fsだけ遅らせて該第1
のディジタルデータ(O1)を出力する位相遅延回路
(6)と、 該第2のA/D変換器(2)の出力を該1/n分周回路(4)
からの出力クロックでサブサンプルを行い該第2のディ
ジタルデータ(O2)を生成する第1の1/nサブサンプル
回路(7)とを設けたことを特徴とするコンポーネント
信号標本化回路。 - 【請求項6】該第1及び第2のアナログコンポーネント
信号(I1,I2)と同位相の第3のアナログコンポーネン
ト信号(I3)を該Δt遅延回路(5)によってΔt=
(n−1)/(2fs)だけ位相が遅れた標本化周波数(f
s)のクロックで標本化する第3のA/D変換器(3)と、 該第3のA/D変換器(3)の出力を該1/n分周回路(4)
の出力クロック(fs/n)でサブサンプルを行い第3のデ
ィジタルデータ(O3)を生成する第2の1/nサブサンプ
ル回路(8)と、を更に設けたことを特徴とする請求の
範囲第5項記載のコンポーネント信号標本化回路。 - 【請求項7】第1のアナログコンポーネント信号(I1)
を標本化周波数(fs)のクロックで標本化し第1のディ
ジタルデータを生成する第1のA/D変換器(1)と、 該標本化周波数(fs)のクロックを1/n(nは1以外の
正の整数)に分周する1/n分周回路(4)と、 該1/n分周回路(4)の出力ロクロック(fs/n)の位相
をΔt=(n−1)/(2fs)だけ遅らせるΔt遅延回
路(5)と、 該第1のA/D変換器(1)の出力側に該第1のA/D変換器
(1)の出力位相を(n+1)/(2fs)だけ遅らせて
第1のディジタルデータ(O1)を出力する位相遅延回路
(10)と、 該第1のアナログコンポーネント信号(I1)と同位相の
第2のアナログコンポーネント信号(I2)を該標本化周
波数(fs)のクロックで標本化し第2のディジタルデー
タを生成する第2のA/D変換器(2)と、 該第2のA/D変換器(2)の出力を該Δt遅延回路
(5)からの出力クロック(fs/n)でサブサンプルを行
い該第2のディジタルデータ(O2)を生成する第1の1/
nサブサンプル回路(7)とを設けたことを特徴とする
コンポーネント信号標本化回路。 - 【請求項8】該第1及び第2のアナログコンポーネント
信号(I1,I2)と同位相の第3のアナログコンポーネン
ト信号(I3)を該標本化周波数(fs)のクロックで標本
化する第3のA/D変換器(3)と、 該第3のA/D変換器(3)の出力を該Δt遅延回路
(5)によってΔtだけ位相遅延された出力クロック
(fs/n)でサブサンプルを行い第3のディジタルデータ
(O3)を生成する第2の1/nサブサンプル回路(8)と
を更に設けたことを特徴とする請求の範囲第7項に記載
のコンポーネント信号標本化回路。 - 【請求項9】第1のアナログコンポーネント信号(I1)
を標本化周波数(fs)のクロックで標本化し第1のディ
ジタルデータを生成する第1のA/D変換器(1)と、 該標本化周波数(fs)のクロックを1/n(nは1以外の
正の整数)に分周する1/n分周回路(4)と、 該第1のアナログコンポーネント信号(I1)と同位相の
第2のアナログコンポーネント信号(I2)を該1/n分周
回路(4)からの出力クロック(fs/n)で標本化し第2
のディジタルデータを生成する第2のA/D変換器(2)
と、 該第1のA/D変換器(1)の出力を符号化処理あるいは
伝送回路(14)を介して受けアナログ信号を出力する第
1のD/A変換器(21)と、 該第1のD/A変換器(21)の出力を受け時間Δt=(n
−1)/(2fs)だけ位相を遅らせ第1のアナログコン
ポーネント信号(AO1)を出力するΔt遅延回路(5)
と 該第2のA/D変換器(2)の出力を符号化処理あるいは
伝送回路(14)を介して受け第2のアナログコンポーネ
ント信号(AO2)を出力する第2のD/A変換器(22)とを
設けたことを特徴とするコンポーネント信号標本化及び
再生回路。 - 【請求項10】該第1及び第2のアナログコンポーネン
ト信号(I1,I2)と同位相の第3のアナログコンポーネ
ント信号(I3)を該1/n分周回路(4)からの出力クロ
ック(fs/n)で標本化し、第3のディジタルデータを生
成する第3のA/D変換器(3)と、 該第3のA/D変換器(3)の出力を符号化処理あるいは
伝送回路(14)を介して受け第3のアナログコンポーネ
ント信号(AO3)を出力する第3のD/A変換器(23)とを
更に備えたことを特徴とする請求の範囲第9項記載のコ
ンポーネント信号標本化及び再生回路。
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