JP3119662B2 - コンポーネント信号標本化回路及び再生回路 - Google Patents

コンポーネント信号標本化回路及び再生回路

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JP3119662B2
JP3119662B2 JP03513256A JP51325691A JP3119662B2 JP 3119662 B2 JP3119662 B2 JP 3119662B2 JP 03513256 A JP03513256 A JP 03513256A JP 51325691 A JP51325691 A JP 51325691A JP 3119662 B2 JP3119662 B2 JP 3119662B2
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Description

【発明の詳細な説明】 技術分野 本発明は、コンポーネント信号標本化回路及び再生回
路に関し、特に画像信号等のコンポーネント信号を並列
に符号化或いは信号処理を行う符号化伝送装置又は信号
処理装置に使用されるコンポーネント信号標本化回路及
び再生回路に関する。
近年、画像信号の高能率符号化装置や放送用のVTR,DV
E（Digital Video Effect）等の画像処理機器の分野に
於いて、高能率な信号処理や高画質の維持を目的とし
て、画像信号を（Y,C1,C2），（Y,R−Y,B−Ｙ），（Y,P
r,Pb）、或いは（Y,I,Q）等の輝度及び色信号のアナロ
グコンポーネント成分をそれぞれ別個に標本化（サンプ
リング）してディジタル信号に変換する回路および該変
換された信号を再生する回路が必要になっている。
背景技術 第１の従来例 第１図は、従来のコンポーネント信号標本化回路の第
１の従来例を示した図であり、第１の入力アナログコン
ポーネント信号としてＹ信号（例えばHDTV（High Defin
ition Television）信号の輝度信号）、第２及び第３の
入力アナログコンポーネント信号としてそれぞれPr信号
及びPb信号（色信号）とし、標本化周波数fsを74.25MHz
とする。
図に於いて、１はＹ信号を標本化周波数74.25MHzのク
ロックCLK1で標本化しディジタルデータ化したＹ信号を
生成するA/D変換器、４は標本化周波数74.25MHzを1/2に
分周する1/2分周回路、２及び３はPr信号及びPb信号を1
/2分周回路４からの標本化周波数37.125MHzのクロックC
LK2でそれぞれ標本化しディジタルデータ化したPr信号
及びPb信号を生成するA/D変換器、をそれぞれ示してい
る。
このような第１の従来例の動作に於いては、第２図の
標本化ディジタルデータの位相関係図に示されるよう
に、まず、Ｙ信号入力は第１のA/D変換器１でクロックC
LK1の１タイムスロット（13.46ns）毎に標本化されて
Y1,Y2,Y3,Y4,Y5…の各信号レベルが得られると共にそれ
ぞれ１タイムスロットの区間中、そのレベルが固定され
（サンプル＆ホールド）、図示のような階段状のディジ
タルデータ化されたＹ信号出力が得られる。
次に、Pr信号入力は第２のA/D変換器２でクロックCLK
2の１タイムスロット（26.93ns）毎に標本化されてＹ信
号入力の信号レベルY1,Y3,Y5…にそれぞれ対応した各信
号レベルPr1,Pr3,Pr5…が得られると共にそれぞれ１タ
イムスロットの区間中、そのレベルが固定されて同様に
図示の階段状のディジタルデータ化Pr信号出力が得られ
る。これはPb信号の場合についても同様である。
また、図から明らかなように、Ｙ信号のディジタルデ
ータ出力の中心位相（階段状のディジタルデータ出力が
平滑された後に得られる平均的な位相を指し破線で示
す。以下、同様）は原理的にＹ信号入力に対して一般式
1/（2fs）として与えられ、Pr（Pb）信号のディジタル
データ出力は同様にPr（Pb）信号入力に対してそれぞれ
一般式n/（2fs）（ｎは分周回路の分周比で１以外の正
の整数）で与えられる。
従って、この場合のディジタルデータ化されたＹ信号
出力の中心位相は、1/（2fs）＝6.73nsであり、ディジ
タルデータ化されたPr（Pb）信号出力の中心位相はn/
（2fs）＝2/（2fs）＝13.46nsとなる。
第３図は、各コンポーネント信号の標本化後のそれぞ
れのタイミングチャートを示したもので、例えばPr信号
の信号レベルPr1はＹ信号の信号レベルY1と標本化位相
が一致し、且つ信号レベルY2とも一致している。また、
信号レベルPr3,Pr5…及びPb信号の信号レベルPb1,Pb3,P
b5…についても同様である。
第２の従来例 第４図は、従来のコンポーネント信号標本化回路の第
２の従来例を示した図であり、第１図に示す第１の従来
例と基本的な構成及び信号入力は同じであるが、第１の
従来例に対して標本化周波数fsを44.55MHz、ｎ＝３とし
た場合を示している。
この場合、クロックCLK1は標本化周波数fsの44.55MHz
となり、クロックCLK2は標本化周波数fsの44.55MHzを1/
3に分周する1/3分周回路４の出力の14.85MHzとなる。
この第２の従来例の動作に於いては、第５図の標本化
ディジタルデータの位相関係図に示されるように、ま
ず、Ｙ信号入力は第１のA/D変換器１でクロックCLK1の
１タイムスロット（22ns）毎に標本化され、第１の従来
例と同様に処理されて図示のような階段状のディジタル
データ化されたＹ信号出力が得られる。
また、Pr信号入力は第２のA/D変換器２でクロックCLK
2の１タイムスロット（66ns）毎に標本化されてＹ信号
入力の信号レベルY1,Y4,Y7…にそれぞれ対応する各信号
レベルPr1,Pr4,Pr7…の階段状のディジタルデータ化さ
れたPr信号出力が得られる。
また、この場合のディジタルデータ化されたＹ信号出
力の中心位相は、1/（2fs）＝11nsであり、ディジタル
データ化されたPr（Pb）信号出力の中心位相はn/（2f
s）＝33nsとなる。
第６図は、各コンポーネント信号の標本化後のそれぞ
れのタイミングチャートを示したものであり、例えばPr
信号の信号レベルPr1はＹ信号の信号レベルY1と標本化
位相が一致し、且つ信号レベルY2とY3とも一致してい
る。また、信号レベルPr4,Pr7…及びPb信号の信号レベ
ルPb1,Pb4,Pb7…についても同様である。
第３の従来例 第７図は、従来のコンポーネント信号標本化回路の第
３の従来例を示した図であり、第１の従来例と同じく、
第１の入力アナログコンポーネント信号としてＹ信号
（例えばHDTV信号の輝度信号）は、第１のA/D変換器１
では標本化周波数fs＝74.25MHzで標本化され、第２及び
第３の入力アナログコンポーネント信号としてそれぞれ
Pr信号及びPb信号（色信号）は、第２のA/D変換器２及
び第３のA/D変換器３では標本化周波数fs/2＝37.125MHz
で標本化され、A/D変換器１〜３より出力される各々第
１〜第３のディジタルデータは、符号化処理あるいは伝
送が行われ、各々第１〜第３のD/A変換器によりアナロ
グコンポーネント信号Y,Pr,Pbとして出力される。
第８図は、各入力コンポーネント信号と各標本化デー
タと各出力コンポーネント信号の位相関係を示したもの
であり、第２図と同じ位相の第１〜第３のディジタルデ
ータは各々一定時間（Ｔ）の遅延の後、アナログコンポ
ーネント信号Y,Pr,Pbとして出力される。
従って、出力アナログコンポーネント信号Ｙの入力ア
ナログコンポーネント信号Ｙに対する遅延量は、1/（2f
s）＋Ｔ＝6.73ns＋Ｔであり、出力アナログコンポーネ
ント信号Pr（Pb）の入力アナログコンポーネント信号Pr
（Pb）に対する遅延量は、n/（2fs）＋Ｔ＝2/（2fs）＋
Ｔ＝13.45ns＋Ｔとなる。
このような従来のコンポーネント信号標本化回路で
は、互いに同位相の第１と第２（及び第３）の各コンポ
ーネント信号を互いに異なった標本化周波数fs及びfs/n
により各コンポーネント信号の位相と同じ標本化位相で
標本化している為に、ディジタルデータ化された第１と
第２（及び第３）の各コンポーネント信号間には、第２
（及び第３）のディジタルデータ出力の中心位相を示す
一般式n/（2fs）と第１のディジタルデータ出力の中心
位相を示す一般式1/（2fs）との位相差、即ち、 ｛n/（2fs）｝−｛1/（2fs）｝ ＝（ｎ−１）／（2fs） なる位相差が原理上、発生してしまう（以下、この位相
差をΔｔと定義する）。
例えば、標本化周波数fsを74.25MHz、ｎ＝２とした前
述の第１の従来例では（ｎ−１）／（2fs）＝6.73nsな
る位相差が、まだ標本化周波数fsを44.55MHz、ｎ＝３と
した第２の従来例では（ｎ−１）／（2fs）＝22nsなる
位相差がそれぞれ発生する。
また、第３の従来例においては、各出力コンポーネン
ト信号間には、（ｎ−１）／（2fs）＝6.73nsの位相差
が発生する。
この結果、各アナログコンポーネント信号を標本化す
ることによって発生するこのような各ディジタルデータ
化コンポーネント信号間の位相差または各出力コンポー
ネント信号間の位相差は、再生画像の解像度低下（画面
の二重化等）やエッジ部の先鋭度低下或いは色ズレ等の
問題を起こしていた。
発明の開示 従って、本発明の目的は、互いに同位相の第１と第２
（及び第３）の各コンポーネント信号を互いに異なった
標本化周波数fs及びfs/nにより標本化しても、第１と第
２（又は第３）の各コンポーネント信号間には位相差が
発生しない（即ち、位相差を予め補正することが出来
る）コンポーネント信号標本化回路及び再生回路を実現
することにある。
本発明では、第１及び第２（及び第３）の２種類また
は３種類のコンポーネント信号をそれぞれ異なった標本
化周波数fs及びfs/nで標本化するに当たって、標本化周
波数fs/nの標本化位相を、標本化周波数fsの標本化位相
に対して位相差Δｔ分だけ予め遅らせるようにすれば、
位相差が補正され各コンポーネント信号間の位相差が無
くなることに着眼した。
以下、この着眼点に鑑みて採られた本発明の種々の形
態を説明する。
本発明の第１の形態 本発明の第１の形態に係るコンポーネント信号標本化
回路では、第11図に概略を示すように、第１のアナログ
コンポーネント信号I1を標本化周波数fsのクロックで標
本化し第１のディジタルデータO1を生成する第１のA/D
変換器１と、該標本化周波数fsのクロックを1/n（ｎは
１以外の正の整数）に分周する1/n分周回路４と、該第
１のアナログコンポーネント信号I1と同位相の第２のア
ナログコンポーネント信号I2を該I/n分周回路４からの
出力クロックfs/nで標本化し第２のディジタルデータO2
を生成する第２のA/D変換器２と、該第１のA/D変換器１
の入力側に於いて該第１のアナログコンポーネント信号
I1の位相を時間Δｔ＝（ｎ−１）／（2fs）だけ遅らせ
るΔｔ遅延回路５とを設けるようにしている。
次に本発明の第１の形態に於ける位相差補正について
第９図に示される説明図に基づいて説明する。
即ち、第１のアナログコンポーネント信号I1はΔｔ遅
延回路５により位相がΔｔだけ遅れた状態で第１のA/D
変換器１で標本化周波数fsのクロックにより標本化さ
れ、この結果得られる第１のディジタルデータO1の中心
位相は従来の中心位相の一般式1/（2fs）にΔｔを加
え、 ｛1/（2fs）｝＋Δｔ ＝｛1/（2fs）｝＋｛（ｎ−１）／（2fs）｝ ＝n/（2fs） となる。
また、第２のアナログコンポーネント信号I2は、第２
のA/D変換器２で標本化周波数fs/nのクロックにより同
様に標本化されるが、この時、標本化周波数fs/nの標本
化位相は標本化周波数fsの標本化位相に対してΔｔだけ
遅れて標本化されることになりこの結果、第２のディジ
タルデータO2が得られる。この中心位相は従来と同様に
中心位相の一般式n/（2fs）で示され、第１のディジタ
ルデータO1の中心位相の値と一致する為、第１及び第２
の出力ディジタルデータO1とO2の間には位相差が発生し
ないことになる。
また、本発明では第11図に点線で示す如く、第３のA/
D変換器３を更に設け1/n分周回路４からの出力クロック
fs/nで標本化することにより、第１及び第２のアナログ
コンポーネント信号I1,I2と同位相の第３のアナログコ
ンポーネント信号I3を標本化して位相差が補正された第
３のディジタルデータO3を得れば、上述したような画像
信号の輝度及び色信号をディジタル化することが可能と
なる。
本発明の第２の形態 本発明の第２の形態に係るコンポーネント信号標本化
回路では、第15図に概略を示すように、第１のアナログ
コンポーネント信号I1を標本化周波数fsのクロックで標
本化し第１のディジタルデータを生成する第１のA/D変
換器１と、該第１のA/D変換器１の入力側に於いて該第
１のアナログコンポーネント信号I1の位相を時間Δｔ＝
（ｎ−１）／（2fs）だけ遅らせるΔｔ遅延回路５と、
該標本化周波数fsのクロックを1/n（ｎは１以外の正の
整数）に分周する1/n分周回路４と、該第１のアナログ
コンポーネント信号I1と同位相の第２のアナログコンポ
ーネント信号I2を該標本化周波数fsのクロックで標本化
し第２のディジタルデータを生成する第２のA/D変換器
２と、該第１のA/D変換器１の出力側に該第１のA/D変換
器１の出力位相を1/fsだけ遅らせて該第１のディジタル
データO1を出力する位相遅延回路６と、該第２のA/D変
換器２の出力を該1/n分周回路４からの出力クロックfs/
nでサブサンプルを行い該第２のディジタルデータO2を
生成する第１の1/nサブサンプル回路７とを設けるよう
にしている。
次に本発明の第２の形態に於ける位相差補正について
第９図に基づいて説明する。
第１のアナログコンポーネント信号I1は本発明の第１
の形態と同様に第１のA/D変換器１で標本化され、更に
位相遅延回路６によりその位相が1/fsだけ遅延されて、
第１のディジタルデータO1が得られるが、この中心位相
は第９図に示すように第１のディジタルデータO1を更に
1/fsだけ遅らせた中心位相に相当し、即ち、 Δｔ＋｛1/（2fs）｝＋（1/fs） ＝｛（ｎ−１）／（2fs）｝＋｛1/（2fs）｝ ＋（1/fs）＝（ｎ＋２）／（2fs） となる。
一方、第２のアナログコンポーネント信号I2は、第２
のA/D変換器２で標本化周波数fsをクロックとして標本
化される（中心位相1/（2fs））が、すぐに第１の1/nサ
ブサンプル回路７で1/nサブサンプルするので、第２のA
/D変換器２の出力は結果的にn/（2fs）だけ遅れる。
そして、この第１の1/nサブサンプル回路７で1/n分周
回路４からの出力クロックfs/nにより1/nサブサンプル
されると共に標本化周波数fsの１タイムスロット分、即
ち1/fsだけ位相が遅延されて第２のディジタルデータO2
が得られるが、この中心位相は第９図に示される第２の
ディジタルデータ出力O2を更に1/fsだけ遅らせた中心位
相に相当し、即ち、 ｛n/（2fs）｝＋（1/fs） ＝（ｎ＋２）／（2fs） となって第１のディジタルデータO1の中心位相と一致す
る為、第１及び第２の出力ディジタルデータO1とO2の間
には位相差が発生しないことが分かる。
また、本発明でも第15図に点線で示すように、第３の
A/D変換器３と第２の1/nサブサンプル回路８を更に設け
ると共にそれぞれ標本化周波数fsのクロック及び1/n分
周回路４からの出力クロックfs/nで標本化及びサブサン
プルすることにより、第３のアナログコンポーネント信
号I3を標本化して位相差が補正された第３のディジタル
データO3を得れば、上述したような画像信号の輝度及び
色信号をディジタル化することが可能となる。
本発明の第３の形態 本発明の第３の形態に係るコンポーネント信号標本化
回路では、第19図に概略示すように、第１のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第１のディジタルデータを生成する第１のA/D変換
器１と、該標本化周波数fsのクロックを時間Δｔ＝（ｎ
−１）／（2fs）だけ遅らせるΔｔ遅延回路５と、該Δ
ｔ遅延回路５の出力を1/n（ｎは１以外の正の整数）に
分周する1/n分周回路４と、該第１のアナログコンポー
ネント信号I1と同位相の第２のアナログコンポーネント
信号I2を該Δｔ遅延回路５からの出力で標本化し第２の
ディジタルデータを生成する第２のA/D変換器２と、該
第１のA/D変換器１の出力側にその出力位相を（ｎ−
１）／（2fs）だけ遅らせる位相遅延回路９と、該位相
遅延回路９の出力を1/fsだけ遅らせて該第１のディジタ
ルデータO1を出力する位相遅延回路６と、該第２のA/D
変換器２の出力を該1/n分周回路４からの出力クロック
でサブサンプルを行い該第２のディジタルデータO2を生
成する第１の1/nサブサンプル回路７とを設けるように
している。
本発明の第３の形態に於ける位相差補正について同様
に第９図に基づいて説明する。
第１のアナログコンポーネント信号I1は第１のA/D変
換器１で標本化周波数fsのクロックにより直接標本化さ
れてから、位相遅延回路９によってその位相が（ｎ−
１）／（2fs）だけ遅延され、更に位相遅延回路６によ
りその位相が1/fsだけ遅延されて第１のディジタルデー
タO1が得られるが、この場合、本発明の第２の形態（第
15図）に於けるΔｔ遅延回路５によるΔｔの位相遅延を
本発明の第３の形態の位相遅延回路９による（ｎ−１）
／（2fs）なる位相遅延に置き換えたものと考えられる
為、第１のディジタルデータO1の中心位相は本発明の第
２の形態と同様に第９図に示される第１のディジタルデ
ータO1を更に1/fsだけ遅らせた中心位相に相当し、（ｎ
＋２）／（2fs）となる。
また、第２のアナログコンポーネント信号I2は、第２
のA/D変換器２でΔｔ遅延回路５によりΔｔだけ位相が
遅れた標本化周波数fsをクロックとして標本化され、更
に第１の1/nサブサンプル回路７で本発明の第２の形態
と同様に1/nサブサンプルされて1/fsだけ位相が遅れた
第２のディジタルデータO2が得られるが、この中心位相
も本発明の第２の形態と同様に第９図に示される第２の
ディジタルデータ出力O2を更に1/fsだけ遅らせた中心位
相に相当し、（ｎ＋２）／（2fs）となって第１のディ
ジタルデータO1の中心位相と一致する為、第１及び第２
の出力ディジタルデータO1とO2との間には位相差が発生
しないことが分かる。
また、本発明の第３の形態に於いても第19図に点線で
示すように、第３のA/D変換器３と第２の1/nサブサンプ
ル回路８を更に設けると共にそれぞれΔｔ遅延路５によ
りΔｔだけ位相を遅らせた標本化周波数fsのクロック及
び1/n分周回路４からの出力クロックfs/nで標本化及び
サブサンプルすることにより、第３のアナログコンポー
ネント信号I3を標本化して位相差が補正された第３のデ
ィジタルデータO3を得れば、上述したような画像信号の
輝度及び色信号をディジタル化することが可能となる。
本発明の第４の形態 本発明の第４の形態に係るコンポーネント信号標本化
回路では、第23図に概略示すように、第１のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第１のディジタルデータを生成する第１のA/D変換
器１と該標本化周波数fsのクロックを1/n（ｎは１以外
の正の整数）に分周する1/n分周回路４と、該1/n分周回
路４の出力クロックfs/nの位相をΔｔ＝（ｎ−１）／
（2fs）だけ遅らせるΔｔ遅延回路５と、該第１のA/D変
換器１の出力側に該第１のA/D変換器１の出力位相を
（ｎ＋１）／（2fs）だけ遅らせて第１のディジタルデ
ータO1を出力する位相遅延回路10と、該第１のアナログ
コンポーネント信号I1と同位相の第２のアナログコンポ
ーネント信号I2を該標本化周波数fsのクロックで標本化
し第２のディジタルデータを生成する第２のA/D変換器
２と、該第２のA/D変換器２の出力を該Δｔ遅延回路５
からの出力クロックfs/nでサブサンプルを行い該第２の
ディジタルデータO2を生成する第１の1/nサブサンプル
回路７とを設けるようにしている。
次に本発明の第４の形態に於ける位相差補正の作用に
ついて同様に第９図に基づいて説明する。
第１のアナログコンポーネント信号I1は第１のA/D変
換器１で標本化周波数fsのクロックにより直接標本化さ
れてから、位相遅延回路10により位相が（ｎ＋１）／
（2fs）だけ遅らされて、第１のディジタルデータO1が
得られる為、この場合の中心位相は従来例による第１の
ディジタルデータ出力O1の中心位相を示す一般式1/（2f
s）を（ｎ＋１）／（2fs）だけ位相遅延させたものに相
当し、このことはまた従来例の中心位相1/（2fs）をΔ
ｔだけ遅らせた本発明の第１の形態によるディジタルデ
ータ出力O1の中心位相n/（2fs）を更に1/fsだけ遅らせ
た本発明の第２の形態における中心位相と等価であるた
め結局、本発明の第２の形態と同様に（ｎ＋２）／（2f
s）となる。
また、第２のアナログコンポーネント信号I2は、第２
のA/D変換器２で本発明の第２の形態と同様に処理され
て標本化されるが、すぐに第１の1/nサブサンプル回路
７でΔｔ遅延回路５によりΔｔだけ位相遅延させた1/n
分周回路４からの出力クロックfs/nによりサブサンプル
すると共に標本化周波数fsの１タイムスロット分、即ち
1/fsだけ位相が遅れて第２のディジタルデータO2が得ら
れるが、この中心位相も本発明の第２の形態と同様に第
２のディジタルデータ出力O2を更に1/fsだけ遅らせたも
のに相当し、（ｎ＋２）／（2fs）となって第１のディ
ジタルデータO1の中心位相と一致する為、第１及び第２
の出力ディジタルデータO1とO2との間には位相差が発生
しないことが分かる。
また、本発明の第４の形態に於いても第23図に点線で
示す如く、第３のA/D変換器３と第２の1/nサブサンプル
回路８を更に設けると共にそれぞれ標本化周波数fsのク
ロック及びΔｔだけ位相遅延させた1/n分周回路４から
の出力クロックfs/nで標本化及びサブサンプルすること
により、第３のアナログコンポーネント信号I3を標本化
して位相差が補正された第３のディジタルデータO3を得
れば、上述したような画像信号の輝度及び色信号をディ
ジタル化することが可能となる。
このようにして、複数のコンポーネント信号を異なる
標本化周波数で標本化する際に発生する位相差Δｔ即
ち、（ｎ−１）／（2fs）分だけ予め標本化位相をずら
すことにより、ディジタルデータ化された各コンポーネ
ント信号間の位相差が補正されることになる。
本発明の第５の形態 本発明の第５の形態に係るコンポーネント信号標本化
回路では、第27図に概略示すように、第１のアナログコ
ンポーネント信号I1を標本化周波数fsのクロックで標本
化し第１のディジタルデータを生成する第１のA/D変換
器１と、該標本化周波数fsのクロックを1/n（ｎは１以
外の正の整数）に分周する1/n分周回路４と、該第１の
アナログコンポーネント信号I1と同位相の第２のアナロ
グコンポーネント信号I2を該1/n分周回路４からの出力
クロックfs/nで標本化し第２のディジタルデータを生成
する第２のA/D変換器２と、該第１のA/D変換器１の出力
を符号化処理あるいは伝送回路14を介して受けアナログ
信号を出力する第１のD/A変換器21と、該第１のD/A変換
器21の出力を受け時間Δｔ＝（ｎ−１）/2fsだけ位相を
遅らせ第１のアナログコンポーネント信号AO1を出力す
るΔｔ遅延回路５と該第２のA/D変換器２の出力を符号
化処理あるいは伝送回路14を介して受け第２のアナログ
コンポーネントAO2を出力する第２のD/A変換器22とを備
えるようにしている。
次に本発明の第５の形態に於ける位相差補正について
第10図に示す説明図に基づいて説明する。
即ち、第１のアナログコンポーネント信号I1は本発明
の第１の形態と同様に第１のA/D変換器１で標本化さ
れ、符号化処理あるいは伝送回路により一定遅延（遅延
時間Ｔ）が行われた後、第１のD/A変換器21によりD/A変
換され、さらにΔｔ遅延回路５により時間Δｔ＝（ｎ−
１）／（2fs）だけ遅延されて第１の出力アナログコン
ポーネント信号AO1となる。
一方、第２のアナログコンポーネント信号I2は、第２
のA/D変換器２で標本化周波数fs/2をクロックとして標
本化され、符号化処理あるいは伝送回路により一定遅延
（遅延時間Ｔ）が行われた後、第２のD/A変換器22によ
りD/A変換され第２のアナログコンポーネント信号AO2と
なる。
この結果、第１の出力アナログコンポーネント信号AO
1は、第１のアナログコンポーネント信号I1に対し、1/
（2fs）＋Ｔ＋Δｔ＝1/（2fs）＋Ｔ＋（ｎ−１）／（2f
s）＝n/（2fs）＋Ｔ＝1/（fs）＋Ｔ＝13.46ns＋Ｔだけ
位相が遅延する。また、第２の出力アナログコンポーネ
ント信号AO2は、第２のアナログコンポーネント信号I2
に対し、1/fs＋Ｔ＝13.46ns＋Ｔだけ位相が遅延し、第
１の出力アナログコンポーネント信号AO1の位相遅れと
一致する為、第１および第２の出力アナログコンポーネ
ント信号AO1とAO2の間には位相差が発生しないことにな
る。
また、本発明の第５の形態では第27図に点線で示す如
く、第３のA/D変換器３と第３のD/A変換器23を更に設
け、第３のA/D変換器３に於いて1/n分周回路４からの出
力クロックfs/nで標本化することにより、第１及び第２
のアナログコンポーネント信号I1,I2と同位相の第３の
アナログコンポーネント信号I3を標本化して位相差が補
正された第３の出力アナログコンポーネント信号AO3を
得れば、上述したような画像信号の輝度及び色信号を再
生することが可能になる。
図面の簡単な説明 第１図は第１の従来例のコンポーネント信号標本化回
路のブロック図、 第２図は第１図の従来例における信号の位相の関係を
説明する図、 第３図は第１図の従来例における信号のタイミングチ
ャートを示す図、 第４図は第２の従来例のコンポーネント信号標本化回
路のブロック図、 第５図は第４図の従来例における信号の位相の関係を
説明する図、 第６図は第４図の従来例における信号のタイミングチ
ャートを示す図、 第７図は第３の従来例のコンポーネント信号標本化及
び再生回路のブロック図、 第８図は第７図の従来例における信号の位相の関係を
説明する図、 第９図は本発明に関するコンポーネント信号標本化回
路の位相差補正を説明する図、 第10図は本発明に関するコンポーネント信号標本化及
び再生回路の位相差補正を説明する図、 第11図は本発明の第１実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第12図は第11図の回路のブロック図、 第13図は第11図の回路のタイミングチャートを示す
図、 第14図は第11図の回路の信号の位相関係を説明する
図、 第15図は本発明の第２実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第16図は第15図の回路のブロック図、 第17図は第15図の回路のタイミングチャートを示す
図、 第18図は第15図の回路の信号の位相関係を説明する
図、 第19図は本発明の第３実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第20図は第19図の回路のブロック図、 第21図は第19図の回路のタイミングチャートを示す
図、 第22図は第19図の回路の信号の位相関係を説明する
図、 第23図は本発明の第４実施例としてのコンポーネント
信号標本化回路の概略ブロック図、 第24図は第23図の回路のブロック図、 第25図は第23図の回路のタイミングチャートを示す
図、 第26図は第23図の回路の信号の位相関係を説明する
図、 第27図は本発明の第５実施例としてのコンポーネント
信号標本化及び再生回路の概略ブロック図、 第28図は第27図の回路のブロック図、 第29図は第27図の回路のタイミングチャートを示す
図、 第30図は第27図の回路の信号の位相関係を説明する図
である。
発明を実施するための最良の形態 入力アナログコンポーネント信号を３種類設けた場合
の前記第１〜第５の本発明の形態にそれぞれ対応した各
実施例を以下に説明する。
第１の実施例 第12図は本発明によるコンポーネント信号標本化回路
の第１実施例を示した図であり、入力アナログコンポー
ネント信号は従来例と同様にY,Pr,Pb形式のHDTV信号と
し、標本化周波数fsを74.25MHz、ｎ＝２とした場合を示
す。
図に於いて、５はA/D変換器１の入力側に設けられて
位相をΔｔだけ遅延させるΔｔ遅延回路を示し、それ以
外の構成及び条件は第１図に示す第１の従来例と同様で
あり説明は省略する。
この場合の動作について、第13図に示されるタイミン
グチャートと第14図に示される標本化ディジタルデータ
の位相関係図に基づいて説明する。
Ｙ信号入力はΔｔ遅延回路５でΔｔ＝6.73nsだけ位相
が遅延されてからA/D変換器１でクロックCLK1により標
本化され、Y1,Y2,Y3…の各信号レベルから成る図示のよ
うな階段状のディジタルデータ化されたＹ信号出力が得
られる。
また、Pr信号入力はA/D変換器２に入力され、クロッ
クCLK1と同位相の1/2分周されたクロックCLK2で第１の
従来例と同様にして標本化され、信号レベルが中間のPr
1.5,Pr3.5,Pr5.5…の各信号から成る図示の階段状のデ
ィジタルデータ化されたPr信号出力が得られる。この
際、クロックCLK2の標本化位相はクロックCLK1の標本化
位相に対してΔｔ＝6.73ns遅れた形になっている。
この場合のディジタルデータ化されたＹ信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
にn/（2fs）＝13.46nsとなり、標本化に伴う位相差は補
正される。
尚、本実施例に於いて、A/D変換器１の入力側に設け
たΔｔ遅延回路５をA/D変換器１の出力側に設けるよう
にして、後から位相差を補正しコンポーネント成分の出
力位相を合わせるように構成しても良い。
また、同様にPb信号についてもPr信号の場合と同じ位
相処理が行われて階段状のディジタルデータ化された出
力が得られるが、第14図では図を簡略化するため省略し
てある。
第２の実施例 第16図は本発明によるコンポーネント信号標本化回路
の第２実施例の示す図であり、入力信号、標本化周波数
fs及び整数ｎの条件は第12図に示した第１の実施例の場
合と同様である。
図に於いて、６はA/D変換器１の出力側に設けられこ
の出力の位相を1/fsだけ遅らせる位相遅延回路としての
フリップフロップ（FF）、７及び８はA/D変換器２及びA
/D変換器３の出力側に設けられ、それぞれの出力を1/2
分周回路４からの出力クロックCLK2でそれぞれサブサン
プルを行う1/2サブサンプル回路としてのフリップフロ
ップをそれぞれ示し、これら以外の構成は第12図に示す
第１の実施例と同様であるので説明は省略する。
この場合の動作について、第17図に示される動作タイ
ミングチャートと第18図に示される標本化ディジタルデ
ータの位相関係図並びに第１の実施例を参照して説明す
る。
Ｙ信号入力は第１の実施例と同様に処理されてA/D変
換器１でクロックCLK1により標本化され、更にその位相
がフリップフロップFF6により1/fs＝13.46nsだけ遅れて
Y1,Y2,Y3…の各信号レベルから成る図示のような階段状
のディジタルデータ化されたＹ信号出力が得られる。
また、Pr信号入力はA/D変換器２でクロックCLK2では
なくクロックCLK1により標本化されてPr1.5,Pr2.5,Pr
3.5,Pr4.5,Pr5.5…の各信号レベルから成る図示の階段
状ディジタルデータ出力が得られるが、更にフリップフ
ロップFF7でクロックCLK2により1/2にサブサンプルされ
ると共に位相がクロックCLK1の１タイムスロット分、即
ち1/fs＝13.46nsだけ遅れてPr1.5,Pr3.5,Pr5.5…の各信
号レベルから成る図示の階段状のディジタルデータ化さ
れたPr信号出力が得られる。
この場合のディジタルデータ化されたＹ信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
に（ｎ＋２）／（2fs）＝26.93nsとなり、標本化に伴う
位相差は補正される。
尚、本実施例に於いて、A/D変換器１の入力側に設け
たΔｔ位相遅延回路５をA/D変換器１とフリップフロッ
プFF6間に設けて、後から位相差を補正しコンポーネン
ト成分の出力位相を合わせるように構成しても良い。
第３の実施例 第20図は本発明によるコンポーネント信号標本化回路
の第３実施例を示す図であり、入力信号、標本化周波数
fs及び整数ｎの条件もまた第12図に示す第１の実施例の
場合と同様である。
図に於いて、５は1/2分周回路４の入力側に設けられ
クロックCLK1の位相をΔｔだけ遅らせてクロックCLK2を
出力するΔｔ遅延回路、９はA/D変換器１の出力側に設
けられこの出力の位相を（ｎ−１）／（2fs）だけ遅ら
せる位相遅延回路としてのフリップフロップをそれぞれ
示すと共に1/2分周回路はクロックCLK2を1/2分周してク
ロックCLK3（37.125MHz）としている。尚、これ以外の
構成は第16図に示す第２の実施例の場合と同様であるの
で説明は省略する。
この場合の動作について、第21図に示されるタイミン
グチャートと第22図に示される標本化ディジタルデータ
の位相関係図並びに第２の実施例を参照して説明する。
Ｙ信号入力はΔｔ遅延回路５を通さずにクロックCLK1
によりA/D変換器１で直接標本化され、更にその位相が
フリップフロップFF9により1/（2fs）＝6.73nsだけ遅
れ、更にまたその位相がフリップフロップFF6により第
２の実施例と同様に位相遅延されてY1,Y2,Y3…の各信号
レベルから成る図示のような階段状のディジタルデータ
化されたＹ信号出力が得られる。
また、Pr信号入力はA/D変換器２でクロックCLK1では
なくクロックCLK1の位相がΔｔ＝6.73nsだけ遅れたクロ
ックCLK2により標本化されてその後は第２の実施例と同
様にして処理され最終的にPr1.5,Pr3.5,Pr5.5…の各信
号レベルから成る図示の階段状のディジタルデータ化さ
れたPr信号出力が得られる。但し、この時、フリップフ
ロップFF7ではクロックCLK2ではなくクロックCLK3によ
りサブサンプルされる。
この場合のディジタルデータ化されたＹ信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
に第２の実施例と同様の26.93nsとなり、標本化に伴う
位相差は補正される。
第４の実施例 第24図は本発明によるコンポーネント信号標本化回路
の第４実施例を示す図であり、入力信号は第１の実施例
の場合と同様であるが標本化周波数fsを44.55MHz、ｎ＝
３とした場合を示す。
図に於いて、４は標本化周波数44.55MHzのクロックCL
K1を1/3に分周する1/3分周回路、５は1/3分周回路４の
出力側に設けられその出力の位相をΔｔだけ遅らせてク
ロックCLK2（14.85MHz）を出力するΔｔ遅延回路、10は
A/D変換器１の出力側に設けられこの出力の位相を（ｎ
＋１）／（2fs）、即ち2/fsだけ遅らせてディジタルデ
ータ化されたＹ信号を出力するためにA/D変換器１の出
力の位相を1/fsだけ遅らせるフリップフロップFF10aと
フリップフロップFF10aの出力の位相を更に1/fsだけ遅
らせるフリップフロップFF10bとからなる位相遅延回路
をそれぞれ示す。尚、これら以外の構成は第16図に示す
第２の実施例と同様であるので説明は省略する。
この場合の動作について、第25図に示される動作タイ
ミングチャートと第26図に示される標本化ディジタルデ
ータの位相関係図並びに第２の実施例を参照して説明す
る。
Ｙ信号入力はΔｔ遅延回路５を通さずにA/D変換器１
でクロックCLK1により直接標本化され、更にその位相が
フリップフロップFF10a及び10bによりそれぞれ1/fs＝22
nsづつ遅らされてY1,Y2,Y3…の各信号レベルから成る図
示のような階段状のディジタルデータ化されたＹ信号出
力が得られる。
また、Pr信号入力は第２の実施例と同様にしてA/D変
換器２でクロックCLK1により標本化されてPr1,Pr2,Pr3,
Pr4,Pr5…の各信号レベルから成る図示の階段状ディジ
タルデータ出力が得られるが、更にフリップフロップFF
7でクロックCLK2によりサブサンプルされると共に位相
がクロックCLK1の１タイムスロット分、即ち1/fs＝22ns
だけ遅らされてPr2,Pr5,Pr8…の各信号レベルから成る
図示の階段状のディジタルデータ化されたPr信号出力が
得られる。
この場合のディジタルデータ化されたＹ信号出力及び
ディジタルデータ化されたPr信号出力の中心位相は、共
に（ｎ＋２）／（2fs）＝55nsとなり、標本化に伴う位
相差は補正される。
第５の実施例 第28図は本発明によるコンポーネント信号標本化及び
再生回路の第５実施例を示す図であり、入力信号、標本
化周波数fs及び整数ｎの条件は第12図に示した第１の実
施例の場合と同じである。
図に於いて、14はA/D変換器１〜３の出力側に設けら
れこの出力の位相を時間Ｔだけ遅らせる符号化処理ある
いは伝送回路、21〜23は各々符号化処理あるいは伝送回
路14の出力に設けられ各々ディジタルデータよりY,Pr,P
bのアナログ信号に変換するD/A変換器を示し、これら以
外の構成は第12図に示す第１の実施例と同様であるので
説明は省略する。
この場合の動作について、第29図に示されるタイミン
グチャートと第30図に示される標本化ディジタルデータ
の位相関係図並びに第１の実施例を参照して説明する。
Ｙ信号入力は、第１の実施例と同様に処理されてA/D
変換器１でクロックCLK1により標本化され、Y1,Y2,Y3…
の各信号レベルからなる図示のような階段状のディジタ
ルデータ化されたＹ信号が得られ、符号化処理あるいは
伝送回路14に於いて一定時間Ｔだけ位相が遅延され、D/
A変換器21によりディジタルデータよりアナログデータ
に変換され、Δｔ遅延回路５により時間Δｔだけ位相が
遅延されて再生される。
また、Pr信号入力は、A/D変換器２でクロックCLK2に
より標本化され、Pr1,Pr3,Pr5…の各信号レベルからな
る図示のような階段状ディジタルデータ化されたPr信号
が得られ、符号化処理あるいは伝送回路14に於いて一定
時間Ｔだけ位相が遅延され、D/A変換器22によりディジ
タルデータよりアナログデータに変換され再生される。
この場合のＹ信号出力及びPr信号出力の位相遅れは、
共に1/fs＋Ｔ＝13.64ns＋Ｔとなり、標本化に伴う位相
差は補正される。
尚、本実施例に於いて、A/D変換器１の入力側に設け
たΔｔ位相遅延回路５をD/A変換器21と符号化処理ある
いは伝送回路14の間に設けて、先に位相差を補正しコン
ポーネント成分の出力位相を合わせるようにしてもよ
い。
以上説明したように、本発明に係るコンポーネント信
号標本化回路によれば、複数のコンポーネント信号をそ
れぞれ異なった標本化周波数で標本化する際に発生する
位相差Δｔ＝（ｎ−１）／（2fs）分だけ予め標本化位
相をずらせて標本化するように構成したので、標本化後
の位相差が補正されることになり、原信号の持つ高い解
像度やエッジ部の先鋭度を維持できると共に鮮明な画像
が得られることになり、高能率符号化装置や画像信号処
理装置の効率や画質の向上に寄与するところが大きい。

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のアナログコンポーネント信号（I1）
    を標本化周波数（fs）のクロックで標本化し第１のディ
    ジタルデータ（O1）を生成する第１のA/D変換器（１）
    と、 該標本化周波数（fs）のクロックを1/n（ｎは１以外の
    正の整数）に分周する1/n分周回路（４）と、 該第１のアナログコンポーネント信号（I1）と同位相の
    第２のアナログコンポーネント信号（I2）を該1/n分周
    回路（４）からの出力クロック（fs/n）で標本化し第２
    のディジタルデータ（O2）を生成する第２のA/D変換器
    （２）と、 該第１のA/D変換器（１）の入力側に於いて該第１のア
    ナログコンポーネント信号（I1）の位相を時間Δｔ＝
    （ｎ−１）／（2fs）だけ遅らせるΔｔ遅延回路（５）
    とを備えたことを特徴とするコンポーネント信号標本化
    回路。
  2. 【請求項２】該第１及び第２のアナログコンポーネント
    信号（I1,I2）と同位相の第３のアナログコンポーネン
    ト信号（I3）を該1/n分周回路（４）からの出力クロッ
    ク（fs/n）で標本化し第３のディジタルデータ（O3）を
    生成する第３のA/D変換器（３）を更に設けたことを特
    徴とする請求の範囲第１項記載のコンポーネント信号標
    本化回路。
  3. 【請求項３】第１のアナログコンポーネント信号（I1）
    を標本化周波数（fs）のクロックで標本化し第１のディ
    ジタルデータを生成する第１のA/D変換器（１）と、 該第１のA/D変換器（１）の入力側に於いて該第１のア
    ナログコンポーネント信号（I1）の位相を時間Δｔ＝
    （ｎ−１）／（2fs）だけ遅らせるΔｔ遅延回路（５）
    と、 該標本化周波数（fs）のクロックを1/n（ｎは１以外の
    正の整数）に分周する1/n分周回路（４）と、 該第１のアナログコンポーネント信号（I1）と同位相の
    第２のアナログコンポーネント信号（I2）を該標本化周
    波数（fs）のクロックで標本化し第２のディジタルデー
    タを生成する第２のA/D変換器（２）と、 該第１のA/D変換器（１）の出力側に該第１のA/D変換器
    （１）の出力位相を1/fsだけ遅らせて該第１のディジタ
    ルデータ（O1）を出力する位相遅延回路（６）と、 該第２のA/D変換器（２）の出力を該1/n分周回路（４）
    からの出力クロック（fs/n）でサブサンプルを行い該第
    ２のディジタルデータ（O2）を生成する第１の1/nサブ
    サンプル回路（７）とを設けたことを特徴とするコンポ
    ーネント信号標本化回路。
  4. 【請求項４】該第１及び第２のアナログコンポーネント
    信号（I1,I2）と同位相の第３のアナログコンポーネン
    ト信号（I3）を該標本化周波数（fs）のクロックで標本
    化する第３のA/D変換器（３）と 該第３のA/D変換器（３）の出力を該1/n分周回路（４）
    からの出力クロック（fs/n）でサブサンプルを行い第３
    のディジタルデータ（O3）を生成する第２の1/nサブサ
    ンプル回路（８）とを更に設けたことを特徴とする請求
    の範囲第３項記載のコンポーネント信号標本化回路。
  5. 【請求項５】第１のアナログコンポーネント信号（I1）
    を標本化周波数（fs）のクロックで標本化し第１のディ
    ジタルデータを生成する第１のA/D変換器（１）と、 該標本化周波数（fs）のクロックを時間Δｔ＝（ｎ−
    １）／（2fs）だけ遅らせるΔｔ遅延回路（５）と、 該Δｔ遅延回路（５）の出力を1/n（ｎは１以外の正の
    整数）に分周する1/n分周回路（４）と、 該第１のアナログコンポーネント信号（I1）と同位相の
    第２のアナログコンポーネント信号（I2）を該Δｔ遅延
    回路（５）からの出力で標本化し第２のディジタルデー
    タを生成する第２のA/D変換器（２）と、 該第１のA/D変換器（１）の出力側にその出力位相を
    （ｎ−１）／（2fs）だけ遅らせる位相遅延回路（９）
    と、 該位相遅延回路（９）の出力を1/fsだけ遅らせて該第１
    のディジタルデータ（O1）を出力する位相遅延回路
    （６）と、 該第２のA/D変換器（２）の出力を該1/n分周回路（４）
    からの出力クロックでサブサンプルを行い該第２のディ
    ジタルデータ（O2）を生成する第１の1/nサブサンプル
    回路（７）とを設けたことを特徴とするコンポーネント
    信号標本化回路。
  6. 【請求項６】該第１及び第２のアナログコンポーネント
    信号（I1,I2）と同位相の第３のアナログコンポーネン
    ト信号（I3）を該Δｔ遅延回路（５）によってΔｔ＝
    （ｎ−１）／（2fs）だけ位相が遅れた標本化周波数（f
    s）のクロックで標本化する第３のA/D変換器（３）と、 該第３のA/D変換器（３）の出力を該1/n分周回路（４）
    の出力クロック（fs/n）でサブサンプルを行い第３のデ
    ィジタルデータ（O3）を生成する第２の1/nサブサンプ
    ル回路（８）と、を更に設けたことを特徴とする請求の
    範囲第５項記載のコンポーネント信号標本化回路。
  7. 【請求項７】第１のアナログコンポーネント信号（I1）
    を標本化周波数（fs）のクロックで標本化し第１のディ
    ジタルデータを生成する第１のA/D変換器（１）と、 該標本化周波数（fs）のクロックを1/n（ｎは１以外の
    正の整数）に分周する1/n分周回路（４）と、 該1/n分周回路（４）の出力ロクロック（fs/n）の位相
    をΔｔ＝（ｎ−１）／（2fs）だけ遅らせるΔｔ遅延回
    路（５）と、 該第１のA/D変換器（１）の出力側に該第１のA/D変換器
    （１）の出力位相を（ｎ＋１）／（2fs）だけ遅らせて
    第１のディジタルデータ（O1）を出力する位相遅延回路
    （10）と、 該第１のアナログコンポーネント信号（I1）と同位相の
    第２のアナログコンポーネント信号（I2）を該標本化周
    波数（fs）のクロックで標本化し第２のディジタルデー
    タを生成する第２のA/D変換器（２）と、 該第２のA/D変換器（２）の出力を該Δｔ遅延回路
    （５）からの出力クロック（fs/n）でサブサンプルを行
    い該第２のディジタルデータ（O2）を生成する第１の1/
    nサブサンプル回路（７）とを設けたことを特徴とする
    コンポーネント信号標本化回路。
  8. 【請求項８】該第１及び第２のアナログコンポーネント
    信号（I1,I2）と同位相の第３のアナログコンポーネン
    ト信号（I3）を該標本化周波数（fs）のクロックで標本
    化する第３のA/D変換器（３）と、 該第３のA/D変換器（３）の出力を該Δｔ遅延回路
    （５）によってΔｔだけ位相遅延された出力クロック
    （fs/n）でサブサンプルを行い第３のディジタルデータ
    （O3）を生成する第２の1/nサブサンプル回路（８）と
    を更に設けたことを特徴とする請求の範囲第７項に記載
    のコンポーネント信号標本化回路。
  9. 【請求項９】第１のアナログコンポーネント信号（I1）
    を標本化周波数（fs）のクロックで標本化し第１のディ
    ジタルデータを生成する第１のA/D変換器（１）と、 該標本化周波数（fs）のクロックを1/n（ｎは１以外の
    正の整数）に分周する1/n分周回路（４）と、 該第１のアナログコンポーネント信号（I1）と同位相の
    第２のアナログコンポーネント信号（I2）を該1/n分周
    回路（４）からの出力クロック（fs/n）で標本化し第２
    のディジタルデータを生成する第２のA/D変換器（２）
    と、 該第１のA/D変換器（１）の出力を符号化処理あるいは
    伝送回路（14）を介して受けアナログ信号を出力する第
    １のD/A変換器（21）と、 該第１のD/A変換器（21）の出力を受け時間Δｔ＝（ｎ
    −１）／（2fs）だけ位相を遅らせ第１のアナログコン
    ポーネント信号（AO1）を出力するΔｔ遅延回路（５）
    と 該第２のA/D変換器（２）の出力を符号化処理あるいは
    伝送回路（14）を介して受け第２のアナログコンポーネ
    ント信号（AO2）を出力する第２のD/A変換器（22）とを
    設けたことを特徴とするコンポーネント信号標本化及び
    再生回路。
  10. 【請求項１０】該第１及び第２のアナログコンポーネン
    ト信号（I1,I2）と同位相の第３のアナログコンポーネ
    ント信号（I3）を該1/n分周回路（４）からの出力クロ
    ック（fs/n）で標本化し、第３のディジタルデータを生
    成する第３のA/D変換器（３）と、 該第３のA/D変換器（３）の出力を符号化処理あるいは
    伝送回路（14）を介して受け第３のアナログコンポーネ
    ント信号（AO3）を出力する第３のD/A変換器（23）とを
    更に備えたことを特徴とする請求の範囲第９項記載のコ
    ンポーネント信号標本化及び再生回路。
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US5541665A (en) * 1993-12-22 1996-07-30 Hitachi, Ltd. Image processing apparatus with change over of clock signals
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JPS6478595A (en) * 1987-09-21 1989-03-24 Toshiba Corp Time base compression transmitting codec
JPS6481593A (en) * 1987-09-24 1989-03-27 Toshiba Corp Codec for time base compression multiplex transmission
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