JP2993012B2 - 信号処理回路 - Google Patents
信号処理回路Info
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- JP2993012B2 JP2993012B2 JP1205924A JP20592489A JP2993012B2 JP 2993012 B2 JP2993012 B2 JP 2993012B2 JP 1205924 A JP1205924 A JP 1205924A JP 20592489 A JP20592489 A JP 20592489A JP 2993012 B2 JP2993012 B2 JP 2993012B2
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- Japan
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- circuit
- signal
- signal processing
- analog
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- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理回路に関し、特に２つの入力信号に
対しそれぞれにアナログ信号処理とディジタル信号処理
とを行う信号処理回路に関する。
対しそれぞれにアナログ信号処理とディジタル信号処理
とを行う信号処理回路に関する。
従来、例えば画像信号処理のディジタル化は特に急速
に進んでおり、これに伴い、家庭用映像磁気記録再生装
置（以下VTRという）やTV受像機等の民生用画像装置分
野においてもディジタル信号処理が導入されてきてい
る。
に進んでおり、これに伴い、家庭用映像磁気記録再生装
置（以下VTRという）やTV受像機等の民生用画像装置分
野においてもディジタル信号処理が導入されてきてい
る。
次に、従来の信号処理回路として、例えばVTRにおけ
る信号処理回路について説明する。
る信号処理回路について説明する。
第４図は従来の信号処理回路のVTRにおける再生信号
処理系を示すブロック図である。
処理系を示すブロック図である。
第４図において、アナログ色信号処理回路１は、VTR
磁気テープに記録された低域変換された色信号成分（IV
C）を入力し、増幅，振幅制御，帯域制限等の処理を行
う。また、アナログ輝度信号処理回路２は、VTR磁気テ
ープに記録されたFM変調された輝度信号成分（IVY）を
入力し、増幅，振幅制御，帯域制限等の処理を行う。
磁気テープに記録された低域変換された色信号成分（IV
C）を入力し、増幅，振幅制御，帯域制限等の処理を行
う。また、アナログ輝度信号処理回路２は、VTR磁気テ
ープに記録されたFM変調された輝度信号成分（IVY）を
入力し、増幅，振幅制御，帯域制限等の処理を行う。
アナログ色信号処理回路１及びアナログ輝度信号処理
回路２の各出力信号は、それぞれ予め定められたサンプ
リング周波数により動作するＡ−Ｄ変換3A,3Bによって
ディジタル信号に変換される。
回路２の各出力信号は、それぞれ予め定められたサンプ
リング周波数により動作するＡ−Ｄ変換3A,3Bによって
ディジタル信号に変換される。
ディジタル信号に変換された色信号成分は、ディジタ
ル色信号処理回路４により色副搬送波信号に復元される
と共に、雑音成分除去等が行なわれた後、遅延量調整回
路15及び出力回路7Aを介してＤ−Ａ変換器8Aに入力さ
れ、ここでアナログ色信号に変換され、再生色信号OVC
として出力される。
ル色信号処理回路４により色副搬送波信号に復元される
と共に、雑音成分除去等が行なわれた後、遅延量調整回
路15及び出力回路7Aを介してＤ−Ａ変換器8Aに入力さ
れ、ここでアナログ色信号に変換され、再生色信号OVC
として出力される。
一方、ディジタル信号に変換された輝度信号成分は、
ディジタル輝度信号処理回路５により、FM復調，ディエ
ンファシス処理，雑音成分除去・ドロップアウト補償処
理等が行なわれた後、出力回路7Bを介してＤ−Ａ変換器
8Bに入力され、ここでアナログ輝度信号に変換され、再
生輝度信号OVYとして出力される。また、再生色信号OVC
と再生輝度信号OVYとを加算回路11により加算し、複合
信号OVCY（コンポジット信号）を得る。
ディジタル輝度信号処理回路５により、FM復調，ディエ
ンファシス処理，雑音成分除去・ドロップアウト補償処
理等が行なわれた後、出力回路7Bを介してＤ−Ａ変換器
8Bに入力され、ここでアナログ輝度信号に変換され、再
生輝度信号OVYとして出力される。また、再生色信号OVC
と再生輝度信号OVYとを加算回路11により加算し、複合
信号OVCY（コンポジット信号）を得る。
この信号処理回路においては、通常、輝度信号処理系
の方が色信号処理系に対し処理工程が多く、特に高画質
化のために、例えばメモリ回路を用い輝度信号の相関関
係により処理を行った場合、更に処理工程が増加する。
従って相対的に色信号処理系の信号が輝度信号処理系の
信号よりも時間的に早く処理される。このため、Ｄ−Ａ
変換器8A,8Bにおける両信号のタイミングを合わせるた
め、第４図中に示す様に、色信号処理系に対して遅延量
調整回路15が必要となる。
の方が色信号処理系に対し処理工程が多く、特に高画質
化のために、例えばメモリ回路を用い輝度信号の相関関
係により処理を行った場合、更に処理工程が増加する。
従って相対的に色信号処理系の信号が輝度信号処理系の
信号よりも時間的に早く処理される。このため、Ｄ−Ａ
変換器8A,8Bにおける両信号のタイミングを合わせるた
め、第４図中に示す様に、色信号処理系に対して遅延量
調整回路15が必要となる。
この遅延量調整回路15としては、例えばシフトレジス
タ等が使用され、遅延量の調整はシフトレジスタ等を駆
動するクロック周波数に依存するため離散的な調整を余
儀なくされる。また通常、色信号処理系に対しての量子
化ビット数は、画質上８ビット以上となっている。
タ等が使用され、遅延量の調整はシフトレジスタ等を駆
動するクロック周波数に依存するため離散的な調整を余
儀なくされる。また通常、色信号処理系に対しての量子
化ビット数は、画質上８ビット以上となっている。
また、かかる信号処理に要するハードウェアのコスト
を低減させるため、ディジタル色信号処理回路4,ディジ
タル輝度信号処理回路5,出力回路7A,7B、それに遅延量
調整回路15により構成されるディジタル処理部30Aの全
部或いは一部を半導体集積回路により実現し、この場
合、VTRでの画像信号帯域上、サンプリング周波数は例
えば色副搬送波周波数の４倍、すなわち約14.3MHzと高
速動作となる。
を低減させるため、ディジタル色信号処理回路4,ディジ
タル輝度信号処理回路5,出力回路7A,7B、それに遅延量
調整回路15により構成されるディジタル処理部30Aの全
部或いは一部を半導体集積回路により実現し、この場
合、VTRでの画像信号帯域上、サンプリング周波数は例
えば色副搬送波周波数の４倍、すなわち約14.3MHzと高
速動作となる。
上述した従来の信号処理回路は、２つの信号処理系の
処理時間が異なるためこの処理時間の差を調整する回路
が必要となり、この調整回路はディジタル処理部30A内
に設けられているためにビット数が多くかつ高速動作が
必要となるので、調整回路は大きくなりハードウェアの
規模が増大し、また消費電力が増大するという欠点があ
る。
処理時間が異なるためこの処理時間の差を調整する回路
が必要となり、この調整回路はディジタル処理部30A内
に設けられているためにビット数が多くかつ高速動作が
必要となるので、調整回路は大きくなりハードウェアの
規模が増大し、また消費電力が増大するという欠点があ
る。
本発明の目的は、ハードウェアの規模の縮減及び消費
電力の低減をはかることができる信号処理回路を提供す
ることにある。
電力の低減をはかることができる信号処理回路を提供す
ることにある。
本発明の信号処理回路は、アナログ信号の第１の入力
信号に対し第１のアナログ処理を行う第１のアナログ信
号処理回路と、この第１のアナログ信号処理回路の出力
信号をディジタル信号に変換する第１のＡ−Ｄ変換器
と、この第１のＡ−Ｄ変換器からのディジタル信号に対
し第１のディジタル処理を行う第１のディジタル信号処
理回路と、この第１のディジタル信号処理回路の出力信
号をアナログ信号に変換する第１のＤ−Ａ変換器と、ア
ナログ信号の第２の入力信号に対し第２のアナログ処理
を行う第２のアナログ信号処理回路と、この第２のアナ
ログ信号処理回路の出力信号をディジタル信号に変換す
る第２のＡ−Ｄ変換器と、この第２のＡ−Ｄ変換器から
のディジタル信号に対し第２のディジタルを行う第２の
ディジタル信号処理回路と、この第２のディジタル信号
処理回路の出力信号をアナログ信号に変換する第２のＤ
−Ａ変換器と、前記第１及び第２のディジタル信号処理
回路の出力信号により前記第１及び第２の入力信号に対
する処理時間の差を検出する処理時間差検出回路と、こ
の処理時間差検出回路の出力信号に応じて前記第１及び
第２のＤ−Ａ変換器の出力信号の処理時間差の補正を行
う処理時間差補正手段とを有している。
信号に対し第１のアナログ処理を行う第１のアナログ信
号処理回路と、この第１のアナログ信号処理回路の出力
信号をディジタル信号に変換する第１のＡ−Ｄ変換器
と、この第１のＡ−Ｄ変換器からのディジタル信号に対
し第１のディジタル処理を行う第１のディジタル信号処
理回路と、この第１のディジタル信号処理回路の出力信
号をアナログ信号に変換する第１のＤ−Ａ変換器と、ア
ナログ信号の第２の入力信号に対し第２のアナログ処理
を行う第２のアナログ信号処理回路と、この第２のアナ
ログ信号処理回路の出力信号をディジタル信号に変換す
る第２のＡ−Ｄ変換器と、この第２のＡ−Ｄ変換器から
のディジタル信号に対し第２のディジタルを行う第２の
ディジタル信号処理回路と、この第２のディジタル信号
処理回路の出力信号をアナログ信号に変換する第２のＤ
−Ａ変換器と、前記第１及び第２のディジタル信号処理
回路の出力信号により前記第１及び第２の入力信号に対
する処理時間の差を検出する処理時間差検出回路と、こ
の処理時間差検出回路の出力信号に応じて前記第１及び
第２のＤ−Ａ変換器の出力信号の処理時間差の補正を行
う処理時間差補正手段とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すプロック図であ
る。
る。
この実施例において、第１のアナログ信号処理回路で
あるアナログ色信号処理回路１、第１のＡ−Ｄ変換器3
A、第１のディジタル信号処理回路であるディジタル色
信号処理回路４、第２のアナログ信号処理回路であるア
ナログ輝度信号処理回路２、第２のＡ−Ｄ変換器3a、第
２のディジタル信号処理回路であるディジタル輝度信号
処理回路５、第１及び第２の出力回路7A,73、第１及ぴ
第２のＤ−Ａ変換器８ぇ,83、並びに加算回路11は、第
４図に示された従来の信号処理回路のそれぞれと同一機
能をもち、同一の動作を行う。
あるアナログ色信号処理回路１、第１のＡ−Ｄ変換器3
A、第１のディジタル信号処理回路であるディジタル色
信号処理回路４、第２のアナログ信号処理回路であるア
ナログ輝度信号処理回路２、第２のＡ−Ｄ変換器3a、第
２のディジタル信号処理回路であるディジタル輝度信号
処理回路５、第１及び第２の出力回路7A,73、第１及ぴ
第２のＤ−Ａ変換器８ぇ,83、並びに加算回路11は、第
４図に示された従来の信号処理回路のそれぞれと同一機
能をもち、同一の動作を行う。
処理時間差検出回路６は、映像信号に付随する同期信
号などの制御信号CNTに従って、ディジタル色信号処理
回路４とディジタル輝度信号処理回路５での、入力色信
号IVC及び入力輝度信号IVYに対する処理時間の差を検出
する回路である。
号などの制御信号CNTに従って、ディジタル色信号処理
回路４とディジタル輝度信号処理回路５での、入力色信
号IVC及び入力輝度信号IVYに対する処理時間の差を検出
する回路である。
インタフェース回路９は、処理時間差検出回路６の処
理時間差信号を移相回路10に対応した制御信号に変換す
る。
理時間差信号を移相回路10に対応した制御信号に変換す
る。
移相回路10はインタフェース回路９と共に処理時間差
補正手段を形成し、第１のＤ−Ａ変換器8Aの出力信号の
位相をインタフェース回路９からの制御信号により位相
を遅らせるように調整し、入力色信号IVc及び入力輝度
信号IVyに対する処理時間の差を補正する。
補正手段を形成し、第１のＤ−Ａ変換器8Aの出力信号の
位相をインタフェース回路９からの制御信号により位相
を遅らせるように調整し、入力色信号IVc及び入力輝度
信号IVyに対する処理時間の差を補正する。
このように、色信号処理系と輝度信号処理系との処理
時間の差をディジタル処理部30で検出し、再びアナログ
信号に変換されたアナログ処理部40で、この検出された
信号により処理時間の差を補正することにより、処理時
間差検出回路6,インタフェース回路９及び移相回路10が
簡単な回路で構成できるので、ハードウェアの規模を縮
減することができ、また処理時間差の検出も、例えば水
平同期信号等を制御信号CNTとして、この水平同期信号
に同期して行なえばよいので、高速動作の必要がなく、
消費電力を低減することができる。
時間の差をディジタル処理部30で検出し、再びアナログ
信号に変換されたアナログ処理部40で、この検出された
信号により処理時間の差を補正することにより、処理時
間差検出回路6,インタフェース回路９及び移相回路10が
簡単な回路で構成できるので、ハードウェアの規模を縮
減することができ、また処理時間差の検出も、例えば水
平同期信号等を制御信号CNTとして、この水平同期信号
に同期して行なえばよいので、高速動作の必要がなく、
消費電力を低減することができる。
第２図はこの実施例の処理時間差検出回路6,インタフ
ェース回路９及び移相回路10の具体例を示す回路図であ
る。
ェース回路９及び移相回路10の具体例を示す回路図であ
る。
第２図において、処理時間差検出回路６は、入力色信
号IVc及び入力輝度信号IVyに対する信号処理時間差を検
出する時間差検出部61とこの時間差検出部61の出力信号
をPWM信号に変換するPWM信号発生回路62とにより構成さ
れ、インタフェース回路９は前記PWM信号を平滑する平
滑回路で構成され、移相回路10は、この平滑回路の出力
電圧により容量値が変化する可変容量素子VC1とインダ
クタンス素子L1とを並列接続した回路で構成されてい
る。
号IVc及び入力輝度信号IVyに対する信号処理時間差を検
出する時間差検出部61とこの時間差検出部61の出力信号
をPWM信号に変換するPWM信号発生回路62とにより構成さ
れ、インタフェース回路９は前記PWM信号を平滑する平
滑回路で構成され、移相回路10は、この平滑回路の出力
電圧により容量値が変化する可変容量素子VC1とインダ
クタンス素子L1とを並列接続した回路で構成されてい
る。
第３図は本発明の第２の実施例を示すプロック図であ
る。この実施例は、再びアナログ信号に変換された色信
号の位相をジャイレータ13により調整するようにしたも
のである。
る。この実施例は、再びアナログ信号に変換された色信
号の位相をジャイレータ13により調整するようにしたも
のである。
以上説明したように本発明は、２つの信号処理系の処
理時間差をディジタル処理部で検出し、この検出した信
号により、再びアナログ信号に変換した後に処理時間差
を補正する構成とすることにより、この処理時間差を補
正する回路が、従来のように多ビットのシフトレジスタ
等を使用しないで簡単な回路で構成でき、しかも高速動
作の必要がないので、ハードウェアの規模を縮減するこ
とができ、かつ消費電力を低減することができる効果が
ある。
理時間差をディジタル処理部で検出し、この検出した信
号により、再びアナログ信号に変換した後に処理時間差
を補正する構成とすることにより、この処理時間差を補
正する回路が、従来のように多ビットのシフトレジスタ
等を使用しないで簡単な回路で構成でき、しかも高速動
作の必要がないので、ハードウェアの規模を縮減するこ
とができ、かつ消費電力を低減することができる効果が
ある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の処理時間差検出回路，イ
ンタフェース回路及び移相回路の具体例を示す回路図、
第３図は本発明の第２の実施例を示すブロック図、第４
図は従来の信号処理回路の一例を示すブロック図であ
る。 １……アナログ色信号処理回路、２……アナログ輝度信
号処理回路、3A,3B……Ａ−Ｄ変換器、４……ディジタ
ル色信号処理回路、５……ディジタル輝度信号処理回
路、６……処理時間差検出回路、7A,7B……出力回路、8
A,8B……Ｄ−Ａ変換器、９……インタフェース回路、10
……移相回路、11……加算回路、12A,12B……フィル
タ、13……ジャイレータ、14A〜14C……出力回路、15…
…遅延量調整回路、20……アナログ処理部、30,30A……
ディジタル処理部、40,40A……アナログ処理部、61……
時間差検出部、62……PWM信号発生回路、L1……インダ
クタンス素子、VC1……可変容量素子。
図は第１図に示された実施例の処理時間差検出回路，イ
ンタフェース回路及び移相回路の具体例を示す回路図、
第３図は本発明の第２の実施例を示すブロック図、第４
図は従来の信号処理回路の一例を示すブロック図であ
る。 １……アナログ色信号処理回路、２……アナログ輝度信
号処理回路、3A,3B……Ａ−Ｄ変換器、４……ディジタ
ル色信号処理回路、５……ディジタル輝度信号処理回
路、６……処理時間差検出回路、7A,7B……出力回路、8
A,8B……Ｄ−Ａ変換器、９……インタフェース回路、10
……移相回路、11……加算回路、12A,12B……フィル
タ、13……ジャイレータ、14A〜14C……出力回路、15…
…遅延量調整回路、20……アナログ処理部、30,30A……
ディジタル処理部、40,40A……アナログ処理部、61……
時間差検出部、62……PWM信号発生回路、L1……インダ
クタンス素子、VC1……可変容量素子。
Claims (1)
- 【請求項１】同期関係にある第１及び第２のアナログ入
力信号の内、第１のアナログ入力信号に対し第１のアナ
ログ処理を行う第１のアナログ信号処理回路と、この第
１のアナログ信号処理回路の出力信号をディジタル信号
に変換する第１のＡ−Ｄ変換器と、この第１のＡ−Ｄ変
換器からのディジタル信号に対し第１のディジタル処理
を行う第１のディジタル信号処理回路と、この第１のデ
ィジタル信号処理回路の出力信号をアナログ信号に変換
する第１のＤ−Ａ変換器と、前記第２のアナログ入力信
号に対し第２のアナログ処理を行う第２のアナログ信号
処理回路と、この第２のアナログ信号処理回路の出力信
号をディジタル信号に変換する第２のＡ−Ｄ変換器と、
この第２のＡ−Ｄ変線器からのディジタル信号に対し第
２のディジタル処理を行う第２のディジタル信号処理回
路と、この第２のディジタル信号処理回路の出力信号を
アナログ信号に変換する第２のＤ−Ａ変換器と、前記第
１及び第２のアナログ入力信号に対する前記第１及び第
２のディジタル信号処理回路でのディジタル信号処理時
間の差を検出する処理時間差検出回路と、この処理時間
差検出回路の出力信号に応じて前記第１及び第２のＤ−
Ａ変換器の出力信号に対してその処理時間差の補正を行
う処理時間差補正手段とを有し、前記処理時間差検出回
路は、前記第１及び第２のアナログ入力信号に対する前
記第１及び第２のディジタル信号処理回路でのディジタ
ル信号処理時間の差を検出する時間差検出部と、この時
間差検出部の出力信号をPWM信号に変換するPWM信号発生
部とを含む構成である信号処理回路において、前記処理
時間差補正手段が、前記PWM信号を平滑する平滑回路
と、この平滑回路の出力電圧により容量値が変化する可
変容量素子とインダクタンス素子とを並列接続した移相
回路とにより構成されることを特徴とする信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205924A JP2993012B2 (ja) | 1989-08-08 | 1989-08-08 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205924A JP2993012B2 (ja) | 1989-08-08 | 1989-08-08 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369274A JPH0369274A (ja) | 1991-03-25 |
| JP2993012B2 true JP2993012B2 (ja) | 1999-12-20 |
Family
ID=16514996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205924A Expired - Lifetime JP2993012B2 (ja) | 1989-08-08 | 1989-08-08 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993012B2 (ja) |
-
1989
- 1989-08-08 JP JP1205924A patent/JP2993012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369274A (ja) | 1991-03-25 |
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