JPH0282766A - 複画面表示制御回路及びそれを備えた映像機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、親画面の一部に縮小された子画面を表示する
複画面表示制御回路及びそれを備えた映像機器に関する
ものである。

（ロ）従来の技術 近年、テレビジョン受像機のブラウン管画面の有効活用
を図る為に、本来のテレビ画面（親画面）の一部に他の
テレビ番組やＶＴＲによる再生画面等を縮小して子画面
として写し出す、所謂ピクチャー・イン・ピクチャー技
術を搭載したテレビジョン受像機、ＶＴＲ等が発表され
ている。一般に親画面の一部に、垂直裏向及び水平方向
に１／Ｎ（Ｎ＞１）縮小された子画面を表示する場合、
子画面の１フイールド当たりの全水平走査線は親画面の
それの１／Ｎ倍となることから、全水平走査線の中で８
本を単位とする各水平走査線毎の情報に適当な重み付け
を行った後に、該Ｎ水平走査毎の情報を加算することに
よって、Ｎ水平走査分の情報から１水平走査分の情報を
得、該１水平走査分の情報をフィールドメモリに書き込
み、その後、子画面の表示位置で、フィールドメモリに
書き込まれた情報を１水平走査毎に１／Ｎに時間圧縮し
て読み出し、これより親画面及び子画面を合成していた
。

（八）発明が解決しようとする課題 しかしながら親画面の一部に、垂直方向及び水平方向共
に１／Ｎ縮小された子画面を表示する場合において、親
画面における全水平走査線の中で８本を単位とする各水
平走査線毎の情報に適当な重み付は係数を乗じ、該乗算
結果をＮ水平走査分づつ加算することによって、Ｎ水平
走査分の情報から１水平走査分の情報が得られることに
なる。ところが８本の各水平走査線あたりの重み付は係
数は、小数点以下を有する１未満の係数であって、Ｎ水
平走査分の重み付は係数の合計が１になる様に設定きれ
ており、更に各水平走査線の情報に前記重み付は係数を
乗じた乗算結果の小数点以下の情報は切り、捨てられる
ことになる。そこで各水平走査線の乗算結果には既に切
り捨て誤差が生じていることから、これ等切り捨て誤差
の生じた各水平走査線の乗算結果を加算しても、加算結
果により大きな誤差を生じることになり、これより適切
な１水平走査分の情報が得られなくなって、子画面に表
示すべき情報の所定部分が欠落したりしてしまう問題点
があった。

（ニ）課題を解決するための手段 本発明は、親画面の一部に、垂直方向及び水平方向に縮
小された子画面を表示する複画面表示制御回路において
、１水平走査線に含まれる映像信号を所定ビットの複数
のデジタルデータに量子化するＡ／Ｄコンバータと、該
Ａ／Ｄフンバータから出力されて第１入力端子に印加さ
れた１水平走査線分のデジタルデータに複数の係数の何
れかを選択的に乗じ、乗算結果を第１出力端子から出力
し、且つ第２入力端子に印加された、前記第１入力端子
に印加されたデジタルデータよりも所定水平走査以前の
１水平走査分のデジタルデータの通過を禁止又は許可し
、許可されたデジタルデータを第２出力端子から出力す
るデータ選択回路と、該データ選択回路の第１及び第２
出力端子から出力されたデジタルデータを加算する加算
器と、該加算器によって得られた各加算データの上位所
定ビットが１水平走査分書き込まれる第１及び第２ライ
ンメモリと、前記加算器によって得られた各加算データ
の下位残りビットが１水平走査分書き込まれ、読み出さ
れたデジタルデータを前記データ選択回路の第２入力端
子に帰還する第３ラインメモリと（前記第１又は第２ラ
インメモリから読み出されたデジタルデータの何れかを
選択し、選択された該デジタルデータを前記データ選択
回路の第２入力端子に帰還する第１メモリデータ選択回
路と、前記第１又は第２ラインメモリから読み出された
デジタルデータの何れかを選択し、選択されたデジタル
データを１水平走査線毎にデータメモリに書き込む第２
メモリデータ選択回路と、前記第１及び第２ラインメモ
リに対して、所定の書き込みクロック又は該書き込みク
ロックより低い周波数の読み出しクロックを選択するク
ロック選択回路とを備え、前記第３ラインメモリに前記
書き込みクロックを常に印加することによってＳ前記ク
ロック選択回路の選択出力に基づいて、前記第１及び第
３ラインメモリ、又は前記第２及び第３ラインメモリの
組み合わせを駆動することによって、前記問題点を解決
する。

（＊）作用 本発明は、親画面の一部に縮小された子画面を表示する
複画面表示制御回路に設けて以下の如く有効である。ま
ず１水平走査線に含まれる映像信号は、Ａ／Ｄコンバー
タによって所定ビットの複数のデジタルデータに量子化
きれる。この量子化された１水平走査分のデジタルデー
タはデータ選択回路の第１入力端子に印加され、該デジ
タルデータ及び複数の係数の何れかとの乗算結果がデー
タ選択回路の第１出力端子から出力される。

一方、データ選択回路の第１入力端子に印加されたデジ
タルデータよりも所定水平走査以前の１水平走査分のデ
ジタルデータがデータ選択回路の第２入力端子に印加き
れており、該デジタルデータの通過が許可又は禁止され
る訳であるが、許可されたデジタルデータはデータ選択
回路の第２出力端子から出力される。こうしてデータ選
択回路の第１及び第２出力端子から出力されたデジタル
データは加算器によって加算され、１水平走査分のデジ
タルデータにきれることになる。そして加算器によって
得られた各加算データの上位所定ビットが第１及び第２
ラインメモリに１水平走査分書き込まれ、加算器によっ
て得られた各加算データの下位残りビットが第３ライン
メモリに１水平走査分書き込まれ、該第３ラインメモリ
から読み出されたデジタルデータは、前記所定水平走査
以前のデジタルデータの下位残りビットとしてデータ選
択回路の第２入力端子に帰還される。また後述の書き込
みクロックに基づいて第１又は第２ラインメモリから読
み出されたデジタルデータの何れかは、第１メモリデー
タ選択回路を介してデータ選択回路の第２入力端子に前
記所定水平走査以前のデジタルデータの上位所定ビット
として帰還され、後述の読み出しクロックに基づいて第
１又は第２ラインメモリから読み出されたデジタルデー
タの何れかは、第２メモリデータ選択回路を介して１水
平走査線毎にデータメモリに書き込まれることになる。

ここで所定の書き込みクロック及び該書き込みクロック
より低い周波数の読み出しクロックは、第１及び第２ラ
インメモリに対してクロック選択回路によって選択され
、且つ該書き込みクロックは第３ラインメモリに常に印
加されるものである０以上より、クロック選択回路の出
力に基づいて、第１及び第３ラインメモリ、又は第２及
び第３ラインメモリの組み合わせが交互に駆動されるこ
とになり、第３ラインメモリがデータの小数点以下を表
すビットのメモリとして利用きれることになる。

（へ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

第１図は本発明の複画面表示制御回路を示すブロック図
、第２図は垂直方向及び水平方向に１７３縮小された子
画面の映像信号を得るための説明図であり、−点鎖線、
実線、及び破線は各々１水平走査線を示し、全体で１フ
イールドの画面を構成しているものとする。第３図（イ
）（ロ）は各々第１図の第１及び第２ラインメモリの動
作を示すタイミング図であり、隣り合う各期間は１水平
走査期間であり、時刻ａ、〜ａ　＠’　＋　８　＠°〜
ａ、″が動作の１サイクルとなる。

第１図について符号及び構成を説明すると、（１）はＭ
ＰＸ（マルチプレクサ）であり、該ＭＰｘ（１）は、例
えば５　ＭＨｚのサンプリング周波数によって、１水平
走査線毎に含まれるコンポジット映像信号を構成する輝
度信号Ｙ及び色差信号Ｒ−Ｙ、Ｂ−Ｙを、Ｙ、Ｒ−Ｙ、
Ｙ、Ｂ−Ｙの順位で繰り返しサンプリングする。即ち輝
度信号Ｙのサンプリング周波数は２．５皿２１色差信号
Ｒ−Ｙ。

Ｂ−Ｙのサンプリング周波数は各々１．２５ＭＨｚとな
る。（２）はＡ　Ｄ　Ｃ（Ａ／Ｄコンバータ）であり、
該Ａ　Ｄ　Ｃ（２）は、前記ＭＰＸ（１）によって１水
平走査線毎にサンプリングされた信号Ｙ、Ｒ−Ｙ、Ｙ、
Ｂ−Ｙ、・・・を各々６ピツトのデジタルデータに量子
化する。（３）はデータ選択回路であり、前記Ａ　Ｄ　
Ｃ（２）から出力された６ビツト構成のデジタルデータ
が、サンプリング順位に従って第１入力端子ａに印加き
れると、各水平走査線毎に定められた重み付は係数「１
」又は「２」の何れかと１水平走査分の該デジタルデー
タが乗算される。前記データ選択回路（３）での乗算に
おいて、「２」を乗算する場合は、入力された６ビツト
構成のデジタルデータの最下位ビットに「０」を付加し
て全体を７ビツト構成とし、「１」を乗算する場合は、
入力された６ビツト構成のデジタルデータの最上位ビッ
トに「０」を付加して全体を７ビツト構成として出力す
る。ここで係数をｒ２．及び「１」としたのは、子画面
を１／３に圧縮する為に、第２図に示された水平走査線
のｎ−１，ｎ、ｎ＋１の３本を１本の水平走査線とする
圧縮動作を行う際に、ｎ−１，ｎ＋１のサンプリングデ
ータとｎのサンプリングデータの重み付けを１：２とし
て加算し、加算後のデータを１７４とするためである。

データを１７４にする処理は、後に明らかとなるが、デ
ータの下位２ビツトを切り捨てることによって行われる
。そしてこの乗算結果が７ビツト構成のデジタルデータ
として第１出力端子ａ′から出力きれ、また第１入力端
子ａに印加されたデジタルデータよりも所定水平走査以
前の１水平走査分の８ビツト構成のデジタルデータが第
２入力端子すに印加きれると、その通過が禁止又は許可
され、許可された８ビツト構成のデジタルデータが第２
出力端子ｂ′から出力される。（４）は加算器であり、
前記データ選択回路（３）の第１出力端子ａ゛及び第２
出力端子ｂ′から順次出力される７ビツト構成及び８ビ
ツト構成のデジタルデータが加算きれ、キャリーを含め
た８ビツトの加算結果が出力される。（５）は２５２ビ
ツト構成のシフトレジスタを６列設けたシフトレジスタ
群（第１ラインメモリ）、同じ＜（６）も２５２ビツト
構成のシフトレジスタを６列設けたシフトレジスタ群（
第２ラインメモリ）である。

前記シフトレジスタ群（５）（６）は、各々の入力が前
記加算器（４）の８ビツト出力のうち、上位６ビツトに
接続され、前記加算器（４）から出力されるデジタルデ
ータの上位６ビツトを２５２個、即ち１水平走査期間の
データ分記憶保持する。このシフトレジスタ群（５）（
ａ）を設けた理由は、後に明らかになるが、前記シフト
レジスタ群（５）（６）の一方が、サンプリングされて
前記ＡＤＣ（２）から印加されるデータの圧縮動作を行
っている期間内に、既に圧縮されたデータが保持されて
いる前記シフトレジスタ群（５）（６）の他方からデー
タを同時に取り出せる様にするためである。　（１１）
は２５２ビツト構成のシフトレジスタを２列設けたシフ
トレジスタ群（第３ラインメモリ）であり、その入力は
、前記加算器（４）の８ビツト出力のうちの下位２ビツ
トに接続され、出力は前記データ選択回路（３）の第２
入力端子すの下位２ビツト入力に接続される。該シフト
レジスタ群（１１）は前記シフトレジスタ群（５）又は
（６）と組み合わされてデータの圧縮動作のみに使用き
れるものであり、前記加算器（４）から出力される８ビ
ツトのデータのうち下位２ビツトを１水平走査期間のデ
ータ分記憶保持す・るものである。即ち前述した様に、
１：２に重み付けされたデータを加算した後のデータを
１７４にする処理を行う為に切り捨てられる下位２ビツ
トを前記シフトレジスタ群（１１）が圧縮動作終了まで
保持するのである。換言すれば、該シフトレジスタ群（
１１）は、１／４することによって発生する小数点以下
を保持するレジスタである。（７）は前記シフトレジス
タ群（５）＜６）のシフトクロックを選択するクロック
選択回路であり、親画面の水平同期信号をカウントする
カウンタ（８）の出力によって、５　ＭＨｚの書き込み
クロック又は該書き込みクロックの１７３周波数とされ
た１、６７ＭＨｚの読み出しクロックの何れかを選択す
る。即ち前記クロック選択回路（７）は、前記シフトレ
ジスタ群（５）（６）の一方に読み出しクロックを印加
する期間に前記シフトレジスタ群（５）（６）の他方に
書き込みクロックを印加する。ここで書き込みクロック
及び読み出しクロックは、子画面の水平同期信号に基づ
いてＰＬＬ回路（図示せず）によって作成され、５Ｍ）
ｌｚの書き込みクロックは前記シフトレジスタ群（１１
〉に常に印加される。（９）は第１メモリデータ選択回
路であり、該第１メモリデータ選択回路（９）は、書き
込みクロックによって前記シフトレジスタ群（５）（６
）の何れかから１水平走査分だけシフトされた６ビツト
構成のデジタルデータを選択し、選択されたデジタルデ
ータを前記データ選択回路（３）の第２入力端子すの８
ビツト入力の上位６ビツトに帰還する。ゆえに前記デー
タ選択回路（３）の第２入力端子すには８ピツトの加算
デジタルデータが帰還されることになる。　（１０）は
第２メモリデータ選択回路であり、該第２メモリデータ
選択回路（１０）は、読み出しクロックによって前記シ
フトレジスタ群（５）（６）の何れかから１水平走査分
だけ読み出された６ビツト構成のデジタルデータを選択
し、選択されたデジタルデータをそのまま出力すること
により、加算処理後の８ピツトデータの下位２ピツトが
切り捨てられ、１／４処理が為される。ここで前記第１
メモリデータ選択回路（９）及び前記第２メモリデータ
選択回路（１０）は、前記カウンタ（８）の出力によっ
て前記シフトレジスタ群（５）（６）の何れかの出力を
選択する。

（１２）は４ビツトのシフトレジスタ（１２ａ）を６列
設けたシフトレジスタ群、（１３）は６ビツトのシフト
レジスタ（１３ａ）を４列設けたシフトレジスタ群、−
点鎖線の（１４）はビット変換回路である。ここでサン
プリング順位に従って前記第２メモリデータ選択回路（
１０）から出力される６ビツトのデジタルデータ、即ち
信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙに対応する上位６ビツトの
デジタルデータを各々７ｙＦａＦｉＦ４３’ｘ３’＊＋
　　ｒｙｒ　＠ｒ６ｒ　ａｆｔｒ＊ｅ　　ｙｙｙｓＦｓ
Ｆ４ＦｉＦｔ、ｂｙｂ＊ｂｓｂ４ｂｓｂｚとし、該６ビ
ツト構成のデジタルデータがシリアルに４ビット単位ア
前記シフトレジスタ群（１２）に書き込まれると、即ち
６ビツトのデジタルデータがｙ。

ＦｓＦｓＦｔＦｓＦｔｔ　　Ｔｖｒ＠ｒ６Ｔ４Ｔ＠ｒｌ
＋　　７ｔ７ａ３’１ＦａＦｓ３’ｔ、ｂｙｂｓｂｓｂ
ａｂｓｂ＊の順で６列の前記シフトレジスタ（１２ａ）
の左端から右端へ順次シフトされると、６列の前記シフ
トレジスタ（１２ａ）の各ビットにセットされた６ビツ
トのデジタルデータＦｙＦｓ３’５Ｖ４ＦｓＦｔ＋　ｒ
ｙｒｓｒｓｒ４ｒｌｆｈ３’　ｙ　３’　ｓ　３’　ｓ
　３’　ａ　３’　ｓ　Ｆ　＊　、ｂ　？　ｂ　＠　ｂ
　ｍ　ｂ　４　ｂｓ　ｂ　＊が各々４列の前記シフトレ
ジスタ（１３ａ）にパラレルにプリセット入力され、そ
の後４ビツト構成のデジタルデータＦｙｒｙ３’ｙｋｌ
ｙ、ＦｓｒｉＦｓｂｓ、ＦａＴｍ７ｍｂ＠、７ａｒａ７
ａ’ｂ４．Ｆ＊ｒｎ３’ｍｂａ＊　！！象ｒ＊７＊ｂ＊
がビット変換されたデジタルデータとして４列の前記シ
フトレジスタ（１３ａ）の上位ビットから順次シフトき
れる。尚、次の６ビツト構成のデジタルデータが全て前
記シフトレジスタ群（１２）に書き込まれる期間に、４
ビツト構成の前記デジタルデータは前記シフトレジスタ
群（１３）から全て読み出されていなければならないこ
とから、該シフトレジスタ群（１３）のシフトクロック
は前記シフトレジスタ群（１２）のそれに比しで６７４
−１．５倍となり、即ち２　、５　ＭＨｚとなる。　（
１５）はＲＡＭ（データメモリ）であり、前記シフトレ
ジスタ群（１３）から順次シフトされてくる１フイ一ル
ド分のデータを記憶するが、汎用のＲＡＭを使用すると
、該ＲＡＭは４ビツト構成が基本であることから、該Ｒ
ＡＭは１チツプで済むことになる。

以下第２図及び第３図を用いて第１図の動作を説明する
。

まず親画面の一部に、垂直方向及び水平方向に１７３縮
小された子画面を表示するには、子画面の水平走査線数
を親画面のそれの１／３に削減しなければならず、即ち
第２図の原画面における３本の水平走査線ｎ−１，ｎ、
ｎ＋１の情報に適当な重み付けを行うことによって、例
えば水平走査線ｎの重み付けを一番重くし、水平走査線
ｎの情報を前後の水平走査線ｎ−１，ｎ＋１の情報で補
うことによって、子画面における１本の水平走査線の情
報を得ればよい。前述した様に本実施例ではｎ−１，ｎ
＋１とｎを１＝２としている。ここでクロック選択回路
（７）、第１メモリデータ選択回路（９）、及び第２メ
モリデータ選択回路（１０）による選択は、カウンタ（
８）が３カウントする毎に同期して切り換えられるもの
とする。最初に第３図のａ、ａ、期間において、カウン
タ（８）が水平同期信号をカウントしてカウンタ（８）
のカウント数が１つインクリメントされ、５　ＭＨｚの
書き込みクロックがシフトレジスタ群（５）に印加きれ
ると共に第１メモリデータ選択回路（９）がシフトレジ
スタ群（５）の出力を選択する様に制御された状態で、
水平走査線ｎ−１に含まれるフンポジット映像信号を構
成する輝度信号Ｙ１色差信号Ｒ−Ｙ。

Ｂ−Ｙが、ＭＰＸ（１）によってＹ、Ｒ−Ｙ、Ｙ。

Ｂ−Ｙの順位でサンプリングされ、信号Ｙ、Ｒ−Ｙ、Ｙ
、Ｂ−Ｙ、・・・が各々Ａ　Ｄ　Ｃ（２）によって５Ｍ
Ｈｚで６ビツト構成のデジタルデータに量子化される。

この水平走査線ｎ−１の６ビツト構成の全デジタルデー
タをＨｎ、とすると、デジタルデータＨｎ、はデータ選
択回路（３）の第１入力端子ａに印加され、該デジタル
データＨｎ　−＋に重み付は係数１を乗じた７ビツト構
成の乗算結果Ｈｎ−＋が第１出力端子ａ′から出力され
て加算器（４）に印加される。この時、第２入力端子す
に印加されるデジタルデータの通過は禁止きれ、第２出
力端子ｂ°からは零が出力される。従って加算器（４）
は乗算結果ＨｆＬｌに８ビツトで表わされた零を加算し
、８ビツトの加算結果Ｈｎ−＋を出力する。そして加算
器（４）から出力された８ビツト構成の加算結果Ｈｎ−
１の下位２ビツトは、常に５　ＭＨｚでシフト動作きれ
るシフトレジスタ群（１１）に順次書き込まれ、−方、
該加算結果Ｈｎ−＋の上位６ビツトは、５　ＭＨｚでシ
フト動作されるシフトレジスタ群（５）に順次書き込ま
れる。従って、水平走査線ｎ−１の期間が終了した時に
は、シフトレジスタ群（５）及び（１１）に１水平走査
期間の全データＨｎ−１（２ｓ　ｚ個）が８ビツトで記
憶される。次に第３図のａ、ａ、期間において、カウン
タ（８）が２個目の水平同期信号をカウントしてカウン
タ（８）のカウント数が更に１つインクリメント詐れ、
同じ＜５ＭＨｚの書き込みクロックがシフトレジスタ群
（５）に継続して印加されると共◆こ第１メモリデータ
選択回路（９）がシフトレジスタ群（５）を選択する様
に制御された状態で、水平走査線ｎに含まれるフンポジ
ット映像信号がＭＰＸ（１）によってサンプリングされ
、サンプリングされた信号Ｙ、Ｒ−Ｙ、Ｙ。

Ｂ−Ｙ、・・・が各々Ａ　Ｄ　Ｃ（２）によって５　Ｍ
Ｈｚで６ビツト構成のデジタルデータに量子化きれる。

この水平走査線ｎの６ビツト構成の全デジタルデータを
Ｈｎとすると、デジタルデータＨｎはデータ選択回路（
３）の第１入力端子ａに印加され、該デジタルデータＨ
ｎ及び重み付は係数ｒ２．を乗じた７ビツト構成の乗算
結果２Ｈｎが第１出力端子ａがら出力されて加算器（４
）に印加される。この時、第２入力端子すには、第１メ
モリデータ選択回路（９）からシフトレジスタ群（５）
の６ビツトデータとシフトレジスタ群（１１〉の２ビツ
トデータより構成されるＨｎ−＋が順次帰還され、デー
タ選択回路（３）を介して第２出力端子ｂ°から出力さ
れて加算器（４）に印加され、乗算結果２Ｈｎに加算さ
れる。そして加算器〈４）から出力された各ビット構成
の加算結果Ｈｎ−ｔ　＋　２　Ｈｎの下位２ビツトは、
５ＭＨｚでシフトレジスタ群（１１）に書き込まれ、−
方、該加算結果Ｈｎ−，＋２Ｈｎの上位６ビツトは５Ｍ
Ｈｚでシフトレジスタ群（５）に書き込まれる。水平走
査線ｎの期間が終了した時には、シフトレジスタ群（５
）には、水平走査線ｎ−１とｎの重み付けされた和の全
データＨｎ−，＋２Ｈｎが記憶される。

次に第３図のａ、ａ、期間において、カウンタ（８）が
３個目の水平同期信号をカウントしてカウンタ（８）の
カウント数が更に１つインクリメントされ、同じ＜５Ｍ
Ｈｚの書き込みクロックがシフトレジスタ群（５ンに継
続して印加されると共に第１メモリデータ選択回路（９
）がシフトレジスタ群（５）を選択する様に制御された
状態で、水平走査線ｎ十１に含まれるフンポジット映像
信号がＭＰＸ（１）によってサンプリングきれ、サンプ
リングされた信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙ、・・・が各
々ＡＤＣ（２）によって５　ＭＨｚで６ビツト構成のデ
ジタルデータに量子化いれる。この水平走査線ｎ＋１の
６ビット構成の全デジタルデータをＨｎ　＋　１とする
と、デジタルデータＨｎ＋ｔはデータ選択回路〈３〉の
第１入力端子ａに印加され、該デジタルデータＨｎ＋、
及び重み付は係数１１」を乗じた７ビツト構成の乗算結
果Ｈｎ＋　１が第１出力端子ａ゛から出力されて加算器
（４）に印加詐れる。この時、前述と同様に第２入力端
子すに帰還された８ビツト構成のデジタルデータＨｎ、
＋２Ｈｎは通過を許可され、第２出力端子ｂ゛から出力
されて加算器（４）に印加され、加算器（４）で乗算結
果Ｈｎ　＋　Ｈと加算される。

そして加算器（４）から出力された８ビツト構成の加算
結果Ｈｎ−１＋２Ｈｎ＋Ｈｎ＋＋の下位２ビツトは、５
　ＭＨｚでシフトレジスタ群（１１）に書き込まれ、且
つ該加算結果の上位６ビツトは％５ＭＨ２でシフトレジ
スタ群（５）に書き込まれる。従って、水平走査線ｎ＋
１の期間が終了した時には、シフトレジスタ群（５）に
は、水平走査線３本分のサンプリングデータが圧縮され
たデータ、即ち子画面の１水平走査分のデジタルデータ
Ｈｎ−Ｉ＋　２　Ｈｎ＋Ｈｎ□が記憶されたことになる
。

そして第３図のａ、ａゆ゛期間において、カウンタ（８
）が水平走査線ｎ＋２の水平同期信号をカウントしてカ
ウンタ（８）のカウント数が１つづつインク゛リメント
されると、クロック選択回路（７）による出力がカウン
タ（８）による３カウントを単位として切り換えられる
様に制御されることから、シフトレジスタ群（５）に読
み出しクロック１．６７ＭＨｚが印加され、第２メモリ
データ選択回路（１０）がシフトレジスタ群（５）を選
択するので、ａ、ａ。

の期間終了時に保持された圧縮データＨｎ、＋２）（ｎ
　＋　Ｈｎ　＋　１が１　、６７ＭＨｚ、即ちデータ圧
縮動作時の１７３の速度で順次読み出される。この読み
出されたデータは、データ圧縮動作で得られた８ビツト
のうちの上位６ビツト、即ち１／４処理を行った結果と
なる。更にａｓａｅ’期間では、５ＭＨｚの書き込みク
ロックがシフトレジスタ群（６）に印加されると共に第
１メモリデータ選択回路（９）がシフトレジスタ群（６
）を選択する様に制御きれる為、シフトレジスタ群（６
）と（１１）が組み合わされ、この状態で前記ａ、ａ、
期間と同様にして１水平走査分のデジタルデータＨｎ＊
ｔ　＋　２　Ｈｎ＊ｓ　＋　Ｈｎ＊４がシフトレジスタ
群（６）に記憶保持きれることになる。以後はａｌａ＠
’期間を１サイクルとして同様に動作が繰り返され、シ
フトレジスタ群（５）及び（６）はデータ圧縮動作とデ
ータ読み出し動作が繰り返される。

そして１水平走査分のデジタルデータ）（ｎ−、＋２Ｈ
ｎ＋Ｈｎ□の上位６ビツトがサンプリング順位に従って
４ビツトづつシリアルにシフトレジスタ群（１２）にセ
ットされると、該デジタルデータは前述した様にビット
変換されてシフトレジスタ群（１３）にセットされ、４
ビツト構成のデジタルデータがシフトレジスタ群（１３
）から出力されてＲＡＭ（１５）に記憶される。この動
作を１フィールド分繰り返し、子画面の１フイ一ルド分
のデータがＲＡＭ（１５）に記憶されることになる。

以上よりシフトレジスタ群（５）又は（６）を用いて３
水平走査線から１水平走査線分のデジタルデータを作成
する期間に、他方のシフトレジスタ群（６）又は（５）
によって前記作成期間より３水平走査以前の期間に作成
された１水平走査線分のデジタルデータを該シフトレジ
スタ群（６）又は（５）から読み出すことから、シフト
レジスタ群（５）（６）の読み出しクロックはその書き
込みクロックより低い周波数でよく、高速のシフトレジ
スタ群を使用してもそのスペックに余裕を持てることに
なる。

また、サンプリングデータに係数を乗算した乗算結果、
及びその乗算結果に既に乗算済のデータを加算した加算
結果において、ビット揃えの為の切り捨てを行わず、切
り捨てられるべきビット専用のシフトレジスタ群（１１
）を設けたことにより、切り捨て誤差のない圧縮データ
が得られ、子画面の映像品質が向上することになる。

尚、本発明は、ＶＴＲ，ＴＶ受像機、ワードプロセッサ
等の映像機器に設けて有効である。

（ト）発明の効果 本発明によれば、親画面の一部に、垂直方向及び水平方
向に縮小移れた子画面を表示する場合、親画面における
全水平走査線の中で所定本数を単位とする各水平走査線
毎の情報に適当な重み付け係数を乗じ、該乗算結果を所
定水平走査分づつ加算することによって、所定水平走査
線分の情報から１水平走査線分の情報が得られることに
なる訳であるが、加算以前の乗算結果に切り捨て誤差が
ないことから、誤差の小さい適切な１水平走査分の情報
が得られ、子画面に表示すべき情報の欠落を防止できる
利点が得られる。

【図面の簡単な説明】

第１図は本発明の複画面表示制御回路を示すブロック図
、第２図は子画面の映像信号を得るだめの説明図、第３
図は第１図のラインメモリの動作を示すタイミング図で
ある。 （２）・・・ＡＤＣ，（３）・・・データ選択回路、　
（４）・・・加算器、　（５）（６）（１１）・・・シ
フトレジスタ群、（７）・・・クロック選択回路、　（
９）・・・第１メモリデータ選択回路、　（１０）・・
・第２メモリデータ選択回路、　（１５）・・・ＲＡＭ
。

Claims (2)

【特許請求の範囲】
1. （１）親画面の一部に、垂直方向及び水平方向に縮小さ
   れた子画面を表示する複画面表示制御回路において、 １水平走査線に含まれる映像信号を所定ビットの複数の
   デジタルデータに量子化するＡ／Ｄコンバータと、 該Ａ／Ｄコンバータから出力されて第１入力端子に印加
   された１水平走査線分のデジタルデータに複数の係数の
   何れかを選択的に乗じ、乗算結果を第１出力端子から出
   力し、且つ第２入力端子に印加された、前記第１入力端
   子に印加されたデジタルデータよりも所定水平走査以前
   の１水平走査分のデジタルデータの通過を禁止又は許可
   し、許可されたデジタルデータを第２出力端子から出力
   するデータ選択回路と、 該データ選択回路の第１及び第２出力端子から出力され
   たデジタルデータを加算する加算器と、該加算器によっ
   て得られた各加算データの上位所定ビットが１水平走査
   分書き込まれる第１及び第２ラインメモリと、 前記加算器によって得られた各加算データの下位残りビ
   ットが１水平走査分書き込まれ、読み出されたデジタル
   データを前記データ選択回路の第２入力端子に帰還する
   第３ラインメモリと、前記第１又は第２ラインメモリか
   ら読み出されたデジタルデータの何れかを選択し、選択
   された該デジタルデータを前記データ選択回路の第２入
   力端子に帰還する第１メモリデータ選択回路と、前記第
   １又は第２ラインメモリから読み出されたデジタルデー
   タの何れかを選択し、選択されたデジタルデータを１水
   平走査線毎にデータメモリに書き込む第２メモリデータ
   選択回路と、 前記第１及び第２ラインメモリに対して、所定の書き込
   みクロック又は該書き込みクロックより低い周波数の読
   み出しクロックを選択するクロック選択回路とを備え、 前記第３ラインメモリに前記書き込みクロックを常に印
   加することによって、前記クロック選択回路の選択出力
   に基づいて、前記第１及び第３ラインメモリ、又は前記
   第２及び第３ラインメモリの組み合わせを駆動すること
   を特徴とした複画面表示制御回路。
2. （２）請求項（１）記載の複画面表示制御回路を備えた
   映像機器。