JPH0250682A - 複画面表示制御回路及びそれを備えた映像機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、親画面の一部に縮小された子画面を表示する
複画面表示制御回路及びそれを備えた映像機器に関する
ものである。

く口）従来の技術 近年、テレビジョン映像機のブラウン管画面の有効活用
を図る為に、本来のテレビ画面（親画面）の一部に他の
テレビ番組やＶＴＲによる再生画面等を縮小して子画面
として写し出す、所謂ピクチャー・イン・ピクチャー技
術を搭載したテレビジョン受像機、ＶＴＲ等が発表され
ている。−般に親画面の一部に、垂直方向及び水平方向
に１／Ｎ（Ｎ＞１）縮小された子画面を表示する場合、
子画面の１フイールド当たりの全水平走査線数は親画面
のそれの１／Ｈ倍となることから、全水平走査線の中で
１本を単位とする各水平走査線毎の情報に適当な重み付
けを行った後に、該Ｎ水平走査毎の情報を加算すること
によって、Ｎ水平走査分の情報から１水平走査分の情報
を得、該１水平走査分の情報をフィールドメモリに書き
込み、その後、子画面の表示位置で、フィールドメモリ
に書き込まれた情報を１水平走査毎に１／Ｈに時間圧縮
して読み出し、これより親画面及び子画面を合成してい
た。

（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、映像信号の周波
数が高い（数ＭＨｚ　）ことから、フィールドメモリに
対して情報の書き込み／読み出しを行うには高速のライ
ンメモリを使用しなければならず、高速の該ラインメモ
リは高価である問題点があった。またフィールドメモリ
に対する情報の書き込み／読み出しを充分に満足するス
ペックのラインメモリはあまり存在せず、即ちフィール
ドメモリに対する情報の書き込み／読み出しに高速のラ
インメモリを使用してもそのスペックに通常余裕がない
ことから、ラインメモリが誤動作を生じ易くなる問題点
があり、更にフィールドメモリ及び高速のラインメモリ
の周辺における配線に高周波対策を流言なければならな
いことから、配線設計が制約されてしまう問題点があっ
た。またフィールドメモリに書き込まれるべき１水平走
査線毎の情報が６ビツトに量子化された場合、フィール
ドメモリを構成する汎用のＤＲＡＭは４ビツト幅が基本
であることから２チツプ構成の８ビツト幅としなければ
ならず、即ちフィールドメモリの残り２ビツトは使用さ
れず、これよりフィールドメモリの残り容量を無駄にし
てしまう問題点があった。

（ニ）課題を解決するための手段 本発明は、親画面の一部に、垂直方向及び水平方向に１
／Ｎ（Ｎ＞１　）縮小された子画面を表示する複画面表
示制御回路において、１水平走査線毎に含まれる映像信
号を所定ビットのデジタルデータに変換するＡ／Ｄフン
バータと、該Ａ／Ｄコンバータから出力されたＮ水平走
査線分のデジタルデータを１水平走査分のデジタルデー
タに圧縮するデータ圧縮回路とを備え、該データ圧縮回
路によって得られたデジタルデータを前記子画面のデー
タとしてデータメモリに書き込むことを特徴とした複画
面表示制御回路と、 親画面の一部に、垂直方向及び水平方向に１／Ｎ（Ｎ＞
　１　）縮小された子画面を表示する複画面表示制御回
路において、１水平走査線毎に含まれる映像信号を所定
ビットのデジタルデータに変換するＡ／Ｄコンバータと
、該Ａ／Ｄフンバータから出力されたＮ水平走査線分の
デジタルデータを１水平走査分のデジタルデータに圧縮
するデータ圧縮回路と、該データ圧縮回路によって得ら
れたデジタルデータを前記所定ビットと異なるビット数
に変換するビット変換回路とを備え、該ビット変換回路
によって得られたデジタルデータを前記子画面のデータ
としてデータメモリに書き込むことを特徴とした複画面
表示制御回路と、１水平走査線毎に含まれる映像信号を
所定ビットのデジタルデータに変換するＡ／Ｄコンバー
タと、該Ａ／Ｄコンバータから出力されたＮ（Ｎ＞１）
水平走査分のデジタルデータを１水平走査分のデジタル
データに圧縮するデータ圧縮回路と、該データ圧縮回路
によって得られたデジタルデータが親画面の一部である
子画面のデータとして書き込まれるデータメモリとを備
え、前記親画面の一部に、垂直方向及び水平方向に１／
Ｎ縮小された前記子画面を表示する複画面表示制御回路
において、前記データメモリから読み出された１水平走
査分のデジタルデータを書き込むラインメモリと、該ラ
インメモリに対して、所定の読み出しクロック又は該読
み出しクロックより低い周波数の書き込みクロックを選
択するクロック選択回路と、前記ラインメモリから読み
出きれたデジタルデータをアナログ値に変換し、前記子
画面の映像信号を出力するＤ／Ａコンバータとを備え、
前記親画面の水平走査期間内に、前記書き込みクロック
に基づいて前記データメモリから読み出された１水平走
査分のデジタルデータを前記ラインメモリに書き込み、
前記子画面の水平走査期間に、前記読み出しクロックに
基づいて前記ラインメモリからデジタルデータを読み出
すことを特徴とした複画面表示制御回路と、 １水平走査線毎に含まれる映像信号を所定ビットのデジ
タルデータに変換するＡ／Ｄコンバータと、該Ａ／Ｄフ
ンバータから出力されたＮ（Ｎ＞１）水平走査分のデジ
タルデータを１水平走査分のデジタルデータに圧縮する
データ圧縮回路と、該データ圧縮回路によって得られた
デジタルデータが親画面の一部である子画面のデータと
して書き込まれ、所定ビットより少ないビット長で読み
出されるデータメモリとを備え、前記親画面の一部に、
垂直方向及び水平方向に１／Ｎ縮小きれた前記子画面を
表示する複画面表示制御回路において、前記データメモ
リから読み出された１水平走査分のデジタルデータを前
記所定ビットに変換するビット変換回路と、該ビット変
換回路によって得られたデジタルデータを書き込むライ
ンメモリと、該ラインメモリに対して、所定の読み出し
クロック又は該読み出しクロックより低い周波数の書き
込みクロックを選択するクロック選択回路と、前記ライ
ンメモリから読み出されたデジタルデータをアナログ値
に変換し、前記子画面の映像信号を出力するＤ／Ａフン
バータとを備え、前記親画面の水平走査期間内に、前記
書き込みクロックに基づいて前記ビット変換回路によっ
て得られたデジタルデータを前記ラインメモリに書き込
み、前記子画面の水平走査期間に、前記読み出しクロッ
クに基づいて前記ラインメモリからデジタルデータを読
み出すことを特徴とした複画面表示制御回路とにより、
前記問題点を解決する。

（＊）作用 本発明によれば、親画面の一部に、垂直方向及び水平方
向に１／Ｎ（Ｎ＞１）縮小された子画面を表示する複画
面表示制御回路において、１水平走査線毎の映像信号が
Ａ／Ｄコンバータによって所定ビットのデジタルデータ
に変換されると、Ａ／Ｄコンバータから出力きれたＮ水
平走査分のデジタルデータがデータ圧縮回路によって１
水平走査分のデジタルデータに圧縮され、データ圧縮回
路によって得られたデジタルデータがビット変換回路に
よって前記所定ビットと異なるビット数に変換され、ビ
ット変換回路によって得られたデジタルデータが子画面
のデータとしてデータメモリに書き込まれる。

士た１水平走査線毎に含まれる映像信号を所定ビットの
デジタルデータに変換するＡ／Ｄコンバータと、該Ａ／
Ｄコンバータから出力されたＮ水平走査分のデジタルデ
ータを１水平走査分のデジタルデータに圧縮するデータ
圧縮回路と、該データ圧縮回路によって得られたデジタ
ルデータが親画面の一部である子画面のデータとして書
き込まれ、所定ビットより少ないビット長で読み出され
るデータメモリとを備え、親画面の一部に、垂直方向及
び水平方向に１／Ｎ縮小された子画面を表示する複画面
表示制御回路において、ラインメモリには、デジタルデ
ータを読み出す為の読み出しクロック、及びデジタルデ
ータを書き込む為の、前記読み出しクロックより低い周
波数の書き込みクロックが印加されるが、これ等両クロ
ックはクロック選択回路によって選択される。そしてデ
ータメモリから読み出された１水平走査分のデジタルデ
ータがビット変換回路によって前記所定ビットに変換き
れると、親画面の水平走査期間内に、データメモリから
読み出された１水平走査のデジタルデータが書き込みク
ロックに基づいてラインメモリに書き込まれ、子画面の
水平走査期間に、読み出しクロックに基づいてラインメ
モリからデジタルデータが読み出され、該デジタルデー
タがＤ／Ａコンバータによってアナログ値に変換されて
子画面の映像信号として出力される。

くへ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

第１図及び第２図は本発明の複画面表示制御回路を示す
ブロック図であり、まず第１図について符号及び接続を
説明すると、（１）はＭＰＸ（マルチプレクサ）であり
、該ＭＰＸ（１）は、例えば５ＭＨｚのサンプリング周
波数によって、１水平走査線毎に含まれるコンポジット
映像信号を構成する輝度信号Ｙ及び色差信号Ｒ−Ｙ、Ｂ
−Ｙを、Ｙ。

Ｒ−Ｙ　、Ｙ　、Ｂ−Ｙの順位で繰り返しサンプリング
する。即ち輝度信号Ｙのサンプリング周波数は２　、５
　ＭＨｚ、色差信号Ｒ−Ｙ、Ｂ−Ｙのサンプリング周波
数は各’ｒ１．２５ＭＨｚとなる。（２）はＡＤＣ（Ａ
／Ｄコンバータ）であり、該ＡＤＣ（２）は、前記ＭＰ
Ｘ（１）によって１水平走査線毎にサンプリングされた
信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙ、・・・を各々６ビツトの
デジタルデータに量子化する。

（３）はデータ選択回路であり、前記Ａ　Ｄ　Ｃ（２）
から出力された６ビツト構成のデジタルデータが、サン
プリング順位に従って１水平走査分づつ第１入力端子ａ
にシリアルに印加されると、２つの重み付は係数１又は
１／２の何れかと１水平走査分の該デジタルデータが乗
算され、この乗算結果がキャリーを考慮した７ビツト構
成のデジタルデータとして第１出力端子ａ′からシリア
ルに出力され、また第１入力端子ａに印加されたデジタ
ルデータよりも所定水平走査以前の１水平走査分のデジ
タルデータが第２入力端子すに印加されると、その通過
が禁止又は許可され、許可きれたデジタルデータがキャ
リーを考慮した７ビツト構成で第２出力端子ｂ′から出
力される。（４〉は加算器であり、前記データ選択回路
（３）の第１出力端子ａ′及び第２出力端子ｂ′から順
次出力される各７ビツト構成のデジタルデータが加算さ
れる。（５）は２５２ビツト構成のシフトレジスタを７
列設けたシフトレジスタ群（第１ラインメモリ）、同じ
＜（６）も２５２ビツト構成のシフトレジスタを７列設
けたシフトレジスタ群（第２ラインメモリ）であり、該
シフトレジスタ群（５）（６）を構成する理由は、前記
ＭＰＸ（１）によってサンプリングきれた１水平走査分
の信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙ。

・・・に対応して前記加算器（４）から出力される１水
平走査分のデジタルデータのビット数は２５２であり、
且つ信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙに対応するデジタルデ
ータが各々７ビツト構成であり、換言すれば・１水平走
査期間において、信号Ｙ　、　、Ｒ−Ｙ、Ｙ、Ｂ−Ｙに
各々対応する７ビツトのパラレルなデジタルデータが、
サンプリング順位に従って前記加算器（４）から２５２
ビツトだけシリアルに出力きれるからである。（７）は
前記シフトレジスタ群（５）（６）のシフトクロックを
選択するクロック選択回路であり、親画面の水平同期信
号をカウントするカウンタ（８）の出力によって、５　
ＭＨｚの書き込みクロック又は該書き込みクロックの１
／３周波数とされた１、６７ＭＨｚの読み出しクロック
の何れかを選択する。即ち前記クロック選択回路（７）
は、前記シフトレジスタ群（５）（６）に読み出しクロ
ックを印加する期間に前記シフトレジスタ群（６）（５
）に書き込みクロックを印加する。ここで書き込みクロ
ック及び読み出しクロックは、子画面の水平同期信号に
基づいてＰＬＬ回路（図示ぜず）によって作成される。

（９）は第１メモリデータ選択回路であり、該第１メモ
リデータ選択回路（９）は、書き込みクロックによって
前記シフトレジスタ群（５）（６）の何れかから１水平
走査分だけシフトされた７ビツト構成のデジタルデータ
を選択し、選択されたデジタルデータを前記データ選択
回Ｍ（３）の第２入力端子すに帰還する。　（１０）は
第２メモリデータ選択回路であり、該第２メモリデータ
選択回路（１０）は、読み出しクロックによって前記シ
フトレジスタ群（５）　（６）の何れかから１水平走査
分だけ読み出された７ビツト構成のデジタルデータを選
択し、選択されたデジタルデータに重み付は係数１／２
を乗じた６ビツトの乗算結果を出力する。ここで前記第
１メモリデータ選択回路（９）及び前記第２メモリデー
タ選択回路（１０）は、前記カウンタ（８）の出力によ
って前記シフトレジスタ群（Ｓ）（６）の何れかの出力
を選択する。−点鎖線の（１１）はデータ圧縮回路であ
り、３水平走査分のデジタルデータを１水平走査分のデ
ジタルデー、夕に圧縮する。

（１２）は４ビツトのシフトレジスタ（１２ａ）を６列
設けたシフトレジスタ群、（１３）は６ビツトのシフト
レジスタ（１３ａ）を４列設けたシフトレジスタ群、−
点鎖線の（１４）はビット変換回路である。ここでサン
プリング順位に従って前記第２メモリデータ選択回路（
１０）から出力される６ビツトのデジタルデータ、即ち
信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙに対応する６ビツトのデジ
タルデータを各々ｙ。

Ｆａ３’ｓ３’　虞ｙ＋３’　番、　　ｒ　　８ＴａＴ
ｓＴ＊Ｔ　　Ｉｒｍｒ　　ＦＩ３’４７ｓＦｘ３’＋３
’ｓ、ｂ＊ｂａｂｓｂ＊ｂｒｂ＊とし、該６ビツト構成
のデジタルデータがシリアルに４ビット単位で前記シフ
トレジスタ群（１２）に書き込まれると、即ち６ビツト
のデジタルデータが３’６３’４Ｖｓｙｎ３’＋７ｅ、
ｒ　＊ｒ４ｒｓｒｘＴ　ｌｒ６＋　　ｙｌｙ４３’３ｙ
ＩＦＩＦ＠、ｂ＊ｂ４ｂｓｂ＊ｂ１ｂｏの順で６列の前
記シフトレジスタ（１２ａ）の左端から右端へ順次シフ
トきれると、６列の前記シフトレジスタ（１２ａ）の各
ビットにセットされた６ビツトのデジタルデータ’Ｊｓ
ＶａＶｓｙｔＹＩＶ番＊　ｒｉｒａｒｓｒｚｒ＋ｒｓ＋
　３’ａＦａ３’１ＦｘＦｔｙ＊、ｂａｂ４ｂｓｂｘｂ
＋ｂｅが各々４列の前記シフトレジスタ（１３ａ）にパ
ラレルにプリセット入力きれ、その後４ビツト構成のデ
ジタルデータ！ＩｓＴｓＶｍｂｍ＋　３’ａｒａ３’ａ
ｂａ＋　ＶｘｒｓＶｓｂｓ、１ｘＴ＊Ｖ倉ｂ＊、３ｒ＋
ｒ＋ｙ＋１）＋＋　Ｖ＊ｒａ３’ｏｂ、がビット変換さ
れたデジタルデータとして４列の前記シフトレジスタ（
１３ａ）の上位ビットから順次シフトされる。尚、次の
６ビツト構成のデジタルデータが全て前記シフトレジス
タ群（１２）に書き込まれる期間に、４ビツト構成の前
記デジタルデータは前記シフトレジスタ群（１３）から
全て読み出されていなければならないことから、該シフ
トレジスタ群（１３）のシフトクロックは前記シフトレ
ジスタ群（１２〉のそれに比して６／４−１．５倍とな
り、即ち２　、５　ＭＨｚとなる。（１５）はＲＡＭ（
データメモリ）であり、前記シフトレジスタ群（１３）
から順次シフトされてくる１フイ一ルド分のデータを記
憶するが、汎用のＲＡＭを使用すると、該ＲＡＭは４ビ
ツト構成が基本であることから、該ＲＡＭは１チツプで
済むことになる。

次に第２図について符号及び構成を説明すると、（１６
）は６ビツトのシフトレジスタを４列設けたシフトレジ
スタ群（ビット変換回路）であり、ＲＡＭ（１５）から
読み出された４ビツト構成のデジタルデータ７ｉｒｇｙ
ｓｌ）ｇｏ　Ｆ４ｒ４Ｆ憾ｂ４＋　！／５ｒｓＹｓｂｓ
＊　　Ｖｘｒ　ｘ３’ｔｋ）ｘ＋　３’＋ｒ　＋３’＋
１）＋＋　３’ｅＴ　ｅｙ、ｂ、が前記シフトレジスタ
群（１６）に６ビツト単位でシリアルに書き込まれると
、該シフトレジスタ群（１６）の各列にセットされた６
ビツトのデジタルデータｙｓＶａ７ｓ３’＊３’＋３’
ｏ＋　ｒａｒ４ｒｓｒ２ｒＩｒａ＝　Ｖ＊ＶａＶｓＶｘ
ｙｒＶｍ、ｂｓｂ４ｂｓｂ！ｂｌｂ６がビット変換され
たデータとして各々パラレルに出力される。　（１７）
（１ｇ＞（１９＞（２０）は各々６３ビツト構成のシフ
トレジスタを６列設けたシフトレジスタ群（ラインメモ
リ）であり、該シフトレジスタ群（１７）（１９）（１
８）＜２０＞には各々６ビツトのデータｙ。

ｙａ３’ｓ３’ｘ３’ｔＦ　６．　　ｒ　ｆｉｒ　４ｒ
　ｓｒ　ｓｒ　Ｉｒｍｒ　　７ｇｙ４！ｓ！ｘＶｌｙ＊
、ｂｓｂ４ｂｓｂｔｂ＋ｂｏが１水平走査分づつ書き込
まれる。ここで該シフトレジスタ群（１７）（１Ｂ）（
１９）（２０）を構成した理由は、信号Ｙ、Ｒ−Ｙ、Ｙ
、Ｂ−Ｙ、・・・に対応する１水平走査分のデジタルデ
ータは２５２ビツトであることから、各信号Ｙ　、Ｒ−
Ｙ、Ｙ、Ｂ−Ｙに対応する１水平走査分のデジタルデー
タは２５２／４−６３ビツトとなり、且つ各信号Ｙ、Ｒ
−Ｙ、Ｙ、Ｂ−Ｙが６ビツト構成であるからである。こ
こで前記Ｒ・ＡＭ　（１５）の読み出しクロックを１１
．２５ＭＨｚとすると５．前記シフトレジスタ群（１６
）の各列毎の読み出しクロック、即ち前記シフトレジス
タ群（１７）（１８）（１９）（２０）の各書き込みク
ロックは４ビツトから６ビツトへのビット変換を考慮し
て１１．２５Ｘ４／　６　Ｘ　１／　４　＝　１．８７
５Ｍ１（ｚとなる。（２１）は前記シフトレジスタ群（
１７）（１８）（１９）（２０）のシフトクロックを選
択するクロック選択回路であり、１水平走査期間におけ
る親画面及び子画面の水平走査時間を継続してカウント
することによって、１゜８７５　ＭＨｚの書き込みクロ
ック又は該書き込みクロックの２倍の周波数とされた３
、７５ＭＨｚの読み出しクロックの何れかを選択する。

（２２）はデータ選択回路であり、前記シフトレジスタ
群（１７）（１８）の何れかの出力を選択する。ゆえに
該データ選択回路（２２〉の選択クロックは３．７５Ｘ
２−７．５ＭＨ２となる。（２３）はＤＡＣ（Ｄ／Ａ＝
＋ンバータ）であり、前記データ選択回路（２２）によ
って選択された前記シフトレジスタ群（１７）＜１８）
の何れかの出力を７　、５　ＭＨｚでアナログ値の輝度
信号Ｙに変換する。　（２４）はＤＡＣであり、前記シ
フトレジスタ群（１９）の出力を３．７５ＭＨｚでアナ
ログ値の色差信号Ｒ−Ｙに変換する。（２５）はＤＡＣ
であり、前記シフトレジスタ群（２０）の出力を３．７
５ＭＨｚでアナログ値の色差信号Ｂ−Ｙに変換する。そ
して輝度信号Ｙ及び色差信号Ｒ−Ｙ　、Ｂ−Ｙが信号処
理され、子画面のコンポジット映像信号となる。

第３図は垂直方向及び水平方向に１／３縮小された子画
面の映像信号を得るための説明図であり、−点鎖線、実
線、及び破線は各々１水平走査線を示し、全体で１フイ
ールドの画面を構成しているものとする。

第４図（イ）（ロ）は各々第１図の第１及び第２ライン
メモリの動作を示すタイミング図であり、隣り合う各期
間は１水平走査期間であり、時刻３０〜ａＯＺ８６′〜
ａ、“が動作の１サイクルときれる。

第５図は親画面の一部に垂直方向及び水平方向に１／３
縮小された子画面を表示した状態を示す図であり、実斜
線は水平走査線である。

第６図は、第５図の如く親画面の一部に、垂直方向及び
水平方向に１／３縮小された子画面を走査する場合にお
ける第２図のラインメモリの動作を示すタイミング図で
あり、細線は親画面の走査期間、太線は子画面の走査期
間を示し、１水平走査期間において、親画面及び子画面
の走査時間の割合は２：１となる。

以下第３図及び第４図を用いて第１図の動作を説明する
。

まず親画面の一部に、垂直方向及び水平方向に１／３縮
小された子画面を表示するには、子画面の水平走査線数
を親画面のそれの１／３に削減しなければならず、即ち
第３図の親画面における３本の水平走査線ｎ−１，ｎ、
ｎ＋１の情報に適当な重み付けを行うことによって、例
えば水平走査線ｎの重み付けを一番重くし、水平走査線
ｎの情報を前後の水平走査線ｎ−１，ｎ＋１の情報で補
うことによって、子画面における１本の水平走査線の情
報を得ればよい。ここでクロック選択回路（７）、第１
メモリデータ選択回路（９）、及び第２メモリデータ選
択回路（１０）による選択は、カウンタ（８）が３カウ
ントする毎に同期して切り換えられるものとする。最初
に第４図のａ　ａ　ａ　Ｉ期間において、カウンタ（８
〉が水平同期信号をカウントしてカウンタ＜８）のカウ
ント数が１つインクリメントされ、５　ＭＨｚの書き込
みクロックがシフトレジスタ群（５）に印加されると共
に第１メモリデータ選択回路（９）がシフトレジスタ群
（５）の出力を選択する様に制御された状態で、水平走
査線ｎ−１に含まれるフンポジット映像信号を構成する
輝度信号Ｙ、色差信号Ｒ−Ｙ　、Ｂ−Ｙが、Ｍ　Ｐ　Ｘ
　（１）によってＹ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙの順位でサン
プリングされ、信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙ、・・・が
各々Ａ　Ｄ　Ｃ（２）によって５　ＭＨｚで６ビツト構
成のデジタルデータに量子化される。この水平走査線ｎ
−１の６ビツト構成の全デジタルデータをＨｎ−１とす
ると、デジタルデータＨｎ−１はデータ選択回路（３）
の第１入力端子ａに印加され、該デジタルデータＨｎ−
１及び重み付は係数１／２を乗じた７ビツト構成の乗算
結果Ｈｎ−１／２が第１出力端子ａ′から出力きれて加
算器（４）に印加される。この時、第２入力端子すに印
加されるデジタルデータの通過は禁止され、第２出力端
子ｂ′からは何も信号は出力されない。そして加算器（
４）から出力された７ビツト構成の加算結果Ｈｎ−１／
２が、５ＭＨｚでシフトレジスタ群（５）に書き込まれ
た後に読み出きれ、第１メモリデータ選択回路（９）を
介してデータ選択回路（３）の第２入力端子すに帰還さ
れる０次に第４図のａｌａ、期間において、カウンタ（
８）が２個目の水平同期信号をカウントしてカウンタ（
８）のカウント数が更に１つインクリメントされ、同じ
＜５ＭＨｚの書き込みクロックがシフトレジスタ群（５
）に継続して印加されると共に第１メモリデータ選択回
路（９）がシフトレジスタ群（５）を選択する様に制御
された状態で、水平走査線ｎに含まれるフンポジット映
像信号がＭＰＸ（１）によってサンプリングされ、サン
プリングされた信号Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙ、・・・が
各々ＡＤＣ（２）によって５　ＭＨｚで６ビツト構成の
デジタルデータに量子化される。この水平走査線ｎの６
ビツト構成の全デジタルデータをＨｎとすると、デジタ
ルデータＨｎはデータ選択回路（３）の第１入力端子ａ
に印加され、該デジタルデータＨｎ及び重み付は係数１
を乗じた７ビツト構成の乗算結果Ｈｎが第１出力端子ａ
゛から出力されて加算器り４）に印加される。この時、
第２入力端子すに帰還された７ビツト構成のデジタルデ
ータＨｎ−１／２は通過を許可され、第２出力端子ｂ′
から出力されて加算器（４）に印加される。そして加算
器（４）から出力された７ビツト構成の加算結果（Ｈｎ
−１／２）＋Ｈｎが％５ＭＨ２でシフトレジスタ群（５
）に書き込まれた後に読み出され、第１メモリデータ選
択回路（９）を介してデータ選択回路（３）の第２入力
端子すに再び帰還される。次に第４図のａｘａｊ期間に
おいて、カウンタ（８）が３個目の水平同期信号をカウ
ントしてカウンタ（８）のカウント数が更に１つインク
リメントされ、同じ＜５ＭＨｚの書き込みクロックがシ
フトレジスタ群（５）に継続して印加されると共に第１
メモリデータ選択回路（９）がシフトレジスタ群（５）
を選択する様に制御された状態で、水平走査、ＩＩ　ｎ
　＋　１に含まれるフンポジット映像信号がＭＰＸ（１
）によってサンプリングされ、サンプリングされた信号
Ｙ、Ｒ−Ｙ、Ｙ、Ｂ−Ｙ、・・・が各々ＡＤＣ（２）に
よって５　ＭＨｚで６ビツト構成のデジタルデータに量
子化される。この水平走査ｆｉ１ｍ　ｎ　＋　１の６ビ
ツト構成の全デジタルデータをＨｎ＋１とすると、デジ
タルデータＨｎ＋１はデータ選択回路（３〉の第１入力
端子ａに印加され、該デジタルデータＨｎ＋１及び重み
付は係数１／２を乗じた７ビツト構成の乗算結果Ｈｎ＋
１／２が第１出力端子ａ゛から出力されて加算器（４）
に印加される。この時、第２入力端子すに帰還された７
ビツト構成のデジタルデータ（Ｈｎ（／２）＋Ｈｎは通
過を許可され、第２出力端子ｂ゛から出力されて加算器
（４）に印加される。そして加算器（４）から出力され
た７ビツト構成の加算結果（Ｈｎ−１／２　）＋　Ｈｎ
＋（Ｈｎ＋１／２）が、５　ＭＨｚでシフトレジスタ群
（５）に書き込まれた後に読み出され、第１メモリデー
タ選択回路（９）を介してデータ選択回路（３）の第２
入力端子すに帰還されるが、該加算結果の通過は禁止さ
れる。よって３水平走査線ｎ−１，ｎ、ｎ＋１に適当な
重み付けを行うことによって、１水平走査分のデジタル
データ（Ｈｎ−１／　２　）＋　Ｈｎ十（Ｈｎ十ｌ／２
）が得られることになる。一方、第４図ａｏａ、期間に
おいて、１．６７Ｍ１（ｚの読み出しクロックがシフト
レジスタ群（６）に印加されると共に第２メモリデータ
選択回路（１０）がシフトレジスタ群（６）の出力を選
択する様な状態に制御されており、時刻ａ、より３水平
走査前からａ、ａ、期間と同様に５　ＭＨｚでシフトレ
ジスタ群（６）及び第１メモリデータ選択回路（９）を
用いたフィードバックループによって作成された１水平
走査分のデジタルデータ＜Ｈｎ−４／　２　）＋　Ｈｎ
−３＋　（Ｈｎ−２／２　）がシフトレジスタ群（６）
から１　、６７　ＭＨｚで読み出され、該デジタルデー
タは２倍の情報量を持つことから、該デジタルデータ及
び重み付は係数１／２を乗じた乗算結果（Ｈｎ−４／　
４　＞＋　（Ｈｎ−３／　２　）＋　（Ｈｎ−２／４）
が第２メモリデータ選択回路（１０）から出力きれる。

そして、第４図のａｊａ、’期間において、カウンタ（
８）が４．５．６個目の水平同期信号をカウントしてカ
ウンタ（８）のカウント数が１つづつインクリメントさ
れると、クロック選択回路（７）による出力がカウンタ
（８）による３カウントを単位として切り換えられるこ
とから、５　ＭＨｚの書き込みクロックがシフトレジス
タ群（６）に印加されると共に第１メモリデータ選択回
路（９）がシフトレジスタ群（６〉を選択する様に制御
され、この状態で前記ａ、ａ、期間と同様にして１水平
走査分のデジタルデータ（Ｈｎ＋２／２　）＋　Ｈｎ＋
３＋（Ｈｎ＋４／２　）が得られることになる。一方、
第４図ａｓａｏ’期間において、１．８７ＭＨｚの読み
出しクロックがシフトレジスタ群（５）に印加されると
共に第２メモリデータ選択回路（１０）がシフトレジス
タ群（５）の出力を選択する様な状態に制御されており
、ａ、ａ３期間において作成された１水平走査分の６ビ
ツト構成のデジタルデータ（Ｈｎ−１／　２　）＋　Ｈ
ｎ＋　（Ｈｎ＋１／２）がシフトレジスタ群（５）から
１．６７ＭＨｚで読み出され、該デジタルデータ及び重
み付は係数１／２を乗じた乗算結果（Ｈｎ（／　４　）
＋　（Ｈｎ／２　）＋（）（ｎ＋１／４）が第２メモリ
データ選択回路（１０）から出力される。以後はａ　６
　ａ　６　’期間を１サイクルとして同様に動作が繰り
返される。

以上よりシフトレジスタ群（５）又は（６〉を用いて３
水平走査線から１水平走査線分のデジタルデータを作成
する期間に、他方のシフトレジスタ群（６）又は（５）
によって前記作成期間より３水平走査以前の期間に作成
された１水平走査線分のデジタルデータを該シフトレジ
スタ群（６）又は（５）から読み出すことから、シフト
レジスタ群（５）（６）の読み出しクロックはその書き
込みクロックより低い周波数でよく、高速のシフトレジ
スタ群を使用してもそのスペックに余裕を持てることに
なる。

モして１水平走査分の６ビツト構成のデジタルデータ（
Ｈｎ−１／　２　＞＋　Ｈｎ＋　（Ｈｎ＋１／　２　）
がサンプリング順位に従って４ビツトづつシリアルにシ
フトレジスタ群（１２）にセットされると、該デジタル
データは前述した様にビット変換されてシフトレジスタ
群（１３）にセットされ、４ビツト構成のデジタルデー
タがシフトレジスタ群（１３）から出力されてＲＡＭ（
１５）に記憶される。この動作を１フィールド分繰り返
し、子画面の１フイ一ルド分のデータがＲＡ　Ｍ　（１
５）に記憶されることになる。

以下第５図及び第６図を用いて第２図の動作を説明する
。ここでＲＡＭ（１５）には、第１図で説明した子画面
の１フイ一ルド分のデータが記憶されているものとする
。第５図に示す様に、親画面（２６）の一部に、垂直方
向及び水平方向に１／３縮小された子画面（２７）を表
示する場合、親画面（２６〉の水平方向において、子画
面＜２７）を１水平走査する時間と、子画面（２７）の
１水平走査終了時点から次の１水平走査開始時点までの
時間とは、親画面（２６〉の１水平走査期間を連続させ
ると、第６図の関係にあり、即ち、１水平走査期間内に
おける親画面（２６）及び子画面〈２７）の水平走査時
間の割合は２：１であることから、親画面（２６）の水
平走査期間に、ＲＡ　Ｍ　（１５）から読み出きれた１
水平走査分の６ビツト構成の各デジタルデータｙｓ／１
ＶｓＶｘ！＋ｙａ、ｒｓｒ４ｒｓｒ！ｒ＋ｒｏ＋３’５
３’４ｙ３３’ｌＶ！３’＝、ｂａｂ４ｂｓｂ＊ｂ＋ｂ
ｓを各シフトレジスタ群（１７）＜１９＞（１８）（２
０）に１．８７５ＭＨｚの書き込みクロックで書き込み
、子画面（２７）の水平走査期間に、各シフトレジスタ
群（１７）（１８）＜１９）（２０）に書き込まれた１
水平走査分の６ビツト構成の各デジタルデータを２倍の
周波数の３．７５Ｍ１（ｚの読み出しクロックで読み出
せばよいことになる。

まず１水平走査当たりにおける子画面（２７）の走査終
了時点においてカウンタ（図示せず）がリセットされ、
子画面（２７）の走査終了時点から次の走査開始時点ま
での走査時間がカウンタによってカウントされ、このカ
ウント出力がクロック選択回路（２１）に印加されると
、この期間、クロック選択回路（２１）によって１．８
７５ＭＨｚの書き込みクロックが選択され、該書き込み
クロックはシフトレジスタ群（１７）（１８）（１９）
（２０）に印加される。そして４ビツト構成のデジタル
データ３’　ｓ　ｒ　ｓ　３’　ｓ　ｂ　ａ　＋３’ａ
ｒｓＶａｂｔｌＶｓＴｓ’！ｓｂｓ、ＶｔＴ＊Ｖ宜ｂ＊
、Ｖ＋ｒ　１ＶｒｂＩ＊　３’ｏｒｓｙ＊ｂｏが６ビツ
トづつＲＡＭ（１５）から読み出されてシフトレジスタ
群（１６）にセットされ、６ビツト構成のデジタルデー
タｙ。

３’ａＦｓ３’！３’＋３’ｏ＋　　ｒ＊ｒ　　４ｒｘ
ＴｘＴ　ＩＴｏ＋　　７ｓＶａ’Ｉｓ！ｘＶ＋Ｆｅ、ｂ
ｓｂａｂｓｂ＊ｂ、ｂ＊がシフトレジスタ群（１６）の
各列から読み出されて各々シフトレジスタ群（１７）（
１９）（１８）（２０）に１．８７５ＭＨｚで書き込ま
れる。こうして６ビツト構成のデジタルデータが１水平
走査分（６３ビット分）だけ各シフトレジスタ群（１７
）（１８）（１９＞（２０）にセットされることになる
。その後、子画面（２７）の走査開始時点から走査終了
時点までの走査時間がカウンタによって継続してカウン
トされ、このカウント出力がクロック選択回路（２１）
に印加されると、この期間、クロック選択回路（２１）
によって３゜７５ＭＨｚの読み出しクロックが選択きれ
、該読み出しクロックはシフトレジスタ群（１７）（１
Ｂ）（１９）（２０）に印加される。そして、６ビツト
構成のデジタルデータｙ。

ＶａＶｓＶ＊Ｖ＋’ｌ＊が６３ビット分だけ３．７５Ｍ
七でシフトレジスタ群（１７）（１８）から読み出きれ
てデータ選択回路（２２）に印加されると、シフトレジ
スタ群（１７）（１Ｂ）の何れかの出力がデータ選択回
路（２２）によって７　、５　ＭＨｚで選択され、Ｄ　
Ａ　Ｃ（２３＞によってアナログ値の輝度信号Ｙに変換
される。また６ビツト構成のデジタルデータｒｉｒａｒ
ｓｒ＊ｒｓｒｓが６３ビット分だけ３．７５ＭＨｚでシ
フトレジスタ群（１９）から読み出されると、シフトレ
ジスタ群（１９）から読み出された出力がＤＡＣ（２４
）によってアナログ値の色差信号Ｒ−Ｙに変換きれる。

また６ビツト構成のデジタルデータｂｉｂ、ｂ、ｂ、ｂ
、ｂ、が６３ビット分だけ３．７５ＭＨｚでシフトレジ
スタ群（２０）から読み出されると、シフトレジスタ群
〈２０）から読み出された出力がＤ　Ａ　Ｃ（２５）に
よってアナログ値の色差信号Ｂ−Ｙに変換される。そし
てこれ等輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙは信号処
理回路（図示せず）によってコンポジット映像信号とさ
れ、子画面（２７）の１水平走査分の信号となる。こう
してＲＡ　Ｍ　（１５）から１フイ一ルド分のデータが
読み出されると、前記動作によって１フイ一ルド分の信
号が子画面（２７）に表示されることになる。以後は前
記動作を繰り返すことにより、１フイールド毎の信号が
子画面（２７）に連続して表示されることになる。

以上よ゛リシフトレジスタ群（１７）（１８）＜１９）
（２０）の書き込みクロックはその読み出しクロックに
比して低い周波数となることから、そのスペックに余裕
を持てることになる。

尚、以上説明した本発明はテレビジョン受像機、ＶＴＲ
、ワードプロセッサ等の映像機器に設けて有効である。

（ト〉発明の効果 本発明によれば、ラインメモリに付して情報の書き込み
／読み出しを行う為の書き込み／読み出しクロックを低
い周波数に設定できることから、書き込み／読み出し速
度の遅い安価なメモリを使用でき、またこの時、データ
メモリ及びラインメモリの周辺にｉける配線に高周波対
策を施さなくて済むことから、配線設計の自由度が増す
利点が得られる。また高速のラインメモリを使用しても
スペックに余裕ができることから、ラインメモリの誤動
作がなくなる利点が得られる。更にデータメモリに書き
込まれるべき１水平走査線毎の情報が所定ビットに量子
化された場合、該データは、データメモリの基本ビット
幅にビット変換された後、データメモリに書き込まれる
ことから、データメモリの容量を無駄にすることなく充
分に利用できる利点も得られる。

【図面の簡単な説明】

第１図及び第２図は本発明の複画面表示制御回路を示す
ブロック図、第３図は子画面の映像信号を得るための説
明図、第４図は第１図のラインメモリの動作を示すタイ
ミング図、第５図は親画面の一部に縮）Ｊ＼された子画
面を表示した状態を示す図、第６図は第２図のラインメ
モリの動作を示すタイミング図である。 （２）・・・ＡＤＣｌ　（１１）・・・データ圧縮回路
、　（１４）・・・ビット変換回路、　（１５）・・・
ＲＡ　Ｍ　、　　（１６）（１７）（１８）（１９）（
２０）・・・シフトレジスタ群、　（２１）・・・クロ
ック選択回路、　（２３）（２４）（２５）・・・ＤＡ
Ｃ，（２６）・・・親画面、　（２７）・・・子画面。

Claims (6)

【特許請求の範囲】
1. （１）親画面の一部に、垂直方向及び水平方向に１／Ｎ
   （Ｎ＞１）縮小された子画面を表示する複画面表示制御
   回路において、 １水平走査線毎に含まれる映像信号を所定ビットのデジ
   タルデータに変換するＡ／Ｄコンバータと、 該Ａ／Ｄコンバータから出力されたＮ水平走査線分のデ
   ジタルデータを１水平走査分のデジタルデータに圧縮す
   るデータ圧縮回路とを備え、該データ圧縮回路によって
   得られたデジタルデータを前記子画面のデータとしてデ
   ータメモリに書き込むことを特徴とした複画面表示制御
   回路。
2. （２）親画面の一部に、垂直方向及び水平方向に１／Ｎ
   （Ｎ＞１）縮小された子画面を表示する複画面表示制御
   回路において、 １水平走査線毎に含まれる映像信号を所定ビットのデジ
   タルデータに変換するＡ／Ｄコンバータと、 該Ａ／Ｄコンバータから出力されたＮ水平走査線分のデ
   ジタルデータを１水平走査分のデジタルデータに圧縮す
   るデータ圧縮回路と、 該データ圧縮回路によって得られたデジタルデータを前
   記所定ビットと異なるビット数に変換するビット変換回
   路とを備え、 該ビット変換回路によって得られたデジタルデータを前
   記子画面のデータとしてデータメモリに書き込むことを
   特徴とした複画面表示制御回路。
3. （３）前記データ圧縮回路は、 前記Ａ／Ｄコンバータから出力されて第１入力端子に印
   加された１水平走査線毎のデジタルデータに複数の係数
   の何れかを選択的に乗じ、乗算結果を第１出力端子から
   出力し、且つ第２入力端子に印加された、前記第１入力
   端子に印加されたデジタルデータよりも所定水平走査以
   前の１水平走査分のデジタルデータの通過を禁止又は許
   可し、許可されたデジタルデータを第２出力端子から出
   力するデータ選択回路と、 該データ選択回路の第１及び第２出力端子から出力され
   たデジタルデータを加算する加算器と、該加算器によっ
   て得られた加算データが書き込まれる第１及び第２ライ
   ンメモリと、 該第１又は第２ラインメモリから読み出されたデジタル
   データの何れかを選択し、前記データ選択回路の第２入
   力端子に帰還する第１メモリデータ選択回路と、 前記第１又は第２ラインメモリから読み出されたデジタ
   ルデータの何れかを選択し、前記データメモリに書き込
   む第２メモリデータ選択回路と、前記第１及び第２ライ
   ンメモリに対して、所定の書き込みクロック又は該書き
   込みクロックより低い周波数の読み出しクロックを選択
   するクロック選択回路とを備え、 前記第１又は第２ラインメモリが前記書き込みクロック
   に基づいてＮ水平走査分のデジタルデータを書き込む期
   間に、前記第２又は第１ラインメモリが前記読み出しク
   ロックに基づいて、前記第１又は第２ラインメモリによ
   る書き込み以前に書き込まれた１水平走査分のデジタル
   データを前記第２メモリデータ選択回路を介して読み出
   すことを特徴とした請求項（１）及び（２）記載の複画
   面表示制御回路。
4. （４）１水平走査線毎に含まれる映像信号を所定ビット
   のデジタルデータに変換するＡ／Ｄコンバータと、該Ａ
   ／Ｄコンバータから出力されたＮ（Ｎ＞１）水平走査分
   のデジタルデータを１水平走査分のデジタルデータに圧
   縮するデータ圧縮回路と、該データ圧縮回路によって得
   られたデジタルデータが親画面の一部である子画面のデ
   ータとして書き込まれるデータメモリとを備え、前記親
   画面の一部に、垂直方向及び水平方向に１／Ｎ縮小され
   た前記子画面を表示する複画面表示制御回路において、 前記データメモリから読み出された１水平走査分のデジ
   タルデータを書き込むラインメモリと、該ラインメモリ
   に対して、所定の読み出しクロック又は該読み出しクロ
   ックより低い周波数の書き込みクロックを選択するクロ
   ック選択回路と、 前記ラインメモリから読み出されたデジタルデータをア
   ナログ値に変換し、前記子画面の映像信号を出力するＤ
   ／Ａコンバータとを備え、前記親画面の水平走査期間内
   に、前記書き込みクロックに基づいて前記データメモリ
   から読み出された１水平走査分のデジタルデータを前記
   ラインメモリに書き込み、前記子画面の水平走査期間に
   、前記読み出しクロックに基づいて前記ラインメモリか
   らデジタルデータを読み出すことを特徴とした複画面表
   示制御回路。
5. （５）１水平走査線毎に含まれる映像信号を所定ビット
   のデジタルデータに変換するＡ／Ｄコンバータと、該Ａ
   ／Ｄコンバータから出力されたＮ（Ｎ＞１）水平走査分
   のデジタルデータを１水平走査分のデジタルデータに圧
   縮するデータ圧縮回路と、該データ圧縮回路によって得
   られたデジタルデータが親画面の一部である子画面のデ
   ータとして書き込まれ、所定ビットより少ないビット長
   で読み出されるデータメモリとを備え、前記親画面の一
   部に、垂直方向及び水平方向に１／Ｎ縮小された前記子
   画面を表示する複画面表示制御回路において、 前記データメモリから読み出された１水平走査分のデジ
   タルデータを前記所定ビットに変換するビット変換回路
   と、 該ビット変換回路によって得られたデジタルデータを書
   き込むラインメモリと、 該ラインメモリに対して、所定の読み出しクロック又は
   該読み出しクロックより低い周波数の書き込みクロック
   を選択するクロック選択回路と、 前記ラインメモリから読み出されたデジタルデータをア
   ナログ値に変換し、前記子画面の映像信号を出力するＤ
   ／Ａコンバータとを備え、 前記親画面の水平走査期間内に、前記書き込みクロック
   に基づいて前記ビット変換回路によって得られたデジタ
   ルデータを前記ラインメモリに書き込み、前記子画面の
   水平走査期間に、前記読み出しクロックに基づいて前記
   ラインメモリからデジタルデータを読み出すことを特徴
   とした複画面表示制御回路。
6. （６）請求項（１）（２）（４）及び（５）記載の複画
   面表示制御回路を備えたことを特徴とする映像機器。