JPH0250682A - 複画面表示制御回路及びそれを備えた映像機器 - Google Patents
複画面表示制御回路及びそれを備えた映像機器Info
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- JPH0250682A JPH0250682A JP20222388A JP20222388A JPH0250682A JP H0250682 A JPH0250682 A JP H0250682A JP 20222388 A JP20222388 A JP 20222388A JP 20222388 A JP20222388 A JP 20222388A JP H0250682 A JPH0250682 A JP H0250682A
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- data
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- 230000009977 dual effect Effects 0.000 title 1
- 230000015654 memory Effects 0.000 claims abstract description 108
- 238000013144 data compression Methods 0.000 claims description 23
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 6
- 239000002131 composite material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 230000001502 supplementing effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、親画面の一部に縮小された子画面を表示する
複画面表示制御回路及びそれを備えた映像機器に関する
ものである。
複画面表示制御回路及びそれを備えた映像機器に関する
ものである。
く口)従来の技術
近年、テレビジョン映像機のブラウン管画面の有効活用
を図る為に、本来のテレビ画面(親画面)の一部に他の
テレビ番組やVTRによる再生画面等を縮小して子画面
として写し出す、所謂ピクチャー・イン・ピクチャー技
術を搭載したテレビジョン受像機、VTR等が発表され
ている。−般に親画面の一部に、垂直方向及び水平方向
に1/N(N>1)縮小された子画面を表示する場合、
子画面の1フイールド当たりの全水平走査線数は親画面
のそれの1/H倍となることから、全水平走査線の中で
1本を単位とする各水平走査線毎の情報に適当な重み付
けを行った後に、該N水平走査毎の情報を加算すること
によって、N水平走査分の情報から1水平走査分の情報
を得、該1水平走査分の情報をフィールドメモリに書き
込み、その後、子画面の表示位置で、フィールドメモリ
に書き込まれた情報を1水平走査毎に1/Hに時間圧縮
して読み出し、これより親画面及び子画面を合成してい
た。
を図る為に、本来のテレビ画面(親画面)の一部に他の
テレビ番組やVTRによる再生画面等を縮小して子画面
として写し出す、所謂ピクチャー・イン・ピクチャー技
術を搭載したテレビジョン受像機、VTR等が発表され
ている。−般に親画面の一部に、垂直方向及び水平方向
に1/N(N>1)縮小された子画面を表示する場合、
子画面の1フイールド当たりの全水平走査線数は親画面
のそれの1/H倍となることから、全水平走査線の中で
1本を単位とする各水平走査線毎の情報に適当な重み付
けを行った後に、該N水平走査毎の情報を加算すること
によって、N水平走査分の情報から1水平走査分の情報
を得、該1水平走査分の情報をフィールドメモリに書き
込み、その後、子画面の表示位置で、フィールドメモリ
に書き込まれた情報を1水平走査毎に1/Hに時間圧縮
して読み出し、これより親画面及び子画面を合成してい
た。
(ハ)発明が解決しようとする課題
しかしながら前記従来の技術において、映像信号の周波
数が高い(数MHz )ことから、フィールドメモリに
対して情報の書き込み/読み出しを行うには高速のライ
ンメモリを使用しなければならず、高速の該ラインメモ
リは高価である問題点があった。またフィールドメモリ
に対する情報の書き込み/読み出しを充分に満足するス
ペックのラインメモリはあまり存在せず、即ちフィール
ドメモリに対する情報の書き込み/読み出しに高速のラ
インメモリを使用してもそのスペックに通常余裕がない
ことから、ラインメモリが誤動作を生じ易くなる問題点
があり、更にフィールドメモリ及び高速のラインメモリ
の周辺における配線に高周波対策を流言なければならな
いことから、配線設計が制約されてしまう問題点があっ
た。またフィールドメモリに書き込まれるべき1水平走
査線毎の情報が6ビツトに量子化された場合、フィール
ドメモリを構成する汎用のDRAMは4ビツト幅が基本
であることから2チツプ構成の8ビツト幅としなければ
ならず、即ちフィールドメモリの残り2ビツトは使用さ
れず、これよりフィールドメモリの残り容量を無駄にし
てしまう問題点があった。
数が高い(数MHz )ことから、フィールドメモリに
対して情報の書き込み/読み出しを行うには高速のライ
ンメモリを使用しなければならず、高速の該ラインメモ
リは高価である問題点があった。またフィールドメモリ
に対する情報の書き込み/読み出しを充分に満足するス
ペックのラインメモリはあまり存在せず、即ちフィール
ドメモリに対する情報の書き込み/読み出しに高速のラ
インメモリを使用してもそのスペックに通常余裕がない
ことから、ラインメモリが誤動作を生じ易くなる問題点
があり、更にフィールドメモリ及び高速のラインメモリ
の周辺における配線に高周波対策を流言なければならな
いことから、配線設計が制約されてしまう問題点があっ
た。またフィールドメモリに書き込まれるべき1水平走
査線毎の情報が6ビツトに量子化された場合、フィール
ドメモリを構成する汎用のDRAMは4ビツト幅が基本
であることから2チツプ構成の8ビツト幅としなければ
ならず、即ちフィールドメモリの残り2ビツトは使用さ
れず、これよりフィールドメモリの残り容量を無駄にし
てしまう問題点があった。
(ニ)課題を解決するための手段
本発明は、親画面の一部に、垂直方向及び水平方向に1
/N(N>1 )縮小された子画面を表示する複画面表
示制御回路において、1水平走査線毎に含まれる映像信
号を所定ビットのデジタルデータに変換するA/Dフン
バータと、該A/Dコンバータから出力されたN水平走
査線分のデジタルデータを1水平走査分のデジタルデー
タに圧縮するデータ圧縮回路とを備え、該データ圧縮回
路によって得られたデジタルデータを前記子画面のデー
タとしてデータメモリに書き込むことを特徴とした複画
面表示制御回路と、 親画面の一部に、垂直方向及び水平方向に1/N(N>
1 )縮小された子画面を表示する複画面表示制御回
路において、1水平走査線毎に含まれる映像信号を所定
ビットのデジタルデータに変換するA/Dコンバータと
、該A/Dフンバータから出力されたN水平走査線分の
デジタルデータを1水平走査分のデジタルデータに圧縮
するデータ圧縮回路と、該データ圧縮回路によって得ら
れたデジタルデータを前記所定ビットと異なるビット数
に変換するビット変換回路とを備え、該ビット変換回路
によって得られたデジタルデータを前記子画面のデータ
としてデータメモリに書き込むことを特徴とした複画面
表示制御回路と、1水平走査線毎に含まれる映像信号を
所定ビットのデジタルデータに変換するA/Dコンバー
タと、該A/Dコンバータから出力されたN(N>1)
水平走査分のデジタルデータを1水平走査分のデジタル
データに圧縮するデータ圧縮回路と、該データ圧縮回路
によって得られたデジタルデータが親画面の一部である
子画面のデータとして書き込まれるデータメモリとを備
え、前記親画面の一部に、垂直方向及び水平方向に1/
N縮小された前記子画面を表示する複画面表示制御回路
において、前記データメモリから読み出された1水平走
査分のデジタルデータを書き込むラインメモリと、該ラ
インメモリに対して、所定の読み出しクロック又は該読
み出しクロックより低い周波数の書き込みクロックを選
択するクロック選択回路と、前記ラインメモリから読み
出きれたデジタルデータをアナログ値に変換し、前記子
画面の映像信号を出力するD/Aコンバータとを備え、
前記親画面の水平走査期間内に、前記書き込みクロック
に基づいて前記データメモリから読み出された1水平走
査分のデジタルデータを前記ラインメモリに書き込み、
前記子画面の水平走査期間に、前記読み出しクロックに
基づいて前記ラインメモリからデジタルデータを読み出
すことを特徴とした複画面表示制御回路と、 1水平走査線毎に含まれる映像信号を所定ビットのデジ
タルデータに変換するA/Dコンバータと、該A/Dフ
ンバータから出力されたN(N>1)水平走査分のデジ
タルデータを1水平走査分のデジタルデータに圧縮する
データ圧縮回路と、該データ圧縮回路によって得られた
デジタルデータが親画面の一部である子画面のデータと
して書き込まれ、所定ビットより少ないビット長で読み
出されるデータメモリとを備え、前記親画面の一部に、
垂直方向及び水平方向に1/N縮小きれた前記子画面を
表示する複画面表示制御回路において、前記データメモ
リから読み出された1水平走査分のデジタルデータを前
記所定ビットに変換するビット変換回路と、該ビット変
換回路によって得られたデジタルデータを書き込むライ
ンメモリと、該ラインメモリに対して、所定の読み出し
クロック又は該読み出しクロックより低い周波数の書き
込みクロックを選択するクロック選択回路と、前記ライ
ンメモリから読み出されたデジタルデータをアナログ値
に変換し、前記子画面の映像信号を出力するD/Aフン
バータとを備え、前記親画面の水平走査期間内に、前記
書き込みクロックに基づいて前記ビット変換回路によっ
て得られたデジタルデータを前記ラインメモリに書き込
み、前記子画面の水平走査期間に、前記読み出しクロッ
クに基づいて前記ラインメモリからデジタルデータを読
み出すことを特徴とした複画面表示制御回路とにより、
前記問題点を解決する。
/N(N>1 )縮小された子画面を表示する複画面表
示制御回路において、1水平走査線毎に含まれる映像信
号を所定ビットのデジタルデータに変換するA/Dフン
バータと、該A/Dコンバータから出力されたN水平走
査線分のデジタルデータを1水平走査分のデジタルデー
タに圧縮するデータ圧縮回路とを備え、該データ圧縮回
路によって得られたデジタルデータを前記子画面のデー
タとしてデータメモリに書き込むことを特徴とした複画
面表示制御回路と、 親画面の一部に、垂直方向及び水平方向に1/N(N>
1 )縮小された子画面を表示する複画面表示制御回
路において、1水平走査線毎に含まれる映像信号を所定
ビットのデジタルデータに変換するA/Dコンバータと
、該A/Dフンバータから出力されたN水平走査線分の
デジタルデータを1水平走査分のデジタルデータに圧縮
するデータ圧縮回路と、該データ圧縮回路によって得ら
れたデジタルデータを前記所定ビットと異なるビット数
に変換するビット変換回路とを備え、該ビット変換回路
によって得られたデジタルデータを前記子画面のデータ
としてデータメモリに書き込むことを特徴とした複画面
表示制御回路と、1水平走査線毎に含まれる映像信号を
所定ビットのデジタルデータに変換するA/Dコンバー
タと、該A/Dコンバータから出力されたN(N>1)
水平走査分のデジタルデータを1水平走査分のデジタル
データに圧縮するデータ圧縮回路と、該データ圧縮回路
によって得られたデジタルデータが親画面の一部である
子画面のデータとして書き込まれるデータメモリとを備
え、前記親画面の一部に、垂直方向及び水平方向に1/
N縮小された前記子画面を表示する複画面表示制御回路
において、前記データメモリから読み出された1水平走
査分のデジタルデータを書き込むラインメモリと、該ラ
インメモリに対して、所定の読み出しクロック又は該読
み出しクロックより低い周波数の書き込みクロックを選
択するクロック選択回路と、前記ラインメモリから読み
出きれたデジタルデータをアナログ値に変換し、前記子
画面の映像信号を出力するD/Aコンバータとを備え、
前記親画面の水平走査期間内に、前記書き込みクロック
に基づいて前記データメモリから読み出された1水平走
査分のデジタルデータを前記ラインメモリに書き込み、
前記子画面の水平走査期間に、前記読み出しクロックに
基づいて前記ラインメモリからデジタルデータを読み出
すことを特徴とした複画面表示制御回路と、 1水平走査線毎に含まれる映像信号を所定ビットのデジ
タルデータに変換するA/Dコンバータと、該A/Dフ
ンバータから出力されたN(N>1)水平走査分のデジ
タルデータを1水平走査分のデジタルデータに圧縮する
データ圧縮回路と、該データ圧縮回路によって得られた
デジタルデータが親画面の一部である子画面のデータと
して書き込まれ、所定ビットより少ないビット長で読み
出されるデータメモリとを備え、前記親画面の一部に、
垂直方向及び水平方向に1/N縮小きれた前記子画面を
表示する複画面表示制御回路において、前記データメモ
リから読み出された1水平走査分のデジタルデータを前
記所定ビットに変換するビット変換回路と、該ビット変
換回路によって得られたデジタルデータを書き込むライ
ンメモリと、該ラインメモリに対して、所定の読み出し
クロック又は該読み出しクロックより低い周波数の書き
込みクロックを選択するクロック選択回路と、前記ライ
ンメモリから読み出されたデジタルデータをアナログ値
に変換し、前記子画面の映像信号を出力するD/Aフン
バータとを備え、前記親画面の水平走査期間内に、前記
書き込みクロックに基づいて前記ビット変換回路によっ
て得られたデジタルデータを前記ラインメモリに書き込
み、前記子画面の水平走査期間に、前記読み出しクロッ
クに基づいて前記ラインメモリからデジタルデータを読
み出すことを特徴とした複画面表示制御回路とにより、
前記問題点を解決する。
(*)作用
本発明によれば、親画面の一部に、垂直方向及び水平方
向に1/N(N>1)縮小された子画面を表示する複画
面表示制御回路において、1水平走査線毎の映像信号が
A/Dコンバータによって所定ビットのデジタルデータ
に変換されると、A/Dコンバータから出力きれたN水
平走査分のデジタルデータがデータ圧縮回路によって1
水平走査分のデジタルデータに圧縮され、データ圧縮回
路によって得られたデジタルデータがビット変換回路に
よって前記所定ビットと異なるビット数に変換され、ビ
ット変換回路によって得られたデジタルデータが子画面
のデータとしてデータメモリに書き込まれる。
向に1/N(N>1)縮小された子画面を表示する複画
面表示制御回路において、1水平走査線毎の映像信号が
A/Dコンバータによって所定ビットのデジタルデータ
に変換されると、A/Dコンバータから出力きれたN水
平走査分のデジタルデータがデータ圧縮回路によって1
水平走査分のデジタルデータに圧縮され、データ圧縮回
路によって得られたデジタルデータがビット変換回路に
よって前記所定ビットと異なるビット数に変換され、ビ
ット変換回路によって得られたデジタルデータが子画面
のデータとしてデータメモリに書き込まれる。
士た1水平走査線毎に含まれる映像信号を所定ビットの
デジタルデータに変換するA/Dコンバータと、該A/
Dコンバータから出力されたN水平走査分のデジタルデ
ータを1水平走査分のデジタルデータに圧縮するデータ
圧縮回路と、該データ圧縮回路によって得られたデジタ
ルデータが親画面の一部である子画面のデータとして書
き込まれ、所定ビットより少ないビット長で読み出され
るデータメモリとを備え、親画面の一部に、垂直方向及
び水平方向に1/N縮小された子画面を表示する複画面
表示制御回路において、ラインメモリには、デジタルデ
ータを読み出す為の読み出しクロック、及びデジタルデ
ータを書き込む為の、前記読み出しクロックより低い周
波数の書き込みクロックが印加されるが、これ等両クロ
ックはクロック選択回路によって選択される。そしてデ
ータメモリから読み出された1水平走査分のデジタルデ
ータがビット変換回路によって前記所定ビットに変換き
れると、親画面の水平走査期間内に、データメモリから
読み出された1水平走査のデジタルデータが書き込みク
ロックに基づいてラインメモリに書き込まれ、子画面の
水平走査期間に、読み出しクロックに基づいてラインメ
モリからデジタルデータが読み出され、該デジタルデー
タがD/Aコンバータによってアナログ値に変換されて
子画面の映像信号として出力される。
デジタルデータに変換するA/Dコンバータと、該A/
Dコンバータから出力されたN水平走査分のデジタルデ
ータを1水平走査分のデジタルデータに圧縮するデータ
圧縮回路と、該データ圧縮回路によって得られたデジタ
ルデータが親画面の一部である子画面のデータとして書
き込まれ、所定ビットより少ないビット長で読み出され
るデータメモリとを備え、親画面の一部に、垂直方向及
び水平方向に1/N縮小された子画面を表示する複画面
表示制御回路において、ラインメモリには、デジタルデ
ータを読み出す為の読み出しクロック、及びデジタルデ
ータを書き込む為の、前記読み出しクロックより低い周
波数の書き込みクロックが印加されるが、これ等両クロ
ックはクロック選択回路によって選択される。そしてデ
ータメモリから読み出された1水平走査分のデジタルデ
ータがビット変換回路によって前記所定ビットに変換き
れると、親画面の水平走査期間内に、データメモリから
読み出された1水平走査のデジタルデータが書き込みク
ロックに基づいてラインメモリに書き込まれ、子画面の
水平走査期間に、読み出しクロックに基づいてラインメ
モリからデジタルデータが読み出され、該デジタルデー
タがD/Aコンバータによってアナログ値に変換されて
子画面の映像信号として出力される。
くへ)実施例
本発明の詳細を図示の実施例により具体的に説明する。
第1図及び第2図は本発明の複画面表示制御回路を示す
ブロック図であり、まず第1図について符号及び接続を
説明すると、(1)はMPX(マルチプレクサ)であり
、該MPX(1)は、例えば5MHzのサンプリング周
波数によって、1水平走査線毎に含まれるコンポジット
映像信号を構成する輝度信号Y及び色差信号R−Y、B
−Yを、Y。
ブロック図であり、まず第1図について符号及び接続を
説明すると、(1)はMPX(マルチプレクサ)であり
、該MPX(1)は、例えば5MHzのサンプリング周
波数によって、1水平走査線毎に含まれるコンポジット
映像信号を構成する輝度信号Y及び色差信号R−Y、B
−Yを、Y。
R−Y 、Y 、B−Yの順位で繰り返しサンプリング
する。即ち輝度信号Yのサンプリング周波数は2 、5
MHz、色差信号R−Y、B−Yのサンプリング周波
数は各’r1.25MHzとなる。(2)はADC(A
/Dコンバータ)であり、該ADC(2)は、前記MP
X(1)によって1水平走査線毎にサンプリングされた
信号Y、R−Y、Y、B−Y、・・・を各々6ビツトの
デジタルデータに量子化する。
する。即ち輝度信号Yのサンプリング周波数は2 、5
MHz、色差信号R−Y、B−Yのサンプリング周波
数は各’r1.25MHzとなる。(2)はADC(A
/Dコンバータ)であり、該ADC(2)は、前記MP
X(1)によって1水平走査線毎にサンプリングされた
信号Y、R−Y、Y、B−Y、・・・を各々6ビツトの
デジタルデータに量子化する。
(3)はデータ選択回路であり、前記A D C(2)
から出力された6ビツト構成のデジタルデータが、サン
プリング順位に従って1水平走査分づつ第1入力端子a
にシリアルに印加されると、2つの重み付は係数1又は
1/2の何れかと1水平走査分の該デジタルデータが乗
算され、この乗算結果がキャリーを考慮した7ビツト構
成のデジタルデータとして第1出力端子a′からシリア
ルに出力され、また第1入力端子aに印加されたデジタ
ルデータよりも所定水平走査以前の1水平走査分のデジ
タルデータが第2入力端子すに印加されると、その通過
が禁止又は許可され、許可きれたデジタルデータがキャ
リーを考慮した7ビツト構成で第2出力端子b′から出
力される。(4〉は加算器であり、前記データ選択回路
(3)の第1出力端子a′及び第2出力端子b′から順
次出力される各7ビツト構成のデジタルデータが加算さ
れる。(5)は252ビツト構成のシフトレジスタを7
列設けたシフトレジスタ群(第1ラインメモリ)、同じ
<(6)も252ビツト構成のシフトレジスタを7列設
けたシフトレジスタ群(第2ラインメモリ)であり、該
シフトレジスタ群(5)(6)を構成する理由は、前記
MPX(1)によってサンプリングきれた1水平走査分
の信号Y、R−Y、Y、B−Y。
から出力された6ビツト構成のデジタルデータが、サン
プリング順位に従って1水平走査分づつ第1入力端子a
にシリアルに印加されると、2つの重み付は係数1又は
1/2の何れかと1水平走査分の該デジタルデータが乗
算され、この乗算結果がキャリーを考慮した7ビツト構
成のデジタルデータとして第1出力端子a′からシリア
ルに出力され、また第1入力端子aに印加されたデジタ
ルデータよりも所定水平走査以前の1水平走査分のデジ
タルデータが第2入力端子すに印加されると、その通過
が禁止又は許可され、許可きれたデジタルデータがキャ
リーを考慮した7ビツト構成で第2出力端子b′から出
力される。(4〉は加算器であり、前記データ選択回路
(3)の第1出力端子a′及び第2出力端子b′から順
次出力される各7ビツト構成のデジタルデータが加算さ
れる。(5)は252ビツト構成のシフトレジスタを7
列設けたシフトレジスタ群(第1ラインメモリ)、同じ
<(6)も252ビツト構成のシフトレジスタを7列設
けたシフトレジスタ群(第2ラインメモリ)であり、該
シフトレジスタ群(5)(6)を構成する理由は、前記
MPX(1)によってサンプリングきれた1水平走査分
の信号Y、R−Y、Y、B−Y。
・・・に対応して前記加算器(4)から出力される1水
平走査分のデジタルデータのビット数は252であり、
且つ信号Y、R−Y、Y、B−Yに対応するデジタルデ
ータが各々7ビツト構成であり、換言すれば・1水平走
査期間において、信号Y 、 、R−Y、Y、B−Yに
各々対応する7ビツトのパラレルなデジタルデータが、
サンプリング順位に従って前記加算器(4)から252
ビツトだけシリアルに出力きれるからである。(7)は
前記シフトレジスタ群(5)(6)のシフトクロックを
選択するクロック選択回路であり、親画面の水平同期信
号をカウントするカウンタ(8)の出力によって、5
MHzの書き込みクロック又は該書き込みクロックの1
/3周波数とされた1、67MHzの読み出しクロック
の何れかを選択する。即ち前記クロック選択回路(7)
は、前記シフトレジスタ群(5)(6)に読み出しクロ
ックを印加する期間に前記シフトレジスタ群(6)(5
)に書き込みクロックを印加する。ここで書き込みクロ
ック及び読み出しクロックは、子画面の水平同期信号に
基づいてPLL回路(図示ぜず)によって作成される。
平走査分のデジタルデータのビット数は252であり、
且つ信号Y、R−Y、Y、B−Yに対応するデジタルデ
ータが各々7ビツト構成であり、換言すれば・1水平走
査期間において、信号Y 、 、R−Y、Y、B−Yに
各々対応する7ビツトのパラレルなデジタルデータが、
サンプリング順位に従って前記加算器(4)から252
ビツトだけシリアルに出力きれるからである。(7)は
前記シフトレジスタ群(5)(6)のシフトクロックを
選択するクロック選択回路であり、親画面の水平同期信
号をカウントするカウンタ(8)の出力によって、5
MHzの書き込みクロック又は該書き込みクロックの1
/3周波数とされた1、67MHzの読み出しクロック
の何れかを選択する。即ち前記クロック選択回路(7)
は、前記シフトレジスタ群(5)(6)に読み出しクロ
ックを印加する期間に前記シフトレジスタ群(6)(5
)に書き込みクロックを印加する。ここで書き込みクロ
ック及び読み出しクロックは、子画面の水平同期信号に
基づいてPLL回路(図示ぜず)によって作成される。
(9)は第1メモリデータ選択回路であり、該第1メモ
リデータ選択回路(9)は、書き込みクロックによって
前記シフトレジスタ群(5)(6)の何れかから1水平
走査分だけシフトされた7ビツト構成のデジタルデータ
を選択し、選択されたデジタルデータを前記データ選択
回M(3)の第2入力端子すに帰還する。 (10)は
第2メモリデータ選択回路であり、該第2メモリデータ
選択回路(10)は、読み出しクロックによって前記シ
フトレジスタ群(5) (6)の何れかから1水平走査
分だけ読み出された7ビツト構成のデジタルデータを選
択し、選択されたデジタルデータに重み付は係数1/2
を乗じた6ビツトの乗算結果を出力する。ここで前記第
1メモリデータ選択回路(9)及び前記第2メモリデー
タ選択回路(10)は、前記カウンタ(8)の出力によ
って前記シフトレジスタ群(S)(6)の何れかの出力
を選択する。−点鎖線の(11)はデータ圧縮回路であ
り、3水平走査分のデジタルデータを1水平走査分のデ
ジタルデー、夕に圧縮する。
リデータ選択回路(9)は、書き込みクロックによって
前記シフトレジスタ群(5)(6)の何れかから1水平
走査分だけシフトされた7ビツト構成のデジタルデータ
を選択し、選択されたデジタルデータを前記データ選択
回M(3)の第2入力端子すに帰還する。 (10)は
第2メモリデータ選択回路であり、該第2メモリデータ
選択回路(10)は、読み出しクロックによって前記シ
フトレジスタ群(5) (6)の何れかから1水平走査
分だけ読み出された7ビツト構成のデジタルデータを選
択し、選択されたデジタルデータに重み付は係数1/2
を乗じた6ビツトの乗算結果を出力する。ここで前記第
1メモリデータ選択回路(9)及び前記第2メモリデー
タ選択回路(10)は、前記カウンタ(8)の出力によ
って前記シフトレジスタ群(S)(6)の何れかの出力
を選択する。−点鎖線の(11)はデータ圧縮回路であ
り、3水平走査分のデジタルデータを1水平走査分のデ
ジタルデー、夕に圧縮する。
(12)は4ビツトのシフトレジスタ(12a)を6列
設けたシフトレジスタ群、(13)は6ビツトのシフト
レジスタ(13a)を4列設けたシフトレジスタ群、−
点鎖線の(14)はビット変換回路である。ここでサン
プリング順位に従って前記第2メモリデータ選択回路(
10)から出力される6ビツトのデジタルデータ、即ち
信号Y、R−Y、Y、B−Yに対応する6ビツトのデジ
タルデータを各々y。
設けたシフトレジスタ群、(13)は6ビツトのシフト
レジスタ(13a)を4列設けたシフトレジスタ群、−
点鎖線の(14)はビット変換回路である。ここでサン
プリング順位に従って前記第2メモリデータ選択回路(
10)から出力される6ビツトのデジタルデータ、即ち
信号Y、R−Y、Y、B−Yに対応する6ビツトのデジ
タルデータを各々y。
Fa3’s3’ 虞y+3’ 番、 r 8TaT
sT*T Irmr FI3’47sFx3’+3
’s、b*babsb*brb*とし、該6ビツト構成
のデジタルデータがシリアルに4ビット単位で前記シフ
トレジスタ群(12)に書き込まれると、即ち6ビツト
のデジタルデータが3’63’4Vsyn3’+7e、
r *r4rsrxT lr6+ yly43’3y
IFIF@、b*b4bsb*b1boの順で6列の前
記シフトレジスタ(12a)の左端から右端へ順次シフ
トきれると、6列の前記シフトレジスタ(12a)の各
ビットにセットされた6ビツトのデジタルデータ’Js
VaVsytYIV番* rirarsrzr+rs+
3’aFa3’1FxFty*、bab4bsbxb
+beが各々4列の前記シフトレジスタ(13a)にパ
ラレルにプリセット入力きれ、その後4ビツト構成のデ
ジタルデータ!IsTsVmbm+ 3’ara3’a
ba+ VxrsVsbs、1xT*V倉b*、3r+
r+y+1)++ V*ra3’ob、がビット変換さ
れたデジタルデータとして4列の前記シフトレジスタ(
13a)の上位ビットから順次シフトされる。尚、次の
6ビツト構成のデジタルデータが全て前記シフトレジス
タ群(12)に書き込まれる期間に、4ビツト構成の前
記デジタルデータは前記シフトレジスタ群(13)から
全て読み出されていなければならないことから、該シフ
トレジスタ群(13)のシフトクロックは前記シフトレ
ジスタ群(12〉のそれに比して6/4−1.5倍とな
り、即ち2 、5 MHzとなる。(15)はRAM(
データメモリ)であり、前記シフトレジスタ群(13)
から順次シフトされてくる1フイ一ルド分のデータを記
憶するが、汎用のRAMを使用すると、該RAMは4ビ
ツト構成が基本であることから、該RAMは1チツプで
済むことになる。
sT*T Irmr FI3’47sFx3’+3
’s、b*babsb*brb*とし、該6ビツト構成
のデジタルデータがシリアルに4ビット単位で前記シフ
トレジスタ群(12)に書き込まれると、即ち6ビツト
のデジタルデータが3’63’4Vsyn3’+7e、
r *r4rsrxT lr6+ yly43’3y
IFIF@、b*b4bsb*b1boの順で6列の前
記シフトレジスタ(12a)の左端から右端へ順次シフ
トきれると、6列の前記シフトレジスタ(12a)の各
ビットにセットされた6ビツトのデジタルデータ’Js
VaVsytYIV番* rirarsrzr+rs+
3’aFa3’1FxFty*、bab4bsbxb
+beが各々4列の前記シフトレジスタ(13a)にパ
ラレルにプリセット入力きれ、その後4ビツト構成のデ
ジタルデータ!IsTsVmbm+ 3’ara3’a
ba+ VxrsVsbs、1xT*V倉b*、3r+
r+y+1)++ V*ra3’ob、がビット変換さ
れたデジタルデータとして4列の前記シフトレジスタ(
13a)の上位ビットから順次シフトされる。尚、次の
6ビツト構成のデジタルデータが全て前記シフトレジス
タ群(12)に書き込まれる期間に、4ビツト構成の前
記デジタルデータは前記シフトレジスタ群(13)から
全て読み出されていなければならないことから、該シフ
トレジスタ群(13)のシフトクロックは前記シフトレ
ジスタ群(12〉のそれに比して6/4−1.5倍とな
り、即ち2 、5 MHzとなる。(15)はRAM(
データメモリ)であり、前記シフトレジスタ群(13)
から順次シフトされてくる1フイ一ルド分のデータを記
憶するが、汎用のRAMを使用すると、該RAMは4ビ
ツト構成が基本であることから、該RAMは1チツプで
済むことになる。
次に第2図について符号及び構成を説明すると、(16
)は6ビツトのシフトレジスタを4列設けたシフトレジ
スタ群(ビット変換回路)であり、RAM(15)から
読み出された4ビツト構成のデジタルデータ7irgy
sl)go F4r4F憾b4+ !/5rsYsbs
* Vxr x3’tk)x+ 3’+r +3’+
1)++ 3’eT ey、b、が前記シフトレジスタ
群(16)に6ビツト単位でシリアルに書き込まれると
、該シフトレジスタ群(16)の各列にセットされた6
ビツトのデジタルデータysVa7s3’*3’+3’
o+ rar4rsr2rIra= V*VaVsVx
yrVm、bsb4bsb!blb6がビット変換され
たデータとして各々パラレルに出力される。 (17)
(1g>(19>(20)は各々63ビツト構成のシフ
トレジスタを6列設けたシフトレジスタ群(ラインメモ
リ)であり、該シフトレジスタ群(17)(19)(1
8)<20>には各々6ビツトのデータy。
)は6ビツトのシフトレジスタを4列設けたシフトレジ
スタ群(ビット変換回路)であり、RAM(15)から
読み出された4ビツト構成のデジタルデータ7irgy
sl)go F4r4F憾b4+ !/5rsYsbs
* Vxr x3’tk)x+ 3’+r +3’+
1)++ 3’eT ey、b、が前記シフトレジスタ
群(16)に6ビツト単位でシリアルに書き込まれると
、該シフトレジスタ群(16)の各列にセットされた6
ビツトのデジタルデータysVa7s3’*3’+3’
o+ rar4rsr2rIra= V*VaVsVx
yrVm、bsb4bsb!blb6がビット変換され
たデータとして各々パラレルに出力される。 (17)
(1g>(19>(20)は各々63ビツト構成のシフ
トレジスタを6列設けたシフトレジスタ群(ラインメモ
リ)であり、該シフトレジスタ群(17)(19)(1
8)<20>には各々6ビツトのデータy。
ya3’s3’x3’tF 6. r fir 4r
sr sr Irmr 7gy4!s!xVly*
、bsb4bsbtb+boが1水平走査分づつ書き込
まれる。ここで該シフトレジスタ群(17)(1B)(
19)(20)を構成した理由は、信号Y、R−Y、Y
、B−Y、・・・に対応する1水平走査分のデジタルデ
ータは252ビツトであることから、各信号Y 、R−
Y、Y、B−Yに対応する1水平走査分のデジタルデー
タは252/4−63ビツトとなり、且つ各信号Y、R
−Y、Y、B−Yが6ビツト構成であるからである。こ
こで前記R・AM (15)の読み出しクロックを11
.25MHzとすると5.前記シフトレジスタ群(16
)の各列毎の読み出しクロック、即ち前記シフトレジス
タ群(17)(18)(19)(20)の各書き込みク
ロックは4ビツトから6ビツトへのビット変換を考慮し
て11.25X4/ 6 X 1/ 4 = 1.87
5M1(zとなる。(21)は前記シフトレジスタ群(
17)(18)(19)(20)のシフトクロックを選
択するクロック選択回路であり、1水平走査期間におけ
る親画面及び子画面の水平走査時間を継続してカウント
することによって、1゜875 MHzの書き込みクロ
ック又は該書き込みクロックの2倍の周波数とされた3
、75MHzの読み出しクロックの何れかを選択する。
sr sr Irmr 7gy4!s!xVly*
、bsb4bsbtb+boが1水平走査分づつ書き込
まれる。ここで該シフトレジスタ群(17)(1B)(
19)(20)を構成した理由は、信号Y、R−Y、Y
、B−Y、・・・に対応する1水平走査分のデジタルデ
ータは252ビツトであることから、各信号Y 、R−
Y、Y、B−Yに対応する1水平走査分のデジタルデー
タは252/4−63ビツトとなり、且つ各信号Y、R
−Y、Y、B−Yが6ビツト構成であるからである。こ
こで前記R・AM (15)の読み出しクロックを11
.25MHzとすると5.前記シフトレジスタ群(16
)の各列毎の読み出しクロック、即ち前記シフトレジス
タ群(17)(18)(19)(20)の各書き込みク
ロックは4ビツトから6ビツトへのビット変換を考慮し
て11.25X4/ 6 X 1/ 4 = 1.87
5M1(zとなる。(21)は前記シフトレジスタ群(
17)(18)(19)(20)のシフトクロックを選
択するクロック選択回路であり、1水平走査期間におけ
る親画面及び子画面の水平走査時間を継続してカウント
することによって、1゜875 MHzの書き込みクロ
ック又は該書き込みクロックの2倍の周波数とされた3
、75MHzの読み出しクロックの何れかを選択する。
(22)はデータ選択回路であり、前記シフトレジスタ
群(17)(18)の何れかの出力を選択する。ゆえに
該データ選択回路(22〉の選択クロックは3.75X
2−7.5MH2となる。(23)はDAC(D/A=
+ンバータ)であり、前記データ選択回路(22)によ
って選択された前記シフトレジスタ群(17)<18)
の何れかの出力を7 、5 MHzでアナログ値の輝度
信号Yに変換する。 (24)はDACであり、前記シ
フトレジスタ群(19)の出力を3.75MHzでアナ
ログ値の色差信号R−Yに変換する。(25)はDAC
であり、前記シフトレジスタ群(20)の出力を3.7
5MHzでアナログ値の色差信号B−Yに変換する。そ
して輝度信号Y及び色差信号R−Y 、B−Yが信号処
理され、子画面のコンポジット映像信号となる。
群(17)(18)の何れかの出力を選択する。ゆえに
該データ選択回路(22〉の選択クロックは3.75X
2−7.5MH2となる。(23)はDAC(D/A=
+ンバータ)であり、前記データ選択回路(22)によ
って選択された前記シフトレジスタ群(17)<18)
の何れかの出力を7 、5 MHzでアナログ値の輝度
信号Yに変換する。 (24)はDACであり、前記シ
フトレジスタ群(19)の出力を3.75MHzでアナ
ログ値の色差信号R−Yに変換する。(25)はDAC
であり、前記シフトレジスタ群(20)の出力を3.7
5MHzでアナログ値の色差信号B−Yに変換する。そ
して輝度信号Y及び色差信号R−Y 、B−Yが信号処
理され、子画面のコンポジット映像信号となる。
第3図は垂直方向及び水平方向に1/3縮小された子画
面の映像信号を得るための説明図であり、−点鎖線、実
線、及び破線は各々1水平走査線を示し、全体で1フイ
ールドの画面を構成しているものとする。
面の映像信号を得るための説明図であり、−点鎖線、実
線、及び破線は各々1水平走査線を示し、全体で1フイ
ールドの画面を構成しているものとする。
第4図(イ)(ロ)は各々第1図の第1及び第2ライン
メモリの動作を示すタイミング図であり、隣り合う各期
間は1水平走査期間であり、時刻30〜aOZ86′〜
a、“が動作の1サイクルときれる。
メモリの動作を示すタイミング図であり、隣り合う各期
間は1水平走査期間であり、時刻30〜aOZ86′〜
a、“が動作の1サイクルときれる。
第5図は親画面の一部に垂直方向及び水平方向に1/3
縮小された子画面を表示した状態を示す図であり、実斜
線は水平走査線である。
縮小された子画面を表示した状態を示す図であり、実斜
線は水平走査線である。
第6図は、第5図の如く親画面の一部に、垂直方向及び
水平方向に1/3縮小された子画面を走査する場合にお
ける第2図のラインメモリの動作を示すタイミング図で
あり、細線は親画面の走査期間、太線は子画面の走査期
間を示し、1水平走査期間において、親画面及び子画面
の走査時間の割合は2:1となる。
水平方向に1/3縮小された子画面を走査する場合にお
ける第2図のラインメモリの動作を示すタイミング図で
あり、細線は親画面の走査期間、太線は子画面の走査期
間を示し、1水平走査期間において、親画面及び子画面
の走査時間の割合は2:1となる。
以下第3図及び第4図を用いて第1図の動作を説明する
。
。
まず親画面の一部に、垂直方向及び水平方向に1/3縮
小された子画面を表示するには、子画面の水平走査線数
を親画面のそれの1/3に削減しなければならず、即ち
第3図の親画面における3本の水平走査線n−1,n、
n+1の情報に適当な重み付けを行うことによって、例
えば水平走査線nの重み付けを一番重くし、水平走査線
nの情報を前後の水平走査線n−1,n+1の情報で補
うことによって、子画面における1本の水平走査線の情
報を得ればよい。ここでクロック選択回路(7)、第1
メモリデータ選択回路(9)、及び第2メモリデータ選
択回路(10)による選択は、カウンタ(8)が3カウ
ントする毎に同期して切り換えられるものとする。最初
に第4図のa a a I期間において、カウンタ(8
〉が水平同期信号をカウントしてカウンタ<8)のカウ
ント数が1つインクリメントされ、5 MHzの書き込
みクロックがシフトレジスタ群(5)に印加されると共
に第1メモリデータ選択回路(9)がシフトレジスタ群
(5)の出力を選択する様に制御された状態で、水平走
査線n−1に含まれるフンポジット映像信号を構成する
輝度信号Y、色差信号R−Y 、B−Yが、M P X
(1)によってY、R−Y、Y、B−Yの順位でサン
プリングされ、信号Y、R−Y、Y、B−Y、・・・が
各々A D C(2)によって5 MHzで6ビツト構
成のデジタルデータに量子化される。この水平走査線n
−1の6ビツト構成の全デジタルデータをHn−1とす
ると、デジタルデータHn−1はデータ選択回路(3)
の第1入力端子aに印加され、該デジタルデータHn−
1及び重み付は係数1/2を乗じた7ビツト構成の乗算
結果Hn−1/2が第1出力端子a′から出力きれて加
算器(4)に印加される。この時、第2入力端子すに印
加されるデジタルデータの通過は禁止され、第2出力端
子b′からは何も信号は出力されない。そして加算器(
4)から出力された7ビツト構成の加算結果Hn−1/
2が、5MHzでシフトレジスタ群(5)に書き込まれ
た後に読み出きれ、第1メモリデータ選択回路(9)を
介してデータ選択回路(3)の第2入力端子すに帰還さ
れる0次に第4図のala、期間において、カウンタ(
8)が2個目の水平同期信号をカウントしてカウンタ(
8)のカウント数が更に1つインクリメントされ、同じ
<5MHzの書き込みクロックがシフトレジスタ群(5
)に継続して印加されると共に第1メモリデータ選択回
路(9)がシフトレジスタ群(5)を選択する様に制御
された状態で、水平走査線nに含まれるフンポジット映
像信号がMPX(1)によってサンプリングされ、サン
プリングされた信号Y、R−Y、Y、B−Y、・・・が
各々ADC(2)によって5 MHzで6ビツト構成の
デジタルデータに量子化される。この水平走査線nの6
ビツト構成の全デジタルデータをHnとすると、デジタ
ルデータHnはデータ選択回路(3)の第1入力端子a
に印加され、該デジタルデータHn及び重み付は係数1
を乗じた7ビツト構成の乗算結果Hnが第1出力端子a
゛から出力されて加算器り4)に印加される。この時、
第2入力端子すに帰還された7ビツト構成のデジタルデ
ータHn−1/2は通過を許可され、第2出力端子b′
から出力されて加算器(4)に印加される。そして加算
器(4)から出力された7ビツト構成の加算結果(Hn
−1/2)+Hnが%5MH2でシフトレジスタ群(5
)に書き込まれた後に読み出され、第1メモリデータ選
択回路(9)を介してデータ選択回路(3)の第2入力
端子すに再び帰還される。次に第4図のaxaj期間に
おいて、カウンタ(8)が3個目の水平同期信号をカウ
ントしてカウンタ(8)のカウント数が更に1つインク
リメントされ、同じ<5MHzの書き込みクロックがシ
フトレジスタ群(5)に継続して印加されると共に第1
メモリデータ選択回路(9)がシフトレジスタ群(5)
を選択する様に制御された状態で、水平走査、II n
+ 1に含まれるフンポジット映像信号がMPX(1
)によってサンプリングされ、サンプリングされた信号
Y、R−Y、Y、B−Y、・・・が各々ADC(2)に
よって5 MHzで6ビツト構成のデジタルデータに量
子化される。この水平走査fi1m n + 1の6ビ
ツト構成の全デジタルデータをHn+1とすると、デジ
タルデータHn+1はデータ選択回路(3〉の第1入力
端子aに印加され、該デジタルデータHn+1及び重み
付は係数1/2を乗じた7ビツト構成の乗算結果Hn+
1/2が第1出力端子a゛から出力されて加算器(4)
に印加される。この時、第2入力端子すに帰還された7
ビツト構成のデジタルデータ(Hn(/2)+Hnは通
過を許可され、第2出力端子b゛から出力されて加算器
(4)に印加される。そして加算器(4)から出力され
た7ビツト構成の加算結果(Hn−1/2 )+ Hn
+(Hn+1/2)が、5 MHzでシフトレジスタ群
(5)に書き込まれた後に読み出され、第1メモリデー
タ選択回路(9)を介してデータ選択回路(3)の第2
入力端子すに帰還されるが、該加算結果の通過は禁止さ
れる。よって3水平走査線n−1,n、n+1に適当な
重み付けを行うことによって、1水平走査分のデジタル
データ(Hn−1/ 2 )+ Hn十(Hn十l/2
)が得られることになる。一方、第4図aoa、期間に
おいて、1.67M1(zの読み出しクロックがシフト
レジスタ群(6)に印加されると共に第2メモリデータ
選択回路(10)がシフトレジスタ群(6)の出力を選
択する様な状態に制御されており、時刻a、より3水平
走査前からa、a、期間と同様に5 MHzでシフトレ
ジスタ群(6)及び第1メモリデータ選択回路(9)を
用いたフィードバックループによって作成された1水平
走査分のデジタルデータ<Hn−4/ 2 )+ Hn
−3+ (Hn−2/2 )がシフトレジスタ群(6)
から1 、67 MHzで読み出され、該デジタルデー
タは2倍の情報量を持つことから、該デジタルデータ及
び重み付は係数1/2を乗じた乗算結果(Hn−4/
4 >+ (Hn−3/ 2 )+ (Hn−2/4)
が第2メモリデータ選択回路(10)から出力きれる。
小された子画面を表示するには、子画面の水平走査線数
を親画面のそれの1/3に削減しなければならず、即ち
第3図の親画面における3本の水平走査線n−1,n、
n+1の情報に適当な重み付けを行うことによって、例
えば水平走査線nの重み付けを一番重くし、水平走査線
nの情報を前後の水平走査線n−1,n+1の情報で補
うことによって、子画面における1本の水平走査線の情
報を得ればよい。ここでクロック選択回路(7)、第1
メモリデータ選択回路(9)、及び第2メモリデータ選
択回路(10)による選択は、カウンタ(8)が3カウ
ントする毎に同期して切り換えられるものとする。最初
に第4図のa a a I期間において、カウンタ(8
〉が水平同期信号をカウントしてカウンタ<8)のカウ
ント数が1つインクリメントされ、5 MHzの書き込
みクロックがシフトレジスタ群(5)に印加されると共
に第1メモリデータ選択回路(9)がシフトレジスタ群
(5)の出力を選択する様に制御された状態で、水平走
査線n−1に含まれるフンポジット映像信号を構成する
輝度信号Y、色差信号R−Y 、B−Yが、M P X
(1)によってY、R−Y、Y、B−Yの順位でサン
プリングされ、信号Y、R−Y、Y、B−Y、・・・が
各々A D C(2)によって5 MHzで6ビツト構
成のデジタルデータに量子化される。この水平走査線n
−1の6ビツト構成の全デジタルデータをHn−1とす
ると、デジタルデータHn−1はデータ選択回路(3)
の第1入力端子aに印加され、該デジタルデータHn−
1及び重み付は係数1/2を乗じた7ビツト構成の乗算
結果Hn−1/2が第1出力端子a′から出力きれて加
算器(4)に印加される。この時、第2入力端子すに印
加されるデジタルデータの通過は禁止され、第2出力端
子b′からは何も信号は出力されない。そして加算器(
4)から出力された7ビツト構成の加算結果Hn−1/
2が、5MHzでシフトレジスタ群(5)に書き込まれ
た後に読み出きれ、第1メモリデータ選択回路(9)を
介してデータ選択回路(3)の第2入力端子すに帰還さ
れる0次に第4図のala、期間において、カウンタ(
8)が2個目の水平同期信号をカウントしてカウンタ(
8)のカウント数が更に1つインクリメントされ、同じ
<5MHzの書き込みクロックがシフトレジスタ群(5
)に継続して印加されると共に第1メモリデータ選択回
路(9)がシフトレジスタ群(5)を選択する様に制御
された状態で、水平走査線nに含まれるフンポジット映
像信号がMPX(1)によってサンプリングされ、サン
プリングされた信号Y、R−Y、Y、B−Y、・・・が
各々ADC(2)によって5 MHzで6ビツト構成の
デジタルデータに量子化される。この水平走査線nの6
ビツト構成の全デジタルデータをHnとすると、デジタ
ルデータHnはデータ選択回路(3)の第1入力端子a
に印加され、該デジタルデータHn及び重み付は係数1
を乗じた7ビツト構成の乗算結果Hnが第1出力端子a
゛から出力されて加算器り4)に印加される。この時、
第2入力端子すに帰還された7ビツト構成のデジタルデ
ータHn−1/2は通過を許可され、第2出力端子b′
から出力されて加算器(4)に印加される。そして加算
器(4)から出力された7ビツト構成の加算結果(Hn
−1/2)+Hnが%5MH2でシフトレジスタ群(5
)に書き込まれた後に読み出され、第1メモリデータ選
択回路(9)を介してデータ選択回路(3)の第2入力
端子すに再び帰還される。次に第4図のaxaj期間に
おいて、カウンタ(8)が3個目の水平同期信号をカウ
ントしてカウンタ(8)のカウント数が更に1つインク
リメントされ、同じ<5MHzの書き込みクロックがシ
フトレジスタ群(5)に継続して印加されると共に第1
メモリデータ選択回路(9)がシフトレジスタ群(5)
を選択する様に制御された状態で、水平走査、II n
+ 1に含まれるフンポジット映像信号がMPX(1
)によってサンプリングされ、サンプリングされた信号
Y、R−Y、Y、B−Y、・・・が各々ADC(2)に
よって5 MHzで6ビツト構成のデジタルデータに量
子化される。この水平走査fi1m n + 1の6ビ
ツト構成の全デジタルデータをHn+1とすると、デジ
タルデータHn+1はデータ選択回路(3〉の第1入力
端子aに印加され、該デジタルデータHn+1及び重み
付は係数1/2を乗じた7ビツト構成の乗算結果Hn+
1/2が第1出力端子a゛から出力されて加算器(4)
に印加される。この時、第2入力端子すに帰還された7
ビツト構成のデジタルデータ(Hn(/2)+Hnは通
過を許可され、第2出力端子b゛から出力されて加算器
(4)に印加される。そして加算器(4)から出力され
た7ビツト構成の加算結果(Hn−1/2 )+ Hn
+(Hn+1/2)が、5 MHzでシフトレジスタ群
(5)に書き込まれた後に読み出され、第1メモリデー
タ選択回路(9)を介してデータ選択回路(3)の第2
入力端子すに帰還されるが、該加算結果の通過は禁止さ
れる。よって3水平走査線n−1,n、n+1に適当な
重み付けを行うことによって、1水平走査分のデジタル
データ(Hn−1/ 2 )+ Hn十(Hn十l/2
)が得られることになる。一方、第4図aoa、期間に
おいて、1.67M1(zの読み出しクロックがシフト
レジスタ群(6)に印加されると共に第2メモリデータ
選択回路(10)がシフトレジスタ群(6)の出力を選
択する様な状態に制御されており、時刻a、より3水平
走査前からa、a、期間と同様に5 MHzでシフトレ
ジスタ群(6)及び第1メモリデータ選択回路(9)を
用いたフィードバックループによって作成された1水平
走査分のデジタルデータ<Hn−4/ 2 )+ Hn
−3+ (Hn−2/2 )がシフトレジスタ群(6)
から1 、67 MHzで読み出され、該デジタルデー
タは2倍の情報量を持つことから、該デジタルデータ及
び重み付は係数1/2を乗じた乗算結果(Hn−4/
4 >+ (Hn−3/ 2 )+ (Hn−2/4)
が第2メモリデータ選択回路(10)から出力きれる。
そして、第4図のaja、’期間において、カウンタ(
8)が4.5.6個目の水平同期信号をカウントしてカ
ウンタ(8)のカウント数が1つづつインクリメントさ
れると、クロック選択回路(7)による出力がカウンタ
(8)による3カウントを単位として切り換えられるこ
とから、5 MHzの書き込みクロックがシフトレジス
タ群(6)に印加されると共に第1メモリデータ選択回
路(9)がシフトレジスタ群(6〉を選択する様に制御
され、この状態で前記a、a、期間と同様にして1水平
走査分のデジタルデータ(Hn+2/2 )+ Hn+
3+(Hn+4/2 )が得られることになる。一方、
第4図asao’期間において、1.87MHzの読み
出しクロックがシフトレジスタ群(5)に印加されると
共に第2メモリデータ選択回路(10)がシフトレジス
タ群(5)の出力を選択する様な状態に制御されており
、a、a3期間において作成された1水平走査分の6ビ
ツト構成のデジタルデータ(Hn−1/ 2 )+ H
n+ (Hn+1/2)がシフトレジスタ群(5)から
1.67MHzで読み出され、該デジタルデータ及び重
み付は係数1/2を乗じた乗算結果(Hn(/ 4 )
+ (Hn/2 )+()(n+1/4)が第2メモリ
データ選択回路(10)から出力される。以後はa 6
a 6 ’期間を1サイクルとして同様に動作が繰り
返される。
8)が4.5.6個目の水平同期信号をカウントしてカ
ウンタ(8)のカウント数が1つづつインクリメントさ
れると、クロック選択回路(7)による出力がカウンタ
(8)による3カウントを単位として切り換えられるこ
とから、5 MHzの書き込みクロックがシフトレジス
タ群(6)に印加されると共に第1メモリデータ選択回
路(9)がシフトレジスタ群(6〉を選択する様に制御
され、この状態で前記a、a、期間と同様にして1水平
走査分のデジタルデータ(Hn+2/2 )+ Hn+
3+(Hn+4/2 )が得られることになる。一方、
第4図asao’期間において、1.87MHzの読み
出しクロックがシフトレジスタ群(5)に印加されると
共に第2メモリデータ選択回路(10)がシフトレジス
タ群(5)の出力を選択する様な状態に制御されており
、a、a3期間において作成された1水平走査分の6ビ
ツト構成のデジタルデータ(Hn−1/ 2 )+ H
n+ (Hn+1/2)がシフトレジスタ群(5)から
1.67MHzで読み出され、該デジタルデータ及び重
み付は係数1/2を乗じた乗算結果(Hn(/ 4 )
+ (Hn/2 )+()(n+1/4)が第2メモリ
データ選択回路(10)から出力される。以後はa 6
a 6 ’期間を1サイクルとして同様に動作が繰り
返される。
以上よりシフトレジスタ群(5)又は(6〉を用いて3
水平走査線から1水平走査線分のデジタルデータを作成
する期間に、他方のシフトレジスタ群(6)又は(5)
によって前記作成期間より3水平走査以前の期間に作成
された1水平走査線分のデジタルデータを該シフトレジ
スタ群(6)又は(5)から読み出すことから、シフト
レジスタ群(5)(6)の読み出しクロックはその書き
込みクロックより低い周波数でよく、高速のシフトレジ
スタ群を使用してもそのスペックに余裕を持てることに
なる。
水平走査線から1水平走査線分のデジタルデータを作成
する期間に、他方のシフトレジスタ群(6)又は(5)
によって前記作成期間より3水平走査以前の期間に作成
された1水平走査線分のデジタルデータを該シフトレジ
スタ群(6)又は(5)から読み出すことから、シフト
レジスタ群(5)(6)の読み出しクロックはその書き
込みクロックより低い周波数でよく、高速のシフトレジ
スタ群を使用してもそのスペックに余裕を持てることに
なる。
モして1水平走査分の6ビツト構成のデジタルデータ(
Hn−1/ 2 >+ Hn+ (Hn+1/ 2 )
がサンプリング順位に従って4ビツトづつシリアルにシ
フトレジスタ群(12)にセットされると、該デジタル
データは前述した様にビット変換されてシフトレジスタ
群(13)にセットされ、4ビツト構成のデジタルデー
タがシフトレジスタ群(13)から出力されてRAM(
15)に記憶される。この動作を1フィールド分繰り返
し、子画面の1フイ一ルド分のデータがRA M (1
5)に記憶されることになる。
Hn−1/ 2 >+ Hn+ (Hn+1/ 2 )
がサンプリング順位に従って4ビツトづつシリアルにシ
フトレジスタ群(12)にセットされると、該デジタル
データは前述した様にビット変換されてシフトレジスタ
群(13)にセットされ、4ビツト構成のデジタルデー
タがシフトレジスタ群(13)から出力されてRAM(
15)に記憶される。この動作を1フィールド分繰り返
し、子画面の1フイ一ルド分のデータがRA M (1
5)に記憶されることになる。
以下第5図及び第6図を用いて第2図の動作を説明する
。ここでRAM(15)には、第1図で説明した子画面
の1フイ一ルド分のデータが記憶されているものとする
。第5図に示す様に、親画面(26)の一部に、垂直方
向及び水平方向に1/3縮小された子画面(27)を表
示する場合、親画面(26〉の水平方向において、子画
面<27)を1水平走査する時間と、子画面(27)の
1水平走査終了時点から次の1水平走査開始時点までの
時間とは、親画面(26〉の1水平走査期間を連続させ
ると、第6図の関係にあり、即ち、1水平走査期間内に
おける親画面(26)及び子画面〈27)の水平走査時
間の割合は2:1であることから、親画面(26)の水
平走査期間に、RA M (15)から読み出きれた1
水平走査分の6ビツト構成の各デジタルデータys/1
VsVx!+ya、rsr4rsr!r+ro+3’5
3’4y33’lV!3’=、bab4bsb*b+b
sを各シフトレジスタ群(17)<19>(18)(2
0)に1.875MHzの書き込みクロックで書き込み
、子画面(27)の水平走査期間に、各シフトレジスタ
群(17)(18)<19)(20)に書き込まれた1
水平走査分の6ビツト構成の各デジタルデータを2倍の
周波数の3.75M1(zの読み出しクロックで読み出
せばよいことになる。
。ここでRAM(15)には、第1図で説明した子画面
の1フイ一ルド分のデータが記憶されているものとする
。第5図に示す様に、親画面(26)の一部に、垂直方
向及び水平方向に1/3縮小された子画面(27)を表
示する場合、親画面(26〉の水平方向において、子画
面<27)を1水平走査する時間と、子画面(27)の
1水平走査終了時点から次の1水平走査開始時点までの
時間とは、親画面(26〉の1水平走査期間を連続させ
ると、第6図の関係にあり、即ち、1水平走査期間内に
おける親画面(26)及び子画面〈27)の水平走査時
間の割合は2:1であることから、親画面(26)の水
平走査期間に、RA M (15)から読み出きれた1
水平走査分の6ビツト構成の各デジタルデータys/1
VsVx!+ya、rsr4rsr!r+ro+3’5
3’4y33’lV!3’=、bab4bsb*b+b
sを各シフトレジスタ群(17)<19>(18)(2
0)に1.875MHzの書き込みクロックで書き込み
、子画面(27)の水平走査期間に、各シフトレジスタ
群(17)(18)<19)(20)に書き込まれた1
水平走査分の6ビツト構成の各デジタルデータを2倍の
周波数の3.75M1(zの読み出しクロックで読み出
せばよいことになる。
まず1水平走査当たりにおける子画面(27)の走査終
了時点においてカウンタ(図示せず)がリセットされ、
子画面(27)の走査終了時点から次の走査開始時点ま
での走査時間がカウンタによってカウントされ、このカ
ウント出力がクロック選択回路(21)に印加されると
、この期間、クロック選択回路(21)によって1.8
75MHzの書き込みクロックが選択され、該書き込み
クロックはシフトレジスタ群(17)(18)(19)
(20)に印加される。そして4ビツト構成のデジタル
データ3’ s r s 3’ s b a +3’a
rsVabtlVsTs’!sbs、VtT*V宜b*
、V+r 1VrbI* 3’orsy*boが6ビツ
トづつRAM(15)から読み出されてシフトレジスタ
群(16)にセットされ、6ビツト構成のデジタルデー
タy。
了時点においてカウンタ(図示せず)がリセットされ、
子画面(27)の走査終了時点から次の走査開始時点ま
での走査時間がカウンタによってカウントされ、このカ
ウント出力がクロック選択回路(21)に印加されると
、この期間、クロック選択回路(21)によって1.8
75MHzの書き込みクロックが選択され、該書き込み
クロックはシフトレジスタ群(17)(18)(19)
(20)に印加される。そして4ビツト構成のデジタル
データ3’ s r s 3’ s b a +3’a
rsVabtlVsTs’!sbs、VtT*V宜b*
、V+r 1VrbI* 3’orsy*boが6ビツ
トづつRAM(15)から読み出されてシフトレジスタ
群(16)にセットされ、6ビツト構成のデジタルデー
タy。
3’aFs3’!3’+3’o+ r*r 4rx
TxT ITo+ 7sVa’Is!xV+Fe、b
sbabsb*b、b*がシフトレジスタ群(16)の
各列から読み出されて各々シフトレジスタ群(17)(
19)(18)(20)に1.875MHzで書き込ま
れる。こうして6ビツト構成のデジタルデータが1水平
走査分(63ビット分)だけ各シフトレジスタ群(17
)(18)(19>(20)にセットされることになる
。その後、子画面(27)の走査開始時点から走査終了
時点までの走査時間がカウンタによって継続してカウン
トされ、このカウント出力がクロック選択回路(21)
に印加されると、この期間、クロック選択回路(21)
によって3゜75MHzの読み出しクロックが選択きれ
、該読み出しクロックはシフトレジスタ群(17)(1
B)(19)(20)に印加される。そして、6ビツト
構成のデジタルデータy。
TxT ITo+ 7sVa’Is!xV+Fe、b
sbabsb*b、b*がシフトレジスタ群(16)の
各列から読み出されて各々シフトレジスタ群(17)(
19)(18)(20)に1.875MHzで書き込ま
れる。こうして6ビツト構成のデジタルデータが1水平
走査分(63ビット分)だけ各シフトレジスタ群(17
)(18)(19>(20)にセットされることになる
。その後、子画面(27)の走査開始時点から走査終了
時点までの走査時間がカウンタによって継続してカウン
トされ、このカウント出力がクロック選択回路(21)
に印加されると、この期間、クロック選択回路(21)
によって3゜75MHzの読み出しクロックが選択きれ
、該読み出しクロックはシフトレジスタ群(17)(1
B)(19)(20)に印加される。そして、6ビツト
構成のデジタルデータy。
VaVsV*V+’l*が63ビット分だけ3.75M
七でシフトレジスタ群(17)(18)から読み出きれ
てデータ選択回路(22)に印加されると、シフトレジ
スタ群(17)(1B)の何れかの出力がデータ選択回
路(22)によって7 、5 MHzで選択され、D
A C(23>によってアナログ値の輝度信号Yに変換
される。また6ビツト構成のデジタルデータrirar
sr*rsrsが63ビット分だけ3.75MHzでシ
フトレジスタ群(19)から読み出されると、シフトレ
ジスタ群(19)から読み出された出力がDAC(24
)によってアナログ値の色差信号R−Yに変換きれる。
七でシフトレジスタ群(17)(18)から読み出きれ
てデータ選択回路(22)に印加されると、シフトレジ
スタ群(17)(1B)の何れかの出力がデータ選択回
路(22)によって7 、5 MHzで選択され、D
A C(23>によってアナログ値の輝度信号Yに変換
される。また6ビツト構成のデジタルデータrirar
sr*rsrsが63ビット分だけ3.75MHzでシ
フトレジスタ群(19)から読み出されると、シフトレ
ジスタ群(19)から読み出された出力がDAC(24
)によってアナログ値の色差信号R−Yに変換きれる。
また6ビツト構成のデジタルデータbib、b、b、b
、b、が63ビット分だけ3.75MHzでシフトレジ
スタ群(20)から読み出されると、シフトレジスタ群
〈20)から読み出された出力がD A C(25)に
よってアナログ値の色差信号B−Yに変換される。そし
てこれ等輝度信号Y、色差信号R−Y、B−Yは信号処
理回路(図示せず)によってコンポジット映像信号とさ
れ、子画面(27)の1水平走査分の信号となる。こう
してRA M (15)から1フイ一ルド分のデータが
読み出されると、前記動作によって1フイ一ルド分の信
号が子画面(27)に表示されることになる。以後は前
記動作を繰り返すことにより、1フイールド毎の信号が
子画面(27)に連続して表示されることになる。
、b、が63ビット分だけ3.75MHzでシフトレジ
スタ群(20)から読み出されると、シフトレジスタ群
〈20)から読み出された出力がD A C(25)に
よってアナログ値の色差信号B−Yに変換される。そし
てこれ等輝度信号Y、色差信号R−Y、B−Yは信号処
理回路(図示せず)によってコンポジット映像信号とさ
れ、子画面(27)の1水平走査分の信号となる。こう
してRA M (15)から1フイ一ルド分のデータが
読み出されると、前記動作によって1フイ一ルド分の信
号が子画面(27)に表示されることになる。以後は前
記動作を繰り返すことにより、1フイールド毎の信号が
子画面(27)に連続して表示されることになる。
以上よ゛リシフトレジスタ群(17)(18)<19)
(20)の書き込みクロックはその読み出しクロックに
比して低い周波数となることから、そのスペックに余裕
を持てることになる。
(20)の書き込みクロックはその読み出しクロックに
比して低い周波数となることから、そのスペックに余裕
を持てることになる。
尚、以上説明した本発明はテレビジョン受像機、VTR
、ワードプロセッサ等の映像機器に設けて有効である。
、ワードプロセッサ等の映像機器に設けて有効である。
(ト〉発明の効果
本発明によれば、ラインメモリに付して情報の書き込み
/読み出しを行う為の書き込み/読み出しクロックを低
い周波数に設定できることから、書き込み/読み出し速
度の遅い安価なメモリを使用でき、またこの時、データ
メモリ及びラインメモリの周辺にiける配線に高周波対
策を施さなくて済むことから、配線設計の自由度が増す
利点が得られる。また高速のラインメモリを使用しても
スペックに余裕ができることから、ラインメモリの誤動
作がなくなる利点が得られる。更にデータメモリに書き
込まれるべき1水平走査線毎の情報が所定ビットに量子
化された場合、該データは、データメモリの基本ビット
幅にビット変換された後、データメモリに書き込まれる
ことから、データメモリの容量を無駄にすることなく充
分に利用できる利点も得られる。
/読み出しを行う為の書き込み/読み出しクロックを低
い周波数に設定できることから、書き込み/読み出し速
度の遅い安価なメモリを使用でき、またこの時、データ
メモリ及びラインメモリの周辺にiける配線に高周波対
策を施さなくて済むことから、配線設計の自由度が増す
利点が得られる。また高速のラインメモリを使用しても
スペックに余裕ができることから、ラインメモリの誤動
作がなくなる利点が得られる。更にデータメモリに書き
込まれるべき1水平走査線毎の情報が所定ビットに量子
化された場合、該データは、データメモリの基本ビット
幅にビット変換された後、データメモリに書き込まれる
ことから、データメモリの容量を無駄にすることなく充
分に利用できる利点も得られる。
第1図及び第2図は本発明の複画面表示制御回路を示す
ブロック図、第3図は子画面の映像信号を得るための説
明図、第4図は第1図のラインメモリの動作を示すタイ
ミング図、第5図は親画面の一部に縮)J\された子画
面を表示した状態を示す図、第6図は第2図のラインメ
モリの動作を示すタイミング図である。 (2)・・・ADCl (11)・・・データ圧縮回路
、 (14)・・・ビット変換回路、 (15)・・・
RA M 、 (16)(17)(18)(19)(
20)・・・シフトレジスタ群、 (21)・・・クロ
ック選択回路、 (23)(24)(25)・・・DA
C,(26)・・・親画面、 (27)・・・子画面。
ブロック図、第3図は子画面の映像信号を得るための説
明図、第4図は第1図のラインメモリの動作を示すタイ
ミング図、第5図は親画面の一部に縮)J\された子画
面を表示した状態を示す図、第6図は第2図のラインメ
モリの動作を示すタイミング図である。 (2)・・・ADCl (11)・・・データ圧縮回路
、 (14)・・・ビット変換回路、 (15)・・・
RA M 、 (16)(17)(18)(19)(
20)・・・シフトレジスタ群、 (21)・・・クロ
ック選択回路、 (23)(24)(25)・・・DA
C,(26)・・・親画面、 (27)・・・子画面。
Claims (6)
- (1)親画面の一部に、垂直方向及び水平方向に1/N
(N>1)縮小された子画面を表示する複画面表示制御
回路において、 1水平走査線毎に含まれる映像信号を所定ビットのデジ
タルデータに変換するA/Dコンバータと、 該A/Dコンバータから出力されたN水平走査線分のデ
ジタルデータを1水平走査分のデジタルデータに圧縮す
るデータ圧縮回路とを備え、該データ圧縮回路によって
得られたデジタルデータを前記子画面のデータとしてデ
ータメモリに書き込むことを特徴とした複画面表示制御
回路。 - (2)親画面の一部に、垂直方向及び水平方向に1/N
(N>1)縮小された子画面を表示する複画面表示制御
回路において、 1水平走査線毎に含まれる映像信号を所定ビットのデジ
タルデータに変換するA/Dコンバータと、 該A/Dコンバータから出力されたN水平走査線分のデ
ジタルデータを1水平走査分のデジタルデータに圧縮す
るデータ圧縮回路と、 該データ圧縮回路によって得られたデジタルデータを前
記所定ビットと異なるビット数に変換するビット変換回
路とを備え、 該ビット変換回路によって得られたデジタルデータを前
記子画面のデータとしてデータメモリに書き込むことを
特徴とした複画面表示制御回路。 - (3)前記データ圧縮回路は、 前記A/Dコンバータから出力されて第1入力端子に印
加された1水平走査線毎のデジタルデータに複数の係数
の何れかを選択的に乗じ、乗算結果を第1出力端子から
出力し、且つ第2入力端子に印加された、前記第1入力
端子に印加されたデジタルデータよりも所定水平走査以
前の1水平走査分のデジタルデータの通過を禁止又は許
可し、許可されたデジタルデータを第2出力端子から出
力するデータ選択回路と、 該データ選択回路の第1及び第2出力端子から出力され
たデジタルデータを加算する加算器と、該加算器によっ
て得られた加算データが書き込まれる第1及び第2ライ
ンメモリと、 該第1又は第2ラインメモリから読み出されたデジタル
データの何れかを選択し、前記データ選択回路の第2入
力端子に帰還する第1メモリデータ選択回路と、 前記第1又は第2ラインメモリから読み出されたデジタ
ルデータの何れかを選択し、前記データメモリに書き込
む第2メモリデータ選択回路と、前記第1及び第2ライ
ンメモリに対して、所定の書き込みクロック又は該書き
込みクロックより低い周波数の読み出しクロックを選択
するクロック選択回路とを備え、 前記第1又は第2ラインメモリが前記書き込みクロック
に基づいてN水平走査分のデジタルデータを書き込む期
間に、前記第2又は第1ラインメモリが前記読み出しク
ロックに基づいて、前記第1又は第2ラインメモリによ
る書き込み以前に書き込まれた1水平走査分のデジタル
データを前記第2メモリデータ選択回路を介して読み出
すことを特徴とした請求項(1)及び(2)記載の複画
面表示制御回路。 - (4)1水平走査線毎に含まれる映像信号を所定ビット
のデジタルデータに変換するA/Dコンバータと、該A
/Dコンバータから出力されたN(N>1)水平走査分
のデジタルデータを1水平走査分のデジタルデータに圧
縮するデータ圧縮回路と、該データ圧縮回路によって得
られたデジタルデータが親画面の一部である子画面のデ
ータとして書き込まれるデータメモリとを備え、前記親
画面の一部に、垂直方向及び水平方向に1/N縮小され
た前記子画面を表示する複画面表示制御回路において、 前記データメモリから読み出された1水平走査分のデジ
タルデータを書き込むラインメモリと、該ラインメモリ
に対して、所定の読み出しクロック又は該読み出しクロ
ックより低い周波数の書き込みクロックを選択するクロ
ック選択回路と、 前記ラインメモリから読み出されたデジタルデータをア
ナログ値に変換し、前記子画面の映像信号を出力するD
/Aコンバータとを備え、前記親画面の水平走査期間内
に、前記書き込みクロックに基づいて前記データメモリ
から読み出された1水平走査分のデジタルデータを前記
ラインメモリに書き込み、前記子画面の水平走査期間に
、前記読み出しクロックに基づいて前記ラインメモリか
らデジタルデータを読み出すことを特徴とした複画面表
示制御回路。 - (5)1水平走査線毎に含まれる映像信号を所定ビット
のデジタルデータに変換するA/Dコンバータと、該A
/Dコンバータから出力されたN(N>1)水平走査分
のデジタルデータを1水平走査分のデジタルデータに圧
縮するデータ圧縮回路と、該データ圧縮回路によって得
られたデジタルデータが親画面の一部である子画面のデ
ータとして書き込まれ、所定ビットより少ないビット長
で読み出されるデータメモリとを備え、前記親画面の一
部に、垂直方向及び水平方向に1/N縮小された前記子
画面を表示する複画面表示制御回路において、 前記データメモリから読み出された1水平走査分のデジ
タルデータを前記所定ビットに変換するビット変換回路
と、 該ビット変換回路によって得られたデジタルデータを書
き込むラインメモリと、 該ラインメモリに対して、所定の読み出しクロック又は
該読み出しクロックより低い周波数の書き込みクロック
を選択するクロック選択回路と、 前記ラインメモリから読み出されたデジタルデータをア
ナログ値に変換し、前記子画面の映像信号を出力するD
/Aコンバータとを備え、 前記親画面の水平走査期間内に、前記書き込みクロック
に基づいて前記ビット変換回路によって得られたデジタ
ルデータを前記ラインメモリに書き込み、前記子画面の
水平走査期間に、前記読み出しクロックに基づいて前記
ラインメモリからデジタルデータを読み出すことを特徴
とした複画面表示制御回路。 - (6)請求項(1)(2)(4)及び(5)記載の複画
面表示制御回路を備えたことを特徴とする映像機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20222388A JPH0250682A (ja) | 1988-08-12 | 1988-08-12 | 複画面表示制御回路及びそれを備えた映像機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20222388A JPH0250682A (ja) | 1988-08-12 | 1988-08-12 | 複画面表示制御回路及びそれを備えた映像機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0250682A true JPH0250682A (ja) | 1990-02-20 |
Family
ID=16454003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20222388A Pending JPH0250682A (ja) | 1988-08-12 | 1988-08-12 | 複画面表示制御回路及びそれを備えた映像機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0250682A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61163778A (ja) * | 1985-01-14 | 1986-07-24 | Matsushita Electric Ind Co Ltd | 2画面テレビジヨン受像機 |
JPS61224679A (ja) * | 1985-03-25 | 1986-10-06 | アールシーエー トムソン ライセンシング コーポレーシヨン | ビデオ信号処理装置 |
-
1988
- 1988-08-12 JP JP20222388A patent/JPH0250682A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61163778A (ja) * | 1985-01-14 | 1986-07-24 | Matsushita Electric Ind Co Ltd | 2画面テレビジヨン受像機 |
JPS61224679A (ja) * | 1985-03-25 | 1986-10-06 | アールシーエー トムソン ライセンシング コーポレーシヨン | ビデオ信号処理装置 |
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