JPH05143043A - 多画面表示装置 - Google Patents
多画面表示装置Info
- Publication number
- JPH05143043A JPH05143043A JP3304799A JP30479991A JPH05143043A JP H05143043 A JPH05143043 A JP H05143043A JP 3304799 A JP3304799 A JP 3304799A JP 30479991 A JP30479991 A JP 30479991A JP H05143043 A JPH05143043 A JP H05143043A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- multiplexer
- digital
- analog
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Studio Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】回路構成の簡単な多画面表示装置を提供する。
【構成】複数のフレームメモリ５1 〜５n は、相互に異
なる複数の映像信号に対応するＲ，Ｇ，Ｂ信号を各別に
記憶する。マルチプレクサ７は、フレームメモリ５1 〜
５n から読み出したＲ，Ｇ，Ｂ信号から折り返し除去フ
ィルタ６1 〜６n により折り返し成分を除去した信号を
選択的に出力する。ディスプレイ９は、マルチプレクサ
７の出力をディジタル・アナログ変換器８によりアナロ
グ信号に変換したＲ，Ｇ，Ｂ信号に基づいて複数の画面
を表示する。タイミング発生回路１１は、各フレームメ
モリ５1 〜５n の読み出しおよび書き込みのタイミング
とマルチプレクサ７の選択動作とを制御する。
なる複数の映像信号に対応するＲ，Ｇ，Ｂ信号を各別に
記憶する。マルチプレクサ７は、フレームメモリ５1 〜
５n から読み出したＲ，Ｇ，Ｂ信号から折り返し除去フ
ィルタ６1 〜６n により折り返し成分を除去した信号を
選択的に出力する。ディスプレイ９は、マルチプレクサ
７の出力をディジタル・アナログ変換器８によりアナロ
グ信号に変換したＲ，Ｇ，Ｂ信号に基づいて複数の画面
を表示する。タイミング発生回路１１は、各フレームメ
モリ５1 〜５n の読み出しおよび書き込みのタイミング
とマルチプレクサ７の選択動作とを制御する。
Description
【０００１】
【産業上の利用分野】本発明はディスプレイ上に複数の
画面を表示可能な多画面表示装置に関するものである。
画面を表示可能な多画面表示装置に関するものである。
【０００２】
【従来の技術】従来、アスペクト比１６：９のディスプ
レイ上に、アスペクト比４：３の１つのフル映像信号
と、３つの１／３サイズの映像信号とを表示する多画面
表示装置として、例えば図４のような構成のものが提案
されていた。この多画面表示装置は、入力端子３１1 〜
３１n と、アナログ・ディジタル変換器３２1 〜３２n
と、Ｙ／Ｃ復号回路３３1 〜３３n と、フレームメモリ
３４1 〜３４n と、ディジタル・アナログ変換器３５1
〜３５n と、デマトリクス３６1 〜３６n と、メモリ制
御回路３７1 〜３７n と、アナログスイッチ３８と、出
力制御回路３９と、ディスプレイ４０とを備えている。
相互に異なる複数のアナログ入力映像信号は、入力端子
３１1 〜３１n に入力され、アナログ・ディジタル変換
器３２1 〜３２n によりディジタルの映像信号に変換さ
れ、Ｙ／Ｃ復号回路３３1 〜３３n によりディジタルの
Ｙ，Ｃ信号に復号される。これらＹ，Ｃ信号のうち、例
えばＹ／Ｃ復号回路３３1 からのＹ，Ｃ信号はメモリ制
御回路３７1 により書き込みのタイミングを制御される
フレームメモリ３４1 に記憶され、メモリ制御回路３７
1 により所定のタイミングでフレームメモリ３４1 から
読み出されて、ディジタル・アナログ変換器３５1 によ
りアナログのＹ，Ｃ信号に変換され、デマトリクス３６
によりアナログのＲ，Ｇ，Ｂ信号に変換される。一方、
Ｙ／Ｃ復号回路３３2 からのＹ，Ｃ信号はメモリ制御回
路３７2 により書き込みのタイミングを制御されるフレ
ームメモリ３４2 に記憶され、メモリ制御回路３７2 に
より所定のタイミングでフレームメモリ３４2 から読み
出されて、デマトリクス３６2 によりディジタルのＲ，
Ｇ，Ｂ信号に変換され、ディジタル・アナログ変換器３
５2 によりアナログのＲ，Ｇ，Ｂ信号に変換される。ま
たＹ／Ｃ復号回路３３n からのＹ，Ｃ信号は、デマトリ
クス３６n によりディジタルのＲ，Ｇ，Ｂ信号に変換さ
れ、メモリ制御回路３７n により書き込みのタイミング
を制御されるフレームメモリ３４n に記憶され、メモリ
制御回路３７n により所定のタイミングでフレームメモ
リ３４n から読み出されて、ディジタル・アナログ変換
器３５n によりアナログのＲ，Ｇ，Ｂ信号に変換され
る。そして、アナログのＲ，Ｇ，Ｂ信号は各々出力制御
回路３９により制御されるアナログスイッチ３８により
選択されてディスプレイ４０に供給され、表示される。
レイ上に、アスペクト比４：３の１つのフル映像信号
と、３つの１／３サイズの映像信号とを表示する多画面
表示装置として、例えば図４のような構成のものが提案
されていた。この多画面表示装置は、入力端子３１1 〜
３１n と、アナログ・ディジタル変換器３２1 〜３２n
と、Ｙ／Ｃ復号回路３３1 〜３３n と、フレームメモリ
３４1 〜３４n と、ディジタル・アナログ変換器３５1
〜３５n と、デマトリクス３６1 〜３６n と、メモリ制
御回路３７1 〜３７n と、アナログスイッチ３８と、出
力制御回路３９と、ディスプレイ４０とを備えている。
相互に異なる複数のアナログ入力映像信号は、入力端子
３１1 〜３１n に入力され、アナログ・ディジタル変換
器３２1 〜３２n によりディジタルの映像信号に変換さ
れ、Ｙ／Ｃ復号回路３３1 〜３３n によりディジタルの
Ｙ，Ｃ信号に復号される。これらＹ，Ｃ信号のうち、例
えばＹ／Ｃ復号回路３３1 からのＹ，Ｃ信号はメモリ制
御回路３７1 により書き込みのタイミングを制御される
フレームメモリ３４1 に記憶され、メモリ制御回路３７
1 により所定のタイミングでフレームメモリ３４1 から
読み出されて、ディジタル・アナログ変換器３５1 によ
りアナログのＹ，Ｃ信号に変換され、デマトリクス３６
によりアナログのＲ，Ｇ，Ｂ信号に変換される。一方、
Ｙ／Ｃ復号回路３３2 からのＹ，Ｃ信号はメモリ制御回
路３７2 により書き込みのタイミングを制御されるフレ
ームメモリ３４2 に記憶され、メモリ制御回路３７2 に
より所定のタイミングでフレームメモリ３４2 から読み
出されて、デマトリクス３６2 によりディジタルのＲ，
Ｇ，Ｂ信号に変換され、ディジタル・アナログ変換器３
５2 によりアナログのＲ，Ｇ，Ｂ信号に変換される。ま
たＹ／Ｃ復号回路３３n からのＹ，Ｃ信号は、デマトリ
クス３６n によりディジタルのＲ，Ｇ，Ｂ信号に変換さ
れ、メモリ制御回路３７n により書き込みのタイミング
を制御されるフレームメモリ３４n に記憶され、メモリ
制御回路３７n により所定のタイミングでフレームメモ
リ３４n から読み出されて、ディジタル・アナログ変換
器３５n によりアナログのＲ，Ｇ，Ｂ信号に変換され
る。そして、アナログのＲ，Ｇ，Ｂ信号は各々出力制御
回路３９により制御されるアナログスイッチ３８により
選択されてディスプレイ４０に供給され、表示される。
【０００３】
【発明が解決しようとする課題】上記従来の多画面表示
装置では、フレームメモリ３４1 〜３４n における信号
形態が統一されておらず、表示制御が複雑であることか
ら、回路構成が複雑であり、製造コストの低減の妨げと
なるという問題があった。本発明はかかる事情に鑑みて
成されたものであり、回路構成の簡単な多画面表示装置
を提供することを目的とする。
装置では、フレームメモリ３４1 〜３４n における信号
形態が統一されておらず、表示制御が複雑であることか
ら、回路構成が複雑であり、製造コストの低減の妨げと
なるという問題があった。本発明はかかる事情に鑑みて
成されたものであり、回路構成の簡単な多画面表示装置
を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、相互に異なる
複数の映像信号に対応する同一種類のコンポーネント信
号を各別に記憶する複数のフレームメモリと、これらフ
レームメモリから読み出した信号に基づいて得られる複
数の信号を選択的に出力するマルチプレクサと、このマ
ルチプレクサの出力に基づいて複数の画面を表示するデ
ィスプレイと、前記各フレームメモリの読み出しおよび
書き込みのタイミングと前記マルチプレクサの選択動作
とを制御するタイミング発生回路とを設けたことを特徴
としている。
複数の映像信号に対応する同一種類のコンポーネント信
号を各別に記憶する複数のフレームメモリと、これらフ
レームメモリから読み出した信号に基づいて得られる複
数の信号を選択的に出力するマルチプレクサと、このマ
ルチプレクサの出力に基づいて複数の画面を表示するデ
ィスプレイと、前記各フレームメモリの読み出しおよび
書き込みのタイミングと前記マルチプレクサの選択動作
とを制御するタイミング発生回路とを設けたことを特徴
としている。
【０００５】
【作用】複数のフレームメモリは、相互に異なる複数の
映像信号に対応する同一種類のコンポーネント信号を各
別に記憶する。マルチプレクサは、フレームメモリから
読み出した信号に基づいて得られる複数の信号を選択的
に出力する。ディスプレイは、マルチプレクサの出力に
基づいて複数の画面を表示する。タイミング発生回路
は、各フレームメモリの読み出しおよび書き込みのタイ
ミングとマルチプレクサの選択動作とを制御する。
映像信号に対応する同一種類のコンポーネント信号を各
別に記憶する。マルチプレクサは、フレームメモリから
読み出した信号に基づいて得られる複数の信号を選択的
に出力する。ディスプレイは、マルチプレクサの出力に
基づいて複数の画面を表示する。タイミング発生回路
は、各フレームメモリの読み出しおよび書き込みのタイ
ミングとマルチプレクサの選択動作とを制御する。
【０００６】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例における多画面表示
装置の構成図で、この多画面表示装置は、入力端子１1
〜１n と、アナログ・ディジタル変換器２1 〜２n と、
Ｙ／Ｃ復号回路３1 〜３n と、デマトリクス４1 〜４n
と、フレームメモリ５1〜５n と、折り返し除去フィル
タ６1 〜６n と、マルチプレクサ７と、ディジタル・ア
ナログ変換器８と、ディスプレイ９と、ＣＰＵ１０と、
タイミング発生回路１１とを備えている。入力端子１1
〜１n には、相互に異なるアナログの入力映像信号が入
力される。アナログ・ディジタル変換器２1 〜２n は、
入力端子１1 〜１n からの映像信号をディジタルの映像
信号に変換する。Ｙ／Ｃ復号回路３1 〜３n は、アナロ
グ・ディジタル変換器２1 〜２n からの映像信号をディ
ジタルのＹ，Ｃ信号に復号する。デマトリクス４1 〜４
n は、Ｙ／Ｃ復号回路３1 〜３ n からのＹ，Ｃ信号をデ
ィジタルのＲ，Ｇ，Ｂ信号に変換する。フレームメモリ
５1 〜５n は、デマトリクス４1 〜４n からのＲ，Ｇ，
Ｂ信号を一時記憶する。折り返し除去フィルタ６1 〜６
n は、フレームメモリ５1 〜５n からのＲ，Ｇ，Ｂ信号
から、縮小表示の際に発生する信号の折り返し成分を除
去する。マルチプレクサ７は、折り返し除去フィルタ６
1 〜６n からのＲ，Ｇ，Ｂ信号を適切なタイミングおよ
び順序で選択的に出力する。ディジタル・アナログ変換
器８は、マルチプレクサ７からのＲ，Ｇ，Ｂ信号をアナ
ログのＲ，Ｇ，Ｂ信号に変換する。ディスプレイ９は、
ディジタル・アナログ変換器８からのＲ，Ｇ，Ｂ信号に
基づいて画像を表示する。ＣＰＵ１０は、タイミング発
生回路１１を制御する。タイミング発生回路１１は、フ
レームメモリ５1 〜５n の書き込みおよび読み出しのタ
イミングを制御すると共に、マルチプレクサ７の動作を
制御する。
説明する。図１は本発明の一実施例における多画面表示
装置の構成図で、この多画面表示装置は、入力端子１1
〜１n と、アナログ・ディジタル変換器２1 〜２n と、
Ｙ／Ｃ復号回路３1 〜３n と、デマトリクス４1 〜４n
と、フレームメモリ５1〜５n と、折り返し除去フィル
タ６1 〜６n と、マルチプレクサ７と、ディジタル・ア
ナログ変換器８と、ディスプレイ９と、ＣＰＵ１０と、
タイミング発生回路１１とを備えている。入力端子１1
〜１n には、相互に異なるアナログの入力映像信号が入
力される。アナログ・ディジタル変換器２1 〜２n は、
入力端子１1 〜１n からの映像信号をディジタルの映像
信号に変換する。Ｙ／Ｃ復号回路３1 〜３n は、アナロ
グ・ディジタル変換器２1 〜２n からの映像信号をディ
ジタルのＹ，Ｃ信号に復号する。デマトリクス４1 〜４
n は、Ｙ／Ｃ復号回路３1 〜３ n からのＹ，Ｃ信号をデ
ィジタルのＲ，Ｇ，Ｂ信号に変換する。フレームメモリ
５1 〜５n は、デマトリクス４1 〜４n からのＲ，Ｇ，
Ｂ信号を一時記憶する。折り返し除去フィルタ６1 〜６
n は、フレームメモリ５1 〜５n からのＲ，Ｇ，Ｂ信号
から、縮小表示の際に発生する信号の折り返し成分を除
去する。マルチプレクサ７は、折り返し除去フィルタ６
1 〜６n からのＲ，Ｇ，Ｂ信号を適切なタイミングおよ
び順序で選択的に出力する。ディジタル・アナログ変換
器８は、マルチプレクサ７からのＲ，Ｇ，Ｂ信号をアナ
ログのＲ，Ｇ，Ｂ信号に変換する。ディスプレイ９は、
ディジタル・アナログ変換器８からのＲ，Ｇ，Ｂ信号に
基づいて画像を表示する。ＣＰＵ１０は、タイミング発
生回路１１を制御する。タイミング発生回路１１は、フ
レームメモリ５1 〜５n の書き込みおよび読み出しのタ
イミングを制御すると共に、マルチプレクサ７の動作を
制御する。
【０００７】次に動作を説明する。アナログの第１の入
力映像信号が入力端子１1 に入力されると、この第１の
入力映像信号は、アナログ・ディジタル変換器２1 によ
りディジタルの映像信号に変換され、この映像信号は、
Ｙ／Ｃ復号回路３1 によりディジタルのＹ，Ｃ信号に復
号され、このＹ，Ｃ信号は、デマトリクス４1 によりデ
ィジタルのＲ，Ｇ，Ｂ信号に変換され、このＲ，Ｇ，Ｂ
信号は、フレームメモリ５1 に記憶される。このときの
書き込みタイミングはタイミング発生回路１１により制
御される。フレームメモリ５1 に記憶されたＲ，Ｇ，Ｂ
信号は、タイミング発生回路１１により所定のタイミン
グで読み出され、このＲ，Ｇ，Ｂ信号は、折り返し除去
フィルタ６1 〜６n により縮小表示の際に発生する信号
の折り返し成分を除去され、このＲ，Ｇ，Ｂ信号は、マ
ルチプレクサ７に供給される。
力映像信号が入力端子１1 に入力されると、この第１の
入力映像信号は、アナログ・ディジタル変換器２1 によ
りディジタルの映像信号に変換され、この映像信号は、
Ｙ／Ｃ復号回路３1 によりディジタルのＹ，Ｃ信号に復
号され、このＹ，Ｃ信号は、デマトリクス４1 によりデ
ィジタルのＲ，Ｇ，Ｂ信号に変換され、このＲ，Ｇ，Ｂ
信号は、フレームメモリ５1 に記憶される。このときの
書き込みタイミングはタイミング発生回路１１により制
御される。フレームメモリ５1 に記憶されたＲ，Ｇ，Ｂ
信号は、タイミング発生回路１１により所定のタイミン
グで読み出され、このＲ，Ｇ，Ｂ信号は、折り返し除去
フィルタ６1 〜６n により縮小表示の際に発生する信号
の折り返し成分を除去され、このＲ，Ｇ，Ｂ信号は、マ
ルチプレクサ７に供給される。
【０００８】また、入力端子１2 〜１n に入力されるア
ナログの第２〜第ｎの入力映像信号も、アナログ・ディ
ジタル変換器２2 〜２n などにより同様に処理されて、
ディジタルのＲ，Ｇ，Ｂ信号が折り返し除去フィルタ６
2 〜６n からマルチプレクサ７に供給される。マルチプ
レクサ７は、タイミング発生回路１１により制御されて
折り返し除去フィルタ６1 〜６n からのＲ，Ｇ，Ｂ信号
を選択的に出力し、このＲ，Ｇ，Ｂ信号は、ディジタル
・アナログ変換器８によりアナログのＲ，Ｇ，Ｂ信号に
変換され、このＲ，Ｇ，Ｂ信号は、ディスプレイ９に供
給され、表示される。
ナログの第２〜第ｎの入力映像信号も、アナログ・ディ
ジタル変換器２2 〜２n などにより同様に処理されて、
ディジタルのＲ，Ｇ，Ｂ信号が折り返し除去フィルタ６
2 〜６n からマルチプレクサ７に供給される。マルチプ
レクサ７は、タイミング発生回路１１により制御されて
折り返し除去フィルタ６1 〜６n からのＲ，Ｇ，Ｂ信号
を選択的に出力し、このＲ，Ｇ，Ｂ信号は、ディジタル
・アナログ変換器８によりアナログのＲ，Ｇ，Ｂ信号に
変換され、このＲ，Ｇ，Ｂ信号は、ディスプレイ９に供
給され、表示される。
【０００９】なおタイミング発生回路１１は、ＣＰＵ１
０により制御されて、各入力映像信号から希望のメイ
ン、サブ表示を行えるように、各フレームメモリ５1 〜
５n の書き込みおよび読み出しとマルチプレクサ７の動
作とを制御する。例えば、第１の入力映像信号をメイン
表示し、第２〜第ｎの入力映像信号をサブ表示する場
合、そのイメージは図２のように表現できる。このよう
な表示を行うためには、フレームメモリ５1 〜５n の読
み出しを、図３のように制御すればよい。なおこの場
合、メインである第１の入力映像信号の表示と、サブで
ある第２〜第ｎの入力映像信号の表示とは、面積比で３
６：１すなわち長さの比で６：１なので、第２〜第ｎの
入力映像信号は、第１の入力映像信号と比較して、水平
方向および垂直方向共に信号を１／６に圧縮して、ある
いは１／６に間引いて、フレームメモリ５2 〜５n から
読み出す必要がある。
０により制御されて、各入力映像信号から希望のメイ
ン、サブ表示を行えるように、各フレームメモリ５1 〜
５n の書き込みおよび読み出しとマルチプレクサ７の動
作とを制御する。例えば、第１の入力映像信号をメイン
表示し、第２〜第ｎの入力映像信号をサブ表示する場
合、そのイメージは図２のように表現できる。このよう
な表示を行うためには、フレームメモリ５1 〜５n の読
み出しを、図３のように制御すればよい。なおこの場
合、メインである第１の入力映像信号の表示と、サブで
ある第２〜第ｎの入力映像信号の表示とは、面積比で３
６：１すなわち長さの比で６：１なので、第２〜第ｎの
入力映像信号は、第１の入力映像信号と比較して、水平
方向および垂直方向共に信号を１／６に圧縮して、ある
いは１／６に間引いて、フレームメモリ５2 〜５n から
読み出す必要がある。
【００１０】このように、全てのフレームメモリ５1 〜
５n にＲ，Ｇ，Ｂ信号を記憶するので、従来のように
Ｙ，Ｃ信号やＲ，Ｇ，Ｂ信号を不統一に記憶するものと
比較して、表示制御が容易である。したがって、簡単な
回路構成により、アスペクト比１６：９のディスプレイ
９上に、アスペクト比４：３の１個のメイン映像と、３
個、１２個、あるいは２７個のサブ映像とを表示でき、
製造コストを良好に低減できる。
５n にＲ，Ｇ，Ｂ信号を記憶するので、従来のように
Ｙ，Ｃ信号やＲ，Ｇ，Ｂ信号を不統一に記憶するものと
比較して、表示制御が容易である。したがって、簡単な
回路構成により、アスペクト比１６：９のディスプレイ
９上に、アスペクト比４：３の１個のメイン映像と、３
個、１２個、あるいは２７個のサブ映像とを表示でき、
製造コストを良好に低減できる。
【００１１】なお上記実施例においては、アナログ・デ
ィジタル変換器２1〜２n を設け、全部の入力映像信号
がアナログ信号であるものとしたが、全部あるいは一部
の入力映像信号がディジタル信号である場合、それに対
応するアナログ・ディジタル変換器は不要である。さら
に入力信号がＹ，Ｃのディジタルコンポーネント信号で
ある場合、それに対応するアナログ・ディジタル変換器
およびＹ／Ｃ復号回路は不要である。さらに入力信号が
Ｒ，Ｇ，Ｂのディジタルコンポーネント信号である場
合、それに対応するアナログ・ディジタル変換器とＹ／
Ｃ復号回路とデマトリクスとは不要である。
ィジタル変換器２1〜２n を設け、全部の入力映像信号
がアナログ信号であるものとしたが、全部あるいは一部
の入力映像信号がディジタル信号である場合、それに対
応するアナログ・ディジタル変換器は不要である。さら
に入力信号がＹ，Ｃのディジタルコンポーネント信号で
ある場合、それに対応するアナログ・ディジタル変換器
およびＹ／Ｃ復号回路は不要である。さらに入力信号が
Ｒ，Ｇ，Ｂのディジタルコンポーネント信号である場
合、それに対応するアナログ・ディジタル変換器とＹ／
Ｃ復号回路とデマトリクスとは不要である。
【００１２】また上記実施例においては、フレームメモ
リ５1 〜５n にＲ，Ｇ，Ｂ信号を記憶するように構成し
たが、フレームメモリ５1 〜５n にＹ，Ｃ信号を記憶し
てメモリ容量を削減するように構成してもよい。また、
フレームメモリ５1 〜５n からＲ，Ｇ，Ｂ信号を読み出
すときに、表示画面の上下左右に相当する部分を若干削
って読み出すことにより、ディスプレイ９の水平および
垂直のオーバースキャンによる映像の隠れの影響を軽減
するように構成してもよい。
リ５1 〜５n にＲ，Ｇ，Ｂ信号を記憶するように構成し
たが、フレームメモリ５1 〜５n にＹ，Ｃ信号を記憶し
てメモリ容量を削減するように構成してもよい。また、
フレームメモリ５1 〜５n からＲ，Ｇ，Ｂ信号を読み出
すときに、表示画面の上下左右に相当する部分を若干削
って読み出すことにより、ディスプレイ９の水平および
垂直のオーバースキャンによる映像の隠れの影響を軽減
するように構成してもよい。
【００１３】
【発明の効果】以上説明したように本発明によれば、相
互に異なる複数の映像信号に対応する同一種類のコンポ
ーネント信号を各別に記憶する複数のフレームメモリ
と、フレームメモリから読み出した信号に基づいて得ら
れる複数の信号を選択的に出力するマルチプレクサと、
マルチプレクサの出力に基づいて複数の画面を表示する
ディスプレイと、各フレームメモリの読み出しおよび書
き込みのタイミングとマルチプレクサの選択動作とを制
御するタイミング発生回路とを設けたので、全てのフレ
ームメモリに同一種類のコンポーネント信号を記憶する
ことから、従来のように複数種類のコンポーネント信号
を不統一に記憶するものと比較して、表示制御が容易で
ある。したがって、簡単な回路構成でディスプレイ上に
複数の画面を表示でき、製造コストを良好に低減できる
という優れた効果を奏する。
互に異なる複数の映像信号に対応する同一種類のコンポ
ーネント信号を各別に記憶する複数のフレームメモリ
と、フレームメモリから読み出した信号に基づいて得ら
れる複数の信号を選択的に出力するマルチプレクサと、
マルチプレクサの出力に基づいて複数の画面を表示する
ディスプレイと、各フレームメモリの読み出しおよび書
き込みのタイミングとマルチプレクサの選択動作とを制
御するタイミング発生回路とを設けたので、全てのフレ
ームメモリに同一種類のコンポーネント信号を記憶する
ことから、従来のように複数種類のコンポーネント信号
を不統一に記憶するものと比較して、表示制御が容易で
ある。したがって、簡単な回路構成でディスプレイ上に
複数の画面を表示でき、製造コストを良好に低減できる
という優れた効果を奏する。
【図１】本発明の一実施例における多画面表示装置の構
成図である。
成図である。
【図２】本発明の一実施例における多画面表示装置の表
示の概念説明図である。
示の概念説明図である。
【図３】本発明の一実施例における多画面表示装置のフ
レームメモリからの読み出しタイミングの説明図であ
る。
レームメモリからの読み出しタイミングの説明図であ
る。
【図４】従来の多画面表示装置の構成図である。
５1 〜５n フレームメモリ ７ マルチプレクサ ９ ディスプレイ １１ タイミング発生回路
Claims (1)
- 【請求項１】 相互に異なる複数の映像信号に対応する
同一種類のコンポーネント信号を各別に記憶する複数の
フレームメモリと、これらフレームメモリから読み出し
た信号に基づいて得られる複数の信号を選択的に出力す
るマルチプレクサと、このマルチプレクサの出力に基づ
いて複数の画面を表示するディスプレイと、前記各フレ
ームメモリの読み出しおよび書き込みのタイミングと前
記マルチプレクサの選択動作とを制御するタイミング発
生回路とを設けたことを特徴とする多画面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304799A JPH05143043A (ja) | 1991-11-20 | 1991-11-20 | 多画面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304799A JPH05143043A (ja) | 1991-11-20 | 1991-11-20 | 多画面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143043A true JPH05143043A (ja) | 1993-06-11 |
Family
ID=17937383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304799A Pending JPH05143043A (ja) | 1991-11-20 | 1991-11-20 | 多画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014069433A1 (ja) * | 2012-11-05 | 2014-05-08 | シャープ株式会社 | 映像処理装置および映像処理方法 |
| JPWO2012107996A1 (ja) * | 2011-02-08 | 2014-07-03 | Ｎｅｃディスプレイソリューションズ株式会社 | 画像表示装置 |
-
1991
- 1991-11-20 JP JP3304799A patent/JPH05143043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2012107996A1 (ja) * | 2011-02-08 | 2014-07-03 | Ｎｅｃディスプレイソリューションズ株式会社 | 画像表示装置 |
| WO2014069433A1 (ja) * | 2012-11-05 | 2014-05-08 | シャープ株式会社 | 映像処理装置および映像処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050608 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060921 |