JPS61224679A - ビデオ信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、解像度の低下した表示を行なうために、サブ
サンプリングされるビデオ信号を処理するビデオ信号処
理装置に関する。

発明の背景 ピクチャーインピク≠ヤー（以下、ＰｉｎＰという。）
表示において、副信号から発生される縮少されたサイズ
の画像、すなわち解像度の低下した画像が主信号から発
生される画像の一部に挿入される。

ＰｉｎＰ表示機能を有するテレビジョン受像機は、例え
ば、“テレビジョン受像機”という名称の米国特許第４
，２９８，８９１号明細書に開示されている。

典型的なＰｉｎＰテレビジョン受像機は、別々のチュー
ナ、中間周波増幅器およびビデオ信号復調器を使用し、
ルミナンス信号および色差信号を２組発生させる。１組
は主画像用であり、もう１組は副画像用である。典型的
には、副信号は耐折返しフィルタを介して処理され、水
平および垂直方向にサブサンプリングされ、縮少された
サイズの画像を発生する。

耐折返しフィルタは水平および垂直方向において信号の
帯域幅を減少させ、サブサンプリングにより生じる歪み
成分を減少させる。これらの歪み成分は折返し成分とも
呼ばれる。折返し成分は、よく知られているナイキスト
（Ｎｙｑｕｉｓｔ　）のサンプリング基準により設定さ
れる周波数以下の周波数で信号がサンプリングされる時
に生じる。折返し成分は、サブサンプリングされた信号
の周波数メイクトル外にあって、サブサンプリング処理
によシサブサンプリングされた信号の周波数スペクトル
内にある別の周波数に変換される元の信号中の周波数成
分である。耐折返しフィルタは、サブサンプリング・シ
ステムにおいて望ましいものであるが、再生画像におい
て遷移を不鮮明にするという望ましくない副次的作用を
持っている。

典型的なＰｉｎＰテレビジョン受像機は、標準の単一画
像の受像機に比べてかなり多い回路を含んでおり、従っ
て製造コストが高くなる。この余分の回路の大部分は、
サブサンプリングされた画像の１フイールドもしくはそ
れより多いフィールドを貯える電荷結合装置もしくはラ
ンダム・アクセス・メモリ（以下、ＲＡＭという。）の
ようなメモリである。このメモリは副信号と主信号とを
適当に同期させ、安定した副画像を再生する。

副サンプルは副信号に同期してメモリに書き込まれ、表
示させるために同期してメモリから読み出される。主信
号および副信号は相関がないので、同時に、サンプルを
メモリに書き込み、サンプルをメモリから読み出す必要
がある。このような読出し一書込みを避けるように設計
されたメモリ構成は高価なものになシ易い。

メモリのコストのもう１つの要因は比較的多数のピクセ
ル（ｐｉｘｅｌ　）メモリ・セルが副画像を保持するた
めに必要なことである。例えば、色副搬送波周波数の４
倍のサンプリング周波数を有するＮＴＳＣ方式のディジ
タル・テレビジョン受像機は水平ライン当り９１０個の
サンプルを発生する。ビデオ信号の１フイールドには２
６２．５ラインが含まれている。画像が、水平および垂
直方向に、１対３０割合でサブサンプリングされ、７０
チのラインおよび各ラインの７５％のサンプルだけが処
理されるならば、各フィールドについて１３，９３５個
のピクセルが発生される。各ピクセルは８ビツトのルミ
ナンス情報および６ビツトのクロミナンス情報を含んで
いるので、このようなＰｉｎＰシステムでは縮少された
サイズの副信号の１フイールドを貯えるために１９５，
０９０ビツトのメモリが必要である。

本発明は、比較的鮮鋭な画像の再生が行なわれるＰｉｎ
Ｐ型式のテレビジョン受像機のような、解像度の低下し
た表示装置に使われるビデオ信号処理装置を提供するも
のである。

発明の概要 本発明は、挿入画像を発生する、サブサンプリングされ
た信号中のサンプリング歪み成分を減少させる耐折返し
フィルタを含んでいるＰｉｎＰ型式のテレビジョン信号
表示装置において具体化される。本発明による装置は、
濾波され、サブサンプリングされた信号を処理し、再生
画像における高周波遷移を強調するピーキング・フィル
タを含んでいる。

実施例 図中、太い矢印は多ビットの並列ディジタル信号のため
のパスを表わし、細い矢印はアナログ信号もしくは単一
ピットのディジタル信号を伝達する結線を表わす。各装
置の処理速度の違いにより信号経路のある箇所に補償用
遅延要素が必要となる。特定のシステムにおいて、この
ような遅延要素がどこに必要であるかということはディ
ジタル回路の設計分野の当業者には容易に分る。

第１図は、ＰｉｎＰの処理回路の主要素をブロック形式
で示したものである。第一のすなわち圭画面を表わすビ
デオ信号は主信号源４０から発生する信号源４０は、放
送ビデオ信号を受信する受信用アンテナ、通常のテレビ
ジョン受像機が含んでいる、赤色、Ｒ１緑色、Ｇ、青色
、Ｂなるカラー信号を発生して表示装置（図示せず）を
駆動するために必要なすべての処理回路を含んでいる。

主信号源４０はマルチプレクサ３８の信号入力端子の第
１セツトに主のＲＧＢ信号を供給する。また、主信号源
４０は、ＰｉｎＰサブサンプリングおよび同期回路１１
に供給される主水平同期信号、ＭＡＩＮＨ８ＹＮＣ、お
よび主垂直同期信号、ＭＡＩＮ　ＶＳＹＮＣを発生する
。

例えば、通常のディジタル・テレビジョン受像機が含ん
でいるチューナ、中間周波（以下、ＩＰという。）増幅
器、ビデオ検波器、同期分離回路、およびルミナンス／
クロミナンス信号分離回路を含んでいる副信号源１０は
、８ビツトの副ルミナンス信号ＹＡおよび副りロミナン
ス信号ｃ人をそれぞれ供給する。副信号源１０は副水平
同期ＩＪ？ルスＡＵＸ　ＶＳＹＮＣ、副水平同期ノクル
スＡＵＸＨ８ＹＮｃオよびクロック信号４Ｆ、ｃも発生
する。クロック信号は副信号のカラー同期ノ々−スト成
分に位相固定され、色副搬送波周波数へ。の４倍の周波
数４　ｆｇｃを有する。

副ルミナンス信号ＹＡおよび副クロミナンス信号ＣＡは
ＰｆｎＰサブサンシリングおよび同期回路１１に供給さ
れる。副信号が縮少されたサイズの画像として再生され
る。から、サブサンプリング訃よび同期回路１１は副ル
ミナンス信号Ｙ＾および副りロミナンス信号Ｃムの両方
の情報成分を減少させる。

また、サブサンプリングおよび同期回路１１は、副信号
成分が主信号の所定数の逐次ラインの所定部分に挿入さ
れるように条件付ける。

サブサンプリングおよび同期回路１１からの副ルミナン
ス・サンプルと副クロミナンス・サングルはディジタル
・アナログ変換器（以下、ＤＡ変換器という。）および
マトリックス回路３６に供給される。ＤＡ変換器および
マトリックス回路３６は副ディゾタル・ルミナンス信号
および副ディジタル・クロミナンス信号をそれぞれアナ
ログ信号に変換し、それらを適当な割合いで合成し表示
装置（図示せず。）を駆動するための赤色Ｒ１緑色Ｇ。

青色Ｂのカラー信号を発生する。これらのＲＧＢのカラ
ー信号はマルチプレクサ３８の入力端子の中の第２セツ
トに結合される。回路１１からの信号、マルチブレフサ
制御信号、ＭＵＸ　Ｃ０ＮＴＲ０Ｌに応答するマルチプ
レクサ３８は、主信号源４０からの主カラー信号および
ＤＡ変換器およびマトリックス回。

路３６から副カラー信号を選択的に、また交互に表示装
置に供給してＰｉｎＰ表示を発生させる。

副信号源１０からの信号ＹＡおよびｃＡはサブサンプリ
ングおよび同期回路１１の水平ライン信号処理回路１４
に供給される。視聴者により制御されるピーキングのレ
ベル源１２は、例えば、４つの位置を有するスイッチで
構成され、ディジタルのピーキング信号ＰＬを水平ライ
ン処理回路１４に供給する。ピーキング信号’ＰＬはＯ
，Ｌｉ２．１／２．１の値をとる。以下に説明するメモ
リ入力アドレスおよびクロック信号発生器２０はパスＣ
８１を介して処理回路１４に４　Ｆｌｌ（４％　２　Ｆ
５ｃｚ　４　ＦＢＪ５、Ｆ、。１５のクロック信号を供
給する。クロック信号４　ＦＢ（２−、２ＦＢｃ−、４
ＦＢｃ／＋５、Ｆ’５ｃ１５は色副搬送波周波数の４倍
、２倍、４／１５倍、１１５倍の各周波数を有する。

第２Ａ図および第２Ｂ図は、水平ライン処理回路１４の
ルミナンス部とクロミナンス部をそれぞれ示すブロック
図である。第２Ａ図において、副ルミナンス信号ＹＡお
よびクロック信号４Ｆ３ｃが着眼インパルス応答（以下
、ＦＩＲという。）低域通過フィルタ２１０に供給され
る。低域フィルタ２１０は通常設計のものであり、次式
で定義される伝達関数Ｈ（Ｙｈ　）を有する。

Ｈ（Ｙｈ）＝　（１＋Ｚ”２）２＊　（１＋Ｚ−３）２
／１６ここで、２は通常の２−変換表示法を表わし、ｚ
−１は４Ｆ８ｃのクロック信号のｉ周期に等しい遅延期
間を表わす。フィルタ２１０は耐折返し雑音フィルタで
ある。フィルタ２１０は、副ルミナンス信号がサブサン
プリングされる時、副ルミナンス信号ＹＡの高周波成分
を低周波成分に比べて減衰させて折返し歪みを減少させ
る。

フィルタ２１０の出力サンプルはメモリ入力アドレスお
よびクロック信号発生器２０から発生される４Ｆｓｃ１
５のクロック信号によりクロック制御されるラッチ２１
２に供給される。従って、ラッチ２１２は濾波済みルミ
ナンス信号をサブサンプリングし、その入力に供給され
るサンプルの４ｆｓｃなるサングル周波数を１１５だけ
減少させた４ｆｓｃ１５の周波数でルミナンス・サンプ
ルを発生する。約１４．３２　ＭＨｚで生じるＮＴＳＣ
方式のサンプルの場合、低域フィルタ２１０の周波数応
答は約７５０　ｋＨｚで３ｄＢポイントで、約２．３　
ＭＨｚのところで遮断する。

ナイキストのサンプリング基準によると、周波数が４ｆ
ｓ　ｃ／ｓのＮＴＳＣ方式の信号をサブサンプリングす
るための最大信号周波数は１．４３　ＭＨｚである。従
って、低域フィルタ２１０は折返し成分を部分的にしか
除去しないが、所望の信号ス被りトルに折り返される折
返し成分は非常に減少される。

４Ｆ、ｃ１５のクロック信号は、帰線消去情報が処理さ
れないようにするために、各水平ラインの有効部分の約
８０チの期間のみ有効である。副信号のビデオ・サンプ
ルの各ラインの場合、１２８個のルミナンス・サンゾル
が得られるだけである。

ラッチ２１２からのサブサンプリングされた副ルミナン
ス信号はビーキング・フィルタ２２０に供給される。４
Ｆｓｃ／りのクロック信号および視聴者によシ制御され
るピーキング・レベルＰＬ　モピーキング・フィルタ２
２０に供給される。ディジタル・フィルタの設計分野の
当業者には、このフィルタの伝達関数Ｔ、が２−変換表
示法で次式のように表わされることが図から分る。

Ｔｐ＝Ｚ−’＋ＰＬ（−１＋２Ｚ−’−Ｚ−２）ピーキ
ング・フィルタ２２０は、濾波され、サブサンプリング
されたルミナンス信号の低周波成分に比べて高周波成分
を増幅する。このフィルタ２２０は再生画像の垂直エツ
ジを鮮鋭化する。ピーキング・フィルタ２２０は、折返
し成分が折返される、サブサンプリングされた副信号の
部分を増幅する。折返し成分を含んでいる周波数スペク
トルを増幅することは逆効果のように考えられる。

しかしながら、低域フィルタ２１０およびピーキング・
フィルタ２２０を含んでいるシステムによシ再生される
画像は、ピーキング・フィルタ２２０を含んでいないシ
ステムにより再生される画像よりも望ましいものである
ことが主観的試験により分っている。また、ピーキング
・レベルＰＬｉ、取り得る４つの値の中で調整すること
により、視聴者は高周波成分をピーキング処理する量を
増減させて、主観的に最も望ましい画像を生成すること
カテキる。ピーキング・レベルＰＬが零の値のトキ、折
返し成分に因る歪みは最小となるが、高空間分解能の画
像成分の輝度もしくはコントラストは低い。ピーキング
・レベルを増加させると、高空間分解能の画像成分の輝
度が増加され、歪みがわずかに増加するが、より一様な
画像が得られる。主観的試験によれば、歪みが生じるが
これらの成分の輝度を増大させる方が、その逆の場合よ
シも望ましいことが分った。

ピーキング・フィルタ２２０から発生するサンプルは８
ビツト幅である。これらのサンプルをメモリに書込む前
に、ルミナンス・サンプルのビット幅を８ビツトから５
ビツトに短縮することがコスト上望ましい。本実施例で
は、この短縮は３つのステップで行なわれる。

第１のステップは、フィルタ２２０から発生する各サン
プルから黒レベルのバイアスにほぼ等しい値を引き算す
ることである。黒レベルのバイアスは再生画像中の黒色
を表わす一定値であると考えることができる。この値は
、水平および垂直同期Ａルスのような制御情報が黒レベ
ルの画像情報より低いレベルの画像情報を表わす信号と
結合されるように零より大きい。黒レベルのバイアスは
画像情報と一緒にメモリに貯える必要がない。というの
は、この制御情報は貯えられた画像に関係がないからで
ある。

ビット幅短縮の第２と第３のステップは、各サンプルを
４の因数で割りどのサンプルの最大値も３１の値に制限
することである。

このビット幅の短縮を実行する実際の７・−ドウエアに
おいて、８ビツトの副ルミナンス・サンプルは減算器２
３０の被減数入力ポートに供給される。減算器２３００
減数入カポートは加算器２３６からの黒レベルのバイア
スを表わすディザ化された値を受は取るように結合され
る。ディジタル値の源２３４は２８の値を加算器２３６
の第１の入力ポートに供給し、ディザ発生器２３２は擬
似ランダムの２ビツトのディプ信号を加算器２３６の第
２の入力ポートに供給する。ディザ発生器２３２は、例
えば、反転器を介してその入力端子に結合される出力端
子を有する通常の２ピツトのシフトレジスタである。

減算器２３０から発生されるサンプルは除算器２３８に
供給される。除算器２３８は最下位２ビツトを切捨てる
ことによシサンプルを８ビツトから６ビツトに打切る。

サンプルの打切シによシ失われた量子化レベルは黒レベ
ルのパイ°アス値のディザ化により一部保持される。デ
ィザ信号を使用することによシ量子化レベルを復元させ
る概念は当該技術分野において公知であるから、ここで
は説明しない。

除算器２３８からの６ビツトのサンプルはリミッタ−回
路２４０により５ビツトのサンプルに短縮される。リミ
ッタ−回路２４０は３１より大きいディジタル値は３１
に変え、３１より小さいか３１に等しい値はそのまま通
過させる。リミッタ−回路２４０は当業者により通常の
要素を使って構成することができる。この回路構成は本
発明の一部であると考えられないから説明しない。

第２Ｂ図において、副信号源１０からの８ピツに供給さ
れる。当該技術分野で公知のように、ＮＴＳＣ方式によ
るクロミナンス信号が、色同期バースト基準成分に位相
固定され、４ｆ８゜の周波数を有するクロック信号によ
シ適当にサンプリングされると、クロミナンス・サンプ
ルは、（Ｒ−Ｙ）、（Ｂ−Ｙ）、、−（Ｒ−Ｙ）、−（
Ｂ−Ｙ）、（Ｒ−Ｙ）等のクーケンスで表わされる。こ
こで、符号はサンプリングの位相を表わし、サンプルの
極性を示すものではない。

クロミナンス復調器２５０は、例えば、このシーケンス
を（Ｒ−Ｙ）のサンプルのシーケンスと（Ｂ−Ｙ）のテ
ンプルのシーケンスに分離し、各シーケンスにおける一
つ置きの極性を反転させる。復調器２５０から供給され
るサンプルの２つのシーケンスはベースバンドの（Ｒ−
Ｙ）と（Ｂ−Ｙ）の色差信号をそれぞれ表わす。クロミ
ナンス復調器２５０は通常の設計によるものである。

復調器２５０から供給される（Ｒ−Ｙ）と（Ｂ−Ｙ）の
サンプルは、ｉつの同一の耐折返しフィルタ２６０およ
び２７０により処理され、同一のラッチ２６２および２
７２により２ｆｓｃの周波数から、ｆ　ｓ　ｃ／ｓの周
波数にサブサンプリングされる。

復調器２５０は８ビツトの（Ｒ−Ｙ）サンプルをＦＩＲ
低域フィルタ２６０の入力ポートに供給する。

アドレスおよびクロック信号発生器２ｏからの２Ｆ、。

のクロック信号がフィルタ２６０のクロック入力端子に
供給される。このフィルタの伝達関数Ｔ２６゜は２−変
換表示法で次のように表わされる。

Ｔ２６ｏ＝　（１＋Ｚ”−１）　（１＋Ｚ＝　）／１６
フイルタ２６０は（Ｒ−Ｙ）サンプルの低周波成分に比
べて高周波成分を減衰させ、その出力ポートに６ビツト
のサンプルを発生する。フィルタ２６０からのディジタ
ルの（Ｒ−Ｙ）信号は、ｆｓｃ１５で信号をサブサンプ
リングするラッチ２６２に供給される。クロック信号Ｆ
ｓｏ１５はラッチ２６２のクロック入力端子に“供給さ
れる。ラッチ２６２はＦｓｃ１５のクロック信号に応答
して低域フィルタ２６０から発生されるサンプルを１０
個置きに抽出し、サブサンプリングされた信号（Ｒ−Ｙ
）として出力する。

水平帰線消去信号が処理されないようにするために、こ
のクロック信号は各水平ラインの有効部分の約８０チの
間だけ有効である。従って、ビデオ・サンプルの各ライ
ンについて、３２個だけ（Ｒ−Ｙ）サンプルが得られる
。

耐折返しフィルタ２７０およびラッチ２７２はフィルタ
２６０およびラッチ２６２と同じであシ、サブサンプリ
ングされた信号（Ｂ−Ｙ）を発生する。

再び第１図を参照すると、水平ライン処理回路１４から
のＹ　、　　（Ｒ−Ｙ）、（Ｂ−Ｙ）の副信号とパスＣ
８ｌを介して結合されるアドレスおよびクロック信号発
生器２０からの制御信号は垂直信号処理回路１６に供給
される。第３Ａ図および第３Ｂ図は垂直信号処理回路１
６のルミナンス信号処理部とクロミナンス信号処理部の
ブロック図をそれぞれ示す。垂直信号処理回路１６は、
垂直ラインが１対３０割合でサブサンプリングされる時
、垂直方向の折返し歪みを低減させる無限インノクルス
応答（以下、ＩＩＲという。）特性の低域フィルタであ
る。

低域フィルタ１６は機能的に３つの部分から成り、第１
の部分は副ルミナンス信号に対するものであシ、残りの
部分は２個の副色差信号の各々に対するものである。こ
れらの各部分はサブサンプリングされたビデオ信号の３
つの水平画像ラインからの信号を以下の方法で平均化す
る。第１番目のラインは変更されないままシフトレジス
タに貯えられる。第２番目のラインの各サンプルがフィ
ルタ１６に供給されると、第１番目のラインからの対応
するサンプルがそれから引き算され、サンプル値の差に
１／２が掛けられる。次に、第１番目のラインからの対
応するサンプルが、１／２を掛けることによりスケール
化された差の値に加算され、複合サンプルがシフトレジ
スタに貯えられる。第３番目のラインのサンプルがフィ
ルタ１６に供給されると、対応する複合サンプルが第３
番目のラインのサンプルから引き算され、これらのサン
グル値の差は３Ａでスケール化される。次に、対応する
複合サンプルが、このスケール化された差の値に加算さ
れ、平均化されたサンプルが発生され、平均サンプルが
シフトレジスタに貯えられる。この平均化方法は平均化
するサンプルと同じピット幅を有するシフトレジスタを
使用するが、それぞれに１／３が掛けられた３つのサン
プルラインの合計を累積する簡単な平均化フィルタより
も打切シ誤差が小さい。さらに、この方法で使用される
スケール係数、１　、１／２　、３／８は簡単なシフト
および加算方法によシサンプルに供給することができる
。この方法は３つのサンプル・ラインの精確な平均を発
生するものではないが、この方法で発生される近似値は
主観的に望ましいものであることが分っている。

フィルタ１６の３つの各部分は交互に機能を変える２つ
のシフトレジスタを使用する。２つのシフトレジスタの
一方が平均サンプルを発生する間に、他方のシフトレジ
スタは以下に説明するように副画像フィールドメモリ２
２にサンプルを出力するために使用される。

第３Ａ図は垂直信号処理回路１６のルミナンス信号処理
部のブロック図である。水平ライン信号処理回路１４か
らの５ビツトのルミナンス・サンプルが減算器３１０の
被減数入力ポートに供給される。信号平均化モードで動
作するように条件付けられているシフトレジスタ３２８
もしくはシフトレジスタ３３０からの５ビツトのサンプ
ルがマルチプレクサ３３４を介して減算器３１０の減数
入力ポートに結合される。減算器３１０は入力サンプル
とシフトレジスタから供給されるサングルとの差を発生
し、サンプルの差をサンプル・スケーラ−３２０に供給
する。サンプル・スケーラ−３２０は各サンプル差に適
当なスケール係数Ｋを掛ける。スケール係数にはアドレ
スおよびクロック信号発生器２０から発生する。シフト
レジスタ３２８もしくは３３０から供給されるサンプル
は３つのライン平均化処理の第１番目のライン区間の間
は零の値のサンプルであり、前ラインと平均化処理の第
２番目および第３番目のライン区間の間の２つの前ライ
ンからの垂直方向に整合するピクセルに対応する。先に
述べたように、スケール係数は、サンプルが垂直信号処
理回路１６に供給されつつある３つのライン群の第１番
目、第２番目、第３番目のラインの中のどれから得られ
たものであるかにより、１　、１／２　、３／８の値を
とる。

サンプル・スケーラ−３２０からのサンプルは加算器３
２２の第１の入力ポートに供給される。シフトレゾスタ
３２８もしくは３３０からのサンプルはマルチプレクサ
３３４および遅延要素３２３を介して加算器３２２の第
２の入力ポートに結合される。遅延要素３２３は減算器
３１０およびサンプル・スケーラ−３２０による処理時
間を補償する。加算器３２２はスケール化されたサンプ
ルと遅延されたサンプルを合成し、これらのサンプルの
和をデマルチプレクサ３２４に供給する。デマルチプレ
クサ３２４は、水平ライン走査周波数ｆＨのＩＡの周波
数ｆＨ／６と５０％のデユーティサイクルを有する信号
によシ制御される。

ＦＨ／６の制御信号が高い論理状態にある時の３つの水
平ライン期間について、デマルチプレクサ３２４は５ビ
ツトめルミナンス・サンプルをシフトレジスタ３２８に
供給する。次の３つの水平ライン期間の間、制御信号は
低い論理状態にあシ、デマルチプレクサ３２４はルミナ
ンス・サンプルをシフトレジスタ３３０に供給する。Ｆ
Ｈ／６の制御信号は、アドレスおよびクロック信号発生
器２０によシ発生されるＦ、／３のパルス信号を分周器
３２６に供給することにより発生される。

シフトレジスタ３２８および３３０は同じものであり、
それぞれ１２８個の５ピツトのメモリ・ロケーションを
有する。シフトレジスタ３２８および３３０へのクロッ
ク信号はスイッチ３３２から供給される。４Ｆｓｃ１５
のクロック信号およびメモリ書込みクロック信号ＷＣＬ
Ｋがスイッチ３３２の入力端子に供給される。Ｆ、／３
の信号は、デマルチプレクサ３２４からデータを受は取
るシフトレジスタに４Ｆ、。１５のクロック信号を供給
し、もう一方のシフトレジスタにＶｌ／ＣＬＫ信号を供
給するようにスイッチ３３２を制御する。

シフトレジスタ３２８および３３０の両方の出力ポート
は２つのマルチプレクサ３３４および３３６の各々の２
つの入力ポートに接続される。

分周器３２６から発生されるＦＨ／６の信号はマルチプ
レクサ３３６の制御入力端子と反転器３３８に供給され
る。反転器３３８の出力信号はマルチプレクサ３３４の
制御入力端子に供給される。マルチプレクサ３３４は、
デマルチプレクサ３２４からデータを受は取っているシ
フトレジスタを減算器３１０と遅延要素３２３に接続す
るように制御される。同時に、マルチプレクサ３３６は
もう一方のシフトレジスタをデータ・エンコーダ１８に
接続するように制御される。

第３Ｂ図は、（Ｒ−ｙ）および（Ｂ−Ｙ）の色差信号に
ついての垂直信号処理回路のブロック図である。

（Ｒ−Ｙ）および（Ｂ−Ｙ）の処理回路はルミナンス信
号゛の処理回路と同様なものである。前ラインからの対
応する蓄積（Ｒ−Ｙ）サンプルが入力（Ｒ−Ｙ）サンプ
ルから減算器３５０で引き算され、前ラインからの対応
する蓄積（Ｂ−Ｙ）サンプルは入力（Ｂ−Ｙ）サンプル
から減算器３６０で引き算される。サンプル・スケーラ
−３５２は（Ｒ−Ｙ）の差の値にスケール係数に゛を掛
け、サンプル・スケーラ−３６２は（Ｂ−Ｙ）の差の値
にスケール係数Ｋを掛ける。スケール係数には第３Ａ図
でスケーリング回路３２０に供給されるスケール係数と
同じである。（Ｒ”Ｙ　）および（Ｂ−Ｙ）サンゾルの
スケール化された差の値は加算器３５４および３６４に
より対応する蓄積サンプルにそれぞれ加算される。

この時点で、色差信号処理回路はルミナンス信号処理回
路から離れる。システムのコストヲ下ケるために、一対
のシフトレジスタ３７４および３７６だけが（Ｒ−Ｙ）
および（Ｂ−Ｙ）の色差信号を貯えるために使用される
。これらのシフトレジスタのビット幅を小さく保つため
に、加算器３５４および３６４からの６ビツトの（Ｒ−
Ｙ）および（Ｂ−Ｙ）サンプルは、デマルチプレクサ３
５６および３６６によシロビットのサンプル・シーケン
スの周波数の２倍の３ビツトのサンプル・シーケンスに
それぞれ分離される。デマルチプレクサ３５６および３
６６からの３ピツトのシーケンスの各々において対応す
るサンゾルは連結され、デマルチプレクサ３７０に供給
される６ビツトのシーケンスを形成する。

シフトレジスタ３７４および３７６からマルチプレクサ
３８０および３８２を介して供給されるサンプルは単一
の色差信号のサンプルではなく、最上位３ビツトが（Ｒ
−Ｙ）サンプルの半分であり、最下位３ビツトは（Ｂ−
Ｙ）サンプルの半分である組み合わせサンプルでアル。

マルチプレクサ３８２からの６ビツトのサンプルの最上
位３ビツトはマルチプレクサ３５８に供給される。マル
チプレクサ３５８はＦｓｃ１５のクロック信号の制御の
下に最上位３ビツトのサンプルの順次の対を合成し、減
算器３５０および補償用遅延要素３５５を介して加算器
３５４に供給され　゛る６ビツドの（Ｒ−Ｙ）サンプル
を再生する。同様に、マルチプレクサ３８２からの６ビ
ツトのサンプルの最下位３ビツトは、信号Ｆｓｃ１５の
制御の下に、最下位３ビツトの順次の対から６ビツトの
（Ｂ−Ｙ）サンプルを再生し、減算器３６０および遅延
要素３６５を介して加算器３６４に供給するマルチプレ
クサ３６８に供給される。

デマルチプレクサ３７０１シフトレソスタ３７４と３７
６、およびマルチプレクサ３８０．！：３８２は、シフ
トレジスタ３７４および３７６の各々艇６４個の６ビツ
トのメモリセルしか含んでおらず、クロック信号２Ｆｓ
ｃ１５およびＷＣＬＫ／２によシ交互にクロック制御さ
れることを除けば、第３Ａ図の対応するデマルチプレク
サ３２４、シフトレジスタ３２８と３３０、およびマル
チプレクサ３３６と３３４と同じ機能を実行する。分周
器３７２、スイッチ３７８、反転器３８４を含んでいる
サポート回路は第３Ａ図を参照して説明した、分周器３
２６、スイッチ３３２、反転器３３８を含む回路と同じ
機能を実行する。

マルチプレクサ３８０から供給される６ビツトのサンプ
ルは３ピツトの（Ｒ−Ｙ　）成分と（Ｂ−Ｙ）成分に分
割され、第１図のデータ・エンコーダ１８に供給される
。

データ・エンコーダ１８は５ビツトのルミナンス・サン
プルと３ピツトの色差信号サンプルを合成し、副画像フ
ィールドメモリ２２に供給される８ピツトのサンプルを
発生する。またデータ・エンコーダ１８は、画像の各水
平ラインに対して、追加の制御情報と信号データを結合
する。

追加の制御情報は次の理由によシメモリに貯えられた副
信号と結合される。ブロック１１で囲まれたシステムは
集積回路を使って実現することが考えられる。この回路
は３つの回路に分割され、その中の１つは市販され入手
可能なメモリ装置である。第２畢目の回路は、水平ライ
ン信号処理回路１４、垂直信号処理回路１６、データ・
エンコーダ１８、メモリ入力アドレスおよびクロック信
号発生器２０を含むものである。第３番目の回路は、デ
ータ・デコーダ３４、メモリ出力アドレスおよびクロッ
ク信号発生器２６、および第１図には図示されず、本発
明の一部でない何かの追加の回路を含むだろう。この最
後の追加の回路を含める場合、必要な制御情報を第３番
目の集積回路に供給するための入力／出力結線が集積回
路上で十分に得られないことが予想される。従って、制
御情報はメモリ装置を介して第３番目の集積回路に供給
される。また、第３番目の集積回路で使われる制御情報
を取り出すためにメモリを特別にアドレス指定する必要
のないように、制御情報は信号情報と同様に符号化され
る。

第４図はデータ・エンコーダ１８のブロック図である。

垂直信号処理回路１６からの３ビツトの（Ｒ−Ｙ）サン
プルおよび（Ｂ−Ｙ）サンプルは、マルチプレクサ４１
０の２つのデータ入力端子に供給され、マルチプレクサ
４１０の制御入力端子はＷＣＬＫ／２のクロック信号に
結合される。このような構成によシ、マルチプレクサ４
１０はＷＣＬＫ信号の各パルスについて１つの（Ｒ−Ｙ
）および（Ｂ−Ｙ）の色差信号のサンプルを交互に発生
する。マルチプレクサ４１０からの３ビツトの色差サン
プルは垂直信号処理回路１６から供給される５ビツトの
ルミナンス・サンプルと連結され、マルチプレクサ４１
２の第１の入力ポートに供給される８ピツトの複合サン
プルを形成する。マルチプレクサ４１２に供給される４
つの連続するサンプル毎に、５ビツトのルミナンス・サ
ンプルが４つ、６ビツトの（Ｒ−Ｙ）サンプルが１つ、
６ビツトの（Ｂ−Ｙ）サンプルが１つ含まれている。マ
ルチプレクサ４１２に供給されるサンプルは、Ｙ＆（Ｒ
−Ｙ）１ＭｓＢ、Ｙ２＆（Ｂ−Ｙ）ＩＭＳＢ　％　　Ｙ
３”（”Ｙ）ＩＬ８Ｂ、Ｙ４＆（Ｂ−Ｙ）、ＬＳＢのよ
うな４つのサンプル・シーケンスの形式で表わされる。

ここで、′＆”の記号は５ビツトのルミナンス・サンプ
ルＹと３ビツトの色差サンプルとの連結を示す。

マイクロプロセッサ４１４は、例えば、視聴者による制
御回路４１３からの輝度レベルと挿入画像の位置につい
ての視聴者の好みに関する情報およびＷＣＬＫとＷＣＬ
Ｋ／２信号から、貯える第１のクロミナンス・サンプル
の位相に関する情報を受は取るように結合される。マイ
クロプロセッサ４１４は、これらのデータから先に述べ
たメモリ出力処理回路に対する制御情報を発生する。Ｈ
５ＴＡＲＴ　。

ＶＳＴＡＲＴ、　ＢＲＴの値が視聴者による制御回路４
１３から得られる値によ多発生され、ＷＣＬＫ信号の第
１番目のノ４ルスがす５／ゾルの各ラインについて受は
取られた時、ＷＣＬＫ／２が低いか高いかによシ０もし
くは２の値がＰＨＡＳＥレソスタ４１６に貯えられる。

制御情報の４つのサンプルは、マイクロプロセッサ４１
４から発生されるクロック信号に同期して４段のシフト
レジスタ４１６に書き込まれる。

このクロック信号はオアダート４２４を介してシフトレ
ジスタ４１６に供給される。オアｆ−）４２４に供給さ
れる第２番目のクロック信号はシフトレジスタ４１６か
らマルチプレクサ４１２の第２のデータ入力ポートへの
データ転送を制御する。このクロック信号はアンドゲー
ト４２２、カウンタ４１８、反転器４２０によ多発生さ
れる。

アドレスおよびクロック信号発生器２０から発生される
Ｆ　Ｈ７３の信号がパスＣ８１を介してカウンタ４１８
のリセット入力端子に結合される。カウンタ４１８の出
力端子はマルチプレクサ４１２の制御入力端子および反
転器４２０に接続される。反転器４．２０の出力端子は
アンドダート４２２の第１の入力端子に接続される。ア
ドレスおよびクロック信号発生器２０からの書込みクロ
ック信号ＷＣＬＫはアンドダート４２２の第２の入力端
子に結合される。アンドダート４２２の出力はカウンタ
４１８の入力端子およびオアｆ−ト４２４の第１の入力
端子に接続される。

ＦＨＡの信号がカウンタ４１８をリセットすると、デー
タの新しいラインが副フイールドメモリ２２に書き込ま
れるように垂直信号処理回路１６から得られる。カウン
タ４１８がリセットされると、低い論理信号がマルチプ
レク？４１２の制御入力端子に供給され、マルチプレク
サ４１２はシフトレジスタ４１６からのデータを３状態
バツフア４２６に通過させる。カウンタ４１８からの低
い論理信号は反転器４２０により補数化されて高い論理
信号になり、この信号によりアンドダート４２２はクロ
ック信号ノＪ？ルスＷｅ　ＬＫをカウンタ４１８および
オアダート４２４に通過させる。ＷＣＬＫ信号の中の最
初の４つのノ４ルスは、シフトレジスタ４１６からの４
つの制御情報サンプルをマルチプ平開始位置を表わす３
つの８ビツト値、および現ライン（Ｒ−ＹもしくはＢ−
Ｙ　）における第１番目の色差信号サンプルの位相を示
す第４番目の値を含んでいる。ＷＣＬＫ信号の第５番目
のノクルスにより、カウンタ４１８の出力が高い論理状
態に変えられる◎この信号によりアンドゲート４２２は
アンドがとれず、マルチプレクサ４１２は垂直信号処理
回路１６からの画像サンプルを３状態バツフア４２６に
通過させる。３状態バツフア４２６は、メモリ出力アド
レスおよびクロック信号発生器２６から発生され、アド
レスおよびクロック信号発生器２０からパスＣ８！を介
してデータ入力ポ−ト１８に供給されるＭＥＩ：Ｍ　Ｆ
ＲＥＥ信号によシ制御される。

ＭＥＭ　ＦＲＥＥ信号は、データをメモリに書き込んで
よい時に高い論理状態になる。ＭＥＭ　ＦＲＥＥ信号が
高い論理状態にあると、バッフ７４２６は、その入力ポ
ートに供給されるデータをメモリ２２のデータバスに供
給する。しかしながら、ＭＥＭＦＩＥ信号が低い論理状
態にあると、バッファ４２６の出力ポートはデータバス
に対して高インピーダンスを示す。

第５図はメモリ入力アドレスおよびクロック信号発生器
２０のブロック図である。副信号源１゜からの副垂直同
期信号ＡＵＸ　Ｈ８ＹＮＣおよび副垂直同期信号ＡＵＸ
　ＶＳＹＮＣがカウンタ５１０の入力端子およびリセッ
ト端子にそれぞれ供給される。ＡＵＸＶＳＹＮＣ信号は
副信号の各フィールドの開始時にカウンタ５１０’ｉリ
セツトする。各フィールドについて、カウンタ５１０は
副水平同期ノクルスを３つのグループで計数する。カウ
ンタ５１０は副フィールドの現ライ”ンのライン数、モ
ジュロ３に等しい２ピツトの出力信号を発生する。本実
施例では、この２ビツトの信号は読出し専用メモリ（以
下、ＲＯＭという。）５１１に供給される。ＲＯＭ５１
１は、先に述べたように、３つのライン数を、垂直信号
処理回路１６に供給される信号にの３つの値（１゜１／
２　、３／１３　）に変換する。カウンタ５１０はＡＵ
ＸＨ８ＹＮＣ信号の１／３の周波数に等しい、ｆ、／３
の周プフロッ７’５１４のクロック信号入力端子に供給
される。フリップフロップ５１４のＤ入力端子は高い論
理信号に接続される。遅延要素５１２の出力端子はフリ
ップフロップ５１４のリセット入力端子に接続される。

このような構成のフリップフロップ５１４は遅延要素５
１２による遅延量にほぼ等しい・ぐルス幅を有する狭い
・やルスを発生する。

このパルスはカウンタ５１０の出カッ４ルス信号の前縁
で発生する。フリッゾフロッｆ５１４から発生される信
号は先に説明したＦＩＬ／′３の信号である。

カウンタ５１０からの出力パルス信号はアンドｒ−）５
１６の第１の入力にも供給される。反転器５２０はアン
ドゲート５１６の第２の入力端子に供給される信号を発
生する。アンドダート５１６の出力端子はカラ／り５１
８の入力端子に接続され、カウンタ５１８の出力端子は
反転器５２００Å力端゛子に接続される。カウンタ５１
８はそのリセット端子に供給されるＡＵＸ　ＶＳＹＮＣ
信号によシ各フィールドの開始時にリセットされる。

カウンタ５１８がリセットされると、その出力信号は低
い論理状態になシ、反転器５２０の出力信号は高い論理
状態となる。この信号によりアンドゲート５１６のアン
ドがとれ、カウンタ５１０から供給される出力ノクルス
信号がカウンタ５１８の入力に送られる。このパルスが
１６個カウンタ１８に供給されると、カウンタ１８の出
力信号が高い論理状態になシ、アンドダート５１６のア
ンドがとれず、カウンタ５１８の入力端子に信号が送ら
れない。従って、カウンタ５１８が次のＡＵＸＶＳＹＮ
Ｃノぐルスによシリセットされるまで、カウンタ５１８
の出力信号は高い論理状態のままである。

カウンタ５１８の出力信号はアンドゲート５２２の第１
の入力端子に供給される。フリップフロップ５１４から
のＦＨ／３の信号が第２の入力端子に供給され、反転器
５２６の出力信号がアンドゲート５２２の第３の入力端
子に供給される。アンドゲート５２２はカウンタ５２４
への入力信号を発生する。カウンタ５２４は７ピツトの
出力信号を発生する。この信号の最上位ビットは反転器
５２６の入力端子に供給される。

カウンタ５２４は、そのリセット端子に供給されるＡＵ
Ｘ　ＶＳＹＮＣ信号によシ各副フィールドの開始時にリ
セットされる。カウンタ５２４がリセットされると、そ
の出力信号の最上位ビットが低い論理状態になシ、反転
器５２６から高い論理信号がアンｙｃ−）５２２に供給
される。Ｆ、／３の信号が１６個供給された後、カウン
タ５１８の出力信号が高い論理状態になると、アンドダ
ート５２２はＦ、／３の信号をカウンタ５２４に供給す
る。カウンタ５２４は、その出力信号の最上位ビットが
高い論理状態になシ、アンドダート５２２のアンドがと
れず、ＦＨ／３の信号が送られなくなる前にＦＨ／３の
信号のパルスを６４個計数する。カウンタ５２４から発
生される信号の最下位６ビツトはフィールドメモリ２２
の行アドレスである。これらのアドレスはＭＥＭ　ＦＲ
ＥＥ信号により制御される３状態バクフア５２８に供給
される。バッファ５２８は、■：Ｍ　ＦＲＥＥ信号が高
い論理状態にあると、メモリ・アドレス・パスにアドレ
スを供給し、ＭＥＭＦＲＥＥ信号が低い論理状態にある
と、アドレス・パスに対して高いインピーダンスを示す
。これらの行アドレスの各々は、副画像の平均化された
１水平ライン、すなわち副信号源１０から供給される信
号の３水平ラインに相当する。

先に述べたように、副画像は垂直帰線消去情報を除去す
るために垂直方向に約２０チだけ縮少され、次いで、表
示画像の各ラインが元の信号の３つのラインに相当する
ようにサブサンプリングされる。フリッゾフロッｆ５１
４から発生されるＦ、／３の信号は垂直方向の副信号を
サブサンプリングする垂直信号処理回路１６に供給され
る。カウンタ５２４から発生され、３状態バツフア５２
８によりフィールドメモリ２２に供給される行アドレス
は、各フィールドについて、貯えられるラインの数を６
４、すなわち副信号の各フィールドについて垂直信号処
理回路１６によシ供給される８０本の有効ラインの約８
０チに制限する。カウンタ５１８は垂直方向に副画像を
中心付けするために垂直信号処理回路１６から供給され
る最初の１６本のラインを除去する。この１６という数
は構成を簡単にするために選定されたものである。しか
しながら、他の値を使うことも考えられる。

フィールドメモリの行は副画像のラインに対応し、列は
各ラインのピクセルに対応する。以下に説明する装置は
、ピクセルを処理してメモリ２２に書き込むための列ア
ドレスおよびメモリ書込みクロック信号ＷＣＬＫとＷＣ
ＬＶ２　を発生する。副信号のカラー基準バースト成分
に同期している、副信号源からの４Ｆ８ｅのクロック信
号が４ＦＢＣ：のクロック信号の１／２の周波数を有す
るクロック信号２Ｆ８０を発生する分周器５３０に供給
される。４Ｆ、。の信号および２ＦａＯの信号は両方と
も制御信号パスＣ８１を介して水平信号処理回路１４に
供給される。

２ＦＩｌｅの信号はアンドｆ　−ト５３２の第１の入力
端子にも供給される。アンドゲート５３２への他の２つ
の入力信号はＭＥＭ　ＦＲＥＥ信号と反転器５４２から
供給される信号である。アンドダート５３２の出力端子
は分局器５３４の入力端子に接続される。

分周器５３４は、その入力信号の周波数の１／３の周波
数を有する出力信号を発生する。分周器５３４の出力端
子はカウンタ５３８および分周器５３６の入力端子に接
続される。カウンタ５３８はその入力端子に供給される
クロック・Ａ？ルスを計数し、その計数値を８ピツトの
出力信号として発生する。

この出力信号の最上位ピットは反転器５４２の入力端子
に接続される。

分周器５３４と５３６および５３８はＦ、／３の信号に
よりリセットされる。カウンタ５３８がリセットされる
と、その出力信号の最上位ピットが低い論理状態になり
、反転器５４２により高い論理信号がアンドゲート５３
２に供給される。ＭＥＭ　ＦＲＥＥ信号も高い論理状態
であって、メモニリにデータを書き込んでもよいことを
示すと、アンドゲート５３２は分周器５３０からの２Ｆ
８ｅのクロック信号を分周器５３４に送る。分周器５３
４は２ｆｓｃ／３の周波数を有するクロック信号ＷＣＬ
Ｋを発生する。この信号はフィールドメモリ２２に対す
る書込みクロック信号である。カウンタ５３８はＷＣＬ
Ｋ信号のノぐルスを計数し、フィールドメモリ２２に対
する７ビツトの列アドレス信号を発生する。このアドレ
ス信号の各ビットは別々のアンドｆ−）５４０に供給さ
れる。各々のアンドｅ　−ト５４０の他の入力信号はカ
ウンタ５１８の出力信号および反転器５２６の出力信号
である。各々のアンドダート５４０は３状態の出力を有
する。アンドゲート５４０は、ＭＥＭ　ＦＲＥＥ信号に
より制御され、匹ＭＦＲＥＥ信号が高い論理状態の時、
カウンタ５３８からの列アドレスを副フイールドメモリ
２２のアドレスバスに供給し、ＭＥＭ　ＦＲＥＥ信号が
低い論理状態の時、データバスに対して高インピーダン
ス状態になる。

Ｆ、／３の信号によりリセットされる分周器５３６はＷ
ＣＬＫ信号の周波数を１／２にし、このＷＣＬＫ／２の
　　　１信号をパスＣ８ｌを介して垂直信号処理回路１
６おヨヒデータ・エンコーダ１８に供給する。

アンドゲート５５０は、副フイールドメモリ２２に対し
て書込みエネーブル信号部を発生する。

アンドダート５５０に供給される信号は、カウンタ５１
８の出力信号、反転器５２６と５４２の出力信号および
ＭＥＭ　ＦＲＥＥ信号である。カラ／り５１８および反
転器５２６から供給される信号は、垂直方向にサブサン
プリングされた画像の中央の６４ラインがメモリに供給
されている時のみ両方が高い論理状態にある。反転器５
４２の出力は、データ・エンコーダ１８からの１２８個
の値がメモリに供給されている間のみ高い論理状態にあ
る。副フィールドメモリ２２にデータを書き込むべきで
ない時、ＭＥＭ　ＦＲＥＥ信号によシアンドｒ−ト５５
０のアンドがとれないようにし都信号を低い論理状態に
する。

ＭＥＭ　ＦＲＥＥ信号は、以下に説明するメモリ出力ア
ドレスおよびクロック信号発生器２６から発生される。

簡単に言うと、この信号はデータがメモリ２２から読み
出されていると低い論理状態にあり、さもなければ高い
論理状態にある。先に述べたように、ＭＥＭＦＲＥＥ信
号が低い論理状態にあれば、３状態バツフア５２８およ
びアンド？−）５４０はメモリ２２のアドレスバスに対
して高インピーダンス状態になる。また、３状態バツフ
ア４２６もメモリ２２のデータバスに対して高インピー
ダンス状態になる。さらに、ＭＥＭ　ＦＲＥＥ信号が低
い論理状態にあれば、アンドゲート５３２のアンドがと
れず、従って、ＷＣＬＫとＷＣＬＫ／２が発生されず、
列アドレスも進まない。従って、ＭＥＭ　ＦＲＥＥ信号
が低い論理状態にあれば、垂直信号処理回路１６からデ
ータ・エンコーダ１８へのデータ転送とデータ・エンコ
ーダ１８から副フイールドメモリ２２へのデータ転送が
中断する。ＭＥＭ　ＦＲＥＥ信号が高い論理状態になる
と、データが失われることなく動作が再開される。メモ
リ２２へのデータの書き込みとメモリ２２からのデータ
の読み出しに関する装置の同期化については第８図を参
照して以下に説明する。

メモリ入力アドレスおよびクロック信号発生器２０の最
後の部分は、水平信号処理回路１４および垂直信号処理
回路１６によシ使われる、４ＦＢ６７５．２Ｆｌｉｃ１
５およびＦｓｃ１５のクロック信号を発生する。

アンドｆｆ−）５６０の第１の入力端子には副信号源１
０からの’ｌＦ’ｓｃのクロック信号が供給され、その
第２の入力端子は反転器５６４の出力端子に接続される
。アンドダート５６０の出力端子は、その出力端子が反
転器５６４の入力端子に接続されるカウンタ５６２の入
力端子に接続される。カウンタ５６２はＡＵＸ　Ｈ８Ｙ
ＮＣ信号により副信号の各水平ラインの開始時にリセッ
トされる。カウンタ５６２がリセットされると、その出
力信号は低くなり、反転器５６４の出力信号が高くなり
、アンドｆ−４５６０のアンドがとれ、’ｌＦ’ｓｃの
クロック信号がカウンタ５６２０入力端子に供給される
。

カウンタ５６２は１２８個のクロック・ノぐルスを計数
すると高い論理出力信号を発生する。カウンタ５６２の
出力端子における高い論理状態は反転器５６４により反
転され、アンド？−）５６０のアンドがとれず、４Ｆ、
。のクロック信号がカウンタ５６２に供給されない。従
りて、カウンタ５６２が次の副水平同期パルスによりリ
セットされるまで、カウンタ５６２の出°力信号は高い
ままである。

カウンタ５６２の出力端子はアンドダート５６６の第１
の入力端子に接続される。アンドダート５６６の第２の
入力端子は反転器５７６の出力端子に接続され、第３の
入力端子は４Ｆｓｃのクロック信号に接続される。アン
ドゲート５６６のアンドがとれると、４Ｆｓｃのクロッ
ク信号が直列接続の分周器５６８，５６９，５７０およ
び５７２に結合される。これらの分周器のすべてと力宮
ンタ５７４は副信号の各水平ラインの開始時にＡ［Ｈ８
ＹＮＣ信号によりリセットされる。カウンタ５７４がリ
セットされると、低い論理信号が反転器５７６に供給さ
れ、高い論理信号がアンドｆ−）５６６に供給される。

カウンタ５６２が高い論理出力信号を発生すると、アン
ドｆ−）５６６は’１Ｆｓｃのクロック信号を分周器５
６８に供給する。分周器５６８は４Ｆｓｃのクロック信
号を５で割って４Ｆｓ（，１５の信号を発生する。４Ｆ
ｌｌｃ１５のクロック信号は、この信号を２で割って２
Ｆ３ｃ１５のクロック信号を発生する分周器５６９に供
給される。分周器５６９は、２Ｆ８ｃ１５のクロック信
号を２で割ってＦＢ　（Ｂ　１５のクロック信号を発生
する分周器５７０に供給する。

Ｆｓｃ１５のクロック信号は、ＦＩＩ。１５のクロック
信号の周波数を３２で割る分周器５７２に供給される。

分周器５７２の出力信号は、’ｌＦ’ｓｃのクロック信
号の６４０個のパルスが分周器チェーンに供給されると
、低い論理状態から高い論理状態に変わる。

各６４０個の〕母ルスは水平信号処理回路１４および垂
直信号処理回路１６によシ処理される副信号の１つのサ
ンプルに対応する。分周器５７２の出力信号はアンドダ
ート５７３の第１の入力端子に供給される。アンドダー
ト５７３の第２の入力端子は分周器５６８の出力端子に
接続される。分周器５７２の出力端子の高い論理信号に
よりアンドｆ−）５７３は４Ｆ８ｃ１５のクロック信号
を処理遅延用カウンタ５７４に供給する。カウンタ５７
４は４Ｆ、。１５のクロック信号を予め定められる数だ
け計数し、その出力信号を高い状態に保持する。

この高い信号は反転器５７６により低い信号に変えられ
てアンドダート５６６に供給さ、れ、’ｌＦ’ｓｃのク
ロック信号が分周器５６８に供給されなくなくなる。従
りて、４　Ｆｇｃ１５．２　Ｆｓｃ１５、’５ｃ１５の
各クロック信号も発生されない。

先に述べたように、副画像の各ラインは副信号の１ライ
ンの有効部分のサンプルの中の約８０チから発生され、
すなわち９１０サンプルの中の６４０個が４Ｆ、ｃで抽
出される。分周器５６８，５６９゜５７０および５７２
は６４０個のサンプルを処理するのに十分な数のクロッ
ク・パルスを発生し、処理遅延用カウンタ５７４は各ラ
インの最後のサンプルが水平および垂直信号処理回路を
通過するのに十分な時間だけクロック信号を遅延させる
。カウンタ５７４で与えられる遅延量は使用される装置
の処理速度によって決まる。ディジタル設計技術分野の
当業者には特定のシステムにおいて、どれ位の遅延が必
要であるかは容易に分る。

カウンタ５６２は水平同期パルスに対してクロ　　　ま
ツク信号の開始を遅延させ、６４０個のサンプルを副画
像の有効領域の中心に置く。１２８個のサンプルの遅延
は構成を簡単にするように選定される。しかしながら、
他の遅延を使うことも考えられる。。

副フイールドメモリ２２は書込みクロック信号ＷＣＬＫ
のパルスと同期して、データ・エンコーダ１８から副画
像を表わすサンプルを受は取シ、要求があると、読出し
クロック信号ＲＣＬＫのパルスと同期してデータ・エン
コーダ３４にサンプルを供給する。ＷＣＬＫ信号はメモ
リ入力アドレスおよびクロック信号発生器２０から３状
態バツフア２４を介してメモリ２２に供給される。バッ
ファ２４は、ＭＥＭ　ＦＲＥＥ信号により制御され、部
Ｍ　ＦＲＥＥ信号が低いと高インピーダンスを示す。

同様に、読出しクロック信号ＲＣＬＫはメモリ出力アド
レスおよびクロック信号発生器２６から３状態バツフア
３０を介してメモリ２２のクロック入力端子に供給され
る。バッファ３０は反転器２８から供給される反転ＭＥ
Ｍ　ＦＲＥＥ信号によシ制御される。従って、バッファ
３０は、ＭＥＭ　ＦＲＩＩＪ信号が低いとメモリ２２に
ＲＣＬＫ信号を供給し、ＭＥＭ　ＦＲＥＥ信号が高いと
高インピーダンスを示す。

一般に、ぎざぎざの付い念エツノのない副画像が表示さ
れるように、メモリ読出し動作が、主水平ラインの十分
に制御された部分の間で行なわれることが望ましい。従
って、本実施例では、メモリの読出し動作は、主信号の
水平ライン同期パルスに周波数と位相が固定されている
クロックにより制御される。副画像データの１ラインに
対するメモリ書込み動作は、データがメモリ２２から読
出されていない時の時間区間における主水平ライン区間
の３つの間に実行される。メモリ出力アドレスおよびク
ロック信号発生器２６は、データをメモリ２２に書き込
んでもよいことを示すＭＥＭＦＲＥＥ信号を発生する。

ＭＥＭ　Ｆ’ＲＥＥ信号が高から低になると、メモリ人
カアドレ゛スおよびクロック信号発生器２０は書込みク
ロック信号ＷＣＬＫとＷＣＬＫ／２の発生を中止し、書
込みエネーブル信号型を変えメモリ２２からデータを読
み出すことができる。

メモリ読出し動作が完了すると、避Ｍ　ＦＲＥＥ信号は
低から高に変シ、書込み動作が中断した時処理していた
ピクセルとアドレスの値のところから書込み動作が再開
する。このようにして、１ラインに対する制御データお
よび副画像ピクセルを表わす１２８個のすべてのサンプ
ルがメモリ２２に書き込まれるまで書込み動作が続く。

副フイールドメモリ２２は通常の８ピツト構成の８にラ
ンダム・アクセス・メモリで構成することができる。メ
モリ２２がクロック制御され、書込みエネーブル信号型
が高い時、サンプルがデータバスからメモリ２２に書き
込まれる。本実施例においては、メモリ書込みクロック
は２Ｆｌｌ、／３の周波数を有する。ＮＴＳＣ方式の場
合、この書込みクロック周波数によシ各サンプルをメモ
リに書き込むために約４２０ナノセカンド（以下、ｎｓ
という。）が与えられる。本実施例で使われる読出しク
ロックは１２Ｆｓ０１５の周波数で動作し、この周波数
により各サジプルをメモリから読み出すために約１１５
ｎｓが与えられる。これらの読出しと書込みのタイミン
グ信号は、市販されておシ、入手可能なランダム・アク
セス・メモリの範囲内で十分に間に合う。

サンプル当り４２０ｎｓで、１２８個のサンプルをメモ
リに書き込むためには、約５４マイクロセカンド（以下
、μＳという。）すなわち０．８５Ｈが必要である。し
かしながら、サンプル当、９１１５ｎｓで、１２８個の
サンプルをメモリから読み出すためには約１４μｓすな
わち返０．２３Ｈｊ、か必要でない。

第８図は、副信号のラインがどのようにサブサンプリン
グされて副フイールドメモリに貯えられるかを示すタイ
ミング図である。

副信号の１フイールドの連続する３つのラインは濾波さ
れ、サブサンプリングされ、副ビデオ信号の１ラインの
有効部分における情報の約８０％を表わす１２８個のサ
ンプルになる。１２４個のサンプルと制御情報を含む４
個のサンプルはメモリ読出し動作の間の時間区間の間に
メモリに書き込まれる。第８図に示す例において、メモ
リ読出し動作が主信号の水平ライン区間の中央のｌ／４
間で生じるように、副画像は主画像内において水平方向
の中心に置かれる。

第８図を参照すると、これらの読出し動作の１つは時間
Ｔｌで始まシ、時間Ｔ２で終る。時間Ｔ２において未処
理の書込み動作がないので、メモリは時間Ｔ３まで遊び
の状態にある。時間Ｔ３において、メモリ２２に書き込
まなければならないサンプルの新しいラインが生じる。

進行中、読出し動作がないので、サンプルは時間Ｔ３と
Ｔ４の間にメモリに書き込まれる。時間Ｔ４において、
読出し動作が発生し、書込み動作は中止される。時間Ｔ
５において、読出し動作が終る。残シのサシプ°ルは時
間ＴｓとＴ６の間にメモリに書き込まれる。メモリは時
間Ｔ６から読出し動作が始まる時間Ｔ７まで遊びの状態
にある。

本実施例において、副信号の各ラインをメモリ２２に書
き込むために、約１４３μＳすなわち２．２５Ｈが与え
られる。この時間は、副信号の与えられた３つの水平ラ
イン区間の間に、副信号の１ラインがメモリに書き込ま
れ、一方、主と副の信号の相対的タイミングに関係なく
、主信号に同期して表示されるようにデータがメモリか
ら読み出されるのに十分な時間である。

先に述べたように、データは読出しクロック（ＲＣＬＫ
　）とメモリ読出しアドレスを選択的に与えることによ
シメモリから出力される。このデータはデータ・デコー
ダ３４に供給される。

データ・デコーダ３４はメモリ２２から符号化された信
号データを受は取シ、各蓄積副画像ラインの始まりから
制御情報を抽出し、ルミナンス信号と色差信号を分離し
、スケール化されたルミナンス信号と色差信号を発生す
る。

第６図は、データ・デコーダ３４の一回路例を示す。第
６図において、メモリ出力アドレスおよびクロック信号
発生器２６から供給されるサンプル周波数クロックＰＣ
Ｉ、にと制御信号畑Ｍ　ＲＥＡＤおよび制御−７’　−
タＨ５ＴＡＲＴとｖＳＴＡＲＴカハスＣ８２（第１図参
照。）発生器２６に供給される。サンプル周波数クロッ
クＰＣＬＫはメモリ読出し区間の間だけＡ？ルスを含ん
でいる。

メモリ２２から読み出されたデータは、メモリ読出し信
号■Ｗ　ＲＥＡＤ信号により選択的に作動状態にされる
アンドｆｆ−）６１０に供給される。データがメモリ２
２から読み出されていない時、データバスＤＡＴＡの負
荷を減少させ、擬似データがマルチプレクサ６１２に供
給されないようにするためにアンドゲート６１０が設け
られる。アンドｙ　−トロ１０の出力はマルチプレクサ
６１２の入力ポートに供給される。マルチプレクサ６１
２は、カウンタ６１６からの出力により条件付けられ、
データの各画像ラインからの最初の４つのデータ・サン
ゾルをレジスタ６２２に結合させ、またデータの各画像
ラインからの残シのサンプルをラッチ６３２とデマルチ
プレクサ６２６に結合させる。

先に述べたように、各画像ラインの最初の４つのサンプ
ルはメモリ出力アドレスおよびクロック信号発生器２６
を制御するための情報を含んでいる。

これら４つのサンプルは各ラインの開始時にアンドダー
トロ１４から発生される４つのクロック・ノクルスによ
９４段の直列入力並列出力のレジスタ６２２にクロック
制御されて入力される。レジスタ６２２の各段はそれぞ
れの制御サンプルのすべてのビラトラ貯える並列ビット
段である。それぞれの制御サンプルは、メモリから読み
出し中の現副信号画像ラインの残シの部分の期間に対し
てＨ８ＴＡＲＴ、　ＶＳＴＢＲＴおよびＢＲＴ　（Ｄパ
ス上に得られる。

各副信号フィールドの最後のラインからレジスタ６２２
に入力された制御データは、次の副信号フィールドの最
初のラインがデータ・デコーダ３４に読み込まれるまで
保持される。ｌフィールドの最後のラインからの制御デ
ータは次のフィールドから副信号の最初のラインを読み
出すタイミングを制御する。

例示されたシステムが最初に開始する時、データ・デコ
ーダ３４は副画像の最初のヅイールドを表示するのに適
当なＨ５ＴＡＲＴとＶＳＴＡＲＴのノクラメータを受は
取っていないだろう。しかしながら、レジスタ６２２は
ある値を含んでいる。これらの値がすべて零であっても
、その後そのシステムを適切に参照するために、メモリ
に貯えられた画像データの少なくとも１ラインからの制
御データを十分入力することができる。通常、この設定
は受像機が副画像を表示するように条件付けられる前に
行なわれる。

カウンタ６１６からマルチプレクサ６１２に供給される
制御信号は主信号の水平同期パルスＭＡＩＮＨ８ＹＮＣ
およびサンプル・クロックＰＣＬＫから発生される。Ｍ
ＡＩＮ　Ｈ８ＹＮＣ信号は各水平画像ラインの開始時に
カウンタ６１６をリセットする。このリセット操作によ
シカウンタ６１６は低い論理信号を発生する。マルチプ
レクサ６１２は、低い論理信号が供給されると、入力信
号をレジスタ６２２に送り、高い論理信号が供給される
と、入力信号をデマルチプレクサ６２６に送る。

カウンタ６１６からの出力信号は論理反転器６１８で補
数化され、アント９ダート６１４の第１の入力端子に供
給される。カウンタ６１６からの低い論理出力により、
アンドデートロ１４はサンプル周波数クロックＰＣＬＫ
　ｉカウンタ６１６のクロック入力端子に結合させる。

カウンタ６１６は、メモリ読出しサイクルが始まり、Ｐ
ＣＬＫ結線上にパルスが生じるまでリセット状態のまま
である。カウンタ６１６は最初の４つのＰＣＬＫ　）４
ルスを計数し、それから高い論理信号を出力する。高い
論理出力によシアンドダート６１４のアンドがとれず、
ＰＣＬＫ−ｆルスがカウンタ６１６に送られなくなシ、
ＭＡＩＮ　Ｈ８ＹＮＣ信号が次に発生するまで、その出
力を高い論理状態に保持する。

アンドダート６１４の出力はレジスタ６２２のクロック
入力端子にも結合される。最初に発生する４つのＰＣＬ
Ｋ／＃ルスがレジスタ６２２に結合され、最初の４つの
データ・サンプルをレジスタ６２２の入力に結合させる
マルチプレクサ６１２と同時にシフトレジスタ中のデー
タをシフトさせる。

最初に発生する４つのＰＣＬＫ−＃ルスの後、メモリ２
２のデータバスから入力されるサンプルはデマルチプレ
クサ６２６および非同期ラッチ６３２に結合される。各
サンプルのルミナンス成分とクロミナンス成分は、各サ
ンプルの最上位５ビツトをラッチ６３２に送り、各サン
プルの最下位３ビツトをデマルチプレクサ６２６に送る
ことにより分離される。ラッチ６３２は８ピツトのラッ
チであって、５ビツトのルミナンス・サンプルはラッチ
の最上位の５ビット位置に結合される。零の値が８ピツ
トのラッチ６３２の最下位３ピット位置に供給される。

ラッチ６３２から供給される８ピツトの出力サンプルは
８の係数でスケール化された入力ルミナンス成分に対応
する。

ルミナンス・サンプルは加算器６３３に供給される。レ
ジスタ６２２からの副信号の輝度データＢＲＴは加算器
６３３の第２の入力に結合される。

加算器６３３の出力Ｙ“は、ＰＣＬＫの周波数で生じ、
輝度制御データにより変更されるルミナンス・すンプル
から成る。出力信号Ｙ“は第１図のＤ／Ａ変換器および
マトリックス回路のルミナンス信号入力に結合される。

データ・デコーダ３４への入力データが、Ｙｎ＆（Ｒ−
Ｙ）ｎＭＳ　Ｂ　％　Ｙｎ＋１　＆　（Ｂ−Ｙ）ｎＭ　
８　Ｂ　％　Ｙｎ＋２　＆　（Ｒ−Ｙ　）ｎＬ　８　Ｂ
　％Ｙ　　＆　（Ｂ−Ｙ）　　　　という４つのサンプ
ルのシークｎ＋３　　　　　　　　ｎＬＳＢ ンス形式であることを思い起すと、デマルチブレフサ６
２６に供給されるデータは、（Ｒ−Ｙ）ＨＭｓＢｓ（”
Ｙ）ｉＭｓＢ％　（Ｒ−Ｙ）ｔＩＬ８Ｂ％　ＣＢ−Ｙ）
ｎＬｌｌＢという３ビツト構成の４つのサンプルのシー
ケンスから成る。

デマルチブレフサ６２６は各シーケンスの第１番目のサ
ンプルと第３番目のサンプルを合成し、（Ｒ−Ｙ）色差
サンプルを再構成し、また各シーケンスの第２番目のサ
ンプルと第４番目のサングルを合成し、（Ｂ−Ｙ）の色
差サンプルを再構成する。デマルチプレクサ６２６にお
いて、３ビツトのサンプル信号データはラッチ６２６Ａ
−６２６Ｄのデータ入力端子に結合される。４相のクロ
ック発生器６２４から発生する４相のクロック信号はラ
ッチ６２６Ａ−６２６Ｄの各クロック入力端子に供給さ
れる。４相の各々はＰＣＬＫ　、＃ルス周波数の１／４
のパルス周波数を有する。（Ｒ−Ｙ）Ｍ８６、（Ｒ−Ｙ
）ＬＳＢ、（”Ｙ）Ｍ８Ｂ％　ＣＢ−Ｙ）ＬＳＢのサン
プルが、ラッチ６２６Ａ　。

６２６Ｂ、６２６Ｃ，６２６Ｄに゛それぞれ入力される
ようにクロックの位相は構成される。

ラッチ６２６Ａからの最上位３ビツトの（Ｒ−Ｙ）サン
プルは、ラッチ６２６Ｂからの最下位３ビツトの（Ｒ−
Ｙ）サンプルと合成され、６ビツトの（Ｒ−Ｙ）サンプ
ルを形成する。これらのサンプルは８ビツトのラッチ６
２６Ｅの最上位６ビツトのデータ入力結線に結合される
。２ツチ６２６Ｅの最下位２ピツトのデータ入力結線は
零の値に結合される。４つのサンプルの各シーケンスが
ラッチ６２６Ａ−６２６Ｄに入力された後、２ツチ６２
６Ｅはその入力に供給される合成の（Ｒ−Ｙ）サンプル
を取り入れるようにクロック制御される。同様に、ラッ
チ６２６Ｃおよびラッチ６２６Ｄからの合成の（Ｂ−Ｙ
）サンプルはラッチ６２６Ｆに入力される。

第６図に示すように、クロック位相φ４は各４つのサン
プル・シーケンスの最後のサンプル（Ｂ−Ｙ）Ｌｓ。

をラッチ６２６Ｄに入力する。この時点においては、あ
る特定のシーケンスの４つのサンプルは各ラッチ６２６
Ａ−６２６Ｄに保持されている。クロック位相φ４が低
くなると、ラッチ６２６Ａと６２６Ｂからのデータをラ
ッチ６２６Ｅに入力するようにクロック制御し、同時に
、ラッチ６２６Ｃと６２６Ｄからのデータをラッチ６２
６Ｆに入力するようにクロック制御される。

ラッチ６２６Ｅおよび６２６Ｆからの出力信号はＰＣＬ
Ｋの周波数の１／４の周波数で生じる各々８ビツトのサ
ングルである。これらの信号は、８ビツトのラッチ６２
６Ｅおよび６２６Ｆの最上位６ビツトの位置にある６ビ
ツトの合成サンプルを移動させることにより４の係数に
よシそれぞれスケール化された（Ｒ−Ｙ）および（Ｂ−
Ｙ）の色差信号に対応する。

４相のクロック発生器６２４は予めセット可能であって
、普通の設計のものである。プリセットの値はレジスタ
６２２からのＰＨＡＳＥ制御データにより与えられる。

この位相データは、高い論理状態にある反転器６１８の
出力信号に応じてクロック発生器６２４に入力される。

従って、制御データがシフトレジスタ６２２に入力され
る４つのクロック周期の終シに、クロック発生器６２４
はラインに対する位相値にプリセットされる。クロック
発生器６２４は読出しクロックＰＣＬＫのパルスによシ
クロツク制御され、ＰＣＬＫのノ４ルスの発生とほぼ同
時にクロック位相パルスを発生する。データの各ライン
における第１番目の色差サンプルが（”Ｙ）Ｍ２Ｒのサ
ンプルもしくはＣＢ−Ｙ）ＭＳＢのサンプルであるから
、クロック発生器６２４をプリセットする必要がある。

位相制御データは、第１番目のサンプルがどのサンプル
であるかを示すために符号化される。この位相制御デー
タはクロック発生器６２４をプリセットし、現画像ライ
ンに対して、φ１、φ２、φ３、φ４のクロック位相と
””）ＭｌｉＢ％ＣＢ−Ｙ）ＨＢＢｓ　（Ｒ−Ｙ）１．
８Ｂ％　ＣＢ−Ｙ）ＬＳＢのサンプルとをそれぞれ整合
させる。

加算器６３３からのルミナンス・サンプルＹ“およびラ
ッテ６２６Ｅと６２６Ｆからの（Ｒ−Ｙ）“と（Ｂ−Ｙ
）“の色差サンプルはＤ／Ａ変換器およびマ）　ＩＪッ
クス回路３６のそれぞれの入力ポートに結合される。

回路３６において、それぞれのディジタル・サンプルは
、アナログ、ルミナンスおよび色差信号に変換される。

これらのアナログ信号は適当な割合いで合成され、表示
装置（図示せず。）を駆動するための赤色Ｒ１緑色Ｇ、
青色Ｂの色信号を発生する。

ＲＧＢ信号はマルチプレクサ３８の第１セツトの各入力
端子に結合される。主のビデオ信号源４０からのＲＧＢ
信号はマルチプレクサ３８の第２セツトの各入力端子に
結合される。メモリ出力アドレスおよびクロック信号発
生器２６からの結線口Ｃ０ＮＴＲ０Ｌ上に与えられる信
号によシ制御されるマルチプレクサ３８は、その出力端
子に生じる主ＲＧＢ信号の代りに副ＲＧＢ信号を選択的
に使う。

第７図は、メモリ２２からのデータを出力するために、
読出しクロックと読出しアドレスのコードを発生する回
路の一例を示す。

第７図において、位相固定ルーｆ（以下、ＰＬＬという
。）７１０は主のビデオ信号の水平同期に同期したクロ
ック周波数を発生する。本実施例においては、クロック
周波数は主信号の水平周波数の１０９２倍である。この
周波数は、除算器７１２によシ２で割シ算され、主信号
の水平同期周波数の５４６倍の周波数を発生する。周波
数５４６Ｈは、サンプルがメモリから読み出され、再生
画像上に表示される周波数である。ライン当りの蓄積副
信号サンプルを、この周波数で走査すると、水平線信号
処理回路１４によシサンプリングされた元の画像のその
部分の１／３のサイズに縮少された副画像が発生される
。従って、副画像は垂直および水平方向に等しく圧縮さ
れる。

除算器７１２からの５４６Ｈのクロックはアンドダート
７１８および７２０に供給される。アンドｆ−）７１Ｂ
と７２０は、アンドダート７４２からのメモリ読出しエ
ネーブル信号ＭＥＭ　ＲＥＡＤによシ作動される。アン
ドゲート７２０は読出しクロックＲＣＬＫをメモリ２２
に供給し、供給された読′出しアドレスによシメモリを
シーケンス制御する。読出しクロックのノ４ルス周波数
は常に５４６Ｈである。

アンドダート７１８はサンプル周波数クロックＰＣＬＫ
をデータ・デコーダ３４に供給する。システムによって
は、ＰＣＬＫ信号がＲＣＬＫ信号の周波数の２倍である
ことが望ましいことが予想されるから、ＰＣＬＸの回路
はＲＣＬＫの回路とは別々に作られる。その場合、アン
ド”’−ドア１８は、除算器７１２からの２で割った出
力ではなくてＰＬＬ７１０の出力に直腰結合される。

５４６Ｈのクロック信号はカウンタ７１４および比較器
７２６から成る水平位置検出器に結合される。カウンタ
７１４は主信号の各フィールドの開始時に主信号の垂直
同期信号ＭＡＩＮ　ＶＳＹＮＣによシリセットされ、そ
れから５４６Ｈのクロック・パルスの計数を開始する。

カウンタ７１４は、比較器７２６の第１の入力に２進出
力を供給する。この２進出力は、最後のリセット・パル
ス以後カウンタ７１４の入力に供給される５４６Ｈのノ
Ｊ？ルスの累算計数値に相当する。５４６Ｈのクロック
信号の屓次の各パルスは、現主画面の画像ライン上の頭
次の水平ピクセル位置に相当する。副画面の左端が始ま
る水平ピクセル位置Ｈ８ＴＡＲＴが比較器７２６の第２
の入力に供給される。カランダ７１４の累算計数値がＨ
５ＴＡＲＴの値になると、比較器７２６は高い論理出力
を発生する。カウンタ７１４が次のラインでリセットさ
れるまで、比較器７２６の出力は高い論理状態のままで
ある。

比較器７２６の出力はアンドｆ−）７３４の第１の入力
に供給される。５４６Ｈのクロック信号はアンドダート
７３４の第２の入力に供給され、ナントゲート７４０の
出力がアンドゲートア３４の第３の入力に供給される。

ナンドダート７４０の入力端子は２進カウンタ７３６の
それぞれの出力ピットラインに接続される。２進カウン
タ７３６から供給される２進出力値は０から１２７（１
０進）までの範囲である。ナントゲート７４０の出力は
、ナントゲート７４０から低い論理出力を発生させる値
１２７（１０進）を除いて、２進カウンタ７３６のすべ
ての出力値に対して高い論理状態にある。

アンドｒ−）７３４は、カウンタ７３６の出力の値が１
２７以下であって、比較器７２６からの高い論理信号に
より水平の開始位置の発生したととが示される時は常に
、アンドダート７３４は２進カウンタ７３６のクロック
入力に５４６Ｈの信号を結合させるように作動される。

２進力・ウンタ７３６は各画像ラインの開始時にＭＡＩ
Ｎ　Ｈ８ＹＮＣ信号により零にリセットされる。比較器
７２６の出力が高くなると、２進カウンタ７３６は計数
を開始し、Ｏから１２７までの出力値を逐次発生する。

２進カウンタ７３６の出力値が１２７の値になると、低
い論理状態になるナンドダート７４０の出力によシ他の
状態に変化しない。

２進カウンタ７３６からの２進出力値は３状態ダート７
４４に結合される。３状態デート７４４の出力はメモリ
２２のアドレス入力ポートに結合される。３状態ゲート
７４４がアンドゲートア４２により作動されると、２進
カウンタ７３６からの出力値はメモリ２２からデータを
読み出すための列アドレス語に相当する。

カウンタ７１４は結線７１５上に第２の出力信号を発生
する。この出力信号は５４６Ｈのクロック周期以下の／
４’ルスであって、カウンタ７１４が５４６個のパルス
を計数すると発生する。５４６個のパルスの計数値は主
表示の１水平ラインに相当する。内部的には、ノ臂ルス
が結線７１５上に生じると、カウンタ７１４は零にリセ
ットされる。

カウンタ７１４からの第２の出力は２進カウンタ７１６
のクロック入力端子に供給される。カウンタ７１６は、
０の値から２６２（１０進）まで計数し、それから次の
ＭＡＩＮ　ＶＳＹＮＣノｆルスによシリセットされるま
で停止するように構成される。従って、カウンタ７１６
は、゛最後（Ｄ　ＭＡＩＮ　ＶＳＹＮＣ／ｅルス後に生
じる水平画像ラインの現累算値、すなわち現水平ライン
数（引く１）に相当する２進出力を発生する。カウンタ
７１６からの２進出力は減算器７２８の第１の入力、ｆ
？−トおよび比較器７３２の第１の入力？−トに結合さ
れる。データ・デコーダ３４から供給され、副画像の表
示が始まる上側の水平画像ラインに相当するＶ　５ＴＡ
ＲＴの値は比較器７３２の第２の入力ポートおよび減算
器７２８の減数入力ポートに供給される。

カウンタ７１６からの累算値がＶ　５ＴＡＲＴの値に等
しい時、比較器７３２は高い論理出力を発生する。比較
器７３２の出力は、２進カウンタ７１６が次のＭＡＩＮ
　ＶＳＹＮＣパルスによりリセットされるまで高い状態
のままである。

減算器７２８から供給される出力値は３状態ｒ−ドア３
０に結合される。ｅ−ドア３０の出力はメモリ２２のア
ドレス入力ポートの行アドレス結線に結合される。減算
器７２８からの値は現ライン数からＶ　５ＴＡＲＴＯ値
を引い念ものに等しい。データを読み出すようにメモリ
２２が作動される周期、すなわち、３状態ｒ−ドア３０
が作動される周期の間、０から６３までの値が順次供給
される。

副信号データは６４個の行アドレス符号語によりアドレ
ス指定されるメモリ・ロケーションに含まれており、主
画面の連続する６４本の画像ラインで表示される。従っ
て、垂直開始ラインを含めて、それから６４本のライン
を計数し、垂直開始位置の発生直後の６４本の水平ライ
ンの間のみ３状態ｒ−ドア３０と７４４を作動させるた
めに使用される信号を発生する必要がある。カウンタ７
５０、アンｐｃ−ドア４６および反転器７４８は６４個
のライン周期を計数するように構成される。カウンタ７
５０はアンドゲート７４６を介して供給されるカランタ
フ１４の出力結線７１５からの水平ノクルスを計数する
ａアンド？−ドア４６は比較器７３２の出力および反転
器７４８の出力にそれぞれ結合される入力端子を有する
。反転器７４８の入力はカウンタ７５０の出力に接続さ
れる。カラ／り７５０はＭＡＩＮ　ＶＳＹＮＣからの垂
直ノ９ルスによシリセットされその出力が低い論理状態
になるように条件付けられる。このとき、反転器７４８
の出力は高い論理状態になる。これらの条件下では、比
較器７３２が始まりの水平ラインを検出した後、水平ラ
イン・パルスをカウンタ７５０に通過させるようにアン
ドゲート７４６が作動される。６４本のライン・パルス
がカウンタ７５０に結合されると、カウンタ７５０は高
い論理出力信号を発生する。これによシ反転器７４８の
出力が低くなり、アンドダート７４６のアンドがとれな
くなる。このように、反転器７４８の出力は各フィール
ド期間の始まりから高く、副画像の最後のラインの後低
くなる。

３状態ｆ−）　７３０，７４４およびアンドダート７１
８と７２０を作動させる制御信号は、メモリ２２が新し
いデータを書き込むのに最大限の時間の間自由となるよ
うに、副画像信号が実際に表示されている区間の間だけ
高い論理状態にある。従って、アンドダート７４２の出
力は、比較器７３２が高くなりた後、すなわち、垂直開
始ラインから、６４本のラインがメモリから読み出され
るまで、すなわち、カウンタ７５０が出力パルスを発生
するまで水平ラインの読出し位置の間高い論理状態にあ
る。従って、比較器７２６、ナントゲート７４０、比較
器７３２および反転器７４８からの出力信号はアンドダ
ート７４２のそれぞれの入力端子に結合される。

アンドｆｆ−）７４２から発生される出力信号によシメ
モリの読出し期間が決まる。従って、この信号の補数は
メモリに新しいデータを自由に書き込める期間を決める
。アンドゲートア４２の出力に結合された反転器７５２
はＭＥＭ　ＲＥＡＤ信号の補数であるＭＥＭ　ＦＲＥＥ
信号を発生する。

しかしながら、主画像の各水平ラインの一部の間にメモ
リからデータを読み出すことも考えられる。この場合に
は、メモリから読み出されるデータは副画像が表示され
る時だけ処理され、表示される。メモリの読出し操作に
より蓄積データを周期的に書き直すと、メモリ２２とし
て高価でないダイナミックＲＡＭを使用することができ
る。

マルチプレクサ３８は、副信号がメモリから読み出され
ている期間の間、主ビデオ（ＲＧＢ）信号の代りに副の
ビデオ（ＲＧＢ　）信号を発生する。これらの期間はＭ
ＥＭ　ＲＥＡＤ信号の論理信号の高い期間に相当する。

しかしながら、メモリから読み出されるライン当りの最
初の４つのサンプルは制御情報を含んでいることを考慮
してみる。これら４つのサンプルによシ占有される時間
を補償するために、ＭＥＮ　ＲＥＡＤ信号の高い論理信
号の各期間は４つのサンプル周期により予め短縮され、
マルチプレクサ３８用の制御信号ＭＵＸ　Ｃ０ＮＴＲ０
Ｌを発生する。

これは、ＭＥＭ　ＲＥＡＤ信号をアンドダート７２４の
第１の入力端子に結合させることによシ実現できる。

ＭＥＭ　ＲＥＡＤ信号は遅延要素７２２により４つのサ
ンプル期間だけ遅延され、ＭＵＸ　Ｃ０ＮＴＲ０Ｌ信号
を発生するアンドゲート７２４の第２の入力端子に供給
される。

【図面の簡単な説明】

第１図は、本発明の一実施例を含むＰｉｎＰテレビジョ
ン受像機の一般化されたブロック図である。 第２Ａ図および第２Ｂ図は、第１図に示す受像機で使う
のに適し念ルミナンスおよびクロミナンスの水平ライン
信号処理回路のブロック図をそれぞれ示す。 第３Ａ図および第３Ｂ図は、第１図に示す受像機で使う
のに適したルミナンスおよびクロミナンスの垂直信号処
理回路のブロック図をそれぞれ示すＯ 第４図は、第１図に示す受像機に使われるデータ・エン
コーダのブロック図である。 第５図は、第１図に示す受像機で使うのに適したメモリ
入力アドレスおよびクロック信号発生器のブロック図で
ある。 第６図は、第１図に示す受像機に使われるデータ・デコ
ーダのブロック図である。 第７図は、第１図に示す受像機に使うのに適したメモリ
出力アドレスおよびクロック信号発生器のブロック図で
ある。 第８図は、第１図に示す受像機の動作を説明するのに有
用なタイミング図である。 １０・・・副信号源、２１ｏ・・・有限インパルス応答
（ＦＩＲ）低域通過フィルタ、２１２・・・ラッチ、２
２０・・・ピーキング・フィルタ。

Claims (1)

【特許請求の範囲】
1. （１）画像を表わすベースバンドのビデオ信号を処理し
   、解像度の低下した画像を表わすビデオ信号を発生する
   ビデオ信号処理装置であって、前記ベースバンドのビデ
   オ信号を供給する手段と、 前記手段に結合され、予め定められる周波数より大きい
   周波数を有する前記ベースバンド信号の成分を、前記予
   め定められる周波数より小さい周波数を有する成分に比
   べて減衰させて前記ベースバンドのビデオ信号を供給す
   るフィルタ手段と、前記フィルタ手段に結合され、濾波
   済みのビデオ信号を予め定められる速度でサンプリング
   し、解像度の低下した画像を表わすビデオ信号を発生す
   るサブサンプリング手段であって、前記サンプリング速
   度におけるサブサンプリングは、前記解像度の低下した
   画像を表わすビデオ信号の周波数スペクトルの一部に折
   返し成分を発生させる傾向にある、前記サブサンプリン
   グ手段と、 前記サブサンプリング手段に結合され、前記折返し成分
   を含む前記解像度の低下した画像を表わすビデオ信号の
   周波数スペクトルの一部を増幅し、解像度の低下した画
   像における高周波遷移を強調する信号ピーキング手段と
   を含んでおり、 サンプリングされた信号の帯域幅内における高周波信号
   成分が、十分な振幅で処理され、解像度の低下した画像
   における空間周波数の解像可能な範囲にわたって比較的
   一様な輝度を有する再生画像が得られるように前記予め
   定められる周波数が選定される、前記ビデオ信号処理装
   置。