JPH05197358A - 画像メモリの制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 信号表示を行なう為の画像メモリ回路の制御
技術に関し、インタレース信号をノンインタレース信号
に変換する際に、より少ないメモリ容量で低コストの画
像メモリの制御回路を提供することを目的とする。 【構成】 インタレースで送られて来るデータを入力し
てノンインタレースで出力する画像メモリの制御回路で
あって、入力データを２ライン毎に保持し、保持した第
ｎライン（ｎは任意の整数）のデータを第ｎ＋２ライン
のデータが送られて来る水平走査期間に出力する第１の
メモリ１と、入力データを保持する第２のメモリ２と、
第１のメモリ１が第ｎラインのデータを出力する際に、
ｎが奇数の時には第２のメモリ２から第ｎ＋１ラインの
データを、ｎが偶数の時には第２のメモリ２から第ｎ−
１ラインのデータを、該水平走査期間内に順次出力する
制御手段３とを有して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパーソナルコンピュータ
やテレビ等の信号表示を行なう為の画像メモリ回路の制
御技術に係り、特に、より少ないメモリ容量で、従って
より安い製品コストで実現できる画像メモリの制御回路
に関する。

【０００２】近年のパーソナルコンピュータの高精細化
に伴い、その映像出力信号はテレビ信号と同様に、イン
タレース（飛び越し走査；line interlacing）で送られ
るようになった。しかし、インタレース信号のまま表示
を行なうと、フリッカ表示品質を劣化させる問題があっ
た。

【０００３】

【従来の技術】そこで従来は、画像用のフレームメモリ
を備え、画像データを全てこの画像メモリに取り込み、
データの並び換えを行なって、ノンインタレース信号に
データを変換して表示を行なうことでフリッカの発生を
抑えていた。

【０００４】

【発明が解決しようとする課題】ところが、このような
構成の画像メモリの制御回路においては、表示容量が増
えたり、階調数が増えたりすると、それに伴い、画像メ
モリの容量が増やす必要が生じる。従って、メモリ容量
が大きくなり製品コストが高くなるという問題があっ
た。

【０００５】本発明は、上記問題点を解決するもので、
インタレース信号をノンインタレース信号に変換する方
式の画像メモリの制御回路において、より少ないメモリ
容量で低コストの画像メモリの制御回路を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図である。上記課題を解決するために、本発明の第１の
特徴の画像メモリの制御回路は、インタレースで送られ
て来るデータを入力してノンインタレースで出力する画
像メモリの制御回路であって、前記入力データを２ライ
ン毎に保持し、保持した第ｎライン（ｎは任意の整数）
のデータを第ｎ＋２ラインのデータが送られて来る水平
走査期間に出力する第１のメモリ１と、前記入力データ
を保持する第２のメモリ２と、前記第１のメモリ１が第
ｎラインのデータを出力する際に、ｎが奇数の時には前
記第２のメモリ２から第ｎ＋１ラインのデータを、ｎが
偶数の時には前記第２のメモリ２から第ｎ−１ラインの
データを、該水平走査期間内に順次出力する制御手段３
とを有して構成する。

【０００７】また、本発明の第２の特徴の画像メモリの
制御回路は、請求項１に記載の画像メモリの制御回路に
おいて、前記制御手段３は、ｎが奇数の時には前記第１
のメモリ１から第ｎラインのデータを出力した後に前記
第２のメモリ２から第ｎ＋１ラインのデータを出力し、
ｎが偶数の時には前記第２のメモリ２から第ｎ−１ライ
ンのデータを出力した後に前記第１のメモリ１から第ｎ
ラインのデータを出力する。

【０００８】更に、本発明の第３の特徴の画像メモリの
制御回路は、請求項１または２に記載の画像メモリの制
御回路において、前記第１のメモリ１及び第２のメモリ
２のデータ転送の時間が同一である。

【０００９】

【作用】図２は本発明の動作説明図である。本発明の第
１の特徴の画像メモリの制御回路では、第１のメモリ１
において、第ｎライン、第ｎ＋２ライン、第ｎ＋４ライ
ン、…とインタレースで送られて来るデータを２ライン
毎に保持し、保持した第ｎラインのデータを第ｎ＋２ラ
インのデータが送られて来る水平走査期間に出力する。
制御手段３では、第１のメモリ１が第ｎラインのデータ
を出力する際に、ｎが奇数の時には第２のメモリ２から
第ｎ＋１ラインのデータを、ｎが偶数の時には第２のメ
モリ２から第ｎ−１ラインのデータを、その水平走査期
間内に順次ノンインタレースで出力するようにしてい
る。

【００１０】従って、第１のメモリ１及び第２のメモリ
２の各記憶容量を合わせても１画面の約２分の１程度で
実現でき、表示容量が増えたり、階調数が増えたりして
も、画像メモリの容量を従来の２分の１に抑えることが
でき、より低い製品コストで実現可能である。またノン
インタレース駆動であることからフリッカの無い高品質
な表示を得ることができる。

【００１１】また、本発明の第２の特徴の画像メモリの
制御回路では、例えば第ｎ＋２ラインのデータが送られ
て来る水平走査期間中では、第１のメモリ１は、送られ
て来るデータ転送速度の約２倍の速さで第ｎラインのデ
ータを順番に読み出し、第ｎ−２ラインのメモリ領域に
第ｎ＋２ラインのデータを順番に書き込む動作を繰り返
し、また、第２のメモリ２にも第ｎ−１ラインのデータ
が書き込まれている領域に第ｎ＋２ラインのデータを順
次書き込んでいく。第１のメモリ１から第ｎラインのデ
ータが全て出力されたら、第１のメモリ１は第ｎ＋２ラ
インのデータを書き込む動作だけを続けて行ない、一
方、第２のメモリ２は、送られて来るデータ転送速度の
２倍の速さで、第ｎ＋１ラインのデータを順番に読み出
す動作と第ｎ＋２ラインのデータを第ｎ−１ラインのデ
ータが書き込まれている領域に順次書き込んでいく動作
を続ける。このようにして第１のメモリ１及び第２のメ
モリ２から出力されるデータを制御手段３で順次切り換
えて、ノンインタレースの信号を液晶ドライバに転送す
る。尚、制御手段３は、ｎが奇数の時には、第１のメモ
リ１から第ｎラインのデータを出力した後に第２のメモ
リ２から第ｎ＋１ラインのデータを出力し、ｎが偶数の
時には、第２のメモリ２から第ｎ−１ラインのデータを
出力した後に第１のメモリ１から第ｎラインのデータを
出力するようにしている。

【００１２】従って、ラインの順番を乱すことなくノン
インタレースの信号を出力することができ、また第１の
特徴の画像メモリの制御回路と同様の効果も得ることが
可能である。

【００１３】更に、第３の特徴の画像メモリの制御回路
では、第１のメモリ１及び第２のメモリ２のデータ転送
の時間が同一であるので、第ｎラインと第ｎ＋１ライン
のデータ転送のクロック周波数が同じになり、表示部の
制御回路の構造を簡単にすることができる。

【００１４】

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図３に本発明の第１実施例に係る画像メモリの制御回路
の構成図を示す。

【００１５】同図において、本実施例の画像メモリの制
御回路は、第１のメモリ１と、第２のメモリ２と、セレ
クタ３と、第１のメモリ１に対する書き込み用アドレス
カウンタ１１、読み出し用アドレスカウンタ１２、及び
これらカウント値を第１のメモリ１の書き込み或いは読
み出しの動作に応じて選択して第１のメモリ１のアドレ
スとして出力するセレクタ１３と、並びに、第２のメモ
リ２に対する書き込み用アドレスカウンタ２１、読み出
し用アドレスカウンタ２２、及びこれらカウント値を第
２のメモリ２の書き込み或いは読み出しの動作に応じて
選択して第２のメモリ２のアドレスとして出力するセレ
クタ２３とから構成されている。

【００１６】図４に、表示ライン数が６本の場合におけ
る、入力データと、第１のメモリ１、第２のメモリ２、
及びセレクタ３のそれぞれの出力データのタイミングチ
ャートを示す。

【００１７】例えば、第５ラインのデータが送られて来
る水平走査期間中では、第１のメモリ１は、送られて来
るデータ転送速度の約２倍の速さで第３ラインのデータ
を順番に読み出し、第１ラインのメモリ領域に第５ライ
ンのデータを順番に書き込む、また、第２のメモリ２に
も第２ラインのデータが書き込まれている領域に第５ラ
インのデータを順次書き込んでいく。第１のメモリ１か
ら第３ラインのデータが全て出力されたら、第１のメモ
リ１は第５ラインのデータを書き込む動作だけを続けて
行ない、一方、第２のメモリ２は、送られて来るデータ
転送速度の２倍の速さで、第４ラインのデータを順番に
読み出す動作と第５ラインのデータを第２ラインのデー
タが書き込まれている領域に順次書き込んでいく動作を
続ける。セレクタ３では、第１のメモリ１及び第２のメ
モリ２から出力されるデータを順次切り換えて、ノンイ
ンタレースの信号を液晶ドライバに転送する。 第２実施例 第１の実施例では、第１のメモリ１から出力されるデー
タのライン番号ｎが奇数の時も偶数の時も、セレクタ３
では、１つの水平走査期間内で第１のメモリ１の出力を
選択した後に第２のメモリ２の出力を選択するようにし
ており、図４に示すように、第１のメモリ１から偶数の
ライン番号のデータを出力する時には、セレクタ３の出
力は、２、１、４、３、…と順番に出力されないことと
なる。

【００１８】そこで、第２の実施例では、第１のメモリ
１から出力されるデータのライン番号ｎが奇数の時に
は、第１のメモリ１から第ｎラインのデータを出力した
後に第２のメモリ２から第ｎ＋１ラインのデータを出力
し、ｎが偶数の時には、第２のメモリ２から第ｎ−１ラ
インのデータを出力した後に第１のメモリ１から第ｎラ
インのデータを出力するようにしている。

【００１９】図５に、本発明の第２実施例に係る画像メ
モリの制御回路の動作を説明するタイミングチャートを
示す。同図に示すように、本実施例では、第１のメモリ
１から出力されるデータのライン番号ｎが奇数の時も偶
数の時も、セレクタ３の出力は順番に出力され、従っ
て、ラインの順番を乱すことなくノンインタレースの信
号を出力することができる。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
インタレースで送られて来るデータを第１のメモリで２
ライン毎に保持し、保持した第ｎラインのデータを第ｎ
＋２ラインのデータが送られて来る水平走査期間に出力
し、また、制御手段では、第１のメモリが出力するライ
ン番号ｎが奇数の時には、第２のメモリから第ｎ＋１ラ
インのデータを、ｎが偶数の時には第２のメモリから第
ｎ−１ラインのデータを、その水平走査期間内に順次ノ
ンインタレースで出力することとしたので、１画面の約
２分の１程度の記憶容量の画像メモリを持つだけで、ノ
ンインタレース信号に変換することができ、より安い製
品コストで実現可能な画像メモリの制御回路を提供する
ことができる。

【００２１】また、本発明によれば、第１のメモリが出
力するライン番号ｎが奇数の時には、第１のメモリから
第ｎラインのデータを出力した後に第２のメモリから第
ｎ＋１ラインのデータを出力し、ｎが偶数の時には、第
２のメモリから第ｎ−１ラインのデータを出力した後に
第１のメモリから第ｎラインのデータを出力するように
したので、ラインの順番を乱すことなくノンインタレー
スの信号を出力することが可能な画像メモリの制御回路
を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の動作説明図である。

【図３】本発明の第１実施例に係る画像メモリの制御回
路の構成図である。

【図４】本発明の第１実施例の動作を説明するタイミン
グチャートである。

【図５】本発明の第２実施例の動作を説明するタイミン
グチャートである。

【符号の説明】

１…第１のメモリ ２…第２のメモリ ３…セレクタ（制御手段） １１、２１…書き込み用アドレスカウンタ １２、２２…読み出し用アドレスカウンタ １３…第１のメモリ用アドレスセレクタ ２３…第２のメモリ用アドレスセレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 インタレースで送られて来るデータを入
   力してノンインタレースで出力する画像メモリの制御回
   路であって、 前記入力データを２ライン毎に保持し、保持した第ｎラ
   イン（ｎは任意の整数）のデータを第ｎ＋２ラインのデ
   ータが送られて来る水平走査期間に出力する第１のメモ
   リ（１）と、前記入力データを保持する第２のメモリ
   （２）と、前記第１のメモリ（１）が第ｎラインのデー
   タを出力する際に、ｎが奇数の時には前記第２のメモリ
   （２）から第ｎ＋１ラインのデータを、ｎが偶数の時に
   は前記第２のメモリ（２）から第ｎ−１ラインのデータ
   を、該水平走査期間内に順次出力する制御手段（３）と
   を有することを特徴とする画像メモリの制御回路。
2. 【請求項２】 前記制御手段（３）は、ｎが奇数の時に
   は前記第１のメモリ（１）から第ｎラインのデータを出
   力した後に前記第２のメモリ（２）から第ｎ＋１ライン
   のデータを出力し、ｎが偶数の時には前記第２のメモリ
   （２）から第ｎ−１ラインのデータを出力した後に前記
   第１のメモリ（１）から第ｎラインのデータを出力する
   ことを特徴とする請求項１に記載の画像メモリの制御回
   路。
3. 【請求項３】 前記第１のメモリ（１）及び第２のメモ
   リ（２）のデータ転送の時間が同一であることを特徴と
   する請求項１または２に記載の画像メモリの制御回路。