JP2000148059A - ライン数変換処理回路およびこれを搭載した表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 動き適応型変換方式ではフィールドメモリが
必要となり、単純倍速変換処理方式では２倍のライン数
の増加でない場合には適用できなく、また補間処理は解
像度の劣化を伴うことになり、特にその拡大率が大きく
なるとその劣化は顕著になる。 【解決手段】 インターレース信号をノンインターレー
ス信号に変換するライン数変換処理回路２において、イ
ンターレース信号のライン数を先ず、良好な画質を得る
ことが可能な単純倍速変換処理回路２１で２倍のライン
数にする。次に、２倍のライン数では足りない分のライ
ン数を拡大処理（補間処理）回路２２で生成し、最終的
に所定ライン数のノンインターレース信号に変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ライン数変換処理
回路およびこれを搭載した表示装置に関し、特にＮＴＳ
Ｃなどのインターレース信号を任意のライン数のノンイ
ンターレース信号へ変換するライン数変換処理回路、お
よびこれを搭載した液晶表示装置（LiquidCrystal Disp
lay；ＬＣＤ）などの固定画素（マトリクス）形式の表
示装置に関する。

【０００２】

【従来の技術】コンピュータ用ＬＣＤ等の固定画素形式
の表示装置において、ＮＴＳＣ等のインターレース信号
を表示する際には、インターレース信号からノンインタ
ーレース信号への変換処理、および特定の画素数への変
換処理が必要となる。例えば、ＳＶＧＡ（Super Video
Graphics Array）用のＬＣＤ（有効表示領域：水平８０
０画素、垂直６００ライン）へＮＴＳＣ信号を表示する
ためには、フィールド当たり２４０ラインの信号を６０
０ラインの信号へ変換する必要がある。

【０００３】インターレース信号からノンインターレー
ス信号への変換には、二通りの処理方法がある。その一
つはフィールド内補間処理であり、フィールド内の情報
のみで変換処理を行う方式である。二つ目は、図７に示
すように、周知の動き検出処理を行うことによって動画
と静止画とを識別し、動画時は上記フィールド内補間処
理を、静止画時はフィールド間補間処理を行い、次いで
拡大処理（補間処理）を行う動き適応型変換方式であ
る。ここで、フィールド間補間処理とは、１フレーム
（２フィールド）の情報を用いて変換処理を行う方式で
ある。

【０００４】前者のフィールド内補間処理方法はさらに
２種類に分類される。その一つは、各ラインの走査を１
ラインおきに行い、かつフィールド間に１ラインのオフ
セットを付けて走査する単純倍速変換方式である。二つ
目は、フィールド内のライン情報から、各ラインの平均
の信号を補間処理によって生成して２倍のライン数とす
る方式である。この単純倍速の場合と補間処理の場合に
おける奇数／偶数フィールドの各ラインの信号レベルの
関係を図８に示す。

【０００５】ここで、一般に、補間処理は解像度の劣化
（画質のボケ感）を伴うために、インターレース／ノン
インターレース変換においては、単純倍速変換方式の方
が補間処理に比べて良好な画質を得ることができる。

【０００６】

【発明が解決しようとする課題】以上列挙したインター
レース／ノンインターレースの各変換方式において、動
き適応型変換方式の場合には、動き検出の処理および前
フィールドの信号を必要とすることから、フィールドメ
モリが必要となるため、システムコストが増加するとい
う課題がある。

【０００７】一方、単純倍速変換処理方式は、良好な画
質を得ることができるものの、２４０ラインから６００
ラインへの変換のように、２倍のライン数の増加でない
場合には適用できない。したがって、図９に示すよう
に、直接補間処理によって２４０ラインから６００ライ
ンへの変換を行う必要がある。しかしながら、先述した
ように、補間処理は解像度の劣化を伴うことになり、特
にその拡大率が大きくなるとその劣化は顕著になるとい
う課題がある。

【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、フィールドメモリを
必要とせず、解像度の劣化を抑えつつインターレース信
号を任意のライン数のノンインターレース信号へ変換可
能なライン数変換処理回路およびこれを搭載した表示装
置を提供することにある。

【０００９】

【課題を解決するための手段】本発明によるライン数変
換処理回路は、インターレース信号を所定倍のライン数
の信号に変換する単純倍速変換手段と、この単純倍速変
換手段で所定倍のライン数に変換された信号を所定ライ
ン数のノンインターレース信号に変換する補間処理手段
とを備えた構成となっている。

【００１０】上記構成のライン数変換処理回路におい
て、インターレース信号のライン数を先ず、良好な画質
を得ることが可能な単純倍速変換処理によって所定倍に
する。続いて、所定倍のライン数では所定ライン数を満
足しない分のライン数を補間処理によって生成すること
で、最終的に所定ライン数のノンインターレース信号に
変換する。そして、本発明による表示装置は、このライ
ン数変換処理回路を搭載した構成となっている。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用される例えばＬＣＤの構成の一例を示すブロック図で
ある。

【００１２】図１において、外部から入力されるインタ
ーレースのアナログビデオ信号（例えば、ＮＴＳＣ信
号）は、Ａ／Ｄ（アナログ／デジタル）変換器１でデジ
タルビデオ信号に変換されてライン数変換処理回路２に
供給される。このライン数変換処理回路２は、インター
レース信号を任意のライン数のノンインターレース信号
へ変換するための回路である。そして、本発明では、こ
のライン数変換処理回路２の具体的な構成を特徴として
おり、その詳細については後述する。

【００１３】ライン数変換処理回路２でインターレース
信号からノンインターレース信号に変換されたデジタル
ビデオ信号は、Ｄ／Ａ（デジタル／アナログ）変換器３
でアナログビデオ信号に変換され、ノンインターレース
のアナログ信号としてＬＣＤドライバ４に供給される。
ＬＣＤドライバ４は、画素がマトリクス状に配置されて
なる固定画素形式のＬＣＤパネル５を、入力されるノン
インターレースのアナログビデオ信号に基づいて駆動す
る。ＬＣＤパネル５には、タイミングジェネレータ６か
ら各種のタイミング信号が与えられる。

【００１４】ＬＣＤパネル５としては、一例として、Ｓ
ＶＧＡ表示に対応したものが用いられる。このＳＶＧＡ
表示では、有効表示領域が水平８００画素、垂直６００
ラインとなっている。したがって、例えばＮＴＳＣ信号
をＳＶＧＡ用のＬＣＤパネル５に表示させるためには、
ライン数変換処理回路２において、フィールド当たり２
４０ラインのインターレース信号を６００ラインのノン
インターレース信号に変換する必要がある。

【００１５】図２は、本発明の一実施形態に係るライン
数変換処理回路２の構成を示すブロック図である。ここ
では、フィールド当たり２４０ラインのインターレース
信号を６００ラインのノンインターレース信号に変換す
る場合を例に採って説明するものとする。ただし、この
例に限られるものではない。

【００１６】図２から明らかなように、本実施形態に係
るライン数変換処理回路２は、２４０ラインのインター
レース信号を２倍のライン数の信号、即ち４８０ライン
の信号に変換する単純倍速変換回路２１と、この単純倍
速変換回路２１で２倍のライン数に変換された信号を６
００ラインのノンインターレース信号に変換する拡大処
理（補間処理）回路２２とを有する構成となっている。

【００１７】ここで、本実施形態に係るライン数変換処
理回路２による処理、即ち単純倍速変換処理と補間処理
とを組み合わせた処理と、インターレース信号を任意の
倍率に補間処理によって変換する直接補間処理との比較
を図３を用いて説明する。

【００１８】図３は、２４０ラインのインターレース信
号（ＮＴＳＣ）を６００ラインのノンインターレース信
号（ＳＶＧＡ）へ変換した際のサンプリング点（ライ
ン）を示したものであり、（Ａ）が単純倍速変換処理と
補間処理とを組み合わせた処理の場合を、（Ｂ）が直接
補間処理の場合をそれぞれ示している。ここで、数値は
信号レベルを示し、数値の“０”は黒レベルを、“１”
は白レベルを意味する。また、ここでの変換は、フィー
ルド内の２ラインを５ラインの情報へ変換することに相
当する。

【００１９】また、信号レベルは線形補間による補間処
理によって得られるレベルである。線形補間による信号
レベルは、次の計算式より得られる。 ｆ（ｘ＋ｔ）＝（１−ｔ）ｆ（ｘ）＋ｔｆ（ｘ＋１） …（１） ここで、ｔ，（１−ｔ）は補間係数を意味し、０≦ｔ≦
１である。ｆ（ｘ），ｆ（ｘ＋１）は信号レベル（数値
“０”／“１”）を意味している。

【００２０】図３において、直接補間処理（Ｂ）では、
黒レベルから白レベルへ変化する２つのサンプリング点
ｆ（ｘ），ｆ（ｘ＋１）の信号レベル“０”，“１”か
ら、奇数フィールドの場合には、変換後の５ラインに対
応した２つのサンプリング点の信号レベル０．２／０．
６が、また偶数フィールドの場合には、変換後の５ライ
ンに対応した３つのサンプリング点の信号レベル０．１
／０．５／０．９がそれぞれ求められる。そして、これ
ら２フィールドの各サンプリング点の信号レベルを平均
することによってフレームの５ラインに対応した４つの
サンプリング点の信号レベル０．１／０．３５／０．７
５／０．９５が求められる。

【００２１】これに対し、単純倍速変換処理と補間処理
とを組み合わせた処理（Ａ）では、先ず奇数／偶数フィ
ールド共に各ラインの信号レベルをそのまま間のライン
の信号レベルとすることで、単純倍速変換処理が行われ
る。続いて、２つのサンプリング点ｆ（ｘ），ｆ（ｘ＋
１）の信号レベル“０”，“１”から、奇数フィールド
の場合には、変換後の５ラインに対応した１つのサンプ
リング点の信号レベル０．２が、また偶数フィールドの
場合には、変換後の５ラインに対応した１つのサンプリ
ング点の信号レベル０．８がそれぞれ求められる。そし
て、これら２フィールドの各サンプリング点の信号レベ
ルを平均することによってフレームの５ラインに対応し
た３つのサンプリング点の信号レベル０．１／０．５／
０．９が求められる。

【００２２】以上の動作説明から明らかなように、小数
の信号レベル（グレーレベル）のラインが、単純倍速変
換処理と補間処理とを組み合わせた処理（Ａ）では３ラ
インであるのに対して、直接補間処理（Ｂ）では４ライ
ンになることがわかる。ここで、解像度の劣化、即ちボ
ケ感は、ライン数の拡大時に生じるグレー領域に起因
し、このグレー領域が多いほどボケ感を感じることにな
る。

【００２３】したがって、上述したように、フィールド
内の２ラインを５ラインの情報へ変換する例の場合に
は、単純倍速変換処理と補間処理とを組み合わせた処理
（Ａ）では３ライン分のグレー領域であるのに対して、
直接補間処理（Ｂ）では４ライン分のグレー領域である
ため、処理（Ａ）の方が処理（Ｂ）に比べて解像度の劣
化、即ちボケ感を低減できることがわかる。

【００２４】図４は、ライン数変換処理回路２の具体的
な回路構成の一例を示すブロック図であり、図中、図２
と対応する部分には同一の符号を付して示してある。

【００２５】図４において、単純倍速変換処理回路２１
は、２つのＦＩＦＯ（first-in first-out）メモリ２１
１，２１２から構成されている。２つのＦＩＦＯメモリ
２１１，２１２は、隣り合う２ラインの信号レベルＳ
Ａ，ＳＢを、書込みクロックＷＣＫに同期して書き込
み、これを書込みクロックＷＣＫの２倍の周波数の読出
しクロックＲＣＫに同期して読み出すことにより単純倍
速変換処理を実行する。

【００２６】拡大処理回路２２は、２つの乗算器２２
１，２２２および１つの加算器２２３から構成されてい
る。２つの乗算器２２１，２２２は、ＦＩＦＯメモリ２
１１，２１２で単純倍速変換処理された２ライン分の信
号Ｓｉｇ１，Ｓｉｇ２とし、これらに対して補間係数Ｃ
ｏｅｆ１，Ｃｏｅｆ２をそれぞれ乗算する。ここで、補
間係数Ｃｏｅｆ１，Ｃｏｅｆ２は、（１）式の補間係数
ｔ，（１−ｔ）に相当する。加算器２２３は、これら乗
算器２２１，２２２の各乗算出力を加算することで、所
定のライン数のノンインターレース信号Ｓｉｇ‐ＯＵＴ
を出力する。

【００２７】上記構成のライン数変換処理回路２におい
て、先ず２つのＦＩＦＯメモリ２１１，２１２で単純倍
速変換処理を行い、しかる後拡大処理回路２２で２つの
入力信号Ｓｉｇ１，Ｓｉｇ２および２つの補間係数Ｃｏ
ｅｆ１，Ｃｏｅｆ２をそれぞれの補間点に応じて制御す
ることにより、フィールドメモリを用いることなく、イ
ンターレース信号を補間処理に比べて解像度の劣化が少
ない任意のライン数のノンインターレース信号に変換で
きる。

【００２８】ＮＴＳＣからＳＶＧＡへの変換の場合の数
値例を図５および図６に示す。図５は、本実施形態に係
る単純倍速変換処理と補間処理とを組み合わせた処理の
場合の数値例を示している。図６は、従来例に係る直接
補間処理の場合の数値例を示している。

【００２９】なお、本実施形態においては、ＮＴＳＣか
らＳＶＧＡへの変換の場合を例に採って説明したが、こ
れに限定されるものではなく、原信号のインターレース
信号としてはＰＡＬやＨＤＴＶなどのテレビジョン信号
であっても良く、またノンインターレース信号のライン
数としてはＳＶＧＡ以外の表示規格のライン数であって
も、同様に生成することが可能である。

【００３０】また、上記実施形態では、単純倍速変換回
路２１でライン数を２倍にするとしたが、２倍に限られ
るものではなく、さらに次段の補間処理では、２倍のラ
イン数では所定ライン数に満たない分のライン数を拡大
処理（補間処理）によって生成して所定ライン数のノン
インターレース信号を得るとしたが、例えば前段の単純
倍速処理でライン数を３倍にし、その結果所定ライン数
を越えた場合には、その多い分のライン数を縮小処理
（補間処理）によって減らして所定ライン数のノンイン
ターレース信号を得るようにすることも可能である。

【００３１】さらに、上記実施形態においては、補間処
理手法として、線形補間による処理手法を用いた場合に
ついて説明したが、Ｃｕｂｉｃ補間等の他の処理手法を
用いることも可能である。

【００３２】さらにまた、上記実施形態では、ＬＣＤに
適用した場合について説明したが、ＬＣＤに限らず、プ
ラズマディスプレイなど、画素がマトリクス状に配置さ
れた固定画素形式の表示装置全般に適用し得るものであ
る。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
インターレース信号のライン数を先ず単純倍速変換処理
によって所定倍のライン数に変換し、次いで所定倍のラ
イン数では所定ライン数を満足しない分のライン数を補
間処理によって生成し、最終的に所定ライン数のノンイ
ンターレース信号に変換するようにしたことにより、フ
ィールドメモリを用いることなく、インターレース信号
を補間処理に比べて解像度の劣化が少ない任意のライン
数のノンインターレース信号に変換できることになる。

【図面の簡単な説明】

【図１】本発明が適用されるＬＣＤの構成の一例を示す
ブロック図である。

【図２】本発明の一実施形態に係るライン数変換処理回
路の構成を示すブロック図である。

【図３】２４０ラインのインターレース信号を６００ラ
インのノンインターレース信号へ変換した際のサンプリ
ング点の信号レベルを示した図である。

【図４】本実施形態に係るライン数変換処理回路の具体
的な回路構成の一例を示すブロック図である。

【図５】本実施形態に係る単純倍速変換処理と補間処理
とを組み合わせた処理の場合の数値例を示す図である。

【図６】従来例に係る直接補間処理の場合の数値例を示
す図である。

【図７】従来の動き適応型処理の概念図である。

【図８】単純倍速の場合と補間処理の場合における奇数
／偶数フィールドの各ラインの信号レベルの関係を示す
図である。

【図９】従来の直接補間処理の概念図である。

【符号の説明】

２…ライン数変換処理回路、４…ＬＣＤドライバ、５…
ＬＣＤパネル、２１…単純倍速変換処理回路、２２…拡
大処理（補間処理）回路、２１１，２１２…ＦＩＦＯメ
モリ、２２１，２２２…乗算器、２２３…加算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 インターレース信号を所定倍のライン数
   の信号に変換する単純倍速変換手段と、 前記単純倍速変換手段で所定倍のライン数に変換された
   信号を所定ライン数のノンインターレース信号に変換す
   る補間処理手段とを備えたことを特徴とするライン数変
   換処理回路。
2. 【請求項２】 インターレース信号を所定倍のライン数
   の信号に変換する単純倍速変換手段と、前記単純倍速変
   換手段で所定倍のライン数に変換された信号を所定ライ
   ン数のノンインターレース信号へ変換する補間処理手段
   とを備えたライン数変換回路を搭載したことを特徴とす
   る表示装置。