KR19990067399A - 적응성 화상 지연 - Google Patents

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KR19990067399A KR1019980703409A KR19980703409A KR19990067399A KR 19990067399 A KR19990067399 A KR 19990067399A KR 1019980703409 A KR1019980703409 A KR 1019980703409A KR 19980703409 A KR19980703409 A KR 19980703409A KR 19990067399 A KR19990067399 A KR 19990067399A
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

메모리 장치(FMORG)에 미리 저장된 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보만이 메모리 장치(FMORG)에 저장되는 방식으로 제어되는 메모리 장치(FMORG)에 영상 정보가 저장되며, 그 결과 메모리 장치(FMORG)는 영상 정보가 반복된 움직임 상을 포함할 때라도 일정한 수의 움직임 상으로 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보를 제공한다.

Description

적응성 화상 지연
EP-A-0,514,012는 영상 신호의 표준 변환 방법 및 장치를 개시하고 있다. 영상은 필름이나 TV/비디오 표준 방식중 하나에 저장될 수 있다. 영화 필름은 24Hz 속도로 일련의 프레임들을 포함하고 있으며, 각 필름 프레임은 소정의 움직임 상(movement phase)을 나타낸다. 그러나, 비디오는 50Hz나 60Hz 속도로 일련의 인터레이스 필드(interlaced field)를 포함한다. 이들의 본래의 차이점으로 인해, 필름으로부터 TV 표준 방식중 하나로 변환할 때나, 적어도 영상의 일부가 필름으로부터 발생하는 때 TV 표준 방식 사이에서, 영상에서 움직이는 물체가 있는 경우에 특히 일그러짐이 도입된다.
필름에 기록된 영상은 초당 24 프레임의 속도로 저장된다. 이와 같은 영상은, 약간 빠른 속도, 즉 초당 25 프레임의 속도로 재생되면, 초당 50 인터레이스 필드를 사용하는 PAL 표준 방식에 대해 용이하게 사용될 수 있으며, 그 결과 각 필름 프레임은 2개의 비디오 필드를 형성하기 위해 반복된다.
변환 처리는 영상들이 초당 24 프레임의 프레임 속도로 필름에 초기에 저장될 때에 보다 더 복잡해지며 그러한 영상들을 초당 60 인터레이스 필드로 NTSC 표준 방식에 변환하는 것이 바람직하며, 이는 60 내지 20의 불완전 관계 때문이다. 통상 5개 비디오 필드는 1 필름 프레임으로부터 3 연속 비디오 필드를 가져오고 다음 필름 프레임으로부터 2 연속 비디오 필드를 가져와서 2 필름 프레임으로부터 만들어질 수 있다.
움직이는 물체에 대해 수용하도록, 움직임 벡터 계산기는 물체의 움직임을 나타내며 표준 컨버터를 조종하는데 사용되는 움직임 벡터를 제공한다. NTSC 신호를 얻기 위해 3-2 풀다운 변환을 미리 필요로 하는 영상을 PAL 표준 방식에 전송할 때 최대의 에러가 발생되었다. 이 문제를 극복하기 위해, EP-A-0,514,012는 출력 비디오 신호의 각 필드가 4 입력 필드로부터 컨트리뷰션(contributions)을 갖는 기술을 개시하고 있다. 움직임 계산기는 3-2 풀다운 변환의 상을 검출할 수 있기 때문에, 정확한 입력 필드는 각 출력 필드에 컨트리뷰트한다. 종래 기술의 양호한 실시예에서는, 4 필드 저장이 사용된다. 또한, 구현하기에 실제로 더 간단하지만 변환이 휘도 변화의 동일 실행 및 벡터의 부정확성을 갖지 않는 2 필드 메모리만이 있을 수 있다. 움직이는 영상에서 복잡하고 적절한 해상도에 알맞는 표준 컨버터간의 최적의 절충안은 어떤 한 순간에 표준 컨버터에 저장된 4 필드가 있는 경우에 발견되었다.
본 발명은 움직임 벡터 계산, 움직임 벡터 보상된 보간, 움직임-보상된 잡음 감소 등의 움직임-보상된 처리 동작에 사용하기 위한 적응성 화상 지연에 관한 것이다.
도 1a 내지 도 1c는 60 Hz 영화 필름 및 비디오 카메라 물질에 대해 도시된 입력 물질에 적응된 필드 메모리 제어를 기술하는 도면.
도 2는 본 발명에 따른 메모리 장치의 제1 실시예도.
도 3은 본 발명에 따른 메모리 장치의 제2 실시예도.
도 4는 본 발명에 따른 메모리 장치의 제3 실시예도.
도 5는 본 발명에 따른 영상 처리 장치의 실시예도.
특히, 본 발명의 목적은 가시적인 질적 저하 없이 필요한 메모리 용량을 축소시키는 메모리 제어를 제공하는 데 있다. 이 목적을 위해서, 본 발명의 제1 양상은 청구항 1에 규정된 영상 정보 저장 방법을 제공한다. 본 발명의 제2 양상은 청구항 9에 규정된 영상 정보 저장 장치를 제공한다. 본 발명의 제3 양상은 그와 같은 영상 정보 저장 장치를 포함하는 영상 처리 장치를 제공한다. 양호한 실시예는 종속항에 규정되어 있다.
본 발명에 따르면, 메모리 장치에 미리 저장된 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보만이 메모리 장치에 저장되는 방식으로 제어되는 메모리 장치에 영상 정보가 저장되며, 그 결과 메모리 장치는 영상 정보가 반복된 움직임 상을 포함할 때, 예를 들면 영상 정보가 영화 필름으로부터 발생할 때라도 일정한 수의 움직임 상으로 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보를 제공한다. 본 발명은 텔레비전 수상기, 디지털 비디오 디스크(DVD) 플레이어, 영상 처리를 갖춘 PC 등의 영상 처리 장치에 바람직하게 적용된다.
본 발명의 이러한 또는 다른 양상은 이하 기술하는 실시예를 참조함으로써 분명해지고 명료해진다.
비디오 신호에서, 새로운 필드가 반드시 새로운 움직임 정보를 가져오는 것은 아니며 때때로 예를 들면 화상 물질에서 비롯된 (영화) 필름을 갖추고, 단일 화상은 1개의 필드 이상에서 전송된다. 본 발명의 목적은 단일 필드나 프레임 메모리를 이용하여 움직임 계산기나 보상 장치 또는 이것들을 위해 결합된 구조에 2개의 연속하는 화상으로부터 정보를 연속으로 제공하는 데 있다.
화상 소스(picture source)는 상이한 화상 속도로 존재한다. 화상 속도의 통상적인 값은 예를 들면 16, 24, 25, 30, 50, 60 화상/초이다. 높은 화상 주파수를 갖는 (텔레비전, 또는 디스플레이) 시스템에서 "낮은 갱신 속도 소스"로부터의 화상을 보여주는 통상의 방법은 새로운 화상이 (그의 공칭 속도에서) 유용하게 되기까지 화상을 반복하는 것이다. 예를 들면 50 Hz TV 방송 시스템에서, 필름 화상(25 Hz로 근접한 24 Hz)은 모든 화상을 2번(편의상 인터레이스를 무시함) 보임으로써 전송된다. 유사하게, 60 Hz TV 방송에서, 필름 화상(24 Hz)은 화상을 2번이나 3번(편의상 인터레이스를 무시함) 보임으로써 전송된다. 깜빡임 없는 (예를 들면 100Hz) 디스플레이의 경우, 동일 화상이 보다 빈번히 반복될 것이다. 전송 또는 디스플레이 시스템에서 화상을 처리하는 움직임 계산기는 1개 화상으로부터의 정보를 1번 이상 수신할 것이며, 또다른 "움직임 상(movement phase)" 즉 바로 직전 또는 다음의 상이한 화상으로부터의 필드에 대해 동시에 액세스한다면 현재 필드의 물체의 속도를 가장 정확히 계산할 수 있다. 유사하게, 필드 속도 변환 알고리즘(필수는 아니지만, 대리인 일람표 PHN 13,442인 EP-B-0,475,499를 참조)은 종종 2개의 이웃하는 움직임 상에 대한 액세스를 필요로 한다. 본 발명의 목적은 단일 필드나 프레임 메모리를 이용하여 2개의 이웃한 움직임 상으로부터의 정보를 움직임 계산기나 보상 장치 또는 이것들을 위해 결합된 구조에 연속으로 제공하는데 있다.
움직임 계산기나, 움직임 보상된 인터폴레이터(interpolator)나, 움직임 계산 및 보상을 위해 결합된 구조에 있어서, 2개의 연속적인 "움직임 상" 즉 2개의 상이한 원화상으로부터의 정보는 동시에 이용될 수 있어야만 한다. 본 발명의 양호한 실시예에서, 이는 1개 필드나 프레임의 용량을 갖는 단일 지연 소자를 사용하여 실현되며, 그의 효과적인 지연은 신호원(signal source)에 의존하여 적응된다. 이는 새로운 화상("움직임 상")이 전송되면 필드나 프레임을 상기 지연 소자(메모리)로 기록함으로서만이 실현될 수 있다. 반복해서 화상을 전송하는 동안 상기 지연 메모리내의 정보도 또한 반복해서 판독되며 오버라이트(overwrite)되지 않는다. 대안은 메모리가 항상 정보를 기록하고 있으며, 멀티플렉서가 인입 필드나 (재순환된(recirculated)) 미리 저장된 필드를 상기 메모리 입력에 스위치하기 위해 사용되는 것이다.
1개(복수)의 고정 지연(들)을 적용하는 방법을 통해 제안된 방법에는 다음의 두가지 이점이 있다.
1) 움직임은 새로운 움직임 상이 보내진다면 인입 화상마다 계산될 수 있다(US-A-5,495,300, 즉 대리인 일람표 PHN14,079 참조). 임시로 순환하는 계산기의 경우에 이는 움직임 상에서의 반복과 보다 높은 정확성을 의미한다.
2) 메모리 용량은 1개 필드나 일정한 지연을 갖는 보다 높은 프레임만으로 이루어진다.
필름 물질로부터 비디오에서 액티브한 계산기에 대해 제안된 방법은 US-A-5,495,300에 개시된 바와 같은 순환하는 벡터 예측 메모리에 대해 (이점을 지닌) 대안이다. 여기서의 이점은 상기 계산기가 필드 기간마다 계산할 수 있다는 사실에 있다. 그것은 종종 US-A-5,495,300의 결과의 두배이다. 상기 이점은 3-2 풀다운 필름을 갖추고 필드 속도의 배가없는 60Hz 시스템에서 보다 더 커진다. 이 상황은 도 1에 기술되어 있다. 본 발명은 WO-A-95/27,362(대리인 일람표 PHN 14,794)에 따른 인터레이스-순차 주사 변환과 EP-A-0,577,165(대리인 일람표 PHN 14,066)에 따른 100 Hz 업-변환(up-conversion)과 EP-A-0,601,655(대리인 일람표 PHN 14,320)에 따른 3-D 잡음 감소를 실행하는 업-변환 및 움직임 계산을 위해 결합된 구조에 바람직하게 적용된다. 프레임 메모리는 (기록 가능한)제어가 입력 물질에 적응되는 것중 하나이다.
도 1a 내지 도 1c는 60Hz 영화 필름과 비디오 카메라 물질에 대해 도시된 입력 물질에 적응된 필드 메모리 제어를 기술하고 있다. 도 1a는 US-A-5,495,300에 기술하고 있는 바와 같은 종래 기술의 고정 필드 메모리 제어를 도시하고 있다. 라인 Fu(x,t)는 영화 필름(F)으로부터 생기는 인입 60Hz 논-인터레이스(non-interlaced)(1:1) 필드를 도시하고 있으며, 박스내의 번호들은 3-2 풀다운 기술에 따라 유도된 영화 필름 프레임을 나타낸다. 라인 Fu(x,t-T)는 1개의 프레임 기간 T 사이의 지연후의 인입 필드를 도시한다. 신호 Fu(x,t)와 Fu(x,t-T)는 움직임 벡터D(x,t)를 유도하는 움직임 벡터 계산기(ME)에 적용된다. 몇몇 필드에 대해, 동일 필름 영상에서 발생하는 2개의 비디오 필드 사이의 움직임의 부족으로 인해 제로 벡터(zero vector)가 얻어지며, 반면 다른 필드에 대해서는 논-제로(non-zero) 벡터(d)가 얻어진다. 제로 움직임 벡터는 Fu(x,t)와 Fu(x,t-T)가 상이한 필름 영상을 나타내는 경우에 얻어진다. 라인 Fout(x,t)은 움직임-보상된 출력 필드를 도시한다.
도 1b는 본 발명에 따른 적응성 지연 제어를 기술하고 있다. 도 1a에 도시한 바와 같이, 라인 Fu(x,t)는 영화 필름(F)으로부터 발생하는 인입 60Hz 논-인터레이스 (1:1) 필드를 도시하고 있으며, 박스내의 번호들은 비디오 필드가 3-2 풀다운 기술에 따라 유도된 영화 필름 프레임을 나타낸다. 본 발명에 따르면, 라인 Fu(x,t-T)는 Fu(x,t)와 Fu(x,t-T)가 항상 상이한 영화 필름 영상을 나타내도록 제어된 지연후의 인입 필드를 도시하고 있다. 따라서, 제로 움직임 벡터는 더 이상 얻어지지 않는다(도 1b의 라인D(x,t)를 참조). 라인 Fout(x,t)는 도 1b의 아래 부분에 도시된 공식에 따라 얻어진 움직임 보상된 출력 필드를 도시하고 있다.
도 1c는 60 Hz 논-인터레이스 비디오 화상(60 Hz/1:1 V)이 수신되는 경우에 무엇이 발생하는지를 기술하고 있다. 적응성 지연은 이제 1개의 필드 기간동안 일정하게 지연된다.
도 2는 본 발명에 따른 메모리 장치의 제1 실시예를 기술하고 있다. 인터레이스 입력 신호인 입력 라인 II1 및 라인-지연된 입력 라인 II2와, 필드 메모리 FMORG의 출력 신호는 라인 II1과 II2 사이에 수직한 위치에서 보간된 라인을 얻기 위해 중간 필터(MF)에 적용된다. 입력 라인 II1은 또한 출력 신호가 멀티플렉서(MUX1)를 통해 필드 메모리 FMORG에 적용되는 믹서(MIX1)에 적용된다. 멀티플렉서(MUX1)는 그의 고유의 출력 신호 수신이나 믹서(MIX1)의 출력 신호 수신 사이에서 필드 메모리 FMORG를 전환하도록 제어 유닛(CTRL)으로부터의 제어 신호(w_org)에 의해 제어된다. FIFO 에 따라 구현되지 않는 메모리는 이와 같은 멀티플렉서(MUX1)를 필요로 하지 않으며, 신호(w_org)는 그 때 메모리의 기록 가능한 입력에 적용된다. 중간 필터(MF)의 출력 신호는 출력 신호가 멀티플렉서(MUX2)를 통해 필드 메모리 FMINT에 적용되는 믹서(MIX2)에 적용된다. 그 고유 신호를 수신하거나 믹서(MIX2)의 출력 신호를 수신하는 사이에서 필드 메모리 FMINT를 전환하도록 멀티플렉서(MUX2)는 제어 유닛(CTRL)으로부터의 제어 신호(w_int)에 의해 제어된다. 믹서(MIX1)는 홀수 라인(SO1)을 갖추고 있으며, 믹서(MIX2)는 도 2의 메모리 장치의 연속하는 출력 신호의 짝수 라인(SO2)을 갖추고 있다. 표 1은 도 2의 실시예에 대응하는 필드 메모리 제어를 도시하고 있다. 제어 신호 w_org와 w_int는 입력 필드(B, C, D, E)에 도시된 바와 같이 새로운 움직임 상을 수령한 후 1로 세트된다. 시간 단위는 1개 필드 기간이다. 제2 필드 메모리의 내용, 즉 FMINT는 항상 원화상의 수직 보간된 변형이며, 이는 필드 메모리 FMORG에 포함되어 있다. 보다 바람직하게는, 필드 메모리 FMORG와FMINT에 적용된 신호들은 저장되기 전에 압축되어 단일 필드 메모리 장치가 양 신호에 대해 충분하다.
유사한 실시예에서, 입력 신호는 멀티플렉서 MUX1의 제1 입력에 적용되고, 멀티플렉서의 출력은 필드 메모리 FMORG를 통해 그 제2 입력에 접속되며, 여기서 멀티플렉서 MUX1은 상기한 바와 같이 제어 유닛(CTRL)으로부터의 제어 신호(w_org)에 의해 제어된다. 표 1에서 입력(IMPUT)과 FMORG라인으로 기술한 바와 같이, 필드 메모리 FMORG의 출력 신호의 움직임 상은 입력 신호가 반복된 움직임 상을 포함할 지라도 일정한 수의 움직임 상에 의한 입력 신호의 움직임 상과는 다르다.
본 발명의 기본적인 양상은 보다 최근의 화상 다음의 이전 화상으로부터의 정보를 공급하기 위해, 움직임 계산기나 움직임 보상된 인터폴레이터나 움직임 계산 및 보상을 위해 결합된 구조에 적용된 지연 소자에 있어서, 상기 지연 소자에 기인한 지연은 지연된 화상과 지연안된 화상이 2개의 상이한(예를 들면 연속적인) "움직임 상"으로부터의 정보를 포함하는 방식으로 제어 신호에 의해 화상 소스에 적응되는 것을 특징으로 하는 지연 소자를 제공한다. 바람직하게도, 제어 신호는 몇몇 텔레비전 표준 방식(PALplus, MPEG)에서 이용할 수 있는 "필름 신호 비트"로부터 계산된다. 필름 신호 비트는 반복된 움직임 상의 존재를 나타낸다. 유익하게도, 제어 신호는 여기에 참조용으로 통합된 US-A-5,365,280(대리인 일람표 PHN 14,114)에 개시한 바와 같이, 움직임 계산기, 예를 들면 적응성 화상 지연 소자가 접속되어 있는 계산기에 의해 계산된 바와 같은 움직임 벡터 필드로부터 계산된다.
US-A-5,365,280(대리인 일람표 PHN 14,114)에 개시된 것과 매우 유사하게도, 각종 가능한 모드들(비디오, 필름, 상 1, 상 2, 등등)을 식별하기 위해 벡터 필드를 사용하기 위해, 1개 필드 기간에 대해 지연을 초기에 고정하는 것이 가능하다. 순서가 인식되면, 적응성 화상 지연의 적절한 제어가 선택된다. 움직임 벡터의 낮은 시간 밀도의 경우, 초기화 상이 복귀된다. 즉, 화상이 각종 영역들로 분할될 수 있고, 그 이후 모든 영역에 대해 지연 소자의 가능한 제어 모드들중 하나가 선택된다. 결국, (모든 화상에 대해) 결과의 움직임 벡터 필드의 가장 높은 시간 밀도를 산출하는 제어 모드가 선택된다. 움직임 벡터의 낮은 시간 밀도의 경우에 초기화(각종 영역들의 상이한 제어)로 다시 복귀된다.
비디오 화상 물질에서 비롯한 특별한 경우의 필름에서, 단일 화상으로부터의 정보는 필드이상으로 전송된다. 가능한 한 시간적으로 불변일지라도, 2개의 연속적인 필드는 양쪽 인터레이스 상을 포함한다. 움직임 계산과 보상을 목적으로, 이러한 상황의 숙지는 완전한 연속 주사 변환과 개선된 움직임 계산과 고품질의 움직임 묘화(portrayal) 개선을 실현하는데 사용될 수 있다. 본 발명의 또다른 양상의 목적은, 상기한 바와 같은 적응성 화상 지연의 관점에서, 상기한 이점들을 실현하기 위한 새로운 메모리 제어를 제공하는데 있다.
비디오 신호에서, 새로운 필드는 새로운 움직임 정보를 반드시 가져오지는 않는다. 때때로, 화상 물질에서 비롯한 필름의 경우에서와 같이, 단일 화상이 1개 필드 이상 동안 전송된다. 움직임 계산과 보상을 목적으로, 이러한 상황의 숙지는 움직임 계산과 움직임 묘화(portrayal) 개선을 현저히 개선 및/또는 절약하는데 사용될 수 있다. 상기한 바와 같이, 이는 이전의 화상을 지연 소자에서 입력 화상의 마지막 전송까지 순환시켜 실현된다.
그러나, 이러한 접근법의 한가지 제한은 그것이 매우 양호한 움직임 묘화 개선을 제공하는 동안 출력 신호의 인터레이스 품질이 감소되는 것이다. 2개의 인터레이스 상중 1개만이 존재하는 2개 혹은 3개 필드 기간동안 입력의 단지 1개의 원래의 사본을 메모리에 유지할 필요가 있다. 그것은 다른 상이 지연된 신호에 대해 보간되어야하는 것을 의미한다. 그러나 이 동일한 특정 필름의 경우에, 입력 신호는 미리 완전히 연속적인 화상이기 때문에, 비(非)-인터레이싱(de-interlacing)은 보간을 필요로하지 않는다. 따라서 움직임 묘화를 개선하기 위해서는 순차 주사 품질이 저하된다. 이는 공간 해상도가 동적 해상도보다 더 큰 역할을 하는 경우, 느린 동영상에서 특히 두드러진다.
이 상황은 상이한 메모리내의 상이한 "움직임 상"을 갖는 화상뿐만 아니라 교류의 "인터레이스 상"을 갖는 화상을 제공하는 수단이 있다면 현저히 개선될 수 있다. 본 발명의 또다른 양상의 목적은 2개의 상이한 상뿐만 아니라 움직임 계산기나 움직임 벡터 보상된 인터폴레이터나 양쪽의 구조적 결합에 대해 2개의 상이한 인터레이스 상을 공급하는데 있다.
정확한 순차 주사 데이터의 출력을 갖기 위해서는, 가능한 한 원래 정보와 필드 메모리 FMINT를 공급되어야 하며, 이는 입력에서 소용된다. 이를 행하기 위한 3가지 방법이 있다. 그 하나는 현재 필드 메모리 FMORG, FMINT를 사용하는 것으로, 여기서 데이터 정리/재구성 메카니즘은 실제로 홀수 및 짝수 원래 필드 모두가 재귀 메모리에 공존할 수 있는 방식으로 움직임 정보의 손실없이 적용된다. 또다른 가능성은 인터레이스 상들중 하나에 대해 임시 기억장치로서 사용되는 임시 필드 메모리 FMSWP를 부가하는 것이다. 움직임 계산기 및 업-컨버터의 1개의 입력에서 정확한 순차 주사 화상을 참작할 뿐만 아니라 순차 주사 입력을 갖는 다른 쪽을 제공하는 3번째 옵션은 더욱 더 출력의 품질을 개선한다.
표 2는 3개 필드 메모리를 갖는 옵션을 설명하고 있다. 임시 필드 메모리 FMSWP는 기록 행위가 가능한 한 필드 메모리 FMINT에 있을 때까지 반복 사이클의 최종 1개 필드를 유지하기 위해 임시 버퍼로서 사용된다. 시간적으로 적절한 순간에 필드 메모리 FMORG가 필름 사이클의 1개의 인터레이스 상을 유지하고 필드 메모리 FMINT가 임시 필드 메모리 FMSWP에 포함되는 또다른 인터레이스 상에 의해 갱신될 수 있기 때문에, 데이터 정리는 필요하지 않다. 정확한 순차 주사 화상은 이렇게 항상 필드 메모리 FMORG, FMINT로부터 판독될 수 있다. 제어 신호 w_org와 w_int는 입력 필드 B, C, D, E에서 도시한 바와 같이 새로운 움직임 상을 수신하는 중에 1로 설정된다. 제어 신호 w_int 이전의 1개 필드는 1로 설정되고, 제어 신호 w_swp는 또다른 인터레이스 상을 저장하기 위해 1로 설정된다. 이러한 필드 메모리를 이용한 실시예는 도 3에 도시되어 있다.
도 3에서, 인터레이스 입력 신호 II는 멀티플렉서 MUXSWP의 제1 입력에 적용되며, 그 출력은 필드 메모리 FMSWP를 통해 제2 입력에 적용된다. 멀티플렉서 MUXSWP는 제어 장치 CTRL'의 제어 신호 w_swp에 의해 제어된다. 인터레이스 입력 신호는 멀티플렉서 MUXORG의 제1 입력에도 적용되며, 그 출력은 필드 메모리 FMORG를 통해 그 제2 입력에 적용된다. 멀티플렉서 MUXORG는 제어 장치 CTRL'의 제어 신호 w_org에 의해 제어된다. FMSWP의 출력 신호는 멀티플렉서 MUXINT의 제1 입력에 적용되며, 그 출력은 필드 메모리 FMINT를 통해 그 제2 입력에 적용된다. 멀티플렉서 MUXINT는 제어 장치 CTRL'의 제어 신호 w_int에 의해 제어된다. 필드 메모리 FMORG는 홀수 라인 SO1을 공급하고, 필드 메모리 FMINT는 순차 출력 신호의 짝수 라인 SO2를 공급한다.
표 3은 2개의 필드 메모리 옵션의 필요한 제어를 기술하고 있다. 1개 화상이 새로운 1개가 오기 전에 2회나 3회 전송되는 3-2 풀다운 필름의 경우를 고려하자. 표 3에서, 동일 움직임 상의 필드는 동일한 대문자로 나타내고 전송 시간 차이는 단일 또는 더블 인용부호로 나타낸다. 2개나 3개 사이클 기간 동안의 각 전송된 필드의 움직임 상이 동일할지라도 인터레이스 상은 상이하다. 예를 들면, 필드 A, A', A", B, B' 아래를 고려한다. 필드 A가 홀수 위치에 있다고 가정하면, 필드 A'는 짝수, A"는 홀수, B는 짝수, B'는 홀수이다. 그것은 단일 움직임 상내에서 2개의 연속적인 필드로 액세스할 수 있다면, 수직 보간할 필요없이 문제의 순차 주사 화상을 구성할 수 있는 것을 의미한다. 따라서 메모리의 제어는 입력이 시정수에 따라 필드 메모리 FMORG나 필드 메모리 FMINT에 기록되고 원래의 홀수 및 짝수의 사본이 메모리내에서 이용할 수 있도록, 도면에 도시된 바와 같이 변경될 수 있다. 2-2 풀다운 필름의 경우는 아날로그형이다. 대응하는 회로도는 도 4에 도시되어 있다.
도 4에서, 인터레이스 입력 신호 II는 (제어 장치 CTRL'에서의 제어 신호 q_mux에 의해 제어된) 멀티플렉서 MUXII의 제1 입력에 적용되며, 그 출력은 (제어 장치 CTRL"의 제어 신호 w_org에 의해 제어된) 멀티플렉서 MUXORG의 제1 입력에 적용된다. 멀티플렉서 MUXORG의 출력은 필드 메모리 FMORG를 통해 그 제2 입력에 적용된다. 인터레이스 입력 신호 II는 또한 (제어 장치 CTRL"의 제어 신호 w_ing에 의해 제어된) 멀티플렉서 MUXINT의 제1 입력에 적용되고, 그 출력은 필드 메모리 FMINT를 통해 그 제2 입력에 적용된다. 필드 메모리 FMORG와FMINT의 출력은 퀸캉스 서브샘플링(quincunx subsampling) 및 멀티플렉싱 회로 QQmux에 적용되며, 그 출력은 멀티플렉서 MUXII의 제2 입력에 적용된다. 필드 메모리 FMORG의 출력은 또한 멀티플렉서 MUXSO1의 제1 입력과, 디멀티플렉싱 및 퀸캉스 보간 회로 QQint에 적용되며, 그 제1 출력은 멀티플렉서 MUXSO1의 제2 입력에 적용되고 그 제2 출력은 멀티플렉서 MUXSO2의 제1 입력에 접속되어 있다. 멀티플렉서 MUXSO2의 제2 입력은 필드 메모리 FMINT의 출력 신호를 수신한다. 멀티플렉서 MUXSO1은 홀수 라인 SO1을 공급하고 멀티플렉서 MUXSO2는 도 4의 메모리 장치의 순차 출력 신호의 짝수 라인 SO2를 공급한다. 멀티플렉서 MUXSO1, MUXSO2는 제어 장치 CTRL"의 제어 신호 q_dmx에 의해 제어된다.
도 4의 방법과 도 2의 원 메모리간의 차이는 움직임 상내에 최종 전송된 필드를 저장하는 대신에 최종의 1개 필드도 저장해야만 하는 것이다. 이러한 필드는 필드 메모리 FMINT에 기록된다. 그러나 이러한 시점에서, 그러한 필드 메모리의 이전의 내용은 잃게된다. 움직임은 그것이 기록된 후에 단지 이러한 메모리의 새로운 내용을 사용하여 정확히 계산되거나 보상될 수 없는데 그것은 상기 내용이 입력으로서 동일 움직임 상에 속하기 때문이다. 이러한 문제를 해결하기 위해, 이전의 내용은 필드 메모리 FMORG의 내용과 우선 결합되고 압축되어, 새로운 데이터로 대체되기 전에 필드 메모리 FMORG에 기록된다. 그것은 필드 메모리 FMINT가 판독되지 않는 시간 기간 동안 필드 메모리 FMORG가 압축된 형태로 홀수 및 짝수 라인 양쪽을 제공하는 것을 의미한다. 이러한 것은 A'A"q, BB'q, ...필드이다. 2개 필드 메모리(w_org, w_int)의 기록 가능한 신호는 이러한 메모리들의 내용이 입력에 의해 오버라이트(overwrite)되는 경우에 정확한 순간을 나타낸다. 박스 QQmux는 2개 라인으로부터의 정보를 많아야 1개 라인으로 합병한다. 박스 QQmux는 박스 QQmux의 각 입력상에서 퀸캉스 서브샘플링으로서 동작하며, 2개의 퀸캉스 서브샘플 라인이 1개 라인으로 합병되는 HD-MAC 텔레비전 시스템의 20ms, 80ms 엔코더 브랜치에서 본래 실행되는 바의 각각의 서브샘플 신호의 샘플상에서 멀티플렉스 동작을 따른다. 퀸캉스 서브샘플링 필터가 여기에 사용되지만, (가급적 DPCM 등의)임의의 또다른 데이터 압축 알고리즘은 결코 배제되지 않는다. QQint는 대응하는 재구성 알고리즘 즉, 디멀티플렉싱 동작 및 HD-MAC 텔레비전 시스템의 20ms, 80ms 엔코더 브랜치에서 본래 실행되는 바의 디멀티플렉스(demultiplexed) 퀸캉스 서브샘플 신호의 보간이다.
도 4의 구성을 이용하면, 프레임 지연의 2개의 끝에서, 상이한 움직임 상을 갖는 한쌍의 필드가 항상 있으며, 동시에 양쪽 인터레이스 상은 또한 이러한 필드중 적어도 하나에 대해서도 존재한다. 이 부가된 특징에 대해 지불된 가격은 데이터 정리가 사용되는 경우의 필드에 대해 움직임 묘화 개선 및 순차 주사 데이터 양쪽의 품질은 압축 및 재구성 알고리즘의 충실도에 따른다. 이러한 알고리즘의 선택은 이렇게 중요하다. 움직임 계산기 및 보상기가 이제 정확한 순차 주사 데이터와 함께 실제로 작용하기 때문에, 이러한 것은 보증되고 모든 풀질은 개선된다.
움직임 계산 및 시간 보간 양쪽에 대한 관심은 계산기 및 업-컨버터의 양쪽 입력에서 정확한 순차 주사 화상을 갖는 것이다. 상기한 바와 같은 방법들중 하나로써, 이는 제한적 의미로 가능하다. 3-2 풀다운 필름에 대해서 이는 40% 발생하며, 2-2 풀다운 필름에 대해서는 시간의 50% 발생한다. 그러한 순간에서 필드 메모리들중의 하나의 출력에서, 보완적인 인터레이스 상은 제외한 동일 움직임 상내의 필드를 입력으로서 갖는다. 3 필드 메모리 옵션으로의 임시 필드 메모리의 추가 또는 입력에서의 데이터 정리는 대부분 이러한 조건을 만족시킨다.
도 5는 본 발명에 따른 영상 처리 장치의 일 실시예를 도시하고 있다. 텔레비전 신호는 안테나(A)에 의해 수신되어 종래의 비디오 신호 처리 장치(53)에 적용된다. 상기 장치(53)로부터 처리된 비디오 신호는 본 발명에 따라 제어되는 영상 정보 저장 장치(55)에 적용된다. 움직임 계산기(ME)는 저장 장치(55)의 입력 및 출력에 존재하는 영상 신호에 기초하여 움직임 벡터(MV)를 얻으며, 이는 2개의 상이한 움직임 상으로부터 존재하며 또한 바람직하게는 2개의 상이한 인터레이스 상으로부터 존재한다. 움직임 보상 보간 장치 MCI는 저장 장치(55)의 입력 및 출력에 존재하는 영상 신호들에 기초한 움직임 벡터 보상된 영상 정보와 움직임 벡터(MV)를, 그 출력이 디스플레이 장치(59)에 접속되는 출력 증폭기 유닛(57)에 공급한다. 영상 처리 장치(57)가 텔레비전이면, 디스플레이 장치(59)는 예를 들면 CRT나 LCD 스크린이며, 영상 처리 장치가 PC이면, 디스플레이 장치(59)는 PC내에서 비디오 카드로 대체된다.
상기한 실시예들은 오히려 본 발명을 한정하며 종래 기술에 숙련된 자들이 부가된 청구항들의 범위를 벗어나지 않고 많은 대체 실시예를 설계할 수 있는 것에 주목해야한다. 청구항에서, 괄호안의 참조 기호는 청구항을 한정하는 것으로서 해석되지 않는다. 본 발명은 몇몇 별개의 소자들을 포함하는 하드웨어에 의해 구현될 수 있고 적절하게 프로그램된 컴퓨터에 의해 구현될 수 있다.

Claims (10)

  1. 영상 정보를 저장하는 방법으로서,
    상기 영상 정보를 수신하는 단계와,
    상기 영상 정보를 메모리 장치(FMORG)에 저장하는 단계를 포함하며, 상기 메모리 장치(FMORG)는 미리 저장된 상기 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보만이 상기 메모리 장치(FMORG)에 저장되는 방식으로 제어되며, 그 결과 상기 영상 정보가 반복된 움직임 상을 포함할 때 조차도 상기 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보를 일정한 수의 움직임 상으로 제공하는 영상 정보 저장 방법.
  2. 제 1 항에 있어서, 상기 영상 정보는 상기 영상 정보가 반복된 움직임 상을 포함하는지의 여부 표시를 포함하고 상기 저장 단계는 상기 표시에 의존하는 영상 정보 저장 방법.
  3. 제 1 항에 있어서, 상기 영상 정보가 반복된 움직임 상을 포함하는지의 여부 표시를 유도하기 위한 움직임 벡터를 계산하는 단계를 더 포함하며, 상기 저장 단계는 상기 표시에 의존하는 영상 정보 저장 방법.
  4. 제 1 항에 있어서, 상기 메모리 장치(FMORG, FMINT)는 제1 필드 메모리(FMORG)와 제2 필드 메모리(FMINT)를 포함하며, 상기 저장 단계는,
    인터레이스 입력 신호로부터 입력 라인(II1)을 상기 제1 필드 메모리(FMORG)에 저장하는 단계와,
    보간된 라인을 상기 제2 필드 메모리(FMINT)에 저장하는 단계를 포함하는 영상 정보 저장 방법.
  5. 제 4 항에 있어서, 상기 보간된 라인 저장 단계는,
    상기 보간된 라인을 얻기 위해서 상기 입력 라인(II1), 상기 제1 필드 메모리 (FMORG)로부터의 출력 신호, 상기 인터레이스 입력 신호로부터의 라인-지연된 입력 라인(II2)을 중간 필터링(median filtering)하는 단계를 포함하는 영상 정보 저장 방법.
  6. 제 1 항에 있어서, 상기 영상 정보는 압축된 형태로 저장되는 영상 정보 저장 방법.
  7. 제 1 항에 있어서, 상기 메모리 장치는 제1 필드 메모리(FMORG), 제2 필드 메모리(FMSWP), 상기 제2 필드 메모리(FMSWP)의 출력에 접속된 제3 필드 메모리(FMINT)를 포함하며, 상기 저장 단계는,
    상기 메모리 장치에 미리 저장된 영상 정보의 움직임 상과는 다른 움직임 상으로부터 영상 정보를 수신하는 중에 상기 영상 정보를 상기 제1 필드 메모리(FMORG)와 상기 제3 필드 메모리(FMINT)에 저장하는 단계와,
    상기 제2 필드 메모리(FMSWP)에 저장된 영상 정보의 인터레이스 상이 상기 제3 필드 메모리(FMINT)에 저장된 영상 정보의 인터레이스 상과는 상이한 방식으로 영상 정보를 상기 제2 필드 메모리(FMSWP)에 저장하는 단계를 포함하며, 그 결과 상기 메모리 장치의 입력 및 출력에서 2개의 상이한 움직임 상과 2개의 상이한 인터레이스 상으로부터 영상 정보가 나타내어지는 영상 정보 저장 방법.
  8. 제 1 항에 있어서, 상기 메모리 장치(FMORG, FMINT)는 제1 필드 메모리(FMORG)와 제2 필드 메모리(FMINT)를 포함하며, 상기 저장 단계는,
    상기 제1 필드 메모리(FMORG)에 저장하기 위해 미리 저장된 영상 정보와 새로운 영상 정보를 압축된 형태로 합병하는 단계와,
    상기 제1 필드 메모리(FMORG)로부터 영상 정보를 분할하고 압축해제하는 단계와,
    상기 메모리 장치의 입력 및 출력에서 2개의 상이한 움직임 상으로부터 영상 정보와 2개의 상이한 인터레이스 상으로부터 영상 정보가 존재하도록 상기 제2 필드 메모리(FMINT)에 영상 정보를 저장하는 단계를 포함하는 영상 정보 저장 방법.
  9. 영상 정보 저장 장치로서,
    상기 영상 정보를 저장하기 위한 메모리 장치(FMORG)와,
    상기 메모리 장치(FMORG)에 미리 저장된 상기 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보만이 상기 메모리 장치(FMORG)에 저장되는 방식으로 상기 메모리 장치(FMORG)를 제어하기 위한 수단(CTRL)을 포함하며, 그 결과 상기 메모리 장치(FMORG)는 상기 영상 정보의 움직임 상과는 상이한 움직임 상으로부터 영상 정보를 상기 영상 정보가 반복된 움직임 상을 포함할 때 조차도 일정한 수의 움직임 상으로 제공하는 영상 정보 저장 장치.
  10. 제 9 항에 규정된 바와 같은 영상 정보 저장 장치(55)와,
    상기 영상 정보 저장 장치에 접속되어 움직임 벡터(MV)를 계산하기 위한 수단(ME)과,
    상기 영상 정보 저장 장치(55)와 상기 움직임 벡터 계산 수단(ME)에 접속되어 움직임 벡터 보상된 영상 정보를 발생하기 위한 수단(MCI)과,
    상기 움직임 벡터 보상된 영상 정보를 출력하기 위한 수단(59)을 포함하는 영상 처리 장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6765625B1 (en) * 1998-03-09 2004-07-20 Divio, Inc. Method and apparatus for bit-shuffling video data
US6714258B2 (en) * 2000-03-15 2004-03-30 Koninklijke Philips Electronics N.V. Video-apparatus with noise reduction
GB0006811D0 (en) * 2000-03-22 2000-05-10 Koninkl Philips Electronics Nv Controller ICs for liquid crystal matrix display devices
US7072392B2 (en) * 2000-11-13 2006-07-04 Micronas Semiconductors, Inc. Equalizer for time domain signal processing
JP2004516718A (ja) * 2000-12-11 2004-06-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ビデオ信号処理における動き補償型デインターレーシング
US6839094B2 (en) * 2000-12-14 2005-01-04 Rgb Systems, Inc. Method and apparatus for eliminating motion artifacts from video
US6940557B2 (en) * 2001-02-08 2005-09-06 Micronas Semiconductors, Inc. Adaptive interlace-to-progressive scan conversion algorithm
US6829297B2 (en) * 2001-06-06 2004-12-07 Micronas Semiconductors, Inc. Adaptive equalizer having a variable step size influenced by output from a trellis decoder
US7190744B2 (en) * 2001-06-07 2007-03-13 Micronas Semiconductors, Inc. Error generation for adaptive equalizer
US7418034B2 (en) * 2001-06-19 2008-08-26 Micronas Semiconductors. Inc. Combined trellis decoder and decision feedback equalizer
US20030206053A1 (en) * 2002-04-04 2003-11-06 Jingsong Xia Carrier recovery for DTV receivers
US20030235259A1 (en) * 2002-04-04 2003-12-25 Jingsong Xia System and method for symbol clock recovery
US6995617B2 (en) * 2002-04-05 2006-02-07 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop
US7272203B2 (en) * 2002-04-05 2007-09-18 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop for decoding an offset-QAM modulated signal having a pilot
US7376181B2 (en) * 2002-04-05 2008-05-20 Micronas Semiconductors, Inc. Transposed structure for a decision feedback equalizer combined with a trellis decoder
US6980059B2 (en) * 2002-04-05 2005-12-27 Micronas Semiconductors, Inc. Data directed frequency acquisition loop that synchronizes to a received signal by using the redundancy of the data in the frequency domain
US7321642B2 (en) * 2002-04-05 2008-01-22 Micronas Semiconductors, Inc. Synchronization symbol re-insertion for a decision feedback equalizer combined with a trellis decoder
JP4178455B2 (ja) * 2003-01-21 2008-11-12 ソニー株式会社 フレーム変換方法、フレーム変換回路および電子カメラ
JP2004274219A (ja) * 2003-03-06 2004-09-30 Pioneer Electronic Corp 映像信号のフレームレート変換装置
CN1279756C (zh) * 2003-05-23 2006-10-11 华亚微电子（上海）有限公司 应用场景静止检测的视频信号自适应递归降噪方法
JP2005286677A (ja) * 2004-03-30 2005-10-13 Olympus Corp 撮像装置
KR20070007358A (ko) * 2004-05-06 2007-01-15 코닌클리케 필립스 일렉트로닉스 엔.브이. 높은 프레임율 모션 보상 색 시퀀싱 시스템 및 방법
US7349029B1 (en) * 2005-01-19 2008-03-25 Kolorific, Inc. Method and apparatus for de-interlacing interlaced video fields originating from a progressive video source
US8184696B1 (en) * 2007-09-11 2012-05-22 Xilinx, Inc. Method and apparatus for an adaptive systolic array structure
US8736759B2 (en) * 2008-08-05 2014-05-27 Mediatek Inc. Methods and related apparatus making effective use of bandwidth of storage device to generate interpolated frames
TWI384865B (zh) * 2009-03-18 2013-02-01 Mstar Semiconductor Inc 影像處理之方法及電路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0475499B1 (en) * 1990-09-03 1995-11-22 Koninklijke Philips Electronics N.V. Motion compensated frame rate conversion
US5428399A (en) * 1991-04-15 1995-06-27 Vistek Electronics Limited Method and apparatus for image translation with improved motion compensation
DE69315626T2 (de) * 1992-05-15 1998-05-28 Koninkl Philips Electronics Nv Anordnung zum Interpolieren eines bewegungsausgeglichenen Bildsignals
DE69323572T2 (de) * 1992-06-11 1999-09-16 Koninkl Philips Electronics Nv Anordnung zum bewegungsausgeglichenen Interpolieren eines Bildsignals
US5365280A (en) * 1992-06-26 1994-11-15 U.S. Philips Corporation Method and apparatus for discriminating between movie film and non-movie film and generating a picture signal processing mode control signal
US5381183A (en) * 1992-07-03 1995-01-10 Mitsubishi Denki Kabushiki Kaisha Motion-adaptive scanning-line conversion circuit
JP3258999B2 (ja) * 1992-07-03 2002-02-18 三菱電機株式会社 走査線変換装置
EP0601655A1 (en) * 1992-12-10 1994-06-15 Koninklijke Philips Electronics N.V. Noise reduction filter
KR100371039B1 (ko) * 1994-04-05 2003-05-12 코닌클리케 필립스 일렉트로닉스 엔.브이. 비월-순차주사변환
EP0772351B1 (en) * 1995-11-02 2000-10-11 Matsushita Electric Industrial Co., Ltd Motion detection for interlaced video signals
US5757435A (en) * 1995-12-08 1998-05-26 C-Cube Microsystems, Inc. MPEG-2 inverse telecine circuit
US5764293A (en) * 1995-12-26 1998-06-09 C-Cube Microsystems, Inc. Method of encoding video using master and slave encoders wherein bit budgets for frames to be encoded are based on encoded frames

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Publication number Publication date
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EP0860081B1 (en) 2003-04-02
JP2000500318A (ja) 2000-01-11
DE69720407D1 (de) 2003-05-08
WO1998011721A1 (en) 1998-03-19
KR100490701B1 (ko) 2006-04-14

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