KR910007543B1 - Pip의 입력데이타 변환회로 - Google Patents

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Abstract

내용 없음.

Description

PIP의 입력데이타 변환회로
제1도는 본 발명의 구체회로도.
제2도는 제1도의 동작 파형도.
*도면의 주요부분에 대한 부호의 설명
1 : 플립플롭 2-6 : 래치
7-10 : 멀티플렉서
본 발명은 영상 데이타 변환회로에 관한 것으로, 특히 6비트의 디지털 변환된 영상 데이타를 메모리의 특성에 따라 변환하여 메모리에 효과적으로 저장하기 위한 PIP 입력데이타 변환회로에 관한 것이다.
일반적으로 PIP(Picture In Picture)시스템은 하나의 모니터 혹은 텔리비젼에 2개 이상의 화면을 표시할 수 있는 회로로서, 텔레비젼과 VTR의 재생화면 또는 텔리비젼에서 2개 이상의 방송국 화면을 동시에 표시할 수 있다. 즉 PIP화면을 표시하기 위하여, 크로마 디코더(CHROMA DECODER)에서는 VTR 또는 텔리비젼의 합성 영상신호를 수신하여 동기신호, 휘도신호(Y) 및 색차신호(B-Y,R-Y)를 분리시키며, 아날로그 멀티플렉서는 상기 휘도신호(Y) 색차신호(R-Y,B-Y)를 멀티플렉싱하여 A/D변환기로 인가한다. 그러면 상기 A/D변환기는 수신되는 휘도신호(Y) 및 색차신호(R-Y,B-Y)를 디지털 형태의 M비트 데이타로 변환하는데, 이때 상기 A/D변환 데이타의 비트 수는 해상도와 직렬되는 것으로 통상적으로 6비트의 디지털 신호로 변환한다. 이때 상기 6비트로 변환된 PIP데이타를 메모리에 저장할 경우 메모리의 이용을 효율적으로 수행할 수 없다. 이는 메모리의 1워드당 비트수가 일반적으로 8비트 또는 4비트로 구성되어 있기 때문이다.
그러므로 종래의 경우, 6비트의 PIP데이타를 메모리에 직접 저장할시에는 메모리의 낭비가 커지게 되는 문제점이 있었다.
따라서 본 발명의 목적은 PIP시스템에서 M비트의 PIP데이타를 메모리의 특성에 따른 N비트의 데이타로 변환하여 메모리에 효율적으로 저장할 수 있는 회로를 제공함에 있다.
본 발명의 또다른 목적은 PIP시스템에서 6비트의 PIP데이타를 4비트 메모리에 저장할 수 있도록 입력 디지털 데이타를 변환할 수 있는 회로를 제공함에 있다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
인버터(11) 및 플립플롭(1)으로 구성하여 반전 A/D변환 클럭을 2분주 및 반전 2분주하여 제1클럭 및 제2클럭을 발생하는 클럭 발생부(110)와, 래치(2,3)로 구성되어 디지털 변환되어 입력하는 6비트의 PIP데이타를 상기 제1클럭 및 제2클럭에 의해 12비트의 데이타로 래치하는 제1래치부(120)와, 래치(4-6)로 구성되어 상기 12비트의 데이타를 제1-3제어 신호에 의해 4비트의 데이타로 분할하는 제2래치부(130)와, 멀티플렉서(7-10)로 구성되어 상기 4비트 데이타를 순차적으로 멀티플렉싱하여 시리얼 데이타로 출력하는 데이타 선택부(140)로 구성된다.
제2도는 상기 제1도의 각 부분 동작을 나타내는 파형도로서, PIP데이타를 멀티플렉싱한 순서대로 입력하여 6비트 PIP데이타를 2개로 묶어 각각 12비트씩 래치하고 상기 12비트의 데이타를 4비트로 분할한 후 순차적으로 멀티플렉싱하여 직렬 출력하는 과정을 도시하고 있다.
상술한 구성에 의거 본 발명을 제1도 및 제2도를 참조하여 상세히 설명한다.
비디오 신호를 축소할 경우 색차 분리하여 PIP동작 원리상 Y, R-Y, B-Y신호를 멀티플렉싱한 후 아날로그 비디오 신호를 디지털 비디오 신호로 변환한다. 이때 상기 A/D변환기는 수신되는 아날로그 영상신호를 6비트의 PIP용 데이타로 변환한다. 상기 A/D변환기를 출력하는 6비트 데이타는(2a)와 같이 멀티플렉싱되는 순서에 따라 래치(2,3)로 각각 인가된다.
이때 상기 A/D 변환클럭인 ADCK는 인버터(11)로 인가되어(2b)와 같이 반전되며, 상기 반전된 ADCK를 클럭으로 수신하는 플립플롭(1)는 상기 ADCK를 2분주하여 출력단자 Q로는 (2c)와 같은 제1클럭 DLCH1을 출력하고, 반전 출력단자(Q)로는 (2e)와 같은 제2클럭 DLCH2을 출력한다.
따라서 상기 제1클럭 DLCH1 및 제2클럭 DLCH2 은 (2a)와 같은 데이타의 2배 주기를 갖게 되며, 이때 제1클럭 DLCH1 은 제2클럭 DLCH1 보다 ADCK신호의 1주기 만큼 선행하여 발생된다. 그러므로 상기래치(2)는 제1클럭 DLCH1 에 의해 (2a)와 같이 입력하는 6비트 PIP데이타중 앞의 PIP데이타(기수 데이타 : odd date)를 (2d)와 같이 2배의 ADCK주기동안 래치하고, 상기 래치(3)는 제2클럭 DLCH1 에 의해 뒤의 PIP데이타(우수 데이타 : even date)를 (2f)와 같이 2배의 ADCK주기동안 래치한다.
따라서 제2도에 도시된 바와 같이 상기 래치(2)에서 출력하는 데이타가 기수번째라면, 상기 래치(3)에서 출력하는 데이타는 우수번째 데이타로서, 항상 2개의 PIP데이타를 2배의 ADCK주기 간격으로 12비트씩 래치하게 된다.
상기 제1클럭 DLCH1 의 라이징 에지(rising edge)에서 상기 래치(2)를 통해 래치되는(2d)와같은 6비트 데이타중에서, 상위 4비트 데이타(MSD3-MSD0)는 (2g)와 같이 래치(4)에 입력시키고, 하위 2비트(MID3 -MID2)는 래치(5)의 상위 데이타 입력단에 연결시킨다. 또한 상기 제2클럭 DLCH2 의 라이징 에지(rising edge)에서 상기 래치(3)를 통해 래치되는 (2f)와 같은 6비트 데이타중에서, 상위 2비트(MID1-MID0)는 래치(5)의 하위 데이타 입력단에 연결시키고, 나머지(2k)와 같은 하위 4비트 데이타(LSD3-LSD0)는 래치(6)에 입력단에 연결시킨다. 따라서 상기 래치(5)는 상위 2비트 입력단으로 상기 래치(2)의 출력인 하위 2비트(MID3 -MID2)를 입력하고, 하위 비트 입력단으로 상기 래치(3)의 출력인 상위 2비트(MID1 -MID0)를 입력하게 된다. 따라서 상기 래치(2,3)에서 각각 6비트 데이타로 출력되는 12비트의 데이타는 상기 래치(3-5)를 통해 일단 4비트로 분할하는 과정을 수행한다.
상기와 같이 일단 4비트로 분할된 신호는 4비트씩 순차적으로 래치되야 하는데 그 순서는 래치(4)에서 래치(6)의 순서가 되야한다. 즉, (MSD3-MSD0)
Figure kpo00001
(MID3-MID0)
Figure kpo00002
(LSD3-LSD0)의 순서가 되야하므로, 상기 래치(4-6)는 수신되는 데이타를 (2h)(2j)(2l)과 같은 제1-제3제어신호(LCK1-LCK3 )를 이용하여 각각 순차적으로 래치한다.
상기 제1제어신호 LCK1-제3제어신호 LCK3는 상기 MSD3-MSD0, MID3-MID 및 LSD3-LSD0를 순차적으로 래치하기 위한 클럭으로, 2배의 ADCK주기내에서 순차적으로 발생된다. 이는 2배의 ADCK주기내에서 래치되는 12비트의 데이타를 3회에 걸쳐 4비트 데이타로 분할하여 순차적으로 래치하기 위함이다.
따라서 상기 래치(4)는 (2d)와 같이 출력되는 래치(2)의 6비트 데이타 출력중에서 (2g)와 같은 4비트 데이타 MSD3-MSD0를 수신하며, (2h)와 같은 제1제어신호 LCK1 의해 수신되는 MSD3-MSD0 데이타를(2m)과 같이 래치출력한다. 또한 상기 래치(5)는 (2d) 및 (2f)와 같이 출력되는 래치(2,3)의 12비트 데이타 출력중에서 (2i)와 같은 4비트 데이타 MID3-MID0 를 수신하며, (2j)와 같은 제2제어신호 LCK2 에 의해 수신되는 MID3-MID0데이타를 (2n)과 같이 래치한다. 그리고 상기 래치(6)는 (2f)와 가이 6비트 데이타 출력중에서 (2k)와 같은 4비트 데이타 LSD3-LSD0 데이타를 수신하며, (21)과 같은 제3제어신호 LCK3에 의해 수신되는 LSD3-LSD0데이타를(20)와 같이 래치 출력한다. 따라서 래치(3-5)는 상기 제1제어신호LCK1-제3제어신호 LCK3에 의해 각각 수신되는 4비트 데이타를 (2m)(2n)(2o)와 같이 순차적으로 래치하게 됨을 알 수 있다.
상기와 같이 4비트로 분할된 데이타를 최종적으로 메모리에 기록할시는 4비트씩 직렬(serial)로 보내야 하기 때문에 상기 래치(3-5)출력을 3 : 1로 멀티플렉싱 해야한다. 그러므로 3 : 1멀티플렉싱을 위하여 각 멀티플렉서(7-10)의 C0단자에는 상기 래치(4)에서 출력하는 (MSD3-MSD0)데이타를 연결하고, C1단자에는 상기 래치(5)에서 출력하는 (MID3-MID0 )데이타를 연결하여 C2단자에는 상기 래치(6)에서 출력하는(LSD3-LSD0)데이타를 연결하고, C3단자는 접지시킨다. 또한 상기 각 멀티플렉서(7-10)의 선택 신호로서 상기 래치(4-6)에 사용된 제어신호중 제1제어신호 LCK1 및 제3신호 LCKL3를 선택단자 B, A에 연결한다. 이때의 출력은 하기 ＜표1＞과 같다.
[표 1]
Figure kpo00003
따라서 상기 래치(4)가 제1제어신호 LCK1에 의해 (2m)과 같이 MSD3-MSD0데이타를 래치시키면, 상기 멀티플렉서(7-10)는 선택단자로 수신되는 제1제어신호 LCK1와 제3제어신호 LCK3가 모두 "로우"상태(LlCK1=0, LCK3=0)인 구간에서 Co단자로 수신되는 상기 MSD3 -MSD0 데이타를 선택하여 출력한다. 두번째로 상기 래치(5)가 제2제어신호 LCK2에 의해 (2n)과 같이 MID3 -MID0데이타를 래치시키면, 상기 멀티플렉서(7-10)는 선택단자로 수신되는 제1제어신호 LCK1 와 제3제어신호 LCK3가 "로우-하이"상태(LCK1=0, LCK3=1)인 구간에서 C1단자로 수신되는 MID3-MID0데이타를 선택하여 출력한다. 마지막으로 상기 래치(6)가 제3제어신호 LCK3에 의해(2o)와 같이 LSD3-LSD0데이타를 래치시키면, 상기 멀티플렉서(7-10)는 선택단자로 수신되는 제1제어신호 LCK1와 제3제어신호 LCK3가 "하이-로우"상태(LCK1=1, LCK3 =0)인 구간에서 C2단자로 수신도는 상기 LSD3 -LSD0데이타를 선택하여 출력한다.
따라서 멀티플렉서(7-10)를 출력하는 최종적인 4비트 변환데이타는 (2p)와 같이 순차적으로 출력되어 메모리로 인가되어 기록된다.
상술한 바와 같이 6비트로 변환된 디지털 영상 데이타를 메모리의 특성에 따라 4비트로 실시간 변환하여 메모리에 기록할 수 있으므로 메모리의 이용을 효율적으로 이용할 수 있으며, 구성이 간단하므로 데이타 변환시 데이타의 손실을 방지할 수 있고, 제어신호 최소화로 시스템의 신뢰도를 높일 수 있는 이점이 있다. 또한 아날로그 신호를 M비트의 디지털 데이타로 N비트의 메모리에 기록하고자 할시, 상기와 같은 방식으로 입력되는 디지털 데이타의 비트수를 메모리의 특성에 따른 비트로 용이하게 변환할 수 있다.

Claims (4)

  1. 아날로그 비디오 신호를 색차 분리하여 멀티플렉싱한 후 A/D변환 클럭에 의해 6비트의 영상 데이타로 디지털 변환한 후 4비트의 메모리에 저장하는 PIP시스템이 있어서, A/D변환 신호를 수신하여 2분주 및 반전 2분주하여 상기 A/D변환 신호의 두 주기에 해당하는 제1클럭 및 제2클럭을 발생하는 클럭 발생부(110)와, 상기 제1클럭 및 제2클럭에 의해 수신되는 6비트의 디지털 영상데이타를 순차적으로 각각 래치하는 제1래치부(120)와, 상기 제1래치부(120)를 출력하는 12비트의 영상 데이타를 순차적으로 발생되는 제1제어신호-제3제어신호에 의해 3개의 4비트 데이타로 분할 래치하는 제2래치부(130)와, 제2래치부(130)로부터 순차적으로 수신되는 4비트 영상 데이타를 상기 제1제어신호와 제3제어신호에 의해 순차적으로 직렬 멀티플렉싱하여 상기 메모리로 인가하는 데이타 선택부(140)로 구성된 것을 특징으로 하는 PIP입력데이타 변환회로.
  2. 제1항에 있어서, 제1래치부(110)가 상기 6비트의 영상 데이타를 수신하면, 상기 제1클럭에 의해 수신되는 영상 데이타의 기수 영상 데이타들을 연속적으로 래치 출력하는 래치(2)와, 상기 6비트의 영상 데이타를 수신하며, 상기 제2클럭에 의해 수신되는 영상 데이타의 우수 영상 데이타들을 연속적으로 래치 출력하는 래치(3)로 구성된 것을 특징으로 하는 PIP의 입력 데이타 변환회로.
  3. 제2항에 있어서, 제2래치부(130)가, 상기 래치(2)의 상위 4비트 데이타를 수신하며, 상기 래치(2)출력 주기에서 발생되는 상기 제1제어신호를 클럭 신호로 입력하여 수신되는 4비트 데이타를 래치 출력하는 래치(4)와, 상기 래치(2)의 하위 2비트 데이타와 래치(3)의 상위 2비트 수신하며, 상기 래치(2,3)의 공통 출력 주기에서 발생되는 상기 제2제어신호에 의해 클럭신호로 입력하여 수신되는 4비트 데이타를 래치출력하는 래치(5)와, 상기 래치(3)의 하위 4비트 데이타를 수신하며, 상기 래치(3)의 출력주기에서 발생되는 상기 제3제어신호를 클럭신호로 입력하여 수신되는 4비트 데이타를 래치 출력하는 래치(6)로 구성된 것을 특징으로 하는 PIP입력 데이타 변환회로.
  4. 제3항에 있어서, 데이타 선택부(140)가, 상기 래치(4-6)의 최상위 비트 데이타를 수신하며, 상기 제1제어신호 및 제3제어신호를 선택신호로 입력하여 수신되는 데이타를 순차적으로 선택 출력하는 멀티플렉서(7)와, 상기 래치(4-6)의 제2상위 비트 데이타를 수신하며, 상기 제1제어신호 및 제3제어신호를 선택신호 입력하며 수신되는 데이타를 순차적으로 선택 출력하는 멀티플렉서(8)와, 상기 래치(4-6)의 제3상위 비트 데이타를 수신하며, 상기 제1제어신호 및 제3제어신호를 선택신호로 입력하여 수신되는 데이타를 순차적으로 선택 출력하는 멀티플렉서(9)와, 상기 래치(4-6)의 제4상위 비트 데이타를 수신하며, 상기 제1제어신호 및 제3제어신호를 선택신호로 입력하여 수신되는 데이타를 순차적으로 선택 출력하는 멀티플렉서(10)로 구성된 것을 특징으로 하는 PIP입력 데이타 변환회로.
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