JPH05282191A - マルチ方式ビデオフィールドメモリ装置及びそのプロセシング方法 - Google Patents

マルチ方式ビデオフィールドメモリ装置及びそのプロセシング方法

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JPH05282191A
JPH05282191A JP4238324A JP23832492A JPH05282191A JP H05282191 A JPH05282191 A JP H05282191A JP 4238324 A JP4238324 A JP 4238324A JP 23832492 A JP23832492 A JP 23832492A JP H05282191 A JPH05282191 A JP H05282191A
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    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/7921—Processing of colour television signals in connection with recording for more than one processing mode
    • H04N9/7925—Processing of colour television signals in connection with recording for more than one processing mode for more than one standard

Abstract

(57)【要約】 【目的】 この発明は、異なるテレビ放送方式に適合す
るマルチ方式用ビデオフィールドメモリ装置を提供する
ことを目的とする。 【構成】 この発明は、マルチ方式の走査線数及び走査
線長さに相当する画像メモリをメモリセルの中に貯蔵す
る上部／下部ハーフメモリセルアレーＭＡを備え、上記
上部／下部ハーフメモリセルアレーＭＡは、マルチテレ
ビ放送方式中で、走査線数が最も多いものと走査線長さ
が最も長いものを満足する上部ハーフメモリセルアレー
ブロックと下部ハーフメモリセルアレーブロックをブロ
ック単位で各々構成し、テレビ放送方式が変更されても
外部放送選択信号（ＴＹＰＥ）で各放送方式に適合する
ように構成されてなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高画質テレビＥＤ−
ＴＶ及び高鮮明テレビＨＤ−ＴＶに必須的なビデオフィ
ールドメモリに関し、詳しくはビデオフィールドメモリ
とフレームメモリにおいて、テレビ放送方式の差異によ
る走査線数や走査線長さに関係なく外部放送方式選択信
号により所望の走査線数や走査線長さを、一つのチップ
（ｏｎｅ ｃｈｉｐ）で変更できるマルチ方式用ビデオ
フィールドメモリ装置及びそのプロセシング方法に関す
る。
【０００２】
【従来の技術】一般的に、ディジタル化された映像信号
を処理するビデオフィールドメモリと、フレームメモリ
では、テレビ放送方式により各々異なるように設計され
た上記メモリ装置を使用しなければならない制約があっ
た。
【０００３】従って、テレビ放送方式を異にする各国で
は放送方法（ＮＴＳＣ方式あるいはＰＡＬ方式）により
相異する走査線数及び走査線長さを持つ。また、次世代
に一般化されるディジタル選局放送方式でも、上記のよ
うな走査線数及び走査線の長さを持つようになるので、
上記ビデオフィールドメモリではチューナから受信され
た一定な画面を一時記憶しながらディジタル信号で処理
するため、上記画像情報信号を特定の機能により高速に
入／出力させたり、映像ディスプレー用に使用するため
に、メモリセルの密度や構造が各々異なるようになる。
【０００４】図５は、従来のビデオフィールドメモリ装
置のブロックダイヤグラムを図示したものである。
【０００５】図５において、ビデオフィールドメモリの
プロセサーシステムは、マルチ方式（ＮＴＳＣ／ＰＡＬ
方式）の走査線数及び走査線長さに相当するメモリを、
メモリセルの中に設けた上部／下部ハーフメモリセルア
レー１１，１３と、上記上部／下部メモリセルアレー１
１，１３中の一つのラインに直列に入力されたデーター
を並列に用いるためのライトデーターレジスター８，９
と、上記ライトデーターレジスター８，９にライトビッ
トポインターを指定するためのライトデーターポインタ
ー６，７と、上記上部／下部ハーフメモリセルアレー１
１，１３中の一つのラインに並列に出力されるデーター
を直列に読み出させるためのリードデーターレジスター
１５，１６と、上記リードデーターレジスター１５，１
６にリードビットポインターを指定するためのリードデ
ーターポインター１７，１８と、リードアドレスポイン
ター４の中から指定されたアドレスポインターの順序で
上記メモリセルアレー１１，１３のリード／ライトアド
レスラインをデコーディングするラインアドレスデコー
ダ５と、上記各々のアドレスポインターのタイミング順
序を制御するための制御信号φとリフラッシュタイミン
グ発生器２０のリフラッシュ信号の入力により動作され
るタイミングゼネレーター１とから構成されて、上記リ
ードデーターレジスター１６から直列にデーターアドレ
ス出力バッファ１９を介してリードデーターＤＯＵＴを
出力することを特徴とする。また、上記タイミングゼネ
レーター１は、ライトデーターポインター６，７とリー
ドデーターレジスター１５，１６に各々タイム順序及び
タイムポインター信号を入出力するようになる。
【０００６】上記のように構成される従来のビデオフィ
ールドメモリ装置は、ライトデーター入力ＤＩＮがライ
トデーター入力バッファ１０に入力され、バッファリン
グされたライトデーターは直列にライトデーターレジス
ター８，９に各々入力される。
【０００７】続いて、上記ライトデーターレジスター
８，９に直列に入力されたライトデーターは、ライトデ
ーターポインター６，７の指定されたポインティング順
序で上部／下部ハーフメモリセルアレー１１，１３に各
々並列に入力されてライトされる。
【０００８】次に、リードデーターレジスター１５，１
６は、上記メモリセルアレー１１，１３に並列にライト
されたデーターを直列に受けて、リードアドレス出力バ
ッファ１９に並列に入力させる。この時、リードデータ
ー出力ＤＯＵＴはリードアドレスポインター１７，１８
の指定されたラインポインティング順序により指定され
たアドレス順序で上記データーアドレス出力バッファ１
９を介して出力される。
【０００９】ここで、タイミングゼネレーター１は固定
されたメモリセルアレー１１，１３の走査線数及び走査
線長さに適合するように、リードアドレスポインター
２、ライトアドレスポインター３及びリフラッシュアド
レスポインター４中の相当するポインターを制御するよ
うになる。また、上記ポインティングされたアドレスポ
インター２，３，４は、ラインアドレスデコーダ５に入
力されてメモリセルアレー１１，１３をブロック単位で
各々デコーディングするようになる。
【００１０】上記のように、構成されて動作する従来の
ビデオフィールドメモリ装置は、メモリセルアレー及び
その周辺回路がある特定のテレビ方式、例えば、ＮＴＳ
Ｃ方式あるいはＰＡＬ方式に合うように限定されて設計
されているために、マルチ方式では上記メモリセルアレ
ー及びその周辺回路を各々異なるように構成しなければ
ならず、不便である。また、現在のデジタル映像信号処
理を行うマルチテレビは、放送方式に適合するように設
計されたフィールドメモリあるいはフレームメモリを使
用すべく不便であった。
【００１１】
【発明が解決しようとする課題】従って、この発明は、
上記のような問題点を解決するためのもので、一つのチ
ップのうちに内蔵されたビデオフィールドメモリを構成
して、各々異なるテレビ放送方式に適合するマルチ方式
用ビデオフィールドメモリ装置を提供しようとするもの
である。
【００１２】この発明による他の目的は、各々異なるテ
レビ放送方式に適合するフィールドメモリあるいはフレ
ームメモリを設計して、テレビの映像信号処理用システ
ム及び映像出力手段などの周辺回路を設計するのに簡便
なマルチ方式用ビデオフィールドメモリのプロセシング
方法を提供することにある。
【００１３】
【課題を解決するための手段】この発明によるマルチ方
式用ビデオフィールドメモリ装置は、上記のような目的
を達成するために、マルチ方式の走査線数及び走査線長
さに相当する画像メモリをメモリセルの内に貯蔵する上
部／下部ハーフメモリセルアレーと、上記メモリセルア
レー中の一つのデーターラインに直列に入力されたデー
ターを並列に書くためのライトデーターレジスターと、
上記ライトデーターレジスターにライトビットポインタ
ーを指定するためのライトデーターポインターと、上記
メモリセルアレー中の一つのアドレスラインに並列に出
力される記憶されたデーターを直列に読み出すためのリ
ードデーターレジスターと、上記リードデーターレジス
ターにリードビットポインターを指定するためのリード
データーポインターと、リードアドレスポインター、ラ
イトアドレスポインターの順序により上記上部／下部ハ
ーフメモリセルアレーのリード／ライトアドレスライン
をデコードするラインアドレスデコーダーと、上記各々
のアドレスポインターのタイミング順序を制御するため
の制御信号φ及びＴＹＰＥ信号とリフラッシュタイミン
グ発生器のリフラッシュ信号の入力により動作されるタ
イミングゼネレーターとから構成されて、上記リードデ
ーターレジスターから直列にデーターアドレス出力バッ
ファを介してリードデーター（ＤＯＵＴ）を出力し、上
記上部／下部ハーフメモリセルアレーは、マルチテレビ
放送方式における走査線数が最も多いものと走査線長さ
が最も長いものを満足する上部ハーフメモリセルアレー
ブロックと下部ハーフメモリセルアレーをブロック単位
で各々構成されている。
【００１４】一方、この発明による他の特徴は、ＮＴＳ
Ｃ方式のメモリセルアレーとＰＡＬ方式のメモリセルア
レーとを取り混ぜて配列されたメモリセルアレーにおい
て、リードアドレスライン伝送パスは、リードブロック
選択タグパルス及びリードビットカウンタパルスφＲに
よりリードアドレスラインをデコードするリードアドレ
スデコーダと、上記リードアドレスデコーダによりデコ
ードされた各々のリードアドレスラインにリード入／出
力ラインを介して選択された受信信号を貯蔵する５６８
個で構成されたリードデーターレジスターを含んで構成
され、ライトアドレスライン伝送パスは、ライトブロッ
ク選択タグパルス及びライトビットカウンタパルスφＷ
によりライトアドレスラインをデコードするライトアド
レスデコーダと、上記ライトアドレスデコーダによりデ
コードされた各々のライトアドレスラインにライト入／
出力ラインを介して選択された受信信号を縮積するため
の５６８個で構成されたライトデーターレジスターとを
含んで構成され、上記リード／ライトアドレスデコーダ
はリード／ライトビットカウンタのカウントにより選択
された放送方式のリセット信号により動作する。
【００１５】
【実施例】以下、この発明の望ましい一実施例を添付さ
れた図面により詳細に説明すると次の通りである。
【００１６】図１はこの発明によるマルチ方式用ビデオ
フィールドメモリ装置のブロックダイヤグラムを図示し
たものである。
【００１７】図１において、上部／下部ハーフメモリセ
ルアレーブロック中の下部メモリセルアレー１１１と上
部メモリセルアレー１１３とは、９１０×２６３×４の
走査線数及び走査線長さを満足させるように、４５５×
２６３×４に各々分割して下部ハーフメモリセルと上部
ハーフメモリセルとで区分したものである。上記上部／
下部ハーフメモリセルアレーブロック中で下部メモリセ
ルアレー１１２と上部メモリセルアレー１１４とは、各
々１１３５×３１３×４の走査線数及び走査線長さを満
足させるように、上記下部／上部メモリセルアレー１１
１，１１３に各々５０×４個の走査線長さと、１１３×
４個の走査線数を付加したものである。
【００１８】従って、ライトデーターレジスター１０
８，１０９とリードデーターレジスター１１５，１１６
は、各々５６８×４個の走査線数を持つようになる。ま
た、上記データーレジスターの一つのラインアドレスを
指定するのに使用されるライトアドレスポインター１０
６，１０７とリードアドレスポインター１１７，１１８
とは、上部ハーフメモリセルアレーブロックを区分する
タグビットを含んで５６８ラインまでカウントできる１
１ビットカウンタが内蔵されている。
【００１９】上記リード／ライトラインアドレスポイン
ター１０２，１０３及びリフラッシュアドレスポインタ
ー１０４は、ＮＴＳＣ方式である時２６２ラインまでカ
ウントした後φでポインターがリセットされ、ＰＡＬ方
式である時３１２ラインまでカウントした後リセットさ
れる（図３参照）。リードアドレス／ライトデータポイ
ンター１１７，１０６はＮＴＳＣ方式である時、４５４
ビットまでカウントした後リセット、ＰＡＬ方式である
時５６７ビットまでカウントした後φビットでリセット
される。
【００２０】従って、上記アドレスポインター１０２，
１０３，１０４のタイムポインター信号を提供するタイ
ミングゼネレーター１０１は、外部選択信号ＴＹＰＥに
より、上記外部選択信号が“ハイ”であるとＮＴＳＣ方
式、“ロー”であるとＰＡＬ方式に適合するように各々
制御する。また、上記タイミングゼネレーター１０１は
直列に配列されたリード／ライトデーターレジスター１
０８，１０９，１１７，１１８と上部／下部メモリセル
アレーブロック間のデーターを交換したり、アドレスポ
インター制御及び直列データーの入／出力制御等を行
う。
【００２１】ライトデーター入力バッファ１１０とリー
ドアドレス出力バッファ１１９は各々４個ずつ構成され
て、ライトデーター入力及びリードアドレス出力をバッ
ファリングする。ここで、リフラッシュタイミング発生
器２００は外部制御信号なしで独立に動作してメモリセ
ルアレーのすべてのセルのリフラッシュをするリフラッ
シュ周期をタイミングゼネレーター１０１に提供する。
【００２２】図２は図１のマルチ方式による走査線数及
び走査線長さのポインティング順序に関する一実施例を
示す図であり、図２を参照して、ポイント制御をより詳
細に説明する。
【００２３】先ず図２を参照すると、図１に示すリード
／ライトアドレスポインター１１７，１１８，１０６，
１０７は上部／下部ハーフメモリセルアレーブロックを
選択するタグビットを除き、１０ビットカウンタが内蔵
されている。（総１１ビット）。
【００２４】上記カウンタはＮＴＳＣ方式の場合、０〜
４５４までのみカウントしリセットされる。また、上記
カウンタのカウント結果が“０”である時毎にメモリセ
ルアレーブロック選択タグはトグル（Ｔｏｇｇｌｅ）す
るようになるので、上記タグ内容が０であると下部ハー
フメモリセルアレーブロック１１１，１１２を選択し、
タグ内容が“１”であると上部ハーフメモリセルアレー
ブロック１１３，１１４を選択する。
【００２５】このため、ビデオフィールドメモリ動作初
期段階で外部クリアサイクルを遂行した後正常動作が遂
行されるので、タグ内容を“０”でリセットすると、上
記動作には何の影響もない。また、ＰＡＬ方式である時
タグ内容が“０”であると、上記カウンタは０〜５６７
までカウントし０でリセットされるが、タグ内容が
“１”であるとカウンタは０〜５６６までのみカウント
し０でリセットされる。
【００２６】従ってビットの長さが９１０（１１３５）
であっても実際には４５５（５６８）までのみカウント
すればよい。
【００２７】次に、図３を参照すると、図１に示すライ
ンアドレスデコーダ１０５のリード／ライトラインポイ
ンティング順序は、マルチ方式（ＮＴＳＣ／ＰＡＬ方
式）の時０〜２６２（３１２）までポイントしリセット
される。また、リフラッシュラインポインティング順序
は、実際に上部／下部ハーフメモリセルアレーブロック
にはラインアドレスデコーダが各々接続されているため
に、０〜５２５（６２５）までリフラッシュアドレスポ
インター１０４のリフラッシュカウンタがカウントすべ
きであるが、この場合にも、ブロック選択タグによって
上記カウンタは０〜２６２（３１２）までのみカウント
した後再び０でリセットされ、リフラッシュカウンタの
内容が０である時毎にタグがトグルされて、上部／下部
ハーフメモリセルアレーブロックを選択する。
【００２８】上記のように、ブロック単位で構成された
上部／下部ハーフメモリセルアレーはマルチ方式に適合
するように分割ポインターで制御されるために、半分に
相当（上部／下部）するアドレスを指定するようにし、
メモリセルアレーのブロックはタグ信号で選択される。
従って、各々のテレビ放送方式によりポインター内にあ
るカウンタのリセットされる時点を制御するカウンタを
付加して、上記カウンタが外部放送選択信号により選択
されて動作されるようにした。
【００２９】図４は図１のビデオフィールドメモリのリ
ード／ライト実際パスによる実施例を示す図であり、マ
ルチ方式に適合するようにＮＴＳＣ方式におけるメモリ
セルアレーＭＡの構成を示す図である。
【００３０】ここで、リード伝送パスＲＤＴＰ信号は、
上記メモリセルアレーＭＡのＲＡＭの一つのラインをリ
ードデーターレジスターＲＤ０〜ＲＤ５６７にリードデ
ーター伝送ゲートＲＴＧを介して伝送させるための信号
である。また、ライト伝送パスＷＤＴＰ信号はライトデ
ーターレジスターＷＤ０〜ＷＤ５６７のデーターを上記
メモリセルアレーＭＡのＲＡＭの一つのラインにデータ
ー伝送させるための信号である。この時、上記リード／
ライトデーターレジスターはＲＡＭの一つのビットライ
ン対とデーター交換が可能となるように設計されてい
る。
【００３１】先ず、リード／ライトデーターレジスター
のデーターは、リード・ライトＩ／ＯゲートＲＩＯＧ，
ＷＩＯＧを介してリード・ライト入出力ラインＲＩＯ，
／ＲＩＯ，ＷＩＯ，／ＷＩＯへ入／出力される。上記出
力されたデーターはセンス増幅器２１５により増幅され
た後データー出力バッファへ入力（ＤＯＵＴ）される。
また、データー入力バッファＤＩＮから出力されたデー
ターはライトドライバ２１６を介して上記ライト入出力
ラインＷＩＯ，／ＷＩＯへ入力される。この時、５６８
個のリードＩ／ＯゲートＲＩＯＧは、リードアドレスデ
コーダ２０４により１個のみイネイブルされる。さら
に、５６８個のライトＩ／ＯゲートＷＩＯＧもライトア
ドレスデコーダ２０３により１個イネイブルされる。
【００３２】次に、リード／ライトアドレスデコーダ２
０４，２０３に入力される信号を見ると次の通りであ
る。リードアドレスデコーダ２０４の入力端のリードビ
ットカウンタ２１０はリードビットクロック信号ＲＣＫ
によりアップカウンティングされる。この時、リードカ
ウンタリセット信号発生器２１１，２１２の信号はノア
ゲート（ＮＯＲ）を介して上記リードビットカウンタを
０でリセットするようになる。
【００３３】ここで、上記カウンタリセット信号発生器
２１１，２１２のリセット信号は、ＮＴＳＣ方式である
時（ＴＹＰＥ信号がＬＯＷ）とＰＡＬ方式である時（Ｔ
ＹＰＥ信号がＨＩＧＨ）で各々分割されて発生される。
さらに、ＮＴＳＣ方式である時、タイプ信号の発生時期
はカウンタリセット信号発生器２１１が５６８番目がカ
ウントされた後であり、ＰＡＬ方式である時、タイプ信
号の発生時期はカウンタリセット信号発生器２１２が４
５５番目がカウントされた後であることを認知しなけれ
ばならない。
【００３４】また、上記リードビットカウンタが０でリ
セットされることによりパルス発生器２０６はパルス信
号を発生するようになり、このパルス信号を受けてリー
ドブロック選択タグ２０８は形態を交換してリードブロ
ック選択タグ信号を発生する（タグ信号はクリア信号に
より無条件０となる）。
【００３５】また、ライトアドレスデコーダ２０４の入
力端のライトビットカウンタ２０９は、ライトビットク
ロック信号によりアップカウンティングされる。上記ラ
イトビットカウンタは、上述と同様に、ＮＴＳＣ方式で
ある時ライトカウンタリセット信号発生器２１３のリセ
ット信号により０にリセットされ、ＰＡＬ方式である時
その他のリードカウンタリセット信号発生器２１４によ
り０に各々リセットされる。
【００３６】さらに、パルス発生器２０５はライトビッ
トカウンタ値が０である時、パルスを発生してライトブ
ロック選択タグ２０７をトグルさせる。従って、リード
／ライトアドレスデコーダ２０４，２０３の入力はリー
ド／ライトビットカウンタ２１０，２０９の１０ビット
出力により各々リード／ライトブロック選択信号にな
る。
【００３７】上述のごとく構成されて動作される、マル
チ方式用ビデオフィールドメモリ装置及びそのプロセシ
ング方法は、上部／下部ハーフメモリセルアレーをマル
チテレビ放送方式において、走査線数が最も多いものと
走査線長さが最も長いものを満足する上部ハーフメモリ
セルアレーブロックと下部ハーフメモリセルアレーブロ
ックをブロック単位で構成して、１１３５×３１３×４
の走査線数及び走査線長さを満足するように、上記上部
／下部ハーフメモリセルアレーをプロセシングしてい
る。
【００３８】
【発明の効果】従って、この発明によりビデオフィール
ドメモリ装置を設計すると、テレビ放送方式が変更され
ても外部放送方式選択信号（ＴＹＰＥ）で各放送方式に
適合するように使用することができたため、ビデオフィ
ールドメモリ装置として十分な柔軟性及び伸縮性の選択
効果を有する。
【図面の簡単な説明】
【図１】この発明によるマルチ方式用ビデオフィールド
メモリ装置のブロックダイヤグラムである。
【図２】図１のマルチ方式用ビデオフィールドメモリ装
置の走査線数及び走査線長さの実際のポインティング順
序図である。
【図３】図１のマルチ方式用ビデオフィールドメモリ装
置の走査線数及び走査線長さの実際のポインティング順
序図である。
【図４】この発明によるマルチ方式用ビデオフィールド
メモリ装置のプロセシング方法による実際のリード／ラ
イトパス構成図である。
【図５】従来のビデオフィールドメモリ装置のブロック
ダイヤグラムである。
【符号の説明】
１０１ コントローラ １０２ リードアドレスポインター １０３ ライトアドレスポインター １０４ リフラッシュアドレスポインター １０５ ラインアドレスデコーダ １０６，１０７ ライトデーターポインター １０８，１０９ ライトデーターレジスター １１０ データー入力バッファ １１１，１１２ 下部メモリセルアレー １１３，１１４ 上部メモリセルアレー １１５，１１６ リードデーターレジスター １１７，１１８ リードアドレスポインター １１９ データー出力バッファ ２００ リフラッシュタイミング発生器

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マルチ方式用ビデオフィールドメモリ装
    置において、２個以上のＴＶ放送方式を受容するように
    走査線数及び走査線長さに相当する画像メモリをメモリ
    セルアレーの内に貯蔵する上部／下部ハーフメモリセル
    アレーと、 上記上部／下部ハーフメモリセルアレー中の一つのデー
    ターラインに直列に入力されたデーターを並列に用いる
    ためのライトデーターレジスターと、 上記ライトデーターレジスターにライトビットポインタ
    ーを指定するためのライトデーターポインターと、 上記上部／下部ハーフメモリセルアレー中の一つのアド
    レスラインに並列に出力される記憶されたデーターを直
    列に読み出すためのリードデーターレジスターと、 上記リードデーターレジスターにリードビットポインタ
    ーを指定するためのリードデーターポインターと、 リードアドレスポインター、ライトアドレスポインター
    及びリフラッシュアドレスポインターにより指定された
    アドレスポインターの順序により上記上部／下部ハーフ
    メモリセルアレーのリード／ライトアドレスラインをデ
    コードするラインアドレスデコーダと、 上記各々のアドレスポインターを制御するためのアドレ
    ス入力装置、コントロールデーター入出力バッファ及び
    その制御回路とから構成され、 上記上部／下部ハーフメモリセルアレーは、マルチテレ
    ビ放送方式における、走査線数及び走査線長さを変化さ
    せるように制御する制御装置を備えてなることを特徴と
    するマルチ方式用ビデオフィールドメモリ装置。
  2. 【請求項２】 上部ハーフメモリセルアレーブロック
    は、９１０×２６３×４の走査線長さを満足するよう
    に、各々４５５×２６３×４に分割されて構成されてな
    ることを特徴とする請求項１記載のマルチ方式用ビデオ
    フィールドメモリ装置。
  3. 【請求項３】 ＮＴＳＣ方式のメモリセルアレーとＰＡ
    Ｌ方式のメモリセルアレーを合わせて配列されたメモリ
    セルアレーＭＡにおいて、 リードアドレスライン伝送パスは、リードブロック選択
    タグパルス及びリードビットカウンタパルスφＲにより
    リードアドレスラインをデコードするリードアドレスデ
    コーダと、上記リードアドレスデコーダによりデコード
    されたリードアドレスライン各々にリード入／出力ライ
    ンＲＩＯ，／ＲＩＯを介して選択された受信信号を縮積
    するための５６８個のリードデーターレジスターとを含
    んで構成され、 ライトアドレスライン伝送パスは、ライトブロック選択
    タグパルス及びライトビットカウンタパルスФＷにより
    ライトアドレスラインをデコードするライトアドレスデ
    コーダと、上記ライトアドレスデコーダによりデコード
    されたライトアドレスライン各々にライト入／出力ライ
    ンＷＩＯ，／ＷＩＯを介して選択された受信信号を縮積
    するための５６８個のライトデーターレジスターとを含
    んで構成され、 上記リード／ライトアドレスデコーダは、リード／ライ
    トビットカウンタのカウントされたリセット信号により
    動作されてなることを特徴とするマルチ方式用ビデオフ
    ィールドメモリ装置のプロセシング方法。
  4. 【請求項４】 リード／ライト入／出力ラインＲＩＯ，
    ／ＲＩＯ，ＷＩＯ，／ＷＩＯには、センス増幅器とライ
    トデーター駆動ドライバーが各々接続されてなることを
    特徴とする請求項３記載のマルチ方式用ビデオフィール
    ドメモリ装置のプロセシング方法。
  5. 【請求項５】 リード／ライト入／出力ラインＲＩＯ，
    ／ＲＩＯ，ＷＩＯ，／ＷＩＯには、５６８個のリードＩ
    ／ＯゲートＲＩＯＧと５６８個のライトＩ／ＯゲートＷ
    ＩＯＧが各々接続されてなることを特徴とする請求項３
    記載のマルチ方式用ビデオフィールドメモリ装置のプロ
    セシング方法。
  6. 【請求項６】 リード／ライトデーターレジスターと上
    記／下部ハーフメモリセルアレーＭＡ間には、リード／
    ライト伝送パス信号により動作されるようにリード／ラ
    イト伝送ゲートＲＴＧ，ＷＴＧが各々接続されてなるこ
    とを特徴とする請求項３記載のマルチ方式用ビデオフィ
    ールドメモリ装置のプロセシング方法。
  7. 【請求項７】リード／ライトビットカウンタは、リード
    カウンタリセット信号発生器とライトカウンタリセット
    信号発生器のリセット信号によりカウントされたビット
    信号を発生することを特徴とする請求項３記載のマルチ
    方式用ビデオフィールドメモリ装置のプロセシング方
    法。
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