JPS59114581A - デイスプレイ装置 - Google Patents
デイスプレイ装置Info
- Publication number
- JPS59114581A JPS59114581A JP57224188A JP22418882A JPS59114581A JP S59114581 A JPS59114581 A JP S59114581A JP 57224188 A JP57224188 A JP 57224188A JP 22418882 A JP22418882 A JP 22418882A JP S59114581 A JPS59114581 A JP S59114581A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- display
- video
- circuit
- plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、計算機システムにおいて、複数のプレーンメ
モリの内容を表示させるラスクスキャン方式のディスグ
レイ装置に関するものである。
モリの内容を表示させるラスクスキャン方式のディスグ
レイ装置に関するものである。
従来この種のディスプレイ装置としては、第１図に示す
ものが知られている。第１図は従来のディスプレイ装置
を示すブロック構成図である。第１図において、ｌはア
ドレス発生回路、２は発振器、３は処理回路、ダは第１
プレーンメモリ、ｊは第２プレーンメモリ、乙はメモリ
アドレス切換回路、７．すはビデオ変換回路、９はビデ
オ゛合成回路、１０は同期回路、ｌ／はＣＲＴ （ブ
ラウン管）等の表示器ミ／２は計算機である。
ものが知られている。第１図は従来のディスプレイ装置
を示すブロック構成図である。第１図において、ｌはア
ドレス発生回路、２は発振器、３は処理回路、ダは第１
プレーンメモリ、ｊは第２プレーンメモリ、乙はメモリ
アドレス切換回路、７．すはビデオ変換回路、９はビデ
オ゛合成回路、１０は同期回路、ｌ／はＣＲＴ （ブ
ラウン管）等の表示器ミ／２は計算機である。
次に、上記第１図に示すブロック構成図の動作について
説明する。アドレス発生回路ｌは発振器２からのクロッ
クでリングカウンタな形成し、表示アドレスと表示範囲
アドレス以外を示すブランキングアドレスをカウントす
る。今、カウントが表示範囲アドレス時、アドレス発生
回路ｌからの表示範囲信号により、処理回路３は第１プ
レーンメモリグ及び第２プレーンメモリ！ヘメモリーリ
ード信号を出力すると同時に、メモリアドレス切換回路
乙に表示可能信号を出力する。この時、メ ゛
モリアドレス切換回路≦はアドレス発生回路ｌからの表
示アドレスを出力し、メモリアドレスに対応した表示ア
ドレスによって、第１プレーンメモリｌ及び第２プレー
ンメモリｊかう表示データが順次に読み出される。第１
プレーンメモリダ及び第２プレーンメモリｊかう読み出
された表示データは、各ビデオ変換回路７． ｌｒで
ビデオ信号に変換され、ビデオ合成回路９へ出力される
。このビデオ合成回路りは、各ビデオ変換回路７．
Ｉからの第１グレーンビデオ信号及び第２プレーンビデ
オ信号を合成する。この場合、ビデオ信号に優先度な付
けて、ビデオ信号の優先度の高いものが低いものをブロ
ックするようにしである。同期回路ｉｏは、アドレス発
生回路ｌからのクロックで各垂直１水平同期信号を形成
する。表示器／／にはビデオ合成回路９からの合成ビデ
オ信号と同期回路ｉ。
説明する。アドレス発生回路ｌは発振器２からのクロッ
クでリングカウンタな形成し、表示アドレスと表示範囲
アドレス以外を示すブランキングアドレスをカウントす
る。今、カウントが表示範囲アドレス時、アドレス発生
回路ｌからの表示範囲信号により、処理回路３は第１プ
レーンメモリグ及び第２プレーンメモリ！ヘメモリーリ
ード信号を出力すると同時に、メモリアドレス切換回路
乙に表示可能信号を出力する。この時、メ ゛
モリアドレス切換回路≦はアドレス発生回路ｌからの表
示アドレスを出力し、メモリアドレスに対応した表示ア
ドレスによって、第１プレーンメモリｌ及び第２プレー
ンメモリｊかう表示データが順次に読み出される。第１
プレーンメモリダ及び第２プレーンメモリｊかう読み出
された表示データは、各ビデオ変換回路７． ｌｒで
ビデオ信号に変換され、ビデオ合成回路９へ出力される
。このビデオ合成回路りは、各ビデオ変換回路７．
Ｉからの第１グレーンビデオ信号及び第２プレーンビデ
オ信号を合成する。この場合、ビデオ信号に優先度な付
けて、ビデオ信号の優先度の高いものが低いものをブロ
ックするようにしである。同期回路ｉｏは、アドレス発
生回路ｌからのクロックで各垂直１水平同期信号を形成
する。表示器／／にはビデオ合成回路９からの合成ビデ
オ信号と同期回路ｉ。
からの各垂直、水平同期信号のタイミングによりデータ
が表示される。
が表示される。
一方、カウントが表示範囲アト−レス以外の時、アドレ
ス発生回路ｌは処理回路３ヘメモリ書込み可能信号を出
力する。処理回路３は各第１プレーンメモリ弘及び第２
グレーンメモリ５にメモリライト信号を、計算機ｌコに
データ信号可能信号を、メモリアドレス切換回路乙にメ
モリ書込み可能信号をそれぞれ出力する。この時、計算
機１２に送信データがある場合に、計算機１２は、メモ
リアドレス切換回路６を介して各第１プレーンメモリダ
及び第２プレーンメモリ５にメモリライトアドレスを出
力する。これにより、各第１プレーンメモリダ及び第２
グレー７メモリＳには、計算機〆２からの送信データが
書き込まれる。
ス発生回路ｌは処理回路３ヘメモリ書込み可能信号を出
力する。処理回路３は各第１プレーンメモリ弘及び第２
グレーンメモリ５にメモリライト信号を、計算機ｌコに
データ信号可能信号を、メモリアドレス切換回路乙にメ
モリ書込み可能信号をそれぞれ出力する。この時、計算
機１２に送信データがある場合に、計算機１２は、メモ
リアドレス切換回路６を介して各第１プレーンメモリダ
及び第２プレーンメモリ５にメモリライトアドレスを出
力する。これにより、各第１プレーンメモリダ及び第２
グレー７メモリＳには、計算機〆２からの送信データが
書き込まれる。
従来のディスプレイ装置は以上のように構成されている
ので、第１ブレーンメモリを又は第２プレーンメモＩＪ
Ｊのいずれか一方の画面のみを表示器／／に表示させ
たい時には、表示させたくない画面のメモリをクリアす
ることが必要であり、また、再びもう一度上記両画面を
重ね合わせた状態で画面を表示させたい時には、再度デ
ータをメモリに書き込まなければならないので、その操
作がめんどうであるとともに、データ転送効率も低下す
るという欠点があった。
ので、第１ブレーンメモリを又は第２プレーンメモＩＪ
Ｊのいずれか一方の画面のみを表示器／／に表示させ
たい時には、表示させたくない画面のメモリをクリアす
ることが必要であり、また、再びもう一度上記両画面を
重ね合わせた状態で画面を表示させたい時には、再度デ
ータをメモリに書き込まなければならないので、その操
作がめんどうであるとともに、データ転送効率も低下す
るという欠点があった。
（発明の概要〕
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、ディスプレイ装置にメモリセレク
ト機構を設け、このメモリセレクト機構により複数のプ
レーンメモリの内−容を同時に、又は別々に表示するこ
とができるようにした構成を有し、表示させたくない画
面のメモリなりリアすることなしに、表示させたい画面
のみを”表示器上に表示し得るようにしたディスプレイ
装置を提供することを目的としている。
めになされたもので、ディスプレイ装置にメモリセレク
ト機構を設け、このメモリセレクト機構により複数のプ
レーンメモリの内−容を同時に、又は別々に表示するこ
とができるようにした構成を有し、表示させたくない画
面のメモリなりリアすることなしに、表示させたい画面
のみを”表示器上に表示し得るようにしたディスプレイ
装置を提供することを目的としている。
以下、本発明の一実施例な図について説明する。
第２図は本発明の一実施例であるディスグレイ装置を示
すブロック構成図で、第１図と同等部分には同一符号を
用いて表示してあり、その詳細な説明は省略する。第２
図において、第１図に示される各ビデオ変換回路７．
ｆｆとビデオ合成回路９！７）間に追加して設けられ
た各アンドゲートｉ３．ｔａ、ビデオセレクタｌｊ及び
ビデオ選択スイッチ／Ｊは、本発明により新たに付加さ
れたメモリセレクト機構（メモリ選択機構）を構成して
いる。その他の構成は、上記第１図に示される構成のも
のとほぼ同じである。
すブロック構成図で、第１図と同等部分には同一符号を
用いて表示してあり、その詳細な説明は省略する。第２
図において、第１図に示される各ビデオ変換回路７．
ｆｆとビデオ合成回路９！７）間に追加して設けられ
た各アンドゲートｉ３．ｔａ、ビデオセレクタｌｊ及び
ビデオ選択スイッチ／Ｊは、本発明により新たに付加さ
れたメモリセレクト機構（メモリ選択機構）を構成して
いる。その他の構成は、上記第１図に示される構成のも
のとほぼ同じである。
次に、上記第２図に示すブロック構成図の動作について
説明する。今、ビデオ選択スイッチ１６により第１プレ
ーンメモリダを指定すると、ビデオセレクタ／ｊはアン
ドゲート滓のゲートを閉成し、ビデオ変換回路ｔからの
第２プレーンビデオ信号をビデオ合成回路タヘ出力させ
ないようにブロックする。一方、第１プレーンメモリダ
から読み出されたデータは、ビデオ変換回路７でビデオ
信号に変換され、アンドゲート１３を介してビデオ合成
回路９へ出力される。このビデオ合成回路９にはアンド
ゲート／ＩＩからビデオ信号が入力されないので、第１
グレーンメモリケのビデオ信号のみを表示器／／へ出力
し、同期回路１０かもの各垂直、水平同期信号のタイミ
ングにより、表示器／ｌには第１プレーンメモリ１７の
みのデータが表示される０また、ビデオ選択スイッチ／
ＪＫより第２プレーンメモリｊを指定すれば、ビデオセ
レクタｉｓはアンドゲート／３のゲートを閉成し、上記
したと同様にして、表示器／／には第２プレーンメモリ
ｊのみのデータが表示される。さらに、各第１グレーン
メモリダ及び第２ル−ンメモリｊの両方のメモリからの
データを重ね合わせて表示させたい時にば、ビデオ選択
スイッチ１６により各第１グレーンメモリ弘と第２プレ
ーンメモリＳを指定すれば、上記したと同様に、ビデオ
合成回路９では両方のビデオ信号が合成されて、表示器
／／には両方の各メモリのデータが重ね合わされた状態
で表示されるＯ 〔発明の効果〕 以上のように、本発明に係るディスプレイ装置によれば
、ディスプレイ装置にメモリセレクト機構な設けること
により、単にこのメモリセレクト機構の選択操作によっ
て、複数のプレーンメモリの内容を同時に、又は別々に
表示することができるように構成したので、表示させた
（ない画面のメモリをクリアすることなしに、表示させ
た画面のみを表示器上に表示し得る特長がある。さらに
、極めて簡単なメモリセレクト機構の選択操作のみによ
り、容易に表示器上に表示される各メモリからのデータ
の画面を消したり、また再度表示したりすることが可能
となり、これにより、高いデー。
説明する。今、ビデオ選択スイッチ１６により第１プレ
ーンメモリダを指定すると、ビデオセレクタ／ｊはアン
ドゲート滓のゲートを閉成し、ビデオ変換回路ｔからの
第２プレーンビデオ信号をビデオ合成回路タヘ出力させ
ないようにブロックする。一方、第１プレーンメモリダ
から読み出されたデータは、ビデオ変換回路７でビデオ
信号に変換され、アンドゲート１３を介してビデオ合成
回路９へ出力される。このビデオ合成回路９にはアンド
ゲート／ＩＩからビデオ信号が入力されないので、第１
グレーンメモリケのビデオ信号のみを表示器／／へ出力
し、同期回路１０かもの各垂直、水平同期信号のタイミ
ングにより、表示器／ｌには第１プレーンメモリ１７の
みのデータが表示される０また、ビデオ選択スイッチ／
ＪＫより第２プレーンメモリｊを指定すれば、ビデオセ
レクタｉｓはアンドゲート／３のゲートを閉成し、上記
したと同様にして、表示器／／には第２プレーンメモリ
ｊのみのデータが表示される。さらに、各第１グレーン
メモリダ及び第２ル−ンメモリｊの両方のメモリからの
データを重ね合わせて表示させたい時にば、ビデオ選択
スイッチ１６により各第１グレーンメモリ弘と第２プレ
ーンメモリＳを指定すれば、上記したと同様に、ビデオ
合成回路９では両方のビデオ信号が合成されて、表示器
／／には両方の各メモリのデータが重ね合わされた状態
で表示されるＯ 〔発明の効果〕 以上のように、本発明に係るディスプレイ装置によれば
、ディスプレイ装置にメモリセレクト機構な設けること
により、単にこのメモリセレクト機構の選択操作によっ
て、複数のプレーンメモリの内容を同時に、又は別々に
表示することができるように構成したので、表示させた
（ない画面のメモリをクリアすることなしに、表示させ
た画面のみを表示器上に表示し得る特長がある。さらに
、極めて簡単なメモリセレクト機構の選択操作のみによ
り、容易に表示器上に表示される各メモリからのデータ
の画面を消したり、また再度表示したりすることが可能
となり、これにより、高いデー。
夕転送効率が得られるという優れた効果を奏するもので
ある。
ある。
ｉ／図は従来のディスプレイ装置を示すブロック構成図
、第２図は本発明の一実施例であるディスプレイ装置を
示すブロック構成図である。 ｌ・・・アドレス発生回路、２・・・発振器、３・・・
処理回路、弘・・・第１プレーンメモリ、５・・・第２
プレーンメモリ、６・・・メモリアドレス切換回路、７
．ざ・・・ビデオ変換回路、９・・・ビデオ合成回路、
１０・・・同期回路、／／・・・表示器、１２・・・計
算機、／３． ／弘・・・アンドゲート、／Ｓ・・・ビ
デオセレクタ、１６・・・ビデオ選択スイッチ０ なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −
、第２図は本発明の一実施例であるディスプレイ装置を
示すブロック構成図である。 ｌ・・・アドレス発生回路、２・・・発振器、３・・・
処理回路、弘・・・第１プレーンメモリ、５・・・第２
プレーンメモリ、６・・・メモリアドレス切換回路、７
．ざ・・・ビデオ変換回路、９・・・ビデオ合成回路、
１０・・・同期回路、／／・・・表示器、１２・・・計
算機、／３． ／弘・・・アンドゲート、／Ｓ・・・ビ
デオセレクタ、１６・・・ビデオ選択スイッチ０ なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- 複数のプレーンメモリを備えているラスクスキャン方式
のディスプレイ装置において、メモリセレクト機構を設
け、該メモリセレクト機構により前記複数のプレーンメ
モリの内容な同時に、又は別々に表示することができる
ようにしたことを特徴とするディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224188A JPS59114581A (ja) | 1982-12-21 | 1982-12-21 | デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224188A JPS59114581A (ja) | 1982-12-21 | 1982-12-21 | デイスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114581A true JPS59114581A (ja) | 1984-07-02 |
Family
ID=16809897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224188A Pending JPS59114581A (ja) | 1982-12-21 | 1982-12-21 | デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114581A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255390A (ja) * | 1985-05-08 | 1986-11-13 | 富士通株式会社 | 負捲り表示制御方法 |
| JPS6486191A (en) * | 1987-09-29 | 1989-03-30 | Toshiba Corp | Display controller |
| JPH0312296U (ja) * | 1989-06-22 | 1991-02-07 | ||
| US8204357B2 (en) | 2003-10-15 | 2012-06-19 | Sony Corporation | Reproducing device, reproducing method, reproducing program and recording medium |
-
1982
- 1982-12-21 JP JP57224188A patent/JPS59114581A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255390A (ja) * | 1985-05-08 | 1986-11-13 | 富士通株式会社 | 負捲り表示制御方法 |
| JPS6486191A (en) * | 1987-09-29 | 1989-03-30 | Toshiba Corp | Display controller |
| JPH0312296U (ja) * | 1989-06-22 | 1991-02-07 | ||
| US8204357B2 (en) | 2003-10-15 | 2012-06-19 | Sony Corporation | Reproducing device, reproducing method, reproducing program and recording medium |
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