JPH0876731A - フレームメモリ書込制御回路およびその方法 - Google Patents

Abstract

(57)【要約】 【目的】 インタレース信号をフレームメモリに書き込
む際に必要なフレームメモリの垂直方向アドレスを生成
する回路を大幅に簡略化する。 【構成】 所定の間引き率によって間引かれたインタレ
ース信号をフレームメモリに書き込むために、そのフレ
ームメモリの水平方向のアドレスを生成し出力するＨア
ドレス生成回路および垂直方向のアドレスを生成し出力
するＶアドレス生成回路とを備えるフレームメモリ書込
制御回路において、前記Ｖアドレス生成回路は、間引き
率に対応した垂直方向アドレスをもつアドレステーブル
を格納したＲＯＭ３を備えており、このアドレステーブ
ルを参照することによって、前記フレームメモリの垂直
方向アドレスを生成し出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ノンインタレース映像
信号とインタレース映像信号とを合成し、ノンインタレ
ース映像信号としてモニタに出力する映像装置におい
て、インタレース映像信号をノンインタレース映像信号
に変換するために、そのインタレース映像信号をフレー
ムメモリに書き込むフレームメモリ書込制御回路および
その方法に関する。

【０００２】

【従来の技術】従来のフレームメモリ書込制御回路で
は、インタレース映像信号をノンインタレース映像信号
に変換するために、そのインタレース映像信号をフレー
ムメモリに書き込む際に、フレームメモリの垂直方向ア
ドレスを生成する複雑な論理回路を必要としていた。

【０００３】この従来のフレームメモリ書込制御回路
を、モニタ上で、パソコン画面中にビデオ画面を表示す
るために、ノンインタレース映像信号であるアナログＲ
ＧＢ信号（パソコン等の出力）と間引き後のインタレー
ス映像信号であるＮＴＳＣ信号（ビデオ出力）とを合成
し、ノンインタレース信号としてモニタ上に出力するス
ーパーインポーズ機能付き映像装置に適用した場合につ
いて図５を参照して説明する。

【０００４】図５は、一般的なスーパーインポーズ機能
付き映像装置の構成を示すブロック図であり、同期分離
回路４は、ＮＴＳＣ信号から制御タイミングの基準とな
る同期信号を取り出す。取り出された同期信号は、垂直
同期信号Ｖｓおよび水平同期信号Ｈｓであり、それぞれ
１フィールド、１ラインの映像信号の開始位置を表す。
さらに、同期分離回路４は、クロック発生手段を備えて
おり、１ドットごとの同期信号でもあるドットクロック
ＤＣＫを生成する。

【０００５】フィールド判定回路５は、同期分離回路４
から出力される同期信号ＶｓおよびＨｓに基づいて、Ｎ
ＴＳＣ信号のフィールドがＯＤＤ（奇数）かＥＶＥＮ
（偶数）かを判定する。ＮＴＳＣ信号のようなインタレ
ース信号は、ＯＤＤフィールドとＥＶＥＮフィールドと
で１フレーム（１画面）となり、ＯＤＤフィールドは、
１画面の１、３、５・・・の奇数ラインの映像信号によ
って構成され、ＥＶＥＮフィールドは、２、４、６・・
・の偶数ラインの映像信号によって構成されるものであ
る。

【０００６】Ａ／Ｄコンバータ６は、入力されたＮＴＳ
Ｃ信号を間引きクロック生成回路７から出力されるサン
プリングクロックＷＣＫにしたがって、ディジタル信号
（以下 ＮＴＳＣ信号データとする）に変換する。

【０００７】Ｆｉｆｏ（Ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ
ｏｕｔ）メモリ８は、間引きクロック生成回路７から
出力される書込クロックＷＣＫにしたがってＮＴＳＣ信
号データが書き込まれ、順次先入れ先出しで間引きクロ
ック生成回路７から出力される読出クロック（図示せ
ぬ）にしたがって読み出される。そして、Ｆｉｆｏメモ
リ８内部には、ＮＴＳＣ信号データがこのＦｉｆｏメモ
リ８に書き込まれる時点で間引きクロック生成回路７か
ら出力される書き込みクロックＷＣＫにしたがって間引
かれ、さらに、ＯＤＤフィールドを構成するラインとＥ
ＶＥＮフィールドを構成するラインとがはっきり分かれ
て存在することになる。

【０００８】間引きクロック生成回路７は、ＮＴＳＣ信
号データがＦｉｆｏメモリ８に書き込まれる前にそのＮ
ＴＳＣ信号データに対して予め設定された間引き率で間
引き処理を行う。例えば、１／３に間引く場合には、書
込クロックＷＣＫの周波数を間引きを行わない時の１／
３にすることで、１／３の割合でＮＴＳＣ信号データの
水平方向は間引かれる。また、垂直方向については、Ｏ
ＤＤフィールド、ＥＶＥＮフィールドそれぞれにおい
て、Ｆｉｆｏメモリ８に書き込むべきラインに対しての
み、書込クロックＷＣＫを与えれば間引きを行うことが
できる。

【０００９】フレームメモリ書込制御回路９は、Ｆｉｆ
ｏメモリ８内のＮＴＳＣ信号データをフレームメモリ１
０に書き込むためのＨアドレス（水平方向アドレス）お
よびＶアドレス（垂直方向アドレス）を生成する。

【００１０】フレームメモリ１０は、Ｆｉｆｏメモリ８
から読み出されたＮＴＳＣ信号データが、フレームメモ
リ書込制御回路９から出力される書込クロックＷＥによ
って書き込まれ、読出制御回路１１から出力される読出
クロックＲＥによって読み出される。ここで、書込クロ
ックＷＥと読出クロックＲＥは非同期でもかまわない。
また、フレームメモリ１０では、書き込まれるＮＴＳＣ
信号データがフレームメモリ書込制御回路９から出力さ
れるＨアドレスおよびＶアドレスによって管理されてい
る。

【００１１】読出制御回路１１は、入力されるアナログ
ＲＧＢ信号から同期信号を取り出し、その同期信号に同
期した読出クロックＲＥを生成し出力する。つまり、フ
レームメモリ１０内のＮＴＳＣ信号データは、読出クロ
ックＲＥによって読み出されるが、その際の読み出しの
タイミングは、アナログＲＧＢ信号に同期して行わなけ
ればならない。

【００１２】Ｄ／Ａコンバータ１２は、フレームメモリ
１０から読み出されたＮＴＳＣ信号データをアナログ信
号に変換する。

【００１３】切換制御回路１３は、入力されるアナログ
ＲＧＢ信号と、フレームメモリ１０から読み出されたＮ
ＴＳＣ信号とを、モニタ上で、アナログＲＧＢ画面中の
所定の矩形領域にＮＴＳＣ信号が表示されるように切替
制御する。

【００１４】このような構成を備えるスーパーインポー
ズ機能付き映像装置では、間引きクロック生成回路７か
ら出力される書込クロックＷＣＫによって予め設定され
た間引き率で間引かれたＮＴＳＣ信号データが、フレー
ムメモリ書込制御回路９から出力されるＨアドレスおよ
びＶアドレスにしたがってフレームメモリ１０に書き込
まれる。フレームメモリ１０に書き込まれたＮＴＳＣ信
号データは、読出制御回路１１から出力される読出クロ
ックＲＥによって読み出され、Ｄ／Ａコンバータ１２に
よってアナログ信号に変換された後、切替制御回路１３
によってアナログＲＧＢ画面中の所定の矩形領域に表示
される。

【００１５】次に、間引きクロック生成回路の構成につ
いて図５および図６を参照して説明する。

【００１６】間引きクロック生成回路は、Ａ／Ｄコンバ
ータ６から出力されたＮＴＳＣ信号データを予め設定さ
れた間引き率で間引いてＦｉｆｏメモリ８に書き込むた
めに、ＮＴＳＣ信号データの取り込みタイミングを決定
する書込クロックＷＣＫを出力する。

【００１７】図６は、間引きクロック生成回路の構成を
示すブロック図であり、３進カウンタ１４および４進カ
ウンタ１５は、水平同期信号Ｈｓのタイミングにしたが
ってカウントアップし、そのカウント値を論理回路１６
に出力する。ここで、３進カウンタ１４は予め設定され
る間引き率が１／３または２／３の場合に用いられ、４
進カウンタ１５は予め設定される間引き率が１／２nの
場合に用いられる。

【００１８】論理回路１６は、３進カウンタ１４または
４進カウンタ１５から出力されるカウント値に基づい
て、Ｆｉｆｏメモリ８に書き込むべきデータがＯＤＤフ
ィールドか、またはＥＶＥＮフィールドかによって、そ
れぞれに対応したタイミングで垂直方向の書込クロック
を出力する。

【００１９】また、３進カウンタ１７および４進カウン
タ１８は、ドットクロックＤＣＫのタイミングにしたが
ってカウントアップし、そのカウント値を論理回路１９
に出力する。３進カウンタ１７または４進カウンタ１８
のいずれを用いるかは前述の説明の通りである。

【００２０】論理回路１９は、３進カウンタ１７または
４進カウンタ１８から出力されるカウント値に基づい
て、水平方向の書込クロックを出力する。

【００２１】ＡＮＤゲート２０は、垂直方向の書込クロ
ックと水平方向の書込クロックを入力し、Ａ／Ｄコンバ
ータ６から出力されるＮＴＳＣ信号データを所定の間引
き率で間引くための書込クロックＷＣＫを出力する。

【００２２】次に、ＮＴＳＣ信号データを間引く方法に
ついて図５から図１１を参照して説明する。

【００２３】図７は、１フレーム分のＮＴＳＣ信号の全
体イメージを示す図である。図８および図９は、Ｆｉｆ
ｏメモリに書き込まれた間引き後のＮＴＳＣ信号データ
を示す図である。図１０および図１１は、ＯＤＤフィー
ルドおよびＥＶＥＮフィールドそれぞれにおける書込ク
ロックＷＣＫの出力タイミングを説明する図である。

【００２４】まず、垂直方向の間引きについて説明す
る。

【００２５】ＮＴＳＣ信号は、インタレース信号である
ため、ＯＤＤフィールドを構成するライン、ＥＶＥＮフ
ィールドを構成するラインの順番で、Ａ／Ｄコンバータ
６に入力される。つまり、図７において、Ａ〜Ｖは、そ
れぞれ１ライン分のＮＴＳＣ信号データを示しており、
まず、ＯＤＤフィールドを構成するラインＡ、Ｃ、・・
・、Ｕが入力され、次いで、ＥＶＥＮフィールドを構成
するラインＢ、Ｄ、・・・、Ｖが入力される。そして、
例えば、１／３または２／３の間引き率で、Ａ／Ｄコン
バータ６から出力されたＮＴＳＣ信号データを間引く場
合には、それぞれ○印で示したラインを取り込み、×印
で示したラインを捨てることになる。こうして間引かれ
たＮＴＳＣ信号データをＦｉｆｏメモリ８に書き込むと
図８または図９に示すように、初めにＯＤＤフィールド
を構成するラインが格納され、次いで、ＥＶＥＮフィー
ルドを構成するラインが格納される。

【００２６】ここで、間引き率を１／３に設定するとす
ると、初めに入力されるＯＤＤフィールドを構成するラ
インは、Ａ，Ｃ，Ｅ・・・の順番であるが、図７の○×
を参照すると、取り込むべきラインはＡ，Ｇ，Ｍ，Ｓと
なる。つまり、図１０に示すように、間引きクロック生
成回路の３進カウンタ１４から出力されるカウント値の
上位ビットおよび下位ビットの両方が０となる場合に書
込クロックＷＣＫを出力すればラインＡ，Ｇ，Ｍ，Ｓが
取り込まれることになる。同様に、ＥＶＥＮフィールド
の場合は、図１１に示すように、３進カウンタ１４から
出力されるカウント値が上位ビットが０かつ下位ビット
が１となるタイミングで書込クロックＷＣＫを出力すれ
ば、ラインＤ，Ｊ、Ｐ，Ｖが取り込まれることになる。

【００２７】また、ドット単位の間引き、つまり、水平
方向の間引きについては、例えば、間引き率が１／３と
設定される場合には、３進カウンタ１７の上位ビットお
よび下位ビットの両方が０となるタイミングで書込クロ
ックを出力すればよい。

【００２８】次に、従来のフレームメモリ書込制御回路
を構成するＨアドレス生成回路およびＶアドレス生成回
路について図１２および図１３を参照して説明する。

【００２９】Ｈアドレス生成回路は、ＮＴＳＣ信号デー
タをフレームメモリ１０に書き込む際にドット単位、つ
まり、水平方向のＮＴＳＣ信号データを管理するための
Ｈアドレスを出力するものであり、Ｖアドレス生成回路
は、ＮＴＳＣ信号データをフレームメモリ１０に書き込
む際に垂直方向のＮＴＳＣ信号データを管理するための
Ｖアドレスを出力するものである。

【００３０】Ｆｉｆｏメモリ８に書き込まれたＮＴＳＣ
信号データは、前述の通り、ＯＤＤフィールドを構成す
るラインとＥＶＥＮフィールドを構成するラインとが完
全に分離されており、この順番のままフレームメモリ１
０にＮＴＳＣ信号データを送信したのでは、画像が復元
されない。つまり、図３または図４に示すように、元の
ＮＴＳＣ信号と同様に、ＯＤＤフィールドを構成するラ
インとＥＶＥＮフィールドを構成するとが交互に並ぶよ
うにＮＴＳＣ信号データをフレームメモリ１０に書き込
まなければならない。しかし、水平方向（ドット単位）
のＮＴＳＣ信号データについては並べ替える必要はな
く、Ｆｉｆｏメモリ８に保存された順番のとおりにフレ
ームメモリ１０に書き込めば良い。

【００３１】図１２は、フレームメモリに書き込まれる
ＮＴＳＣ信号データを水平方向に管理するＨアドレスを
出力するＨアドレス生成回路の構成を示すブロック図で
あり、カウンタ２１は、ドットクロックＤＣＫによって
０から１、２・・・とカウントアップしながら、Ｈアド
レスをフレームメモリ１０に出力する。また、このカウ
ント値、つまり、Ｈアドレスは、クリア制御回路２２に
も出力されており、クリア制御回路２２は、このカウン
ト値が所定値に達するとカウンタ２１に対してクリア信
号を出力する。カウンタ２１は、クリア信号を受信する
と、カウント値を０に戻す。

【００３２】例えば、１００×１００ドットの画像をフ
レームメモリ１０に転送する場合、カウンタ２１は、０
から９９までの１００ドットをカウント、つまり、Ｈア
ドレスを出力し、クリア制御回路２２によって再び０に
クリアされる。ここで、Ｈアドレス生成回路は、カウン
ト値がクリアされる際に、次のラインの画像をフレーム
メモリ１０に転送するために、Ｖアドレスをインクリメ
ントするためのカウントアップ信号をＶアドレス生成回
路に出力する。ここで、間引き率信号は、水平方向のド
ット数を設定するために入力される。

【００３３】このように、Ｈアドレスについては、単純
なカウンタのインクリメント動作で実現可能であるが、
Ｖアドレスに関しては、複雑な操作が必要となる。例え
ば、間引き率を２／３と設定した場合、Ｆｉｆｏメモリ
８内のＯＤＤフィールドを構成するラインＡ，Ｅ，Ｇ，
Ｋ・・・は、フレームメモリ１０のＶアドレス０、３、
４、７・・・にそれぞれ転送されなければならない。Ｅ
ＶＥＮフィールドを構成するラインについても同様に並
べ替えなければならない。

【００３４】図１３は、Ｖアドレス生成回路の構成を示
すブロック図であり、切替回路２３は、フィールド判定
回路から出力されるＯＤＤ／ＥＶＥＮ判定信号によるフ
ィールドの種別および予め設定される間引き率に基づい
て、Ｈアドレス生成回路から出力されるカウントアップ
信号に同期しながら、アドレス加算回路２４に切替信号
を出力する。アドレス加算回路２４は、切替回路２３か
ら出力される切替信号に基づいて、Ｖアドレスに加算す
べき加算数を選択し、加算回路２５に出力する。加算回
路２５は、アドレス加算回路２４から出力される加算数
をＨアドレス生成回路から出力されるカウントアップ信
号に同期して加算していき、その加算値をＶアドレスと
して出力する。クリア制御回路２６は、間引き率に応じ
たライン数をカウントした後、加算回路２５における加
算値をクリアする。

【００３５】次に、Ｖアドレス生成回路の動作を図１３
を参照して説明する。

【００３６】間引き率を２／３に設定した場合、ＯＤＤ
フィールドにおいては、まず、初めのラインＡが、フレ
ームメモリ１０のＶアドレス０の位置に書き込まれる。
次に、切替回路２３が、Ｈアドレス生成回路から出力さ
れるカウントアップ信号に同期して切替信号を出力し
て、アドレス加算回路２４におけるＶアドレスに加算す
べき加算数を３に切り替える。そして、加算回路２５で
は、ラインＡが書き込まれたＶアドレス０に加算数３を
加算した加算値３がＶアドレスとして生成され、ライン
Ｅがフレームメモリ１０のＶアドレス３の位置に書き込
まれる。次に、切替回路２３が、再びカウントアップ信
号に同期して切替信号を出力し、アドレス加算回路２４
におけるＶアドレスに加算すべき加算数を１に切り替え
る。そして、加算回路２５では、ラインＥが書き込まれ
たＶアドレス３に加算数１を加算した加算値４がＶアド
レスとして生成され、ラインＧがフレームメモリ１０の
Ｖアドレス４の位置に書き込まれる。この様に、アドレ
ス加算回路２４内の加算数を切替回路２３から出力され
る切替信号によって３、１、３、１、３・・・と切り替
えることによって、ＯＤＤフィールドのデータは所望の
Ｖアドレスに書き込まれる。

【００３７】また、ＥＶＥＮフィールドを構成するライ
ンをフレームメモリ１０に書き込む場合には、アドレス
加算回路２４における加算数を切替回路２３から出力さ
れる切替信号によって、１、３、１、３、１・・・と切
り替えることによって、所望のＶアドレスに書き込むこ
とができる。

【００３８】間引き率を１／３と設定した場合では、Ｏ
ＤＤフィールドを構成するラインおよびＥＶＥＮフィー
ルドを構成するラインをフレームメモリ１０に書き込む
際には、アドレス加算回路２４における加算数を２に固
定し、上記と同様の動作を行えばよい。

【００３９】このように、フレームメモリ書込制御回路
から出力されるＨアドレスおよびＶアドレスにしたがっ
て、インタレース信号であるＮＴＳＣ信号をノンインタ
レース信号に変換するためのデータ列の並べ替えが行わ
れる。

【００４０】

【発明が解決しようとする課題】従来のフレームメモリ
書込制御回路では、フレームメモリ内の画像データを管
理する垂直方向アドレス（Ｖアドレス）を生成する際
に、予め設定される間引き率に応じた複雑な論理回路を
必要とするという問題点があった。

【００４１】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明は、所定の間引き率によって間引かれたイ
ンタレース信号をフレームメモリに書き込むために、そ
のフレームメモリの水平方向アドレスを生成し出力する
Ｈアドレス生成回路および垂直方向アドレスを生成し出
力するＶアドレス生成回路とを備えるフレームメモリ書
込制御回路において、前記Ｖアドレス生成回路は、間引
き率に対応した垂直方向アドレスをもつアドレステーブ
ルを格納した記憶手段を備えており、このアドレステー
ブルを参照することによって、前記フレームメモリの垂
直方向アドレスを生成し出力する。

【００４２】

【実施例】次に、本発明の一実施例について図面を参照
して詳細に説明する。

【００４３】本実施例のフレームメモリ書込制御回路と
従来のフレームメモリ書込制御回路との相違点は、従来
のフレームメモリ書込制御回路においてＶアドレスを生
成するＶアドレス生成回路が予め設定された間引き率に
応じた複雑な論理回路によって構成されていたが、これ
に対し、本実施例のフレームメモリ書込制御回路におけ
るＶアドレス生成回路は、間引き率ごとのＶアドレスを
もつアドレステーブルが予め格納されたＲＯＭ等の記憶
手段を備えており、Ｖアドレスを生成する場合には、こ
のアドレステーブルを参照することによって簡単に生成
することができる点にある。したがって、その他の構成
は同様であるため、重複部分の説明は省略する。

【００４４】次に、本実施例のＶアドレス生成回路につ
いて図１および図２を参照して説明する。

【００４５】図１は、本実施例のＶアドレス生成回路の
構成を示すブロック図であり、図２は、ＲＯＭ内部の構
成を示す図である。

【００４６】図１において、カウンタ１は、図１２に示
すＨアドレス生成回路から出力されるカウントアップ信
号にしたがって０から順次１、２・・・とカウントす
る。クリア制御回路２は、間引き率に応じてライン数を
カウントした後、カウンタ１におけるカウント値をクリ
アする。ＲＯＭ３は、間引き率ごとのＶアドレスをもつ
アドレステーブルを予め格納しており、予め設定される
間引き率およびカウンタ１から出力されるカウント値に
基づいて、Ｖアドレスを出力する。

【００４７】次に、Ｖアドレス生成回路の動作について
説明すると、図１２に示すＨアドレス生成回路からは、
既に説明したように、１ラインのＨアドレスを生成する
ごとにＶアドレス生成回路に対してＶアドレスをインク
リメントするためのカウントアップ信号が出力される。
Ｖアドレス生成回路では、このカウントアップ信号をカ
ウンタ１でカウントしていき、このカウント値がＲＯＭ
３に出力される。そして、予め設定される間引き率に基
づいて、参照すべきアドレステーブルが決定され、カウ
ンタ１から出力されるカウント値に基づいて、アドレス
テーブル内のいずれのＶアドレスを出力すべきかが決定
される。

【００４８】つまり、ＲＯＭ３内部には、予め設定され
る間引き率ごとのＶアドレスをもつアドレステーブルが
格納されているが、複数のアドレステーブルからＶアド
レスを読み出すためにアドレステーブル自体を指定する
３桁のアドレスが指定されている。この３桁のアドレス
のうち、上位アドレスは、予め設定された間引き率によ
って決定され、アドレステーブルを指定する。また、下
位アドレスは、カウンタ１から出力されるカウント値に
よって決定され、各アドレステーブル内の個々のＶアド
レスを指定する。

【００４９】次に、本実施例の動作を例えば、間引き率
を２／３とした場合について説明する。

【００５０】図２に示すように、間引き率を２／３と設
定したことにより、ＲＯＭ３内の上位アドレスは１とな
り、間引き率２／３に対応したアドレステーブルが指定
される。そして、従来技術の欄（図４参照）で説明した
ように、Ｆｉｆｏメモリ内のＯＤＤフィールドのライン
Ａ，Ｅ，Ｇ，Ｋ・・・は、フレームメモリのＶアドレス
０、３、４、７・・・にそれぞれ並べ替えられて書き込
まれることになる。最初は、Ｖアドレス生成回路を構成
するカウンタ１のカウンタ値が０なので、ＲＯＭ３内の
下位アドレスは００である。したがって、ラインＡは、
３桁のアドレス１００が指定するＶアドレス０に書き込
まれることになる。次に、Ｈアドレス生成回路から出力
されるカウントアップ信号により、Ｖアドレス生成回路
を構成するカウンタ１によるカウント値は１になる。つ
まり、ＲＯＭ３内の下位アドレスは０１となり、ライン
Ｅは、３桁のアドレス１０１が指定するＶアドレス３に
書き込まれる。同様にして、ラインＧは、Ｖアドレス４
に、ラインＫは、Ｖアドレス７に書き込まれる。

【００５１】ＥＶＥＮフィールドデータにおいても同様
の動作を行うことにより、所望のＶアドレスの位置にデ
ータを書き込むことができる。

【００５２】図１２で示したＨアドレス生成回路および
図１で示したＶアドレス生成回路とを備える本実施例の
フレームメモリ書込制御回路を前述の従来技術の欄で説
明したスーパーインポーズ機能付き映像装置（図５参
照）に適用することにより、装置の構成を簡略化するこ
とができる。

【００５３】

【発明の効果】以上説明したように、本発明のフレーム
メモリ書込制御回路では、間引き率ごとのフレームメモ
リの垂直方向アドレスを格納したアドレステーブルを参
照することによって垂直方向アドレスを生成しているの
で、この垂直方向アドレスの生成を極めて簡単な回路で
実現することができ、したがって、このフレームメモリ
書込制御回路を各種映像装置に適用した場合には、装置
構成を簡略化することができる。

【図面の簡単な説明】

【図１】本発明のフレームメモリ書込回路におけるＶア
ドレス生成回路の一実施例の構成を示すブロック図。

【図２】図１におけるＲＯＭ内部の構成を示す図。

【図３】間引き率１／３の場合に、フレームメモリへの
ＮＴＳＣ信号データの書き込まれ方を示す図。

【図４】間引き率２／３の場合に、フレームメモリへの
ＮＴＳＣ信号データの書き込まれ方を示す図。

【図５】一般的なスーパーインポーズ機能付き映像装置
の構成を示すブロック図。

【図６】図５における間引きクロック生成回路の一般的
な構成を示すブロック図。

【図７】１フレームのＮＴＳＣ信号の全体像およびその
間引かれ方を示す図。

【図８】間引き率が１／３の場合にＦｉｆｏメモリに書
き込まれたデータの状態を示す図。

【図９】間引き率が２／３の場合にＦｉｆｏメモリに書
き込まれたデータの状態を示す図。

【図１０】間引き率１／３の場合に、図６で示した間引
きクロック生成回路の動作を説明する図。

【図１１】間引き率１／３の場合に、図６で示した間引
きクロック生成回路の動作を説明する図。

【図１２】フレームメモリ書込制御回路における一般的
なＨアドレス生成回路の構成を示す図。

【図１３】従来のＶアドレス生成回路の構成を示す図。

【符号の説明】

１ カウンタ ２ クリア制御回路 ３ ＲＯＭ ４ 同期分離回路 ５ フィールド判定回路 ６ Ａ／Ｄコンバータ ７ 間引きクロック生成回路 ８ Ｆｉｆｏメモリ ９ フレームメモリ書込制御回路 １０ フレームメモリ １１ 読出制御回路 １２ Ｄ／Ａコンバータ １３ 切替制御回路 ２１ カウンタ ２２ クリア制御回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年９月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】図６は、間引きクロック生成回路の構成を
示すブロック図であり、３進カウンタ１４および４進カ
ウンタ１５は、水平同期信号Ｈｓのタイミングにしたが
ってカウントアップし、そのカウント値を論理回路１６
に出力する。ここで、３進カウンタ１４は予め設定され
る間引き率が１／３または２／３の場合に用いられ、４
進カウンタ１５は予め設定される間引き率が１／２ⁿの
場合に用いられる。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の間引き率によって間引かれたイン
   タレース信号をフレームメモリに書き込むために、その
   フレームメモリの水平方向アドレスを生成し出力するＨ
   アドレス生成回路および前記フレームメモリの垂直方向
   アドレスを生成し出力するＶアドレス生成回路とを備え
   るフレームメモリ書込制御回路であって、 前記Ｖアドレス生成回路は、間引き率に対応した垂直方
   向アドレスをもつアドレステーブルを格納した記憶手段
   を備えており、このアドレステーブルを参照することに
   よって、前記フレームメモリの垂直方向アドレスを生成
   し出力することを特徴とするフレームメモリ書込制御回
   路。
2. 【請求項２】 前記Ｖアドレス生成回路は、１ラインご
   とにカウントアップするカウント値およびインタレース
   信号の間引き率にしたがって、前記アドレステーブルを
   参照することを特徴とする前記請求項１に記載のフレー
   ムメモリ書込制御回路。
3. 【請求項３】 前記記憶手段は、複数の間引き率ごとの
   垂直方向アドレスをもつ複数のアドレステーブルが予め
   格納されており、 予め設定されるインタレース信号の間引き率によって、
   参照すべきアドレステーブルが指定されるとともに、 前記Ｈアドレス生成回路から出力されるカウントアップ
   信号をカウントしたカウント値によって、指定されたア
   ドレステーブル内の出力すべき垂直方向アドレスが指定
   されることを特徴とする前記請求項２に記載のフレーム
   メモリ書込制御回路。
4. 【請求項４】 フレームメモリの水平方向アドレスを生
   成し出力するとともに、垂直方向アドレスを生成し出力
   することによって、所定の間引き率で間引かれたインタ
   レース信号をその水平方向アドレスおよび垂直方向アド
   レスにしたがって前記フレームメモリに書き込むフレー
   ムメモリ書込制御方法であって、 複数の間引き率ごとの前記フレームメモリの垂直方向ア
   ドレスをもつ複数のアドレステーブルを予め記憶手段に
   格納しておき、 予め設定されるインタレース信号の間引き率に基づい
   て、前記記憶手段内の参照すべきアドレステーブルが指
   定されるとともに、 前記フレームメモリの１ラインごとにカウントアップし
   たカウント値に基づいて、指定されたアドレステーブル
   内の出力すべき垂直方向アドレスが指定され、 その指定された垂直方向アドレスを出力することを特徴
   とするフレームメモリ書込制御方法。