JP2762287B2

JP2762287B2 - メモリ内に切り換え信号を有するテレビジョン受像機

Info

Publication number: JP2762287B2
Application number: JP63509298A
Authority: JP
Inventors: デイビッドローウエルマクニーリイ; ラツセルトーマスフリング
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1987-10-28
Filing date: 1988-09-09
Publication date: 1998-06-04
Anticipated expiration: 2013-06-04
Also published as: WO1989004098A1; EP0395691B1; KR890702368A; JPH03500951A; KR920002837B1; US4821086A; DE3885764T2; EP0395691A1; CN1032893A; DE3885764D1; CN1018136B; ES2009360A6

Description

【発明の詳細な説明】本発明は、ピクチャーインピクチャーおよびズームの
ような特別の機能を発生するディジタルのオーバレイ機
能を有するテレビジョン受像機に関する。

最近、安価なディジタルのハードウェアとメモリが一
層入手し易くなったことにより、ディジタル・テレビジ
ョンへの関心が高まっている。ユーザーは、ディジタル
・テレビジョンにより入って来るビデオ信号の形式を変
換することができる。例えば、ピクチャーインピクチャ
ーすなわちPIP機能を持ったディジタル・テレビジョン
において、副すなわち二次的ビデオ信号SVS（例えば、
ビデオカセットレコーダーの第２の検出器からの信号）
は、主すなわち一次的ビデオ信号PVS（例えば、テレビ
ジョンの第２の検出器からの信号）によって決まる全体
の画像に重さね合わされる表示スクリーン上に小さな画
像を定める。

通常、二次的ビデオ信号SVSは、サンプリング・クロ
ック信号で決まる時点でサンプリングされ、ディジタル
化される。二次的ビデオ信号SVSを表わすディジタル・
サンプルは、その後水平と垂直の両方向にサブサンプリ
ングされ、大きさが縮小された画像を表わす一連のサン
プルを発生する。画像の大きさが３対１に縮小される場
合、２つのサンプル置きおよび２本のライン置きに貯え
られ、中間のサンプルおよびラインは除去される。

二次的ビデオ信号SVSの１フィールドあるいは１フレ
ームの間に抽出されるディジタル・サンプルはメモリに
貯えられる。これらのサンプルは、表示偏向信号（例え
ば、一次的ビデオ信号PVSの水平および垂直の同期信号
成分）と所望の関係にあるクロック信号を使ってメモリ
から読み出される。メモリから読み出されたサンプルは
大きさが縮小された二次的画像を表わすアナログ信号SV
S′に変換される。一次的ビデオ信号PVSおよび縮小され
た大きさの二次的ビデオ信号SVS′を受け取るように結
合される入力端子を有するビデオ出力スイッチは、高速
の切り換え信号FSSに応答し、２つの入力信号の中の適
当な１つを表示装置に供給し、大きい画像中に小さい画
像を発生させる。マクニーリイ（McNeely）氏外により
出願番号第087,060として出願され、“テレビジョン信
号用の多重入力のディジタル・ビデオ成分処理回路”と
いう名称の米国特許出願には、ピクチャーインピクチャ
ーのテレテジョン受像機の一例が示される。

本発明に従って、ｎビットの切り換え信号SSがｍビッ
トの二次的ビデオ信号SVSと合成される。ここで、ｍと
ｎは１より大きい正の整数である（例えば、ｍ＝6,n＝
６）。合成されたディジタル信号はメモリに貯えられ、
その後表示装置に同期してメモリから読み出される。メ
モリ出力を受け取るように結合される手段は、一対の信
号、すなわち再構成された二次的ビデオ信号SVS′と再
構成された切り換え信号SS′を発生する。

再構成された切り換え信号SS′を受け取るように結合
され、コンテクスト符号信号CCSに応答するデコーダ
は、高速の切り換え信号FSSを発生する。主のビデオ信
号PVSおよび再構成された二次的ビデオ信号SVS′を受け
取るように結合され、高速の切り換え信号FSSに応答す
る出力スイッチは、高速の切り換え信号FSSがそれぞれ
第１の状態および第２の状態に条件づけられるとき、主
のビデオ信号PVSおよび再構成された二次的ビデオ信号S
VS′を表示装置に送る。

本発明のもう１つの特徴によると、二次的ビデオ信号
SVSは奇数フィールドOFおよび偶数フィールドEFから成
るインターレース方式のビデオ信号である。メモリは、
二次的ビデオ信号SVSの奇数フィールドおよび偶数フィ
ールドをそれぞれ貯える２つの領域を有する。メモリの
２つの領域に貯えられる切り換え信号SSの値は、受像管
上に挿入画像として表示される二次的ビデオ信号SVSの
奇数フィールドおよび偶数フィールドをそれぞれ表わ
す。メモリ中の別の所に貯えられる切り換え信号SSの値
は、再構成された二次的ビデオ信号を受像管に送らない
ことを表わす。

例えば、２ビットの切り換え信号SSは、二次的ビデオ
信号SVSの奇数フィールドおよび偶数フィールドをそれ
ぞれ貯えるメモリの領域において10と01に等しくセット
される。２ビットの切り換え信号SSは、メモリの残りの
領域においては00に等しくセットされる。二次的ビデオ
信号の奇数フィールドおよび偶数フィールドが表示のた
めに必要とされるとき、コンテクスト符号信号CCSはそ
れぞれ10および01に等しくセットされる。デコーダは、
メモリから読み出される切り換え信号SSとコンテクスト
符号信号CCSとを比較し、高速の切り換え信号FSSを正し
く条件づける。

高速の切り換え信号FSSは、（１）奇数フィールドが
必要とされ、メモリから再生される切り換え信号SSが偶
数フィールドが10に等しいとき、および（２）偶数フィ
ールドが必要とされ、再生された切り換え信号SSが01に
等しいとき、論理“1"に等しくセットされる。そうでな
ければ、高速の切り換え信号は論理“0"に等しくセット
され、一次的ビデオ信号PVSが表示装置に送られる。

第１図は、本発明の原理に従ってビデオ成分処理回路
を含むテレビジョン受像機のブロック図である。

第２図は、アナログ・ディジタル（A/D）変換部、入
力部、切り換え信号挿入部、タイミングおよび制御部、
出力部を含む第１図のビデオ成分処理回路のブロック図
である。

第３図は、A/D変換部の詳細なブロック図である。

第４図は、入力部の詳細なブロック図である。

第５図は、切り換え信号挿入部の詳細なブロック図で
ある。

第６図は、タイミングおよび制御部の詳細なブロック
図である。

第７図は、出力部の詳細なブロック図である。

第８図は、高速の切り換え信号FSSを発生する回路の
ブロック図である。

第９図は、第１図のビデオ成分処理回路の動作を理解
するのに有用なタイミング図である。

各図において、種々のブロックを相互接続する線は、
アナログ信号を伝達する単一導体の結線もしくは２進の
ディジタル信号を伝達するバスのいずれかを表わす。個
々の相互接続線と交差する斜線印の近くの値は、その線
あるいはバスの並列結線の数を表わし、相互接続線の近
くの括弧内の値は、その相互接続線上のサンプルの繰り
返し周波数を表わす。

また、入って来るビデオ信号がNTSC方式の標準フォー
マットに公称上一致するものと仮定する。NTSC方式の標
準フォーマットに公称上一致する信号の例としては、ビ
デオカセットレコーダーあるいはビデオディジタルプレ
ーヤーにより発生されるビデオ信号（以下、非標準のビ
デオ信号という。）があげられる。

第１図は、関係のない２つの源22および24からのビデ
オ信号を同時に処理するメモリ依存のテレビジョン受像
器20を示す。源22（例えば、テレビジョン（TV）の第２
の検波器）は、ベースバンドの第１の複合ビデオ信号CV
1を供給する。源24（例えば、ビデオカセットレコーダ
ー（VCR）の第２の検波器）は、ベースバンドの第２の
複合ビデオ信号CV2を供給する。

第１および第２の複合ビデオ信号CV1およびCV2は、そ
れぞれ一対のスイッチ26および28に供給される。選択信
号に応答するスイッチ26は、２つの入力信号CV1およびC
V2の中の一方（以下、主のビデオ信号PVSという。）を
選択し、第３のスイッチ80（以下、ビデオ出力スイッチ
という。）の第１の入力端子に供給する。もう１つの選
択信号に応答する第２のスイッチ28は、２つの入力信号
CV1およびCV2の中の一方あるいは他方（以下、二次的す
なわち副のビデオ信号SVSという。）のいずれかをデコ
ーダ30および同期分離器32に供給する。スイッチ26およ
び28はスワップ・スイッチとして知られている。

先に述べたように、主のビデオ信号PVSはテレビジョ
ンのスクリーン上に全体の大きさの大きな画像を発生さ
せ、その上に副のビデオ信号SVSにより発生される縮小
された大きさの小さな画像が重畳される。ユーザーは、
入って来る２つのビデオ信号CV1およびCV2の中のどちら
が大きな画像を発生させ、どちらが小さな画像を発生さ
せるために使われるかを決める。

デコーダ30は、低域通過フィルタ（LPF）および帯域
通過フィルタ（BPF）を含んでいる。約1.5MHzの上側カ
ットオフ周波数を有する低域フィルタは、クロマ信号を
除去してルマ信号（以下、副のルマ信号Ｙという。）を
通過させる。約3.58MHz±0.5MHzの帯域を有する帯域フ
ィルタは、副のビデオ信号SVSからクロマ成分Ｃを再生
する。クロマ信号Ｃを受け取るように結合されるクロマ
復調器は、一対のベースバンドの色差信号ＵおよびＶ
（例えば、Ｒ−ＹおよびＢ−Ｙ）を発生する。

同期分離器32は、副のビデオ信号SVSから水平同期信
号HSS_Sおよび垂直同信号VSS_Sを再生する。デコーダ30お
よび同期分離器32で使われる回路は普通のものであるか
ら、さらに詳細には説明しない。

このデコーダおよび同期分離器のブロックからの出力
信号（すなわち、Y,U,V,HSS_SおよびVSS_S）は、本発明の
ビデオ成分処理回路（VFP）100に供給される。Y,U,Vの
信号は、サンプリングされ、ディジタル化され、マルチ
プレクスされ、後で詳細に説明する方法で一連の４ビッ
トのディジタル・サンプルを発生する。４ビットのサン
プルは、ビデオ・ランダム・アクセス・メモリ（VRAM）
900に送られて貯えられる。貯えられた４ビットのサン
プルは、水平および垂直のラスター走査信号HDS_Dおよび
VDS_Dに同期してメモリ900から読み出され、それからビ
デオ成分処理回路100に送り返される。

ビデオ成分処理回路100において、メモリ900から読み
出される４ビットのサンプルはアナログのＹ′,U′およ
びＶ′信号に変換され戻される。アナログのＹ′,U′お
よびＶ′信号は、マトリックス回路70に供給され、そこ
でＹ′,U′およびＶ′の信号は、それぞれR,GおよびＢ
の信号に変換される。R,G,Bの信号を受け取るように結
合され、主のビデオ信号PVSの色副搬送波信号成分CSS_P
に応答するエンコーダ72は、縮小された大きさの副画像
を表わす再構成された副のビデオ信号SVS′（ベースバ
ンドの複合形式である）を発生する。

再構成された副のビデオ信号SVS′は、ビデオ出力ス
イッチ80の第２の入力端子に供給される。ビデオ出力ス
イッチ80の第１の入力端子は主のビデオ信号PVSを受け
取るように結合される。ビデオ成分処理回路100からの
高速の切り換え信号FSSに応答するビデオ出力スイッチ8
0は、主のビデオ信号PVSおよび再構成された副のビデオ
信号SVS′間で切り代わり、その出力端子にピクチャー
インピクチャー（PIP）のビデオ信号を発生する。PIPの
ビデオ信号は、主のビデオ信号PVSを表示する第１の領
域および再構成された副のビデオ信号SVS′を表示する
縮小された大きさの第２の領域を有する複合画像を表わ
す。

ビデオ出力スイッチ80からのPIPビデオ信号は、テレ
ビジョン受像機20の主の信号処理回路82に供給される。
主の信号処理回路82は、PIPのビデオ信号から赤，緑，
青の駆動信号を発生する。これらの信号は、受像管90の
赤，緑，青の各電子銃に供給される。主の信号処理回路
82は、さらに受像管90の水平および垂直の偏向巻線92に
供給される一対の水平および垂直の偏向信号HDS_Dおよび
VDS_Dを発生する。各駆動信号および各偏向信号に応答す
る赤，緑，青の電子ビームは、スクリーン94をラスター
走査し、大きな画像内に所望の小さな画像を発生する。

また、主の信号処理回路82は、主のビデオ信号PVSの
水平および垂直の同期信号成分HSS_DおよびVSS_Dも再生す
る。表示用偏向信号HDS_DおよびVDS_Dは、主のビデオ信号
PVSの水平および垂直の同期信号成分HSS_DおよびVSS_Dに
固定される。

主のビデオ信号PVSの水平同期信号成分HSS_Dは、それ
に位相および周波数が固定される第１のクロック信号FC
Sを発生するために使われる。第１のクロック信号FCSの
公称周波数は、HSS_D信号の周波数F_Hの1280倍に設定され
る。NTSC方式の場合、水平同期信号周波数F_Hは3.58MHz
の色副搬送周波数の2/455倍に設定される。これによ
り、F_Hは約15.734KHzに設定され、F_FCSは約20MHzに設定
される。

第１図に示すように、第１のクロック信号FCSは1280
で割られ、第１のクロック信号FCSと整合のとれた位相
を有し、主のビデオ信号PVSの水平同期信号成分HSS_Dの
周波数F_Hにほぼ等しい周波数を有する信号を発生する。
位相検出器102は、FCS/1280の信号の位相と水平同期信
号HSS_D（テレビジョン受像機の水平偏向回路からのフラ
イバック信号の形成のものでよい）の位相とを比較し、
位相誤差信号PES_C（添字“C"はクロックを表わす）を発
生する。位相誤差信号PES_Cはフィルタ40で低減濾波さ
れ、雑音に対する不感応性を増強し、位相検出器102へ
の入力周波数を除去する。低域濾波された位相誤差信号
PES_C（LPF）は電圧制御発振器（VCO）42に供給され、主
のビデオ信号PVSの水平同期信号成分HSS_Dに位相および
周波数が固定される20MHzの第１のクロック信号FCSを発
生する。

ビデオ成分処理回路100は２つのクロック信号、すな
わち（１）主のビデオ信号PVSの水平同期信号成分HSS_D
に位相と周波数が固定されている第１のクロック信号FC
S（主のクロック信号、システム・クロック信号、表示
固定のクロック信号、あるいはライン固定のクロック信
号とも呼ばれる）、および（２）第１のクロック信号を
位相シフトさせたクロック信号である第２のクロック信
号SCS（スキュー・シフトされたクロック信号とも呼ば
れる）を使う。第２のクロック信号SCSは、二次的ビデ
オ信号SVSの水平同期信号成分HSS_Sの位相と整合がとれ
るように水平ライン毎に位相シフトされ、連続する位相
調整間の第１のクロック信号FCSの周期に等しい周期を
有する。

複合ビデオ信号が、ビデオ信号（サンプリングされつ
つある）の水平同期成分に位相固定されておらず、また
ライン固定されていないクロック信号でサンプリングさ
れると、サンプルすなわちピクセルは垂直方向に整合が
とれない。表示画像におけるぎざぎざの付いた垂直エッ
ジとして現れるこの問題はスキュー誤差あるいは位相誤
差の問題点と呼ばれる。本発明の実施例においては、二
次的ビデオ信号SVSは、スキュー誤差を避けるためにラ
イン毎に一回水平同期信号成分HSS_Sと位相整合がとられ
る第２のクロック信号SCSによりサンプリングされる。

二次的ビデオ信号SVSが位相整合された第２のクロッ
ク信号SCSによりサンプリングされると、これらのサン
プルが、一次的ビデオ信号PVSの水平同期信号成分HSS_D
に固定されている第１のクロック信号FCSに同期して表
示される。さもなければ、HSS_D（表示ラスターのタイミ
ングを制御する）およびSCSクロック信号（挿入画像を
決めるサンプルのタイミングを制御する）間の不整合に
因り、スキュー誤差が表示された挿入画像に生じること
がある。

後で説明するように、ビデオ成分処理回路100は、第
２のクロック信号SCSと同期して生じる二次的ビデオ信
号SVSのサンプルを表示固定された第１のクロック信号F
CSに同期して生じるサンプルに変換するためのクロック
転送回路を含んでいる。前述のマクニーリイ氏外による
米国特許出願（出願番号第087,060号）は、このような
２つのクロックのビデオ信号処理システムの詳細を開示
している。

第２図に示すように、ビデオ成分処理回路100は以下
に示す各部から成る。

・A/D部300、・入力部400、・信号挿入部500、・タイミングおよび制御部600、・出力部700 これらの各部について最初に簡単に説明し、それから
第３図−第９図を参照して詳細に説明する。

A/D部300の主な機能は、デコーダ30からアナログのY,
U,Vの信号を受け取り、それらをFCSのクロック周波数で
発生し、次のようなシーケンスを有する一連の６ビット
のディジタル・サンプルに変換することである。

Y₀，U₀，Y₁，U₀，Y₂，U₀，Y₃，U₀，Y₄， V₀，Y₅，V₀，Y₆，V₀，Y₇，V₀，Y₈，U₁， Y₉，U₀，…，ここで、添字0,1,2,…はサンプル番号を
表わす。またA/D部300は、二次的ビデオ信号SVSの各ラ
インにおける最初のサンプルすなわち最初のピクセルの
タイミングを表わすHRST_Fを入力部400に供給する働きも
する。（第９図参照。）入力部400は、A/D部300からFCSの周波数で６ビットの
ディジタル・サンプルを受け取り、それらをFCS/Nの周
波数で発生する一連の４ビットのニブルに変換する。こ
こで、Ｎはサンプル低減あるいは抜き取り率を表わす整
数である。例えば、全体の画像の大きさの1/3の小さい
画像を発生させるためには、Ｎは３に等しく設定され
る。４ビットのニブル形式は次のように与えられる。

切り換え信号挿入部500は、２ビットの切り換え信号S
Sの各ビットを入力部400から得られる４ビットのニブル
中に設けられる空白スペースに挿入する。切り換え信号
挿入部500の４ビット出力はメモリ900に送られ、次のよ
うな形式を有する。

メモリ900に貯えられる４ビットのニブルは、タイミ
ングおよび制御部600からの６ビットのメモリ制御信号
に応答して取り出され、出力部700に送られる。出力部7
00は４ビットのニブルを受け取り、それらを一次的ビデ
オ信号PVSにより形成される主の画像中の挿入画として
表示される縮小された大きさの画像を表わすアナログの
ルマ信号および色差信号Ｙ′,U′とＶ′に変換する。
Ｙ′,U′とＶ′の信号に加えて、出力部700は出力スイ
ッチ80に供給される高速の切り換え信号FSSを供給す
る。

タイミングおよび制御部600は、一次的ビデオ信号PVS
および二次的ビデオ信号SVSの水平および垂直の同期信
号成分を受け取り、６ビットのメモリ制御信号を含めて
多数の制御信号を発生する。

第３図は、A/D部300を示す。二次的ビデオ信号SVSの
Y,U,Vの成分は各サンプルホールド回路302,304および30
6に供給される。サンプルホールド回路302は、SCS/2の
クロック信号により決まる時点でルマ信号Ｙをサンプリ
ングし、連続するサンプリング点の値を保持する。SCS/
2のクロック信号に応答するA/D変換器308は、サンプリ
ングされたルマ信号ＹをSCS/2の周波数（すわち、約10M
Hz）で一連の６ビットのディジタル・サンプルに変換す
る。ルマ用A/D変換器308の出力はマルチプレクサ310
（以下、“MUX"）の第１の入力端子に供給される。

SCS/16のクロック信号（約1.25MHz）に応答するサン
プルホールド回路304および306は、ＵおよびＶ信号のサ
ンプルを発生する。SCS/16の周波数で生じるサンプリン
グされたＵおよびＶ信号はマルチプレクサ312に供給さ
れる。SCS/16のクロック信号に応答するマルチプレクサ
312は、SCS/8の周波数（約2.5MHz）で発生し、U₀，V₀，
U₁，V₁，U₂，V₂…のようなシーケンスを有する一連の多
重化されたサンプルを発生する。

SCS/8のクロック信号に応答するA/D変換314は、U₀，V
₀，U₁，V₁…のストリームを一連の６ビットのディジタ
ル・サンプルに変換する。A/D変換供給314からSCS/8の
周波数で発生する６ビットのU₀，V₀，U₁およびV₁…等の
サンプルはマルチプレクサ310の第２の入力端子に送ら
れる。マルチプレクサ310の第１の入力端子はSCS/2の周
波数で発生する６ビットのルマ・サンプルY₀，Y₁，Y₂…
等を受け取る。SCS/2のクロック信号に応答するマルチ
プレクサ310は、SCSの周波数（約20MHz）で発生し、
Y₀，U₀，Y₁，U₀，Y₂，U₀，Y₃，U₀，Y₄，V₀，Y₅，V₀，
Y₆，V₀，Y₇，V₀，Y₈，U₁…、のシーケンスを有する一連
の６ビットのディジタル・サンプルを発生する。

マルチプレクサ310の出力は、基本的に先入れ先出し
（FIFO）方式の転送装置であるクロック転送回路316に
送られる。第１および第２のクロック信号FCSおよびSCS
に応答するクロック転送回路316は、SCSのクロック信号
に同期して発生する一連のYUVのサンプルをFCSのクロッ
ク信号に同期して発生する一連のYUVのサンプルに変換
する。前述のマクニーリイ氏外による米国特許出願（出
願番号第087,060号）には適当なクロック転送回路が開
示されている。

第３図のA/D部300には第２のクロック信号SCSを発生
するためのスキュー・シフターすなわち位相整合回路31
8が設けられている。スキュー・シフト回路318は安定な
基準信号HSS_S′が必要である。これは第１図に示す位相
ロックループ104により実現される。低域通過の濾波済
み位相誤差信号PES_H（LPF）に応答する電圧制御発振器
（VCO）52は、安定化されたHSS′信号を発生する。（こ
こで、下付きの添字“H"は水平同期信号を表わす。）位
相検出器106は２つの信号HSS_HおよびHSS_H′の位相を比
較し、位相誤差信号PES_Hを発生する。位相誤差信号PES_H
は低域通過フィルタ（LPF）50を介して電圧制御発振器5
2に供給される。

第９図に示す波形はスキュー・シフト回路318の動作
を示す。SCS信号を発生するために、第１のクロック信
号FCSの位相は、各信号遷移（例えば、上りエッジ）間
に一定の間隔δが存在するように、二次的ビデオ信号SV
Sの水平同期信号成分HSS_S′のパルスの発生ごとに応答
してシフトされる。マクニーリィ（McNeely）氏により
出願番号第082,419号として出願された“信号位相整合
回路”という名称の米国特許出願には適当なスキュー・
シフト回路318が開示されている。

クロック転送回路316は、SCSのクロック信号に同期し
て発生するサンプルをFCSのクロック信号に同期して発
生するサンプルに変換することに加えて、第９図に示さ
れ、第１のクロック信号FCSと整合がとれている二次的
ビデオ信号SVSの最初のサンプルを表わすリセット信号H
RST_Fを発生する。第９図において、HRST_SはSCSのクロッ
ク信号に同期して発生する二次的ビデオ信号SVSの最初
のサンプルのタイミングを表わす。リセット信号HRST_F
はビデオ成分処理回路100における種々の信号処理動作
のタイミング制御のために使われる。

第４図は入力部400を示す。先に説明したように、入
力部400はFCSの周波数で発生する６ビットのYUVのサン
プルを受け取り、それらをFCS/Nの周波数で発生する一
連の４ビットのニブルすなわちデータに変換する。ここ
で、Ｎはサンプル低減率である。画像の大きさを３対１
に縮小する場合、Ｎは３に等しい。このために、A/D部3
00からの６ビットのYUV信号はデマルプレクサ（DEMUX）
402に送られる。FCSのクロック信号に応答するデマルチ
プレクサ402は、入って来るサンプル・ストリームを６
ビットから成る２つのサンプル・ストリームに分離す
る。１つはFCS/2の周波数（約10KHz）で発生する一連の
ルマ・サンプルY₀，Y₁，Y₂…、もう１つはFCS/8の周波
数（約2.5MHz）で発生する一連のクロマ・サンプルU₀，
V₀，U₁，V₁，U₂，V₂…である。

６ビットのルマ・サンプルＹはルマ用水平折返し雑音
防止フィルタ404に供給される。水平折返し雑音防止フ
ィルタ404の出力はルマ用垂直折返し雑音防止フィルタ4
06に供給される。水平および垂直の折返し雑音防止フィ
ルタ404および406は、ピクチャーインピクチャーのモー
ドにおいて縮小された大きさの挿入画像における折返し
雑音の影響を減少させるために、水平および垂直の各方
向におけるルマ信号Ｙの最高周波数を制限する。

ルマ用の垂直折返し雑音防止フィルタのブロック406
は抜き取り回路も含んでいる。ピクチャーインピクチャ
ー（PiX−in−Pix）モードにおいて、ルマ用抜き取り回
路は水平方向において（Ｎ−１）置きのサンプルを貯
え、垂直方向において（Ｎ−１）置きのラインを貯え
る。中間のピクセルおよびラインは捨てられる。例え
ば、縮小因数Ｎは整数値2,3,4…等の中の任意の１つを
とることができる。ズームのモードあるいはフリーズ・
フレームのモードでは、メモリ900に貯えられるビデオ
信号がサブサンプリングされないように、縮小因数Ｎは
１にセットされる。

FCS/2Nの周波数［すなわち、（FCS/2）（1/N）］で生
じる６ビットのルマ・サンプルY₀，Y₁，Y₂，…等の上位
３ビットおよび下位３ビットは、マルチプレクサ408の
第１および第２の入力端子にそれぞれ送られる。FCS/2N
はクロック信号に応答するマルチプレクサ408、FCS/Nの
周波数で発生し、次のようなフォーマットを有する３ビ
ットのサンプル・ストリームを発生する。

デマルチプレクサ402からの６ビットのクロマ・サン
プルU₀，V₀，U₁，V₁…（FCS/8の周波数で生じる）は、
折り返し雑音の影響を避けるように水平方向における最
高のクロマ周波数を制限するクロマ用水平折り返し雑音
防止フィルタ410に供給される。クロマ用水平折り返し
雑音防止フィルタ410は、クロマ信号を、各々がFCS/16
の周波数（約1.25MHz）で発生する一連の６ビットの
U₀，U₁，U₂…等のサンプルおよび一連の６ビットのV₀，
V₁，V₂…等のサンプルに分離するデマルチプレクサを含
んでいる。

これら２つの６ビットから成るクロマ・サンプルのス
トリームはクロマ用マルチプレクサおよび抜き取りブロ
ック312に供給される。ブロック312中の抜き取り回路は
水平方向における（Ｎ−１）置きのサンプルおよび垂直
方向における（Ｎ−１）置きのラインを貯える。中間の
ピクセルおよびラインは両方のサンプル・ストリームか
ら捨てられる。ブロック412に含まれているマルチプレ
クサ回路は２つのサンプル・ストリームを合成し、FCS/
Nの周波数で発生し、次のような形式の１ビットのサン
プル・ストリームを発生する。

FCS/Nの周波数で発生する３ビットのルマ・サンプル
のストリームおよびFCS/Nの周波数で生じる１ビットの
クロマ・サンプルのストリームは合成され、FCS/Nの周
波数で生じ、表１に与えられる形式を有する４ビットの
ニブルを発生する。

第５図に示す切り換え信号挿入部500は、４ビットの
ニブルすなわちビデオ・データおよび関連する２ビット
の切り換え信号SSを合成し、表２に示す形式の４ビット
信号を発生する。４ビットのニブルは入力部400もしく
はビデオ・メモリ900のどちらかから受け取られる。入
力部400からのデータは、サンプリングされ、ディジタ
ル化された入来の二次的ビデオ信号SVSを表わす。メモ
リ900からデータは、前にサンプリングされ、ディジタ
ル化され、メモリに貯えられ、それから切り換え信号挿
入部500に供給するために再び読み出された二次的ビデ
オ信号SVSを表わす。

メモリ900からの４ビットのデータが切り換え信号挿
入部500に再送される幾つかの理由がある。例えば、デ
ータのブロックを取り出し、それからそのままメモリ90
0中の別の場所に複製することが望ましいことがある
（スクリーン上にモンタージュのような効果を発生させ
るために）。別の例としては、データのブロックを読み
出し、それに関連する２ビットの切り換え信号を変更
し、それからメモリ900中の同じ場所あるいは別の場所
に貯え戻すことが望ましい場合がある。

この後者の機能は、貯えられた情報中に英数字を挿入
するために使われる。貯えられた情報は、異なる番組
（例えば、９）を表わすビデオ信号の各フィールド形式
のものでよい。文字はチャンネル番号もしくは他の任意
の適当な番組を識別する情報（例えば、放送網の名称）
形式のものでよい。これらの文字は、この目的のために
専用に割り当てられるメモリ900の一部に貯えられる。
必要なとき、これらの文字はメモリ900から読み出さ
れ、適当な切り換え信号SSと合成され、それからメモリ
中の適当な場所に再送され、チャンネル番号の識別を与
える。

入力部400およびビデオ・メモリ900からの４ビット・
データは、第５図に示す方法でマルチプレクサ502に送
られる。入力部400からのデータはFCS/Nの周波数で繰り
返す。ここで、Ｎはサンプル減少率である。ピクチャー
インピクチャーのモードにおいて、サンプル減少率Ｎ
は、挿入画像の大きさの所望の縮小に応じて、2,3,4…
等に設定される。ズームのモードおよびフリーズ画像の
モードにおいては、Ｎは１に設定される。

ビデオ・メモリ900から読み出されるデータは、FCS/K
の周波数でマルチプレクサ502に再送される。メモリ900
が読み出される周波数はテレビジョン受像機のモードに
依る。ピクチャーインピクチャーおよびフリーズ画像モ
ードでは、メモリ900は完全なるFCSのクロック周波数
（すなわちＫ＝１）で読み出される。ズーム・モードの
場合、メモリ900は低減されたFCS/Kの周波数で読み出さ
れる。ここで、Ｋは所望の増大すなわち拡大に依存して
2,3,4…等に設定される。例えば、画像の一部を２対１
に拡大する場合、Ｋは２に設定される。

マルチプレクサ502は、タイミングおよび制御部600か
らの制御信号に応答し、切り換え信号合成器504の第１
の入力端子に供給される２つの入力ストリームの中の１
つを選択する。切り換え信号合成器504のもう１つの入
力端子は２ビットの切り換え信号SSを受け取るように結
合される。

２ビットの切り換え信号SSは４つの状態を取り得る
（00,01,10,11）。これらの４つの状態は多数の異なる
方法で割り当てることができる。これらの状態の割り当
てを理解するためには、高速の切り換え信号FSSを発生
するために状態信号SSがどのように使われるかを知るこ
とが重要である。先に述べたように、状態信号SSはビデ
オ・メモリ900から読み出される４ビットのデータから
再生される。再構成された状態信号SS′はコンテクスト
符号信号CCS（タイミングおよび制御部50から供給され
る）と比較され、高速の切り換え信号FSS（例えば、０
または１）を発生する。

第５図の実施例において、二次的ビデオ信号SVSの上
側フィールドすなわち奇数フィールドはメモリ900の第
１の指定領域に貯えられる。メモリ900の第１の領域に
貯えられる切り換え信号SS（すなわち、二次的ビデオ信
号SVSの上側フィールドに関連する）は10の値が割り当
てられる。

二次的ビデオ信号SVSの下側フィールドすなわち偶数
フィールドはメモリ900中の第２の指定領域に貯えられ
る。メモリ900の第２の領域に貯えられる切り換え信号S
S（二次的ビデオ信号SVSの下側フィールドに関連する）
は01の値が割り当てられる。

一次的ビデオ信号PVS上側（すなわち奇数）フィール
ドが表示されており、その中に再構成された二次的ビデ
オ信号SVS′の奇数フィールドを挿入画として表示する
ことが望ましいとき、タイミングおよび制御部600はコ
ンテクスト符号信号CCSを10に等しく設定するようにプ
ログラムされる。これにより、メモリ90の指定された第
１の領域（SVS′信号の奇数フィールドを含んでいる）
が読み出されるときだけ、FSS信号が論理“1"となる。

一次的ビデオ信号PVSの下側（すなわち偶数）フィー
ルドが表示されており、その中に再構成された二次的ビ
デオ信号SVS′の偶数フィールドを小さな画像として表
示することが望ましいとき、タイミングおよび制御部60
0は、コンテクスト符号信号CCSを01に等しく設定する。
これにより、メモリ900の指定された第２の領域（SVS′
信号の偶数フィールドを含んでいる）が読み出されると
きだけ、FSS信号が論理“1"となるように条件づけられ
る。

ビデオ・メモリ900の残りの領域に貯えられる切り換
え信号SSの値は00に設定される。再構成された切り換え
信号SS′が00のとき、一次的ビデオ信号PVSが受像管90
に送られる。切り換え信号SSの状態11は本実施例では使
われない。

メモリ中の切り換え信号システムのもう１つの実施例
において、ビデオ・メモリ900は３つの領域に分割され
る。二次的ビデオ信号SVSの順次に入って来るフィール
ド（すなわち、奇数，偶数，奇数…等）は、循環的な方
法すなわちラウンドロビン形式でメモリ900の３つの領
域に順次貯えられる。例えば、最初の一回りにおいて、
入って来る二次的ビデオ信号SVSの第１番目の奇数フィ
ールド、第２番目の偶数フィールドおよび第３番目の奇
数フィールドがメモリ900の第1,第2,および第３の領域
にそれぞれ貯えられる。第２回の一回りにおいて、第４
番目の偶数フィールド、第５番目の奇数フィールドおよ
び第６番目の偶数フィールドがメモリ00の第１、第2,第
３の領域にそれぞれ貯えられ、以下同様である。

循環型メモリ・システムの利点は、入って来る二次的
ビデオ信号SVSのどのフィールド（すなわち、奇数また
は偶数）が現在メモリ900に書き込まれていても、書き
込みが終っていない表示用に利用可能な同種（すなわ
ち、奇数または偶数）のもう１つのフィールドが常に存
在することである。例えば、第４番目の偶数フィールド
がメモリ900の第１の領域に現在書き込まれており（第
２番目の一回りの間）、遇数フィールドが表示用に必要
ならば、第１番目の一回りの間にメモリの第２の領域に
先に書き込まれた第２番目の偶数フィールドをメモリか
ら読み出し、受像管90に送ることができる。

テレビジョン受像機のモード（すなわち、PIP,ズーム
等）に依存して、信号が異なる速度でメモリ900に書き
込まれ、読み出されるから、メモリの所定領域が同時に
書き込まれ、読み出される状態を避けることが重要であ
る。この状態は、書き込みおよび読み出し間の交差が生
じる時点において表示画像に裂け目を発生させる。先に
述べた循環型のメモリ機能はこの問題を回避する。

循環型のメモリ機能を実現するために、メモリ900の
第１、第2,第３の領域に貯えられる切り換え信号SSは、
01,10,11にそれぞれ設定される。メモリ900の別の場所
に貯えられる切り換え信号SSの値すなわち状態は00であ
る。タイミングおよび制御部600はメモリ900の３つの領
域に貯えられるフィールドの情報を得て、交差すなわち
画像の切れ目の問題を回避する方法でコンテクスト符号
信号CCSの値を設定する。

本発明のメモリ中の切り換え信号システムは可変の連
想機能を有することに注目されたい。再構成された切り
換え信号SS′それ自体は高速の切り換え信号FSSの状態
を決定しない。FSS信号の状態は、ビデオ成分処理回路1
00のタイミングおよび制御部600から供給されるコンテ
クスト符号信号CCSと共同して再構成された切り換え信
号SS′によって決まる。

第５図の実施例において、マルチプレクサ506は２つ
の入力を有する。１つは、入って来る二次的ビデオ信号
の奇数フィールドまたは偶数フィールドのどちらがメモ
リ900に貯えられているかに存在して10または01のどち
らかの２ビット信号であり、もう１つは、ビデオ成分処
理回路100のIMBUS部508から供給される２ビット信号で
ある。二次的ビデオ信号SVSの奇数フィールドがメモリ9
00に書き込まれているとき、切り換え信号SSの最下位ビ
ット（LSB）を決める結線510上のLOWER/WRITE信号は低
くなる。反転回路512は結線510上の信号を反転させて結
線514上に切り換え信号SSの最上位ビット（MSB）を発生
し、それによって信号SSの値を10に設定する。二次的ビ
デオ信号SVSの偶数フィールドがメモリ900に書き込まれ
ているとき、結線510上のLOWER/WRITE信号が高くなり、
結線514上の信号は低くなり、それによって信号SSは01
に設定される。

先に述べたように、メモリ内の切り換え信号システム
の実施例の１つにおいて、英数字はこの目的のために専
用に割り当てられるビデオ・メモリ900の一部に貯えら
れる。メモリ900のこの部分に貯えられる文字に関連づ
けられる切り換え信号SSは00に設定され、その結果メモ
リのこの部分が読み出されるとき、これらの文字は表示
されない。プログラム源を識別する目的で貯えられたビ
デオ信号の各フィールド中にこれらの文字を挿入するた
めに、これらの文字はメモリ900から読み出され、これ
らの文字と適当な切り換え信号SS（すなわち、10または
01）とを合成するために切り換え信号挿入部500に送ら
れ、それから貯えておくためにメモリに再び送り戻され
る。このモードにおいて、IMBUS部508はマルチプレクサ
506に所望の切り換え信号SSを供給する。

マルチプレクサ506は、制御信号に応答し、第１の入
力端子が４ビットのビデオ・データを受け取るように結
合される切り換え信号合成回路504の第２の入力端子に
所望の２ビットの切り換え信号SSを供給する。合成回路
504に供給される４ビットのビデオ・データの形式はそ
の源に依存する。ビデオ・データが入力部400からのも
のであるとき、その形式は表１に示されるものである。
ビデオ・データがメモリ900からのものであるとき、そ
の形式は表２に示されるようなものである。

切り換え信号合成回路504は、クロック信号（FCS/Nま
たはFCS/K）に応答してラウンドロビン形式で一連の状
態（この実施例では８）によって繰り返して順序づけさ
れる有限の状態回路である。通常、切り換え信号合成回
路504は、各状態の情報を得るためのカウンタおよび切
り換え信号SSの２ビットを４ビットのデータ・ストリー
ムに挿入するための組み合わせ論理回路を含んでいる。
切り換え信号SSの２ビットは、表２に示す方法で適当な
箇所に挿入される。

ビデオ・メモリ900の全体を境界色（例えば、青色）
で満たすのが望ましい。このために、切り換え信号挿入
部500には出力マルチプレクサ518が設けられ。マルチプ
レクサ518の第１および第２の入力端子は、切り換え信
号合成回路504およびIMBUS部508にそれぞれ結合され
る。IMBUS部508は、必要なときに所望の境界色を定める
ビデオ・データをマルチプレクサ518に供給する。マル
チプレクサ518は、制御信号に応答し、ビデオ・メモリ9
00に送るために２つの入力信号の中の適当な１つを選択
する。

表２に示す形式の４ビットのニブルは、６ビットのメ
モリ制御信号に応答してビデオ・メモリ900に書き込ま
れる。メモリ900は、個別の入力ポートと出力ポートを
有する自己順序づけのデュアル・ポートのメモリであ
る。メモリ900は４ビット蓄積ロケーションすなわち蓄
積セルの格子網として構成される。テレビジョン信号の
完全な１フィールド（すなわち約2¹⁸すなわち262,144個
の４ビット・ニブル）を蓄積するためには、４ビットの
蓄積ロケーションから成る2⁸（256）行および2¹⁰（102
4）列が必要である。

この種の適当なメモリについての詳細な説明は、ウイ
リス（willis）氏により出願番号第008,729号として出
願された、“半同期のデータ入力およびデータ出力を有
するデュアル・ポートのビデオ・メモリシステム”とい
う名称の米国特許出願において行なわれている。このメ
モリは、（株）日立製作所により集積回路形式で製造さ
れるモデルNo.HM53051Pである。

書き込みアドレスWAおよび読出しRAはそれぞれ13ビッ
ト幅である。13ビットの中の上位８ビット（2⁸すなわち
256個の位置）は行アドレスを定める。下位の５ビット
（2⁵すなわち32個のブロック）が32列の中の１ブロック
を指定するアドレスを定める。

ピクチャーインピクチャーのモードにおいて、入って
来るビデオ信号SVSは、低減された速さ（例えば、FCS/N
およびF_H/N）でメモリ900に書き込まれ、一方完全な速
さ（すなわち、FCSおよびF_H）でメモリから読み出され
る。このため、書込みアドレス信号WA（すなわち、13ビ
ット）の行アドレス成分（すなわち、上位５ビット）
は、垂直同期信号に応答してフィールド毎に一回適当な
行アドレスにリセットされ、Ｎ本の水平ライン（もしく
は水平同期信号パルス、ここでＮ（2,3…）は縮小率で
ある。）毎に一回進められる。先の述べたように、PIP
のモードにおいてＮは2,3…に設定され、ズーム・モー
ドでは１に設定される。書き込みアドレス信号WAの列ア
ドレス成分（すなわち、下位８ビット）は、水平同期信
号に応答して水平ライン毎に一回適当な列の値にリセッ
トされ、クロック信号FCSのＮパルス毎に一回進められ
る。従って、縮小された大きさの挿入画像（すなわち、
サブサンプリングされた二次的ビデオ信号）を表わすデ
ィジタル・サンプルが順次のロケーションに貯えられる
ことが分る。行アドレスおよび列アドレスを種々の値に
リセットすることができることにより、フィールド・メ
モリ中に多数の縮小された大きさのフィールド（例え
ば、２）を貯えることができる。３対１の縮小の場合、
連続する３つのピクセルの中の１ピクセルおよび連続す
る３本の水平ラインの中の１本だけがメモリ900に貯え
られる。

ピクチャーインピクチャのモードにおいて、読出しア
ドレス信号RAの行アドレス成分は、フィールド毎に適当
な開始行アドレスにリセットされ、水平ライン毎に進め
られる。列アドレス成分は、水平ライン毎に適当な開始
列アドレスにリセットされ、クロック・サイクル毎に進
められる。これによって、二次的ビデオ信号SVSは主の
画像に同期してメモリ900から読み出される。

メモリのアドレスとラスターすなわち表示位置との対
応関係は開始行アドレスおよび開始列アドレスによって
決まる。縮小された同一のビデオ画像の異なる２つのフ
ィールドがフィールド・メモリの異なる２つのロケーシ
ョンに貯えられると、開始行アドレス値および開始列ア
ドレス値はコンテクスト符号信号CCSに同期して変えら
れ、同じ表示領域（例えば、右手下側の隅）に縮小され
た連続するフィールドが見られる。

ズーム・モードの場合、入って来るビデオ信号SVSは
完全な速さ（例えば、FCS,F_H）でメモリ900に貯えられ
るが、低域された速さ（例えば、FCS/K,F_H/K）でメモリ
から読み出される。ここで、Ｋは拡大係数である。この
ため、書込みアドレス信号WAの行アドレス成分はフィー
ルド毎にリセットされ、ライン毎に進められる。書込み
アドレス信号WAの列アドレス成分はライン毎にリセット
され、クロック・サイクル毎に進められる。

ズーム・モードにおいて、読出しアドレス信号RAの行
アドレス成分はフィールド毎に適当な開始行アドレスに
リセットされるが、Ｋ水平ライン毎に一回進められる。
列アドレス成分はライン毎に適当な初期列アドレスにリ
セットされ、Ｋクロック・サイクル毎に進められる。こ
れによって、ズーム・モードでは各ピクセルおよび各ラ
インがメモリ900の出力側においてＫ回繰り返される。
ズーミングされた表示領域の左手上部の隅は開始行アド
レスおよび開始列アドレスによって決まる。

先に述べたように、ビデオ・メモリ900の自己順序づ
け機能によりメモリに書き込まれる各サンプルとメモリ
から読み出される各サンプルと同時に書込みアドレスお
よび読出しアドレスを供給する必要がない。その代り、
書込みアドレスWAおよび読出しアドレスRAは同期が必要
なときだけ初期化される。順次のアドレスはメモリ900
内において最後に受け取られたアドレスから始まって自
動的に発生される。

先に述べたように、PIPモードおよびズーム・モード
において、情報は低減された速さ（例えば、FCS/N,F_H/N
およびFCS/K,F_H/K）でメモリ900に書き込まれ、それか
ら読み出される。これが達成される手段は信号を使用す
ることによる。

・CGW、クロック・ゲート書込み、・WE、書込みエネイブル、・CGR、クロック・ゲート読出し、 PIPモードにおいて、Ｎ番目のサンプル毎に順次のメ
モリ・ロケーションに貯えるために、クロック・ゲート
書込み信号CGWはＮクロック・パルス毎に一回高くなる
ように条件づけられる。Ｎ番目のライン毎にメモリ900
に書き込み、中間の（Ｎ−１）本のラインを飛ばすため
に、クロック・ゲート書込み信号CGWはＮ本のラインの
中の（Ｎ−１）本のライン毎に論理“0"の状態になるよ
うに条件づけられる。書込みエネイブル信号WEは高いま
まである。

縮小された同じビデオ画像がフィールド・メモリの異
なる２つのロケーションに貯えられる場合、書込みエネ
イブル信号WEは、フィールド・メモリの第１の指定領域
に奇数フィールド、その第２の指定領域に偶数フィール
ドを貯えるために使われる。

ズームのモードにおいて、すべてのサンプルをＫ回繰
り返すために、クロック・ゲート読出し信号CGRはＫ個
のクロック・パルス毎に一回高くなるように条件づけら
れる。すべてのラインをＫ回繰り返すために、各行アド
レスはＫ本のラインについて一定に保持される。

第６図は、メモリ900の書込みおよび読出し動作のタ
イミングを制御するための各種の制御信号（例えば、W
A,CGW,WE,RA,CGR等）を発生するタイミングおよび制御
部600を示す。タイミングおよび制御部600は入力タイミ
ング・ブロック602、出力タイミング・ブロック604、お
よび直列アドレス・インターフェース・ブロック606か
ら成る。

入力タイミング・ブロック602は、メモリ900の同期の
ために必要とされるとき行アドレスおよび列アドレスを
リセットするために使われる垂直および水平のリセット
信号VRSTとHRSTを受け取るように結合される。入って来
る二次的ビデオ信号SVSがメモリ900に貯えられるとき、
二次的ビデオ信号の垂直同期信号成分VSS_SおよびHRST_F
信号（FCSのクロックと整合のとれている二次的ビデオ
信号の最初のサンプルを示す）は、入力タイミング・ブ
ロック602により垂直および水平のリセット信号VRSTお
よびHRSTとしてそれぞれ使われる。

メモリ900からのビデオ・データが表示偏向信号に同
期してメモリ900に再送され戻されているとき（例え
ば、データの１ブロックを別のロケーションに写すため
に）、一次的ビデオ信号PVSの垂直同期信号成分VSS_Dお
よびHRST_D信号（メモリから読み出されるビデオ信号の
中のFCSクロックと整合のとれている最初のサンプルを
示す）は、入力タイミング・ブロック602によりVRSTお
よびHRST信号としてそれぞれ使われる。マルチプレクサ
608および610は、各制御信号に応答し、適当な垂直およ
び水平のリセット信号VRSTおよびHRSTを選択する。

入力タイミング・ブロック602は、直列アドレス・イ
ンターフェース・ブロック606に供給される１ビットの
書込み要求信号WRを発生し、書込みアドレス信号WAを更
新する。同様に、出力タイミング・ブロック604は、読
出し要求信号RRを直列アドレス・インターフェース606
に供給する。

入力タイミング・ブロック602からの書込みアドレス
信号WAおよび書込み要求信号WRは直列アドレス・インタ
ーフェース・ブロック606に送られる。クロック・ゲー
ト書込み信号CGWおよび書込みエネイブル信号WEは、直
列アドレス・インターフェース・ブロック606の３ビッ
ト出力と直接合成される。

出力タイミング・ブロック604は、一次的ブロック信
号PVSの垂直および水平の同期信号成分VSS_DおよびHSS_D
に応答し、読出しアドレス信号RA、クロック・ゲート読
出し信号CGR、読出し要求信号RRを発生する。読出しア
ドレス信号RAおよび読出し要求信号RRは直列アドレス・
インターフェース・ブロック606に送られる。出力タイ
ミング・ブロック604からのクロック・ゲート読出しCGR
は直列アドレス・インターフェース・ブロック606の３
ビット出力と直接合成される。

書込みアドレス、読出しアドレス、書込み要求、読出
し要求を受け取るように結合される直列アドレス・イン
ターフェース・ブロック606は、３つの１ビット信号を
発生する。

・▲▼、アドレス・クロック信号・▲▼、直列アドレス信号・▲▼、アドレス転送信号基本的に、▲▼はメモリ900への直列アドレス
・データの転送速度を制御するゲート制御されたクロッ
ク信号である。▲▼は、13ビットの書込みアドレ
ス信号、13ビットの読出しアドレス信号、および６ビッ
トの制御情報（すなわち、フラグ等）から成る32ビット
のパケットで構成される。▲▼信号は、それが低
くなるとき32ビットのデータの実際の転送に影響を与え
る。

直列アドレス転送ブロック606の３ビット出力は、３
つの１ビット信号CGW.WEおよびCGRと合成され、６ビッ
トのメモリ制御信号MCLを定める。各種のメモリ制御信
号についての更に詳しい説明は、ウィリス（willis）氏
により出願番号第008,729号として出願された前記の米
国特許出願を参照されたい。

第７図は、RGBマトリックス70および複合信号エンコ
ーダ72に供給するために、メモリ900からの４ビットの
ビデオ・データをアナログのＹ′,U′およびＶ′の信号
に変換する出力部700である。先に述べたように、Ｋは
拡大率であり、ズーム・モードにおいて2,3,4…に設定
される。PIPモードでは、Ｋが１に設定される。

表２に示される形式を有し、FCS/Kの周波数で発生す
る４ビットのビデオ・データの上位３ビットは、縦続接
続され、両方ともFCS/Kのクロック信号で駆動される一
対のラッチ702および704に供給される。第１のラッチ70
2は、データとFCS/Kのクロック信号とを同期化させる。
ラッチ704の入力における上位３ビットは、その出力に
おける下位３ビットと合成され６ビットのルマ・サンプ
ルＹを発生する。

６ビットのルマ・サンプルＹは各段６ビットで16段の
シフトレジスタ706に供給される。16段のシフトレジス
タ706は、FCS/Kのクロック信号に応答し、入って来るル
マ・サンプルＹが関連するＵ′およびＶ′サンプルと整
合がとれるようにルマ・サンプルＹを遅延させる。

マルチプレクサ708は、出力タイミング・ブロック604
からの複合ブランキング信号に応答し、所望の黒レベル
をルマ信号Ｙ′に挿入する。D/A変換器710は、FCS/2の
クロック信号に応答してアナログのルマ信号Ｙ′を発生
する。

メモリ900からの４ビットのビデオ・データの最下位
ビットは、FCS/Kのクロック信号で駆動される８段のシ
フトレジスタ（直列入力−並列出力）712に供給され
る。８ビットのシフトレジスタ712は８ビットのサンプ
ルを出力に発生する。８ビットの中の下位２ビットは再
構成された切り換え信号SS′を表わす。

シフトレジスタ712からの８ビットの中の上位６ビッ
トは、交互の形式で６ビットのＵおよびＶの信号を表わ
す。ラッチ714は６ビットのＵとＶのサンプルを結集さ
せる。一対のラッチ716および718はＵ′とＶ′のサンプ
ルをそれぞれ分離する。

ラッチ716および718の出力は各補間器720および722に
供給される。補間器720および722は、追加のサンプルを
発生させることによりＵ′およびＶ′信号における急な
階段を平らにする。マルチプレクサ724および726は、複
合ブランキング信号に応答してＵ′およびＶ′信号中に
所望の黒レベルを挿入する。D/A変換供給728および730
はアナログのＵ′およびＶ′信号を発生する。

第８図は、ビデオ成分処理回路100の出力部700の一部
であるデコーダ800を示す。デコーダ800は、第７図の出
力部700から再構成された切り換え信号SS′を受け取
り、タイミングおよび制御部600からコンテクスト符号
信号CCSを受け取る。デコーダ800の出力はビデオ・出力
80に供給される１ビットの高速の切り換え信号FSSであ
る。先に説明したような方法で、出力スイッチ80は、FS
S信号に応答し一次的ビデオ信号PVSおよび再構成された
二次的ビデオ信号SVS′間の切り換えを行い、大きな主
の画像中に小さい挿入画像を定める。

２ビットの切り換え信号SS′は、入って来るSS′サン
プルをFCS/8Kのクロック信号と整合させるラッチ804に
供給される。切り換え信号SS′およびコンテクスト符号
信号CCSの最上位ビットおよび最下位ビットは、一対の
アンドゲート806およびおよび808の第１および第２の入
力端子にそれぞれ供給される。アンドゲート806および8
08の出力はオアゲート810に供給される。オアゲート810
の出力はFSS信号である。

２つのアンドゲート806と808およびオアゲート810へ
の入力、それらの各出力は次の表５のように要約され
る。

２つの信号SS′とCCSの各最上位ビットおよび最下位
ビットおよび最下位ビット間に一致（例えば、表５の番
号１および番号４）があると、オアゲート810の出力FSS
は論理“1"である。さもなければ、オアゲート810の出
力FSSは論理“0"である。

オアゲート810の出力FSSは、FSS信号と関連のある
Ｙ′,U′,V′の信号とを整合させるために、縦続接続さ
れた一対のラッチ812と814およびプログラム可能な遅延
要素816に供給される。プログラム可能な遅延要素816の
出力はビデオ出力スイッチ80に送られる。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/265 H04N 5/45

Claims

(57)【特許請求の範囲】

【請求項１】第１のビデオ信号FVSの源と、第２のビデオ信号SVSの源と、前記第２のビデオ信号を受け取るように結合され、且つ
周波数fcsのクロック信号FCSに応答し、前記クロック信
号に同期して生じるｍ（ｍは１より大きい正の整数）ビ
ットでディジタルの第２のビデオ信号サンプルを発生す
るサンプリング手段を含む手段と、ｎ（ｎは１より大きい正の整数）ビットの切り換え信号
SSの源と、前記ｎビットの切り換え信号のビットと前記サンプリン
グされた第２のビデオ信号の所定のサンプルとを連結
し、前記クロック信号に同期して生じるサンプルから成
るディジタルの合成信号を形成する手段と、前記クロック信号に応答し、前記サンプリングされた合
成信号を貯え、且つ前記クロック信号に同期してその出
力端子に前記サンプリングされた合成信号を供給するメ
モリ手段を含んでいる手段と、前記サンプリングされた合成信号を受け取るように結合
され、且つ前記クロック信号に応答し、前記第２のビデ
オ信号および前記ｎビットの切り換え信号を再構成する
手段と、コンテクスト符号信号CCSの源と、前記再構成された切り換え信号（以下、SS′）を受け取
るように結合され、且つ前記コンテクスト符号信号CCS
に応答し、前記再構成された切り換え信号が前記コンテ
クスト符号信号に一致するとき第１の状態をとり、そう
でないとき第２の状態をとる高速の切り換え信号FSSを
前記クロック信号に同期して発生するデコーディング手
段と、前記第１のビデオ信号FVSと前記再構成された第２のビ
デオ信号（以下、SVS′）を受け取るように結合され、
且つ前記高速の切り換え信号FSSに応答し、前記高速の
切り換え信号FSSがそれぞれ前記第１の状態と前記第２
の状態にあるとき、前記第１のビデオ信号FVSと前記再
構成された第２のビデオ信号SVS′をその出力端子に発
生する切り換え手段とを含む、テレビジョン信号処理シ
ステム。
【請求項２】前記第２のビデオ信号SVSは、奇数フィー
ルドと偶数フィールドとから成るインターレースしたビ
デオ信号であり、前記第２のビデオ信号SVSの奇数フィ
ールドと偶数フィールドをそれぞれ貯える２つの領域を
前記メモリが含んでおり、前記メモリの前記２つの領域
に貯えられる前記切り換え信号SSが前記切り換え手段の
出力端子に供給される前記第２のビデオ信号の前記奇数
および偶数のフィールドをそれぞれ表わし、前記メモリ
の別の領域に貯えられる切り換え信号SSが前記メモリか
ら前記切り換え手段の出力端子への前記再構成された第
２のビデオ信号の非通過を表わす請求項１に記載のシス
テム。
【請求項３】前記第２のビデオ信号SVSがルマ信号Ｙと
一対の色差信号ＵおよびＶを含んでおり、前記サンプリ
ング手段を含む前記手段が、前記第２のビデオ信号を受
け取るように結合され、Y₀、U₀、Y₁、U₀、Y₂、U₀、Y₃、
U₀、Y₄、V₀、Y₅、V₀、V₆、V₀、Y₇、V₀、Y₈、U₁…（下付
きの添字０、１、２…はサンプル番号を表わす）なるシ
ーケンスを有するｍビットのディジタル・サンプル（サ
ンプルはクロック周波数FCSで生じる）のストリームを
発生する手段を含んでいる請求項２に記載のシステム。
【請求項４】前記サンプリング手段を含んでいる前記手
段が、更に、前記ｍビットの第２のビデオ信号サンプル
を受け取るように結合され、（m/2）＋Ｂ（Ｂはｍより
小さい整数）ビットのビデオ信号ニブルのストリームを
発生する手段を含んでおり、前記ｍビットのルマ・サンプルに応答し、前記の周波数
fcsより低い第１のサブサンプリング周波数でｍビット
のルマ・サンプルを発生する第１の抜き取り手段と、前記サブサンプリングされたルマ・サンプルに応答し、
前記第１のサブサンプリング周波数のＲ（Ｒは整数）倍
で生じるm/Rビットのルマ・サンプル（連続するＲ個のm
/Rビットのルマ・サンプルは前記サブサンプリングされ
たルマ・サンプルの互いに排他的なm/Rの隣接ビットを
有する）のシーケンスを発生する手段と、前記ｍビットとＵおよびＶの色差サンプルに応答し、前
記第１のサブサンプリング周波数より低い第２のサブサ
ンプリング周波数で生じるｍビットで交互のＵとＶの色
差サンプル・シーケンスを発生する第２の抜き取り手段
と、前記ｍビットのサブサンプリングされた色差サンプルの
互いに排他的なＢビットを前記m/Rビットのルマ・サン
プルの連続サンプルに連結させ、（m/R）＋Ｂビットの
ニブル・シーケンスを発生する手段とを含み、前記ニブ
ルの中の規則的に生じる所定のニブルが前記m/Rビット
のルマ・サンプルに連結された前記色差サンプルのビッ
トを含まない請求項３に記載のシステム。
【請求項５】連結するための前記手段が、前記ｎビット
の切り換え信号と前記（ｍ＋Ｒ）＋Ｂビットのニブル・
シーケンスに応答し、前記ｎビットの切り換え信号のビ
ットを、前記色差サンプルのビットを含まない前記ニブ
ルの中の前記所定のニブルのm/Rビットのルマ・サンプ
ルに連結する手段を含んでいる請求項４に記載のシステ
ム。
【請求項６】再構成されたｍビットのルマ信号Ｙ′、再
構成された一対のｍビットの色差信号Ｕ′とＶ′および
再構成されたｎビットの切り換え信号SS′を発生するた
めに、前記再構成手段が前記クロック信号に同期して生
じる前記（m/R）＋Ｂビットのニブルを受け取る請求項
５に記載のシステム。
【請求項７】前記再構成手段が、更に、前記再構成され
たｍビットのディジタルのルマと色差信号Ｙ′、Ｕ′お
よびＶ′を受け取るように結合され、且つ前記クロック
信号に応答し、再構成されたアナログのルマ信号と色差
信号を発生する手段を含んでいる請求項６に記載のシス
テム。
【請求項８】前記再構成手段が、更に、前記再構成され
たアナログのルマ信号と色差信号を受け取るように結合
され、前記切り換え手段に供給される前記第２のビデオ
信号を表わす再構成されたベースバンドの複合ビデオ信
号SVS′を発生するエンコーディング手段を含んでいる
請求項７に記載のシステム。
【請求項９】前記第２のビデオ信号SVSが交番の奇数フ
ィールドと偶数フィールドから成るインターレースした
ビデオ信号であって、前記第２のビデオ信号SVSの連続
する入来フィールドを循環またはラウンドロビン形式で
貯えるための少なくとも３つの領域を前記メモリが備え
ており、前記少なくとも３つの領域に貯えられる前記切
り換え信号SSは前記切り換え信号の幾つかの状態の中の
各１つに固定的に割り当てられ、前記メモリ内の別の場
所に貯えられる前記切り換え信号SSは前記切り換え信号
の更に別の状態に固定的に割り当てられる請求項１に記
載のシステム。