JPH0468685A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH0468685A JPH0468685A JP2176022A JP17602290A JPH0468685A JP H0468685 A JPH0468685 A JP H0468685A JP 2176022 A JP2176022 A JP 2176022A JP 17602290 A JP17602290 A JP 17602290A JP H0468685 A JPH0468685 A JP H0468685A
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- JP
- Japan
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- circuit
- signal
- speed
- memory
- double
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Links
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- 230000006835 compression Effects 0.000 claims abstract description 12
- 230000015654 memory Effects 0.000 abstract description 35
- 238000006243 chemical reaction Methods 0.000 abstract description 17
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- 238000010586 diagram Methods 0.000 description 16
- 230000000295 complement effect Effects 0.000 description 11
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
Landscapes
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ハイビジ５ンやビデオ・プロジェクシッン・
システム（以下ｖＰＳと略す）など９：１６のワイドア
スペクトのスクリーンや陰極線管（以下ＣＲＴと略す）
上に異なるアスペクト比を持つ映像を表示するに際し、
できるだけ大きく表示できるように映像信号の時間軸を
圧縮できる映像信号処理装置に関する。
システム（以下ｖＰＳと略す）など９：１６のワイドア
スペクトのスクリーンや陰極線管（以下ＣＲＴと略す）
上に異なるアスペクト比を持つ映像を表示するに際し、
できるだけ大きく表示できるように映像信号の時間軸を
圧縮できる映像信号処理装置に関する。
従来の技術
近年、ビデオソフト、特に映画のソフトが充実するとと
もにビスタサイズやシネマサイズのソフトが増えており
、ＮＴＳＣの３＝４のアスペクト比上では、画面の上下
にブランクが生じたり左右にブランクが生したりと満足
のいくソフトは多くない、また今後は、ハイビジョンな
どワイドアスペクト比の映像が増え、効率の良い表示方
法が検討され出している。
もにビスタサイズやシネマサイズのソフトが増えており
、ＮＴＳＣの３＝４のアスペクト比上では、画面の上下
にブランクが生じたり左右にブランクが生したりと満足
のいくソフトは多くない、また今後は、ハイビジョンな
どワイドアスペクト比の映像が増え、効率の良い表示方
法が検討され出している。
第４図はクリアビジョン（ＥＤＴＶ）の概略のブロック
図である。
図である。
図中１は複数の映像ソースから一つを選択するセレクタ
、２は映像信号の振幅を常に一定に保つＡＧＣ回路、３
は映像信号に含まれている色信号を復調するクロマ復調
回路、４は前記映像（輝度）信号、色信号をアナログ−
デジタル変換するＡ／Ｄ変換回路、５はクリアビジョン
（ＨＤＴＶ）に必要な３次元のＹ／Ｃ分離や動き検出ま
た倍速順次走査に必要な補完信号を生成するＥＤ処理回
路、６は倍速順次走査するためのメモリ回路、７はＡ／
Ｄするためのクロックや倍速に必要なりロックを発生す
るＰＬＬ回路、８は前記ＰＬＬ回路７を受けて各種の制
御信号を生成する制御回路、９はメモリ６により倍速に
変換された映像信号をデジタル−アナログ変換するＤ／
Ａ変換回路、１０はＤ／Ａ変換されたＹ信号・Ｃ信号（
２１・２Ｑ）から原色信号ＲＧＢに変換するマトリクス
回路である。
、２は映像信号の振幅を常に一定に保つＡＧＣ回路、３
は映像信号に含まれている色信号を復調するクロマ復調
回路、４は前記映像（輝度）信号、色信号をアナログ−
デジタル変換するＡ／Ｄ変換回路、５はクリアビジョン
（ＨＤＴＶ）に必要な３次元のＹ／Ｃ分離や動き検出ま
た倍速順次走査に必要な補完信号を生成するＥＤ処理回
路、６は倍速順次走査するためのメモリ回路、７はＡ／
Ｄするためのクロックや倍速に必要なりロックを発生す
るＰＬＬ回路、８は前記ＰＬＬ回路７を受けて各種の制
御信号を生成する制御回路、９はメモリ６により倍速に
変換された映像信号をデジタル−アナログ変換するＤ／
Ａ変換回路、１０はＤ／Ａ変換されたＹ信号・Ｃ信号（
２１・２Ｑ）から原色信号ＲＧＢに変換するマトリクス
回路である。
以上のように構成されたＨＤＴＶについて、以下その動
作について簡単に説明する。
作について簡単に説明する。
セレクタ１で選択された映像信号は、１つは輝度信号と
してＡＧＣ回路２に入り出力振幅が一定になるようＡＧ
Ｃが掛けられＡ／Ｄ変換回路４へ、１つば色信号（Ｃ信
号）としてクロマ復調回路３に入り、Ｉ （Ｒ−Ｙ）
信号とＱ （Ｂ−Ｙ）信号に復調され同様にＡ／Ｄ変換
回路４に入力される。
してＡＧＣ回路２に入り出力振幅が一定になるようＡＧ
Ｃが掛けられＡ／Ｄ変換回路４へ、１つば色信号（Ｃ信
号）としてクロマ復調回路３に入り、Ｉ （Ｒ−Ｙ）
信号とＱ （Ｂ−Ｙ）信号に復調され同様にＡ／Ｄ変換
回路４に入力される。
もう１つは同期信号としてＰＬＬ回路７に入力されここ
では倍速の基本クロックである２８．６ＭＨｚ（８ｒ
５ＣＳｆ ５ｃ＝３．５７９５４５ＭＨｚ）で発振させ
、水平同期信号とのＰＬＬを行っている。
では倍速の基本クロックである２８．６ＭＨｚ（８ｒ
５ＣＳｆ ５ｃ＝３．５７９５４５ＭＨｚ）で発振させ
、水平同期信号とのＰＬＬを行っている。
Ａ／Ｄ変換回路４は、Ｙ信号については１４．３Ｍ七（
４ｆｓｃ）で８ビツト２５６階調、Ｃ信号については３
．５８Ｍ１（ｚ （ｆ ｓｃ）で７ビツト１２８階調で
量子化しデジタル信号に変換している。ＥＤ処理回路５
はＡ／Ｄ変換回路４の出力を受けて各種の高画質化の処
理を行うところで、３次元のＹ／Ｃ分離や動き検出また
倍速順次走査に必要な補完信号を生成し、ここでは現行
走査信号（ライン）のＹとＣおよび補完ラインのＹとＣ
を出力する。ここまでは水平周波数は１５．７５ ＫＨ
ｚである。
４ｆｓｃ）で８ビツト２５６階調、Ｃ信号については３
．５８Ｍ１（ｚ （ｆ ｓｃ）で７ビツト１２８階調で
量子化しデジタル信号に変換している。ＥＤ処理回路５
はＡ／Ｄ変換回路４の出力を受けて各種の高画質化の処
理を行うところで、３次元のＹ／Ｃ分離や動き検出また
倍速順次走査に必要な補完信号を生成し、ここでは現行
走査信号（ライン）のＹとＣおよび補完ラインのＹとＣ
を出力する。ここまでは水平周波数は１５．７５ ＫＨ
ｚである。
メモリ回路６はＥＤ処理回路４の処理を受けて倍速順次
走査するために必要な回路で、書き込みは１走査（ＩＨ
）ごとに１４．３ＭＨｚのクロックで、読み出しを２８
．６ＭＨｚで現ラインと補完ラインを交互に行い、合成
することにより倍速順次走査を実現している。ここで水
平周波数は倍の３１．５ＫＨｚとなる。
走査するために必要な回路で、書き込みは１走査（ＩＨ
）ごとに１４．３ＭＨｚのクロックで、読み出しを２８
．６ＭＨｚで現ラインと補完ラインを交互に行い、合成
することにより倍速順次走査を実現している。ここで水
平周波数は倍の３１．５ＫＨｚとなる。
制御回路８は前記動作をさせるための、各種制御信号を
発生させる回路である。
発生させる回路である。
メモリ回路６で倍速にされたデジタルデータはＤ／Ａ変
換回路９に入力されアナログ信号に変換され、信号２Ｙ
・２■・２Ｑが出力される。これを受けてマトリクス回
路１０は原色信号ＲＧＢに変換する。
換回路９に入力されアナログ信号に変換され、信号２Ｙ
・２■・２Ｑが出力される。これを受けてマトリクス回
路１０は原色信号ＲＧＢに変換する。
この信号出力をＣＲＴまたはｖＰＳのスクリーンへ供給
することによりラインフリッカ−のない、ドツト妨害の
ないきれいな映像が表示されることになる。
することによりラインフリッカ−のない、ドツト妨害の
ないきれいな映像が表示されることになる。
以上のようなＥＤＴＶに於いて以下の機能を有すること
ができる。
ができる。
通常、ＮＴＳＣ方式の映像信号では、４：３のアスペク
ト比になっているが、９７１６などのワイドなアスペク
ト比のＣＲＴやスクリーンに第５図のように圧縮して４
：３の映像を表示する機能が考えられている。
ト比になっているが、９７１６などのワイドなアスペク
ト比のＣＲＴやスクリーンに第５図のように圧縮して４
：３の映像を表示する機能が考えられている。
この伸長の手段としては、水平の偏向電流を変える（振
幅を変える）事で可能であるが、メモリを用いることに
より電気的に実現できる。
幅を変える）事で可能であるが、メモリを用いることに
より電気的に実現できる。
第６図にそのブロック図を示す。ここではＹ信号につい
て述べるがＣ信号についても同様である。
て述べるがＣ信号についても同様である。
６−１．６−２は単純な倍速走査用のメモリで第４図の
メモリ６はこの構成になっている。６２．６−３．６−
５．６−６は倍速になっているデータをさらに圧縮する
ためのメモリで、２つずつになっているのは動作速度が
１つでは追いつかないためデータを半分に分けて処理し
ているからである。
メモリ６はこの構成になっている。６２．６−３．６−
５．６−６は倍速になっているデータをさらに圧縮する
ためのメモリで、２つずつになっているのは動作速度が
１つでは追いつかないためデータを半分に分けて処理し
ているからである。
６−８はメモリの出力を合成する合成回路、６−９はメ
モリ６−Ｌ ６−４からの倍速のデータと合成回路６−
８からの圧縮データを切り替える切替回路である。
モリ６−Ｌ ６−４からの倍速のデータと合成回路６−
８からの圧縮データを切り替える切替回路である。
以下にその動作を第８図、及び第９図のタイミング図に
従ってＭＩＩｇに説明する。
従ってＭＩＩｇに説明する。
まず、使用しているメモリは、第７圀に示すμＰＯ４２
１０１Ｇで９１０ビツト×８のＦｉ−Ｆｏタイプで書き
込みと読み出しの動作が基本的には非同期にできるライ
ンメモリである。
１０１Ｇで９１０ビツト×８のＦｉ−Ｆｏタイプで書き
込みと読み出しの動作が基本的には非同期にできるライ
ンメモリである。
量子化周波数（４ｆｓｃ）と水平周波数（ｆ ｈ）の関
係は丁度９１０にあり、又アドレスカウンタは書き込み
と読み出し別々に内蔵し、リセット信号（書き込み：Ｗ
Ｒ５Ｔ、読み出し：ＲＲ３Ｔ）により零にリセットされ
９１０まで自動的にクロックを計数する。
係は丁度９１０にあり、又アドレスカウンタは書き込み
と読み出し別々に内蔵し、リセット信号（書き込み：Ｗ
Ｒ５Ｔ、読み出し：ＲＲ３Ｔ）により零にリセットされ
９１０まで自動的にクロックを計数する。
通常の倍速変換は、第８図に示すごと＜ＥＤ処理回路よ
り １５．７５ Ｋ ）ｔｚレートの現ライン信号（現
・Ｙ）がメモリ６−１へ、補完ライン（補・Ｙ）はメモ
リ６−４に１４．３Ｍ七のクロックでＷＲＳＴにより書
き込まれ、読み出しをＲＲＳＴにより０，５Ｈ遅れて交
互に２８．６ＭＨｚのクロックで行い（２現・Ｙｓ、２
補・Ｙｓ）、合成する（２Ｙｓ）ことにより実現してい
る。
り １５．７５ Ｋ ）ｔｚレートの現ライン信号（現
・Ｙ）がメモリ６−１へ、補完ライン（補・Ｙ）はメモ
リ６−４に１４．３Ｍ七のクロックでＷＲＳＴにより書
き込まれ、読み出しをＲＲＳＴにより０，５Ｈ遅れて交
互に２８．６ＭＨｚのクロックで行い（２現・Ｙｓ、２
補・Ｙｓ）、合成する（２Ｙｓ）ことにより実現してい
る。
第９図はさらに圧縮する場合で、書き込みデータ（２現
・Ｙｓ、２補・Ｙｓ）を２８・６ＭＨｚ（実際はメモリ
のスピードの関係でこのｌ／２）でのクロックで書き込
み、読み出しをそれ以上のクロックで、さらに画面中央
に来るよう９１０ドツト幅の読み出しイネーブルで制御
することにより時間軸を圧縮した状Ｉｌ！（２Ｙｗ）を
実現できる。
・Ｙｓ、２補・Ｙｓ）を２８・６ＭＨｚ（実際はメモリ
のスピードの関係でこのｌ／２）でのクロックで書き込
み、読み出しをそれ以上のクロックで、さらに画面中央
に来るよう９１０ドツト幅の読み出しイネーブルで制御
することにより時間軸を圧縮した状Ｉｌ！（２Ｙｗ）を
実現できる。
発明が解決しようとする課題
従来例においては、倍速順次走査の回路と時間軸圧縮回
路を分けているのは書き込みより早く読み出すために読
み出し速度に制限があったためで、メモリの数が多く周
辺も複雑となった。
路を分けているのは書き込みより早く読み出すために読
み出し速度に制限があったためで、メモリの数が多く周
辺も複雑となった。
本発明は上記課題に鑑み、別々におこなっていた単純な
倍速と時間軸圧縮の回路を一つにしメモリの数を減らし
回路を簡単にした映像信号処理装置を提供するものであ
る。
倍速と時間軸圧縮の回路を一つにしメモリの数を減らし
回路を簡単にした映像信号処理装置を提供するものであ
る。
課題を解決するための手段
上記課題を解決するために、本発明の映像信号処理装置
は、メモリへの書き込みを２Ｈごとに、読み出しも２Ｈ
ごとに処理することにより、別々におこなっていた単純
な倍速と時間軸圧縮の回路を一つにし、メモリの使用数
を減らし周辺の回路を簡単にすることを可能とするもの
である。
は、メモリへの書き込みを２Ｈごとに、読み出しも２Ｈ
ごとに処理することにより、別々におこなっていた単純
な倍速と時間軸圧縮の回路を一つにし、メモリの使用数
を減らし周辺の回路を簡単にすることを可能とするもの
である。
作用
本発明は、上記の構成とすることによりメモリの使用数
が減り周辺の回路構成が効率良く実現でき、コストの低
減に寄与する事ができる。
が減り周辺の回路構成が効率良く実現でき、コストの低
減に寄与する事ができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における映像信号処理装置の
ブロックを示したものである。
ブロックを示したものである。
６−１・６−２は現ラインデータの、６−３・６−４は
補完ラインのそれぞれ速度変換用メモリ、６−５はその
出力の合成回路、８はメモリ６−１〜６−４を制御する
コントロール回路である。
補完ラインのそれぞれ速度変換用メモリ、６−５はその
出力の合成回路、８はメモリ６−１〜６−４を制御する
コントロール回路である。
又コントロール回路８からの制御信号は第２図に示すご
とき回路横路より得られる。８−１は水平同期信号Ｈを
１／２する分周器、８−２〜８５は分周器８−１の出力
を水平同期信号Ｈの２倍の周期でシフトするシフトレジ
スタ、８−６はＷＲＳＴを、８−７は現ラインのＲＲＳ
Ｔを、８−８は補完ラインのＲＲＳＴをそれぞれ生成す
る回路であり、メモリの使用に合わせて作成する。８−
９はメモリ７−５の読み出しを制御するリードイネーブ
ル（ＲＥ）を作成するＲＥ発生回路である。
とき回路横路より得られる。８−１は水平同期信号Ｈを
１／２する分周器、８−２〜８５は分周器８−１の出力
を水平同期信号Ｈの２倍の周期でシフトするシフトレジ
スタ、８−６はＷＲＳＴを、８−７は現ラインのＲＲＳ
Ｔを、８−８は補完ラインのＲＲＳＴをそれぞれ生成す
る回路であり、メモリの使用に合わせて作成する。８−
９はメモリ７−５の読み出しを制御するリードイネーブ
ル（ＲＥ）を作成するＲＥ発生回路である。
以上のように構成された映像信号処理装置について、以
下第３図に示すタイミング図に基づいてその動作を説明
する。
下第３図に示すタイミング図に基づいてその動作を説明
する。
ＥＤ処理された現ライン信号（現Ｙ）と補完ライン信号
（補Ｙ）は、２ＨごとにＷＲＳＴによりメモリ６−１〜
６−４へ１４．３Ｍ七のクロック（実際はメモリの動作
周波数の関係で７．１５ＭＨｚ）で書き込まれる。
（補Ｙ）は、２ＨごとにＷＲＳＴによりメモリ６−１〜
６−４へ１４．３Ｍ七のクロック（実際はメモリの動作
周波数の関係で７．１５ＭＨｚ）で書き込まれる。
読み出しはＷＲＳＴよりＩＨ遅れ２Ｈごとに発生する現
ＲＲ５Ｔとさらに０．５Ｈ遅れた補ＲＲ３Ｔにより行う
が、データはＲＥにより制御されるため９１０ドツトず
つ０．５Ｈおきに２８．６Ｍ七（同様に１４．３Ｍ１（
ｚ） 、またはそれ以上のクロックで読み出すようにす
れば良い、ＬＨ後に読み出すということは既に１８分書
き込まれていることになり圧縮して読み出しても問題は
ない。
ＲＲ５Ｔとさらに０．５Ｈ遅れた補ＲＲ３Ｔにより行う
が、データはＲＥにより制御されるため９１０ドツトず
つ０．５Ｈおきに２８．６Ｍ七（同様に１４．３Ｍ１（
ｚ） 、またはそれ以上のクロックで読み出すようにす
れば良い、ＬＨ後に読み出すということは既に１８分書
き込まれていることになり圧縮して読み出しても問題は
ない。
現ＲＥと補ＲＥは交互に発生するようにする。
ＲＥはクロックを９１０計数して得られるようにしてお
り、クロックの周波数が高くなればＲＥの幅は狭くなる
ため開始位置を可変にしてクロックの周波数に応じて常
に中央にくるようにしている。
り、クロックの周波数が高くなればＲＥの幅は狭くなる
ため開始位置を可変にしてクロックの周波数に応じて常
に中央にくるようにしている。
メモリからのデータを合成することにより倍速あるいは
それ以上の合成データが得られることになる。
それ以上の合成データが得られることになる。
以上の構成によりメモリを減らせ、かつ単純な倍速のみ
ならずそれ以上の圧縮も可能にすることができる。なお
、圧縮は同期信号も含めて行うため、そのままでは３１
．５ Ｋ ）［ｚにはできないので、圧縮したデータの
うち映像信号成分のみ残し同期信号並びに圧縮して足り
なくなった部分は他のデータに置き換えているのは言う
迄もない。
ならずそれ以上の圧縮も可能にすることができる。なお
、圧縮は同期信号も含めて行うため、そのままでは３１
．５ Ｋ ）［ｚにはできないので、圧縮したデータの
うち映像信号成分のみ残し同期信号並びに圧縮して足り
なくなった部分は他のデータに置き換えているのは言う
迄もない。
発明の効果
以上のように本発明によれば、倍走査変換とさらにそれ
以上の、任意の読みだし速度での圧縮変換を同一回路に
より実現でき、メモリの削減とその周辺を簡素化するこ
とができる。
以上の、任意の読みだし速度での圧縮変換を同一回路に
より実現でき、メモリの削減とその周辺を簡素化するこ
とができる。
【図面の簡単な説明】
第１図は本発明の一実施例における映像信号処理装置の
概略ブロック図、第２図はその制御回路におけるタイミ
ング発生回路図、第３図はそのタイミング図、第４図は
従来例のＨＤＴＶの概略図、第５図ば９：１６のアスペ
クト非の両面上に３：４のアスペクト比の画面を表示し
た概念図、第６図はその具体回路図、第７図はメモリの
端子図、第８図は従来例の倍走査変換のタイミング図、
第り図は従来例の倍走査以上の圧縮走査のタイミング図
である。 ６−１・６−２・６−３・６−４・・・メモリ、６−５
・・・合成回路、８−１・・・分周回路、８−２・８−
３・８−４・８−５・・・Ｄ−フリップ・フロップ、８
−６・・・ＷＲ３Ｔ発生回路、８−７・８−８・・・Ｒ
Ｒ５Ｔ全５Ｔ路、８−９・・・ＲＥ発生回路。 代理人の氏名 弁理士 粟野重孝 はか１名ｆ５ ２３ｗ 糠 第 図 補Ｙ の ■ ■ ■ Ｈ ＹＷ ■ ■ ■ ■ ■ ＠第 図 図 瞥 罪 ？：１： 第 図 第 図 １！禰ＹＳ Ｙｊ ■ ■ ■ ■ ■ 第 図 楡ＩｅＥ ２Ｙ１４／ ■ ■ ■ ■
概略ブロック図、第２図はその制御回路におけるタイミ
ング発生回路図、第３図はそのタイミング図、第４図は
従来例のＨＤＴＶの概略図、第５図ば９：１６のアスペ
クト非の両面上に３：４のアスペクト比の画面を表示し
た概念図、第６図はその具体回路図、第７図はメモリの
端子図、第８図は従来例の倍走査変換のタイミング図、
第り図は従来例の倍走査以上の圧縮走査のタイミング図
である。 ６−１・６−２・６−３・６−４・・・メモリ、６−５
・・・合成回路、８−１・・・分周回路、８−２・８−
３・８−４・８−５・・・Ｄ−フリップ・フロップ、８
−６・・・ＷＲ３Ｔ発生回路、８−７・８−８・・・Ｒ
Ｒ５Ｔ全５Ｔ路、８−９・・・ＲＥ発生回路。 代理人の氏名 弁理士 粟野重孝 はか１名ｆ５ ２３ｗ 糠 第 図 補Ｙ の ■ ■ ■ Ｈ ＹＷ ■ ■ ■ ■ ■ ＠第 図 図 瞥 罪 ？：１： 第 図 第 図 １！禰ＹＳ Ｙｊ ■ ■ ■ ■ ■ 第 図 楡ＩｅＥ ２Ｙ１４／ ■ ■ ■ ■
Claims (1)
- テレビジョン信号をアナログ−デジタル変換するアナロ
グ−デジタル変換器と、デジタル変換されたテレビジョ
ン信号を高画質化処理する処理回路と、この処理回路の
出動信号を倍速順次走査するに際し用いる記憶手段と、
この記憶手段のデータを任意の速度で読み出すためのク
ロック発生手段と、上記記憶手段に対し書き込みを２走
査期間毎に、読み出しを２走査期間毎におのおの処理す
る制御手段を設け、読み出し側の時間軸圧縮比を任意に
設定できるようにしたことを特徴とする映像信号処理装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176022A JPH0468685A (ja) | 1990-07-03 | 1990-07-03 | 映像信号処理装置 |
| US07/723,435 US5177609A (en) | 1990-07-03 | 1991-06-28 | Video signal time base compression apparatus |
| DE69114383T DE69114383T2 (de) | 1990-07-03 | 1991-07-02 | Videosignalverarbeitungsvorrichtung. |
| CA002046049A CA2046049C (en) | 1990-07-03 | 1991-07-02 | Video signal processing apparatus |
| EP91306002A EP0465225B1 (en) | 1990-07-03 | 1991-07-02 | Video signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176022A JPH0468685A (ja) | 1990-07-03 | 1990-07-03 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468685A true JPH0468685A (ja) | 1992-03-04 |
Family
ID=16006357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176022A Pending JPH0468685A (ja) | 1990-07-03 | 1990-07-03 | 映像信号処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5177609A (ja) |
| EP (1) | EP0465225B1 (ja) |
| JP (1) | JPH0468685A (ja) |
| CA (1) | CA2046049C (ja) |
| DE (1) | DE69114383T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514866A (ja) * | 1991-06-28 | 1993-01-22 | Sony Corp | 映像信号伝送方法 |
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