JP3304501B2 - 映像信号処理方法、映像信号処理装置及びテレビジョン装置 - Google Patents
映像信号処理方法、映像信号処理装置及びテレビジョン装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
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- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Graphics (AREA)
- Television Systems (AREA)
- Color Television Systems (AREA)
- Details Of Television Scanning (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、種々のテレビジョン方
式の映像信号を処理するための映像信号処理方法、この
ような映像信号処理方法を実行するための映像信号処理
装置、及び、このような映像信号処理装置を備えること
により種々のテレビジョン方式の映像信号について映像
表示を行えるように構成されたテレビジョン装置に関す
る。
式の映像信号を処理するための映像信号処理方法、この
ような映像信号処理方法を実行するための映像信号処理
装置、及び、このような映像信号処理装置を備えること
により種々のテレビジョン方式の映像信号について映像
表示を行えるように構成されたテレビジョン装置に関す
る。
【０００２】
【従来の技術】従来、表示面部の横縦比（アスペクト
比）が４：３であるＣＲＴ等の表示デバイスを有して構
成されたテレビジョン装置においては、ＮＴＳＣ方式や
ＰＡＬ方式等の種々のテレビジョン方式の映像信号が選
択的に供給されて、映像表示を行えるように構成され
た、いわゆるマルチスタンダード・テレビジョン装置が
提案されている。
比）が４：３であるＣＲＴ等の表示デバイスを有して構
成されたテレビジョン装置においては、ＮＴＳＣ方式や
ＰＡＬ方式等の種々のテレビジョン方式の映像信号が選
択的に供給されて、映像表示を行えるように構成され
た、いわゆるマルチスタンダード・テレビジョン装置が
提案されている。
【０００３】このようなマルチスタンダード・テレビジ
ョン装置においては、ＮＴＳＣ方式の映像信号が供給さ
れたときとＰＡＬ方式の映像信号が供給されたときとで
は、これら各方式の水平偏向周期（ｆH ）が互いに異な
るため、偏向回路を構成するラインロックＰＬＬ回路の
位相比較器における定常位相誤差が互いに異なったもの
となり、表示映像の位置の水平方向の差異を生ずる。
ョン装置においては、ＮＴＳＣ方式の映像信号が供給さ
れたときとＰＡＬ方式の映像信号が供給されたときとで
は、これら各方式の水平偏向周期（ｆH ）が互いに異な
るため、偏向回路を構成するラインロックＰＬＬ回路の
位相比較器における定常位相誤差が互いに異なったもの
となり、表示映像の位置の水平方向の差異を生ずる。
【０００４】このような、テレビジョン方式の違いによ
る表示映像の位置の差異は、偏向回路において、ＮＴＳ
Ｃ方式用やＰＡＬ方式用等の複数の調整ポイントを設定
することにより、補正される。しかし、このような偏向
回路の調整は、テレビジョン装置の製造及び調整を煩雑
なものとなしている。
る表示映像の位置の差異は、偏向回路において、ＮＴＳ
Ｃ方式用やＰＡＬ方式用等の複数の調整ポイントを設定
することにより、補正される。しかし、このような偏向
回路の調整は、テレビジョン装置の製造及び調整を煩雑
なものとなしている。
【０００５】したがって、このようなテレビジョン方式
の違いによる表示映像の位置の差異は、製造の簡素化を
図ったテレビジョン装置においては、補正されることな
く、看過されている。
の違いによる表示映像の位置の差異は、製造の簡素化を
図ったテレビジョン装置においては、補正されることな
く、看過されている。
【０００６】
【発明が解決しようとする課題】ところで、上述のよう
な、いわゆるマルチスタンダード・テレビジョン装置で
あって、表示面部の横縦比（アスペクト比）が１６：９
となされ、ＨＤＴＶ（いわゆるハイビジョン）方式に適
合するように構成されたものが提案されている。このよ
うなマルチスタンダード・テレビジョン装置において、
横縦比が４：３の映像を表示する場合には、図１８に示
すように、ＣＲＴ９の表示面部には、映像が表示される
横縦比が４：３の領域の両側側部分に、一対の枠部分が
形成される。
な、いわゆるマルチスタンダード・テレビジョン装置で
あって、表示面部の横縦比（アスペクト比）が１６：９
となされ、ＨＤＴＶ（いわゆるハイビジョン）方式に適
合するように構成されたものが提案されている。このよ
うなマルチスタンダード・テレビジョン装置において、
横縦比が４：３の映像を表示する場合には、図１８に示
すように、ＣＲＴ９の表示面部には、映像が表示される
横縦比が４：３の領域の両側側部分に、一対の枠部分が
形成される。
【０００７】このような、表示面部の横縦比が１６：９
であるマルチスタンダード・テレビジョン装置におい
て、テレビジョン方式に違いによる表示映像の位置の差
異が生ずると、図１９に示すように、この表示映像は、
図１９中矢印Ｍで示すように、上記枠部分に対して偏位
した位置に表示され、不自然な表示状態となされてしま
う。この場合には、上述のように、偏向回路における調
整によって表示位置を補正しても、枠部分が表示映像と
ともに補正方向に移動されてしまうので、これら表示映
像と枠部分との相対位置関係は変更されず、不自然な表
示状態を解消することはできない。
であるマルチスタンダード・テレビジョン装置におい
て、テレビジョン方式に違いによる表示映像の位置の差
異が生ずると、図１９に示すように、この表示映像は、
図１９中矢印Ｍで示すように、上記枠部分に対して偏位
した位置に表示され、不自然な表示状態となされてしま
う。この場合には、上述のように、偏向回路における調
整によって表示位置を補正しても、枠部分が表示映像と
ともに補正方向に移動されてしまうので、これら表示映
像と枠部分との相対位置関係は変更されず、不自然な表
示状態を解消することはできない。
【０００８】そこで、本発明は、上述の実情に鑑みて提
案されるものであって、テレビジョン方式の違いによる
表示面部上における表示映像の位置を的確に補正するこ
とができ、特に、いわゆるマルチスタンダード・テレビ
ジョン装置であって表示面部の横縦比が１６：９となさ
れたものに適用して好適な、映像信号処理方法、映像信
号処理装置及びテレビジョン装置を提供することを目的
とする。
案されるものであって、テレビジョン方式の違いによる
表示面部上における表示映像の位置を的確に補正するこ
とができ、特に、いわゆるマルチスタンダード・テレビ
ジョン装置であって表示面部の横縦比が１６：９となさ
れたものに適用して好適な、映像信号処理方法、映像信
号処理装置及びテレビジョン装置を提供することを目的
とする。
【０００９】
【課題を解決するための手役】上述の課題を解決し上記
目的を達成するため、本発明に係る映像信号処理方法
は、映像信号をフィールドメモリに書込むとともにこの
フィールドメモリより読出した映像信号に基づき映像表
示を行うにあたって、上記映像信号の水平同期信号に同
期するラインロックＰＬＬ回路における該映像信号のテ
レビジョン方式に対応する定常位相誤差の差異に応じて
タイミングが可変される書込みアドレス初期化パルスを
上記フィールドメモリに供給し、上記映像信号と該フィ
ールドメモリにおける書込み開始アドレスとの対応関係
を上記テレビジョン方式に対応づけて変更してなるもの
である。
目的を達成するため、本発明に係る映像信号処理方法
は、映像信号をフィールドメモリに書込むとともにこの
フィールドメモリより読出した映像信号に基づき映像表
示を行うにあたって、上記映像信号の水平同期信号に同
期するラインロックＰＬＬ回路における該映像信号のテ
レビジョン方式に対応する定常位相誤差の差異に応じて
タイミングが可変される書込みアドレス初期化パルスを
上記フィールドメモリに供給し、上記映像信号と該フィ
ールドメモリにおける書込み開始アドレスとの対応関係
を上記テレビジョン方式に対応づけて変更してなるもの
である。
【００１０】また、本発明に係る映像信号処理装置は、
映像信号が書込まれるフィールドメモリと、上記映像信
号の水平同期信号に同期するラインロックＰＬＬ回路
と、このラインロックＰＬＬ回路における上記映像信号
のテレビジョン方式に対応する定常位相誤差の差異に応
じてタイミングが可変される書込みアドレス初期化パル
スを上記フィールドメモリに供給する制御回路とを備え
てなるものである。
映像信号が書込まれるフィールドメモリと、上記映像信
号の水平同期信号に同期するラインロックＰＬＬ回路
と、このラインロックＰＬＬ回路における上記映像信号
のテレビジョン方式に対応する定常位相誤差の差異に応
じてタイミングが可変される書込みアドレス初期化パル
スを上記フィールドメモリに供給する制御回路とを備え
てなるものである。
【００１１】そして、本発明に係るテレビジョン装置
は、第１の縦横比を有するＮＴＳＣ方式、ＰＡＬ方式、
または、ＳＥＣＡＭ方式の映像信号が入力され該映像信
号に基づく表示を行う第１の縦横比と異なる第２の縦横
比の表示画面を有するテレビジョン装置であって、上記
各方式の映像信号が書込まれるフィールドメモリと、上
記各方式の映像信号の水平同期信号に同期するラインロ
ックＰＬＬ回路と、このラインロックＰＬＬ回路におけ
る上記各方式の映像信号に対応する定常位相誤差の差異
に応じてタイミングが可変される書込みアドレス初期化
パルスを上記フィールドメモリに供給する制御回路と、
上記フィールドメモリから読み出された映像信号を所定
方向に圧縮し上記圧縮分に応じた大きさの枠部を上記所
定方向両端に付加して該映像信号とともに上記表示画面
に表示させるアスペクト変換回路とを備えてなるもので
ある。
は、第１の縦横比を有するＮＴＳＣ方式、ＰＡＬ方式、
または、ＳＥＣＡＭ方式の映像信号が入力され該映像信
号に基づく表示を行う第１の縦横比と異なる第２の縦横
比の表示画面を有するテレビジョン装置であって、上記
各方式の映像信号が書込まれるフィールドメモリと、上
記各方式の映像信号の水平同期信号に同期するラインロ
ックＰＬＬ回路と、このラインロックＰＬＬ回路におけ
る上記各方式の映像信号に対応する定常位相誤差の差異
に応じてタイミングが可変される書込みアドレス初期化
パルスを上記フィールドメモリに供給する制御回路と、
上記フィールドメモリから読み出された映像信号を所定
方向に圧縮し上記圧縮分に応じた大きさの枠部を上記所
定方向両端に付加して該映像信号とともに上記表示画面
に表示させるアスペクト変換回路とを備えてなるもので
ある。
【００１２】
【００１３】
【作用】本発明に係る映像信号処理方法においては、映
像信号をフィールドメモリに書込むとともにこのフィー
ルドメモリより読出した映像信号に基づき映像表示を行
うにあたって、上記映像信号の水平同期信号に同期する
ラインロックＰＬＬ回路における該映像信号のテレビジ
ョン方式に対応する定常位相誤差の差異に応じてタイミ
ングが可変される書込みアドレス初期化パルスを上記フ
ィールドメモリに供給し、上記映像信号と該フィールド
メモリにおける書込み開始アドレスとの対応関係を上記
テレビジョン方式に対応づけて変更するので、テレビジ
ョン方式の異なる映像信号であっても、フィールドメモ
リにおける書込み開始アドレスと映像のフィールドの始
端とが一致、読出しを同様に行っても、表示デバイスに
おける映像の表示位置が水平方向に偏位することがな
い。
像信号をフィールドメモリに書込むとともにこのフィー
ルドメモリより読出した映像信号に基づき映像表示を行
うにあたって、上記映像信号の水平同期信号に同期する
ラインロックＰＬＬ回路における該映像信号のテレビジ
ョン方式に対応する定常位相誤差の差異に応じてタイミ
ングが可変される書込みアドレス初期化パルスを上記フ
ィールドメモリに供給し、上記映像信号と該フィールド
メモリにおける書込み開始アドレスとの対応関係を上記
テレビジョン方式に対応づけて変更するので、テレビジ
ョン方式の異なる映像信号であっても、フィールドメモ
リにおける書込み開始アドレスと映像のフィールドの始
端とが一致、読出しを同様に行っても、表示デバイスに
おける映像の表示位置が水平方向に偏位することがな
い。
【００１４】また、本発明に係る映像信号処理装置にお
いては、映像信号が書込まれるフィールドメモリは、上
記映像信号の水平同期信号に同期するラインロックＰＬ
Ｌ回路における上記映像信号のテレビジョン方式に対応
する定常位相誤差の差異に応じてタイミングが可変され
る書込みアドレス初期化パルスを制御回路より供給され
るので、テレビジョン方式の異なる映像信号であって
も、書込み開始アドレスと映像のフィールドの始端とが
一致されて書込まれ、読出しが同様に行われても、表示
デバイスにおける映像の表示位置を水平方向に偏位させ
ることがない。
いては、映像信号が書込まれるフィールドメモリは、上
記映像信号の水平同期信号に同期するラインロックＰＬ
Ｌ回路における上記映像信号のテレビジョン方式に対応
する定常位相誤差の差異に応じてタイミングが可変され
る書込みアドレス初期化パルスを制御回路より供給され
るので、テレビジョン方式の異なる映像信号であって
も、書込み開始アドレスと映像のフィールドの始端とが
一致されて書込まれ、読出しが同様に行われても、表示
デバイスにおける映像の表示位置を水平方向に偏位させ
ることがない。
【００１５】そして、本発明に係るテレビジョン装置
は、第１の縦横比を有するＮＴＳＣ方式、ＰＡＬ方式、
または、ＳＥＣＡＭ方式の映像信号が入力され該映像信
号に基づく表示を行う第１の縦横比と異なる第２の縦横
比の表示画面を有するテレビジョン装置であって、映像
信号が書込まれるフィールドメモリは、上記映像信号の
水平同期信号に同期するラインロックＰＬＬ回路におけ
る上記映像信号のテレビジョン方式に対応する定常位相
誤差の差異に応じてタイミングが可変される書込みアド
レス初期化パルスを制御回路より供給されるので、テレ
ビジョン方式の異なる映像信号であっても、書込み開始
アドレスと映像のフィールドの始端とが一致されて書込
まれ、読出しが同様に行われても、表示デバイスにおけ
る映像の表示位置を水平方向に偏位させることがないと
ともに、上記フィールドメモリから読み出された映像信
号を所定方向に圧縮し上記圧縮分に応じた大きさの枠部
を上記所定方向両端に付加して該映像信号とともに上記
表示画面に表示させるアスペクト変換回路を備えている
ので、枠部に対する水平方向の偏位のない映像を表示す
ることができる。
は、第１の縦横比を有するＮＴＳＣ方式、ＰＡＬ方式、
または、ＳＥＣＡＭ方式の映像信号が入力され該映像信
号に基づく表示を行う第１の縦横比と異なる第２の縦横
比の表示画面を有するテレビジョン装置であって、映像
信号が書込まれるフィールドメモリは、上記映像信号の
水平同期信号に同期するラインロックＰＬＬ回路におけ
る上記映像信号のテレビジョン方式に対応する定常位相
誤差の差異に応じてタイミングが可変される書込みアド
レス初期化パルスを制御回路より供給されるので、テレ
ビジョン方式の異なる映像信号であっても、書込み開始
アドレスと映像のフィールドの始端とが一致されて書込
まれ、読出しが同様に行われても、表示デバイスにおけ
る映像の表示位置を水平方向に偏位させることがないと
ともに、上記フィールドメモリから読み出された映像信
号を所定方向に圧縮し上記圧縮分に応じた大きさの枠部
を上記所定方向両端に付加して該映像信号とともに上記
表示画面に表示させるアスペクト変換回路を備えている
ので、枠部に対する水平方向の偏位のない映像を表示す
ることができる。
【００１６】
【００１７】
【実施例】以下、本発明の具体的な実施例を図面を参照
しながら説明する。この例は、本発明に係るテレビジョ
ン装置を、図１に示すように、表示デバイスとして横縦
比、すなわち、アスペクト比が１６：９のＣＲＴ９を有
するＨＤＴＶ（ハイビジョン）方式の装置として構成し
た例である。
しながら説明する。この例は、本発明に係るテレビジョ
ン装置を、図１に示すように、表示デバイスとして横縦
比、すなわち、アスペクト比が１６：９のＣＲＴ９を有
するＨＤＴＶ（ハイビジョン）方式の装置として構成し
た例である。
【００１８】このテレビジョン装置は、八木式アンテナ
７やパラボラアンテナ８を介して、ＢＳ放送電波、ＣＳ
放送電波、ＵＨＦ放送電波、または、ＶＨＦ放送電波等
を受信し、また、図示しないケーブルを介してＣＡＴＶ
信号を受信するチューナ１を有している。このチューナ
１が受信した信号のうち、ＰＡＬ方式（またはＳＥＣＡ
Ｍ方式）や、ＮＴＳＣ方式等、映像のアスペクト比が
４：３であって走査線数が６２５本、または、５２５本
である映像信号（ＰＡＬ信号、ＮＴＳＣ信号）は、第１
の切換えスイッチ（ＳＷ１：ｉｎｐｕｔ ｓｅｌｅｃｔ
ｉｏｎ）７３を介して、第１の映像信号処理回路２に送
られる。
７やパラボラアンテナ８を介して、ＢＳ放送電波、ＣＳ
放送電波、ＵＨＦ放送電波、または、ＶＨＦ放送電波等
を受信し、また、図示しないケーブルを介してＣＡＴＶ
信号を受信するチューナ１を有している。このチューナ
１が受信した信号のうち、ＰＡＬ方式（またはＳＥＣＡ
Ｍ方式）や、ＮＴＳＣ方式等、映像のアスペクト比が
４：３であって走査線数が６２５本、または、５２５本
である映像信号（ＰＡＬ信号、ＮＴＳＣ信号）は、第１
の切換えスイッチ（ＳＷ１：ｉｎｐｕｔ ｓｅｌｅｃｔ
ｉｏｎ）７３を介して、第１の映像信号処理回路２に送
られる。
【００１９】上記第１の切換えスイッチ７３は、上記チ
ューナ１より送られる信号と、外部より入力されるＰＡ
Ｌ信号またはＮＴＳＣ信号であるビデオ信号（ＶＩＤＥ
Ｏｉｎ１，ＶＩＤＥＯｉｎ２）とを選択的に切り換え
て、上記第１の映像信号処理回路２に送る。
ューナ１より送られる信号と、外部より入力されるＰＡ
Ｌ信号またはＮＴＳＣ信号であるビデオ信号（ＶＩＤＥ
Ｏｉｎ１，ＶＩＤＥＯｉｎ２）とを選択的に切り換え
て、上記第１の映像信号処理回路２に送る。
【００２０】一方、上記チューナ１が受信した信号のう
ち、ＨＤＴＶ方式の映像信号、すなわち、映像のアスペ
クト比が１６：９であって走査線数が１１２５本である
映像信号（ＨＤＴＶ信号）は、第３の切換えスイッチ
（ＳＷ３：ＨＤ Ｄｅｃｏｄｅｒ ｉｎｐｕｔ ｓｅｌ
ｅｃｔｉｏｎ）７４を介して、デコーダ５に送られる。
ち、ＨＤＴＶ方式の映像信号、すなわち、映像のアスペ
クト比が１６：９であって走査線数が１１２５本である
映像信号（ＨＤＴＶ信号）は、第３の切換えスイッチ
（ＳＷ３：ＨＤ Ｄｅｃｏｄｅｒ ｉｎｐｕｔ ｓｅｌ
ｅｃｔｉｏｎ）７４を介して、デコーダ５に送られる。
【００２１】上記デコーダ５は、いわゆるＭＵＳＥ方
式、ＡＴＶ方式、または、ＨＤ−ＭＡＣ方式等によりエ
ンコードされたＨＤＴＶ信号を、このＨＤＴＶ信号のエ
ンコード方式に従ってデコードするように構成されてい
る。
式、ＡＴＶ方式、または、ＨＤ−ＭＡＣ方式等によりエ
ンコードされたＨＤＴＶ信号を、このＨＤＴＶ信号のエ
ンコード方式に従ってデコードするように構成されてい
る。
【００２２】上記第３の切換えスイッチ７４は、上記チ
ューナ１より送られる信号と、外部より入力されるＨＤ
ＴＶ信号（ＨＤ ＤＥＣＯＤＥＲ ｉｎ）とを選択的に
切り換えて、上記デコーダ５に送る。このデコーダ５に
よりデコードされたＨＤＴＶ信号は、第２の切換えスイ
ッチ（ＳＷ２：ＨＤＴＶ ｉｎｐｕｔ ｓｅｌｅｃｔｉ
ｏｎ）７５を介して、第４の切換えスイッチ（ＳＷ４：
Ｖｉｄｅｏ ｉｎｐｕｔ ｓｅｌｅｃｔｉｏｎ）７６に
送られる。上記第２の切換えスイッチ７５は、上記デコ
ーダ５より送られるＨＤＴＶ信号と、外部から供給され
る既にデコードされたＨＤＴＶ信号であるビデオ信号
（ＨＤ ＶＩＤＥＯｉｎ１，ＨＤ ＶＩＤＥＯｉｎ２）
とを選択的に切り換えて、上記第１の映像信号処理回路
２に送る。
ューナ１より送られる信号と、外部より入力されるＨＤ
ＴＶ信号（ＨＤ ＤＥＣＯＤＥＲ ｉｎ）とを選択的に
切り換えて、上記デコーダ５に送る。このデコーダ５に
よりデコードされたＨＤＴＶ信号は、第２の切換えスイ
ッチ（ＳＷ２：ＨＤＴＶ ｉｎｐｕｔ ｓｅｌｅｃｔｉ
ｏｎ）７５を介して、第４の切換えスイッチ（ＳＷ４：
Ｖｉｄｅｏ ｉｎｐｕｔ ｓｅｌｅｃｔｉｏｎ）７６に
送られる。上記第２の切換えスイッチ７５は、上記デコ
ーダ５より送られるＨＤＴＶ信号と、外部から供給され
る既にデコードされたＨＤＴＶ信号であるビデオ信号
（ＨＤ ＶＩＤＥＯｉｎ１，ＨＤ ＶＩＤＥＯｉｎ２）
とを選択的に切り換えて、上記第１の映像信号処理回路
２に送る。
【００２３】また、上記デコーダ５からは、ＨＤＴＶ同
期信号が出力される。このＨＤＴＶ同期信号は、第５の
切換え回路（ＳＷ５：Ｓｙｎｃ ｓｅｌｅｃｔｉｏｎ）
７７に送られる。
期信号が出力される。このＨＤＴＶ同期信号は、第５の
切換え回路（ＳＷ５：Ｓｙｎｃ ｓｅｌｅｃｔｉｏｎ）
７７に送られる。
【００２４】上記第１の映像信号処理回路２に送られた
ＰＡＬ信号またはＮＴＳＣ信号は、この第１の映像信号
処理回路２により、Ｙ／Ｃ分離、クロマデコード、同期
分離等の信号処理を施されて輝度信号Ｙ、色差信号Ｒ−
Ｙ、Ｂ−Ｙ及び同期信号となされて、本発明に係る映像
信号処理装置であり本発明に係る映像信号処理方法を実
行するフィールド倍速アスペクト変換回路３に供給され
る。また、上記第１の映像信号処理回路２からは、テレ
ビジョン方式の識別信号（ＰＡＬ／ＮＴＳＣ）が切換え
回路７２に送られる。この切換え回路７２は、上記識別
信号に応じて、ＰＡＬ／ＮＴＳＣ切換え信号を、上記フ
ィールド倍速アスペクト変換回路３に送る。
ＰＡＬ信号またはＮＴＳＣ信号は、この第１の映像信号
処理回路２により、Ｙ／Ｃ分離、クロマデコード、同期
分離等の信号処理を施されて輝度信号Ｙ、色差信号Ｒ−
Ｙ、Ｂ−Ｙ及び同期信号となされて、本発明に係る映像
信号処理装置であり本発明に係る映像信号処理方法を実
行するフィールド倍速アスペクト変換回路３に供給され
る。また、上記第１の映像信号処理回路２からは、テレ
ビジョン方式の識別信号（ＰＡＬ／ＮＴＳＣ）が切換え
回路７２に送られる。この切換え回路７２は、上記識別
信号に応じて、ＰＡＬ／ＮＴＳＣ切換え信号を、上記フ
ィールド倍速アスペクト変換回路３に送る。
【００２５】上記フィールド倍速アスペクト変換回路３
においては、上記ＰＡＬ信号またはＮＴＳＣ信号につい
ての各信号は、後述するように、フィールド倍速処理、
アスペクト変換処理、スクロール処理等を施されて、映
像信号（輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙ）成分が
上記第４の切換えスイッチ７６に送られ、同期信号成分
が上記第５の切換えスイッチ７７に送られる。
においては、上記ＰＡＬ信号またはＮＴＳＣ信号につい
ての各信号は、後述するように、フィールド倍速処理、
アスペクト変換処理、スクロール処理等を施されて、映
像信号（輝度信号Ｙ、色差信号Ｒ−Ｙ、Ｂ−Ｙ）成分が
上記第４の切換えスイッチ７６に送られ、同期信号成分
が上記第５の切換えスイッチ７７に送られる。
【００２６】上記第４の切換えスイッチ７６は、上記チ
ューナ１が受信している映像信号がＰＡＬ信号またはＮ
ＴＳＣ信号であれば、上記フィールド倍速アスペクト変
換回路３より出力された映像信号を第２の映像信号処理
回路４に送り、該チューナ１が受信している映像信号が
ＨＤＴＶ信号であれば、上記デコーダ５より出力された
映像信号、または、上記第２の切換えスイッチ７５を介
して入力されたＨＤＴＶ信号を該第２の映像信号処理回
路４に送る。また、上記第５の切換えスイッチ７７は、
上記チューナ１が受信している映像信号がＰＡＬ信号ま
たはＮＴＳＣ信号であれば、上記フィールド倍速アスペ
クト変換回路３より出力された同期信号を偏向処理回路
６に送り、該チューナ１が受信している映像信号がＨＤ
ＴＶ信号であれば、上記デコーダ５より出力された同期
信号、または、上記第２の切換えスイッチ７５を介して
ＨＤＴＶ信号とともに入力された同期信号を該偏向処理
回路６に送る。
ューナ１が受信している映像信号がＰＡＬ信号またはＮ
ＴＳＣ信号であれば、上記フィールド倍速アスペクト変
換回路３より出力された映像信号を第２の映像信号処理
回路４に送り、該チューナ１が受信している映像信号が
ＨＤＴＶ信号であれば、上記デコーダ５より出力された
映像信号、または、上記第２の切換えスイッチ７５を介
して入力されたＨＤＴＶ信号を該第２の映像信号処理回
路４に送る。また、上記第５の切換えスイッチ７７は、
上記チューナ１が受信している映像信号がＰＡＬ信号ま
たはＮＴＳＣ信号であれば、上記フィールド倍速アスペ
クト変換回路３より出力された同期信号を偏向処理回路
６に送り、該チューナ１が受信している映像信号がＨＤ
ＴＶ信号であれば、上記デコーダ５より出力された同期
信号、または、上記第２の切換えスイッチ７５を介して
ＨＤＴＶ信号とともに入力された同期信号を該偏向処理
回路６に送る。
【００２７】上記第２の映像信号処理回路４は、輝度Ｙ
及び色差信号Ｒ−Ｙ、Ｂ−Ｙより３原色信号Ｒ，Ｇ，Ｂ
を生成するとともに、この３原色信号を増幅して、ＣＲ
Ｔ９に送る。また、上記偏向処理回路６は、上記同期信
号から偏向波形を生成し、この偏向波形を上記ＣＲＴ９
の偏向ヨーク（Ｄｅｆｌｅｃｔｉｏｎ Ｙｏｋｅ）７１
に供給する。このＣＲＴ９においては、送られた３原色
信号Ｒ，Ｇ，Ｂに応じた電子ビームが上記偏向波形に従
って偏向されることにより、前面部である映像表示面部
に映像が表示される。
及び色差信号Ｒ−Ｙ、Ｂ−Ｙより３原色信号Ｒ，Ｇ，Ｂ
を生成するとともに、この３原色信号を増幅して、ＣＲ
Ｔ９に送る。また、上記偏向処理回路６は、上記同期信
号から偏向波形を生成し、この偏向波形を上記ＣＲＴ９
の偏向ヨーク（Ｄｅｆｌｅｃｔｉｏｎ Ｙｏｋｅ）７１
に供給する。このＣＲＴ９においては、送られた３原色
信号Ｒ，Ｇ，Ｂに応じた電子ビームが上記偏向波形に従
って偏向されることにより、前面部である映像表示面部
に映像が表示される。
【００２８】ところで、上記フィールド倍速アスペクト
変換回路３は、図２に示すように、ラインロックＰＬＬ
回路４０、第１乃至第３のフィールドメモリ１１，２
１，３１、倍速コントローラ４１及び計数コントローラ
４３等を有して構成されている。このフィールド倍速ア
スペクト変換３は、ＰＡＬ信号及びＮＴＳＣ信号の水平
走査周波数ｆH 及び垂直走査周波数ｆV をそれぞれ２倍
とするフィールド倍速処理を行い、該水平走査周波数を
ＨＤＴＶ信号の水平走査周波数に近い値となすととも
に、いわゆるフィールドフリッカ除去による表示映像の
画質改善を図るための回路である。
変換回路３は、図２に示すように、ラインロックＰＬＬ
回路４０、第１乃至第３のフィールドメモリ１１，２
１，３１、倍速コントローラ４１及び計数コントローラ
４３等を有して構成されている。このフィールド倍速ア
スペクト変換３は、ＰＡＬ信号及びＮＴＳＣ信号の水平
走査周波数ｆH 及び垂直走査周波数ｆV をそれぞれ２倍
とするフィールド倍速処理を行い、該水平走査周波数を
ＨＤＴＶ信号の水平走査周波数に近い値となすととも
に、いわゆるフィールドフリッカ除去による表示映像の
画質改善を図るための回路である。
【００２９】このフィールド倍速アスペクト変換回路３
においては、入力された輝度信号（Ｙｉｎ）は、ローパ
スフィルタ（ＬＰＦ）１０を経て、第１のＡ／Ｄコンバ
ータ１１によりデジタル信号に変換されて、第１のフィ
ールドメモリ（ＦｉｅｌｄＭｅｍｏｒｙ）１２に書込ま
れる。また、入力された色差信号（Ｒ−Ｙｉｎ）は、ロ
ーパスフィルタ（ＬＰＦ）２０を経て、第２のＡ／Ｄコ
ンバータ２１によりデジタル信号に変換されて、第２の
フィールドメモリ２２に書込まれる。さらに、入力され
た色差信号（Ｂ−Ｙｉｎ）は、ローパスフィルタ（ＬＰ
Ｆ）３０を経て、第３のＡ／Ｄコンバータ３１によりデ
ジタル信号に変換されて、第３のフィールドメモリ３２
に書込まれる。
においては、入力された輝度信号（Ｙｉｎ）は、ローパ
スフィルタ（ＬＰＦ）１０を経て、第１のＡ／Ｄコンバ
ータ１１によりデジタル信号に変換されて、第１のフィ
ールドメモリ（ＦｉｅｌｄＭｅｍｏｒｙ）１２に書込ま
れる。また、入力された色差信号（Ｒ−Ｙｉｎ）は、ロ
ーパスフィルタ（ＬＰＦ）２０を経て、第２のＡ／Ｄコ
ンバータ２１によりデジタル信号に変換されて、第２の
フィールドメモリ２２に書込まれる。さらに、入力され
た色差信号（Ｂ−Ｙｉｎ）は、ローパスフィルタ（ＬＰ
Ｆ）３０を経て、第３のＡ／Ｄコンバータ３１によりデ
ジタル信号に変換されて、第３のフィールドメモリ３２
に書込まれる。
【００３０】上記各フィールドメモリ１２，２２，３２
は、図３に示すように、それぞれメモリセルアレイ（Ｍ
ｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）５０を有して構成
されている。このメモリセルアレイ５０内は、図４に示
すように、画素アドレス（水平方向）とラインアドレス
（垂直方向）とによってマトリクス状に番地付けがなさ
れており、１フィールド分の映像信号がライン毎に番地
順に書込まれ、また、読出される。これらフィールドメ
モリ１２，２２，３２においては、書込まれる信号（Ｗ
ｒｉｔｅ ｄａｔａ）は、ライトポート（Ｗｒｉｔｅ
ｐｏｒｔ）５３を介して、上記メモリセルアレイ５０に
送られる。また、これらフィールドメモリ１２，２２，
３２においては、上記メモリセルアレイ５０より読出さ
れた信号（Ｒｅａｄ ｄａｔａ）は、リードポート（Ｒ
ｅａｄ ｐｏｒｔ）５４を介して、外方側に出力され
る。
は、図３に示すように、それぞれメモリセルアレイ（Ｍ
ｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）５０を有して構成
されている。このメモリセルアレイ５０内は、図４に示
すように、画素アドレス（水平方向）とラインアドレス
（垂直方向）とによってマトリクス状に番地付けがなさ
れており、１フィールド分の映像信号がライン毎に番地
順に書込まれ、また、読出される。これらフィールドメ
モリ１２，２２，３２においては、書込まれる信号（Ｗ
ｒｉｔｅ ｄａｔａ）は、ライトポート（Ｗｒｉｔｅ
ｐｏｒｔ）５３を介して、上記メモリセルアレイ５０に
送られる。また、これらフィールドメモリ１２，２２，
３２においては、上記メモリセルアレイ５０より読出さ
れた信号（Ｒｅａｄ ｄａｔａ）は、リードポート（Ｒ
ｅａｄ ｐｏｒｔ）５４を介して、外方側に出力され
る。
【００３１】そして、これらフィールドメモリ１２，２
２，３２は、ライトアドレスポインタ（Ｗｒｉｔｅ Ａ
ｄｄｒ Ｐｏｉｎｔｅｒ）５２を有している。このライ
トアドレスポインタ５２は、書込み側システムクロック
ＷＣＫ（Ｃｌｏｃｋ ｆｏｒＡ／Ｄ，ＦｉｅｌｄＭｅｍ
ｏｒｙ Ｗｒｉｔｅ ａｎｄ ｗｒｉｔｅ ｐｉｘｅｌ
ａｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔ）、書込みアド
レス初期化パルスである書込みアドレスクリアパルスＷ
ＶＣＬＲ（ＦｉｅｌｄＭｅｍｏｒｙ Ｗｒｉｔｅ Ｒｅ
ｓｅｔ ｏｎ ｅｖｅｒｙ ＶＳＹＮＣ（ｊｕｎｐ ｔ
ｏ ｓｔａｒｔ ｏｆ ｆｉｅｌｄ））、書込み画素ア
ドレスクリアパルスＷＨＣＬＲ（ＦｉｅｌｄＭｅｍｏｒ
ｙ Ｗｒｉｔｅ Ｒｅｓｅｔ ｏｎ ｅｖｅｒｙ ＨＳ
ＹＮＣ（ｊｕｎｐ ｔｏ ｓｔａｒｔ ｏｆ ｌｉｎ
ｅ））、書込みラインアドレスインクリメントパルスＷ
ＨＩＮＣ（ＦｉｅｌｄＭｅｍｏｒｙ Ｗｒｉｔｅ Ｌｉ
ｎｅ ａｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔ ｐｌｕｓ
（ｊｕｎｐ ｔｏ ｎｅｘｔ ｌｉｎｅ））を供給され
て、上記メモリセルアレイ５０への信号の書込みを制御
する。
２，３２は、ライトアドレスポインタ（Ｗｒｉｔｅ Ａ
ｄｄｒ Ｐｏｉｎｔｅｒ）５２を有している。このライ
トアドレスポインタ５２は、書込み側システムクロック
ＷＣＫ（Ｃｌｏｃｋ ｆｏｒＡ／Ｄ，ＦｉｅｌｄＭｅｍ
ｏｒｙ Ｗｒｉｔｅ ａｎｄ ｗｒｉｔｅ ｐｉｘｅｌ
ａｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔ）、書込みアド
レス初期化パルスである書込みアドレスクリアパルスＷ
ＶＣＬＲ（ＦｉｅｌｄＭｅｍｏｒｙ Ｗｒｉｔｅ Ｒｅ
ｓｅｔ ｏｎ ｅｖｅｒｙ ＶＳＹＮＣ（ｊｕｎｐ ｔ
ｏ ｓｔａｒｔ ｏｆ ｆｉｅｌｄ））、書込み画素ア
ドレスクリアパルスＷＨＣＬＲ（ＦｉｅｌｄＭｅｍｏｒ
ｙ Ｗｒｉｔｅ Ｒｅｓｅｔ ｏｎ ｅｖｅｒｙ ＨＳ
ＹＮＣ（ｊｕｎｐ ｔｏ ｓｔａｒｔ ｏｆ ｌｉｎ
ｅ））、書込みラインアドレスインクリメントパルスＷ
ＨＩＮＣ（ＦｉｅｌｄＭｅｍｏｒｙ Ｗｒｉｔｅ Ｌｉ
ｎｅ ａｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔ ｐｌｕｓ
（ｊｕｎｐ ｔｏ ｎｅｘｔ ｌｉｎｅ））を供給され
て、上記メモリセルアレイ５０への信号の書込みを制御
する。
【００３２】すなわち、上記ライトアドレスポインタ５
２は、図４中矢印Ｄで示すように、上記書込み側システ
ムクロックＷＣＫに同期して画素アドレスを１ずつ増加
させ、上記書込みアドレスクリアパルスＷＶＣＬＲが供
給されたときに、図４中矢印Ａで示すように、開始番地
に戻り、上記書込み画素アドレスクリアパルスＷＨＣＬ
Ｒが供給されたときに、図４中矢印Ｂで示すように、画
素アドレスの初期番地（ライン単位の先頭アドレス）に
戻り、上記書込みラインアドレスインクリメントパルス
ＷＨＩＮＣが供給されたときに、図４中矢印Ｃで示すよ
うに、ラインアドレスを１だけ増加させつつ、信号の書
込みを行わせる。
２は、図４中矢印Ｄで示すように、上記書込み側システ
ムクロックＷＣＫに同期して画素アドレスを１ずつ増加
させ、上記書込みアドレスクリアパルスＷＶＣＬＲが供
給されたときに、図４中矢印Ａで示すように、開始番地
に戻り、上記書込み画素アドレスクリアパルスＷＨＣＬ
Ｒが供給されたときに、図４中矢印Ｂで示すように、画
素アドレスの初期番地（ライン単位の先頭アドレス）に
戻り、上記書込みラインアドレスインクリメントパルス
ＷＨＩＮＣが供給されたときに、図４中矢印Ｃで示すよ
うに、ラインアドレスを１だけ増加させつつ、信号の書
込みを行わせる。
【００３３】また、上記各フィールドメモリ１２，２
２，３２は、リードアドレスポインタ（Ｒｅａｄ Ａｄ
ｄｒ Ｐｏｉｎｔｅｒ）５１を有している。このリード
アドレスポインタ５１は、読出し側システムクロックＲ
ＣＫ（Ｃｌｏｃｋ ｆｏｒ ＦｉｅｌｄＭｅｍｏｒｙ
Ｒｅａｄ，Ｄ／Ａ ａｎｄ ｒｅａｄ ｐｉｘｅｌ ａ
ｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔ）、読出しアドレス
クリアパルスＲＶＣＬＲ（ＦｉｅｌｄＭｅｍｏｒｙ Ｒ
ｅａｄ Ｒｅｓｅｔ ｏｎ ｅｖｅｒｙ ２ＶＳＹＮＣ
（ｊｕｎｐ ｔｏ ｓｔａｒｔ ｏｆ ｆｉｅｌ
ｄ））、読出し画素アドレスクリアパルスＲＨＣＬＲ
（ＦｉｅｌｄＭｅｍｏｒｙ Ｒｅａｄ Ｒｅｓｅｔｏｎ
ｅｖｅｒｙ ２ＨＳＹＮＣ（ｊｕｎｐ ｔｏ ｓｔａ
ｒｔ ｏｆ ｌｉｎｅ））、及び読出しラインアドレス
インクリメントパルスＲＨＩＮＣ（ＦｉｅｌｄＭｅｍｏ
ｒｙ Ｒｅａｄ Ｌｉｎｅ ａｄｄｒｅｓｓ ｉｎｃｒ
ｅｍｅｎｔｐｌｕｓ（ｊｕｎｐ ｔｏ ｎｅｘｔ ｌｉ
ｎｅ））を供給されて、上記メモリセルアレイ５０より
の信号の読出しを制御する。
２，３２は、リードアドレスポインタ（Ｒｅａｄ Ａｄ
ｄｒ Ｐｏｉｎｔｅｒ）５１を有している。このリード
アドレスポインタ５１は、読出し側システムクロックＲ
ＣＫ（Ｃｌｏｃｋ ｆｏｒ ＦｉｅｌｄＭｅｍｏｒｙ
Ｒｅａｄ，Ｄ／Ａ ａｎｄ ｒｅａｄ ｐｉｘｅｌ ａ
ｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔ）、読出しアドレス
クリアパルスＲＶＣＬＲ（ＦｉｅｌｄＭｅｍｏｒｙ Ｒ
ｅａｄ Ｒｅｓｅｔ ｏｎ ｅｖｅｒｙ ２ＶＳＹＮＣ
（ｊｕｎｐ ｔｏ ｓｔａｒｔ ｏｆ ｆｉｅｌ
ｄ））、読出し画素アドレスクリアパルスＲＨＣＬＲ
（ＦｉｅｌｄＭｅｍｏｒｙ Ｒｅａｄ Ｒｅｓｅｔｏｎ
ｅｖｅｒｙ ２ＨＳＹＮＣ（ｊｕｎｐ ｔｏ ｓｔａ
ｒｔ ｏｆ ｌｉｎｅ））、及び読出しラインアドレス
インクリメントパルスＲＨＩＮＣ（ＦｉｅｌｄＭｅｍｏ
ｒｙ Ｒｅａｄ Ｌｉｎｅ ａｄｄｒｅｓｓ ｉｎｃｒ
ｅｍｅｎｔｐｌｕｓ（ｊｕｎｐ ｔｏ ｎｅｘｔ ｌｉ
ｎｅ））を供給されて、上記メモリセルアレイ５０より
の信号の読出しを制御する。
【００３４】すなわち、このリードアドレスポインタ５
１は、上記読出し側システムクロックＲＣＫに同期して
画素アドレスを１ずつ増加させ、上記読出しアドレスク
リアパルスＲＶＣＬＲが供給されたときに開始番地に戻
り、上記読出し画素アドレスクリアパルスＲＨＣＬＲが
供給されたときに画素アドレスの初期番地に戻り、上記
読出しラインアドレスインクリメントパルスＲＨＩＮＣ
が供給されたときにラインアドレスを１だけ増加させつ
つ、信号の読出しを行わせる。
１は、上記読出し側システムクロックＲＣＫに同期して
画素アドレスを１ずつ増加させ、上記読出しアドレスク
リアパルスＲＶＣＬＲが供給されたときに開始番地に戻
り、上記読出し画素アドレスクリアパルスＲＨＣＬＲが
供給されたときに画素アドレスの初期番地に戻り、上記
読出しラインアドレスインクリメントパルスＲＨＩＮＣ
が供給されたときにラインアドレスを１だけ増加させつ
つ、信号の読出しを行わせる。
【００３５】なお、この例においては、上記書込み側シ
ステムクロックＷＣＫは、上記各Ａ／Ｄコンバータ１
１，２１，３１における標本化周波数でもあり、水平走
査周波数ｆH ×９１０×２であって、ＰＡＬ信号につい
ては２８．４４ＭＨｚ、ＮＴＳＣ信号については２８．
６４ＭＨｚとなっている。また、上記読出し側システム
クロックＲＣＫは、水平走査周波数ｆH ×９１０×２×
（４／３）であって、ＰＡＬ信号については３７．９２
ＭＨｚ、ＮＴＳＣ信号については３８．１９ＭＨｚとな
っている。
ステムクロックＷＣＫは、上記各Ａ／Ｄコンバータ１
１，２１，３１における標本化周波数でもあり、水平走
査周波数ｆH ×９１０×２であって、ＰＡＬ信号につい
ては２８．４４ＭＨｚ、ＮＴＳＣ信号については２８．
６４ＭＨｚとなっている。また、上記読出し側システム
クロックＲＣＫは、水平走査周波数ｆH ×９１０×２×
（４／３）であって、ＰＡＬ信号については３７．９２
ＭＨｚ、ＮＴＳＣ信号については３８．１９ＭＨｚとな
っている。
【００３６】そして、このフィールド倍速アスペクト変
換回路３は、ラインロックＰＬＬ回路４０を有してい
る。このラインロックＰＬＬ回路４０は、図１５に示す
ように、水平同期信号ＨＳＹＮＣが供給される位相比較
器６１を有している。この位相比較器６１は、図１６中
に（ａ）で示すように、上記水平同期信号ＨＳＹＮＣの
区間ＨＲＥＦＷパルスを切出す。上記ＨＲＥＦＷパルス
は、ローパスフィルタ（ＬＰＦ）６２を経て、電圧制御
発振器（ＶＣＯ；ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｅｄ
ｏｓｃｉｌｌａｔｏｒ）６３に供給される。この電圧
制御発振器６３は、上記ＨＲＥＦＷパルスの平均エラー
電圧で駆動され、上記書込み側システムクロックＷＣＫ
を生成する。この書込み側システムクロックＷＣＫは、
上記各フィールドメモリ１２，２２，３２に供給される
とともに、カウンタ（ＣＯＵＮＴＥＲ）６４及びデコー
ダ６５により、９１０分周されてＨＲＥＦＷパルスとな
り、上記位相比較器６１にフィードバックされる。
換回路３は、ラインロックＰＬＬ回路４０を有してい
る。このラインロックＰＬＬ回路４０は、図１５に示す
ように、水平同期信号ＨＳＹＮＣが供給される位相比較
器６１を有している。この位相比較器６１は、図１６中
に（ａ）で示すように、上記水平同期信号ＨＳＹＮＣの
区間ＨＲＥＦＷパルスを切出す。上記ＨＲＥＦＷパルス
は、ローパスフィルタ（ＬＰＦ）６２を経て、電圧制御
発振器（ＶＣＯ；ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｅｄ
ｏｓｃｉｌｌａｔｏｒ）６３に供給される。この電圧
制御発振器６３は、上記ＨＲＥＦＷパルスの平均エラー
電圧で駆動され、上記書込み側システムクロックＷＣＫ
を生成する。この書込み側システムクロックＷＣＫは、
上記各フィールドメモリ１２，２２，３２に供給される
とともに、カウンタ（ＣＯＵＮＴＥＲ）６４及びデコー
ダ６５により、９１０分周されてＨＲＥＦＷパルスとな
り、上記位相比較器６１にフィードバックされる。
【００３７】このラインロックＰＬＬ回路４０において
は、上記水平同期信号ＨＳＹＮＣの周波数が上がると、
上記位相比較器６１の出力は“Ｈ”の比率が増大し、上
記電圧制御発振器６３の駆動電圧が高くなる。すると、
上記書込み側システムクロックＷＣＫの周波数が高くな
り、上記ＨＲＥＦＷパルスの周期が短くなり、入力され
る水平同期信号ＨＳＹＮＣの周波数変化に適切に追従す
るようなフィードバックが行われる。上記水平同期信号
ＨＳＹＮＣの周波数が下がった場合には、上記位相比較
器６１の出力は“Ｌ”の比率が増大し、上記電圧制御発
振器６３の駆動電圧が低くなり、上記書込み側システム
クロックＷＣＫの周波数の低下、上記ＨＲＥＦＷパルス
の周期の長期化が起こり、入力される水平同期信号ＨＳ
ＹＮＣの周波数変化に適切に追従するようなフィードバ
ックが行われる。
は、上記水平同期信号ＨＳＹＮＣの周波数が上がると、
上記位相比較器６１の出力は“Ｈ”の比率が増大し、上
記電圧制御発振器６３の駆動電圧が高くなる。すると、
上記書込み側システムクロックＷＣＫの周波数が高くな
り、上記ＨＲＥＦＷパルスの周期が短くなり、入力され
る水平同期信号ＨＳＹＮＣの周波数変化に適切に追従す
るようなフィードバックが行われる。上記水平同期信号
ＨＳＹＮＣの周波数が下がった場合には、上記位相比較
器６１の出力は“Ｌ”の比率が増大し、上記電圧制御発
振器６３の駆動電圧が低くなり、上記書込み側システム
クロックＷＣＫの周波数の低下、上記ＨＲＥＦＷパルス
の周期の長期化が起こり、入力される水平同期信号ＨＳ
ＹＮＣの周波数変化に適切に追従するようなフィードバ
ックが行われる。
【００３８】上記ＨＲＥＦＷパルスの立ち下がりは、図
１６中に（ｂ）で示すように、このラインロックＰＬＬ
回路４０の中心周波数ｆ0 が上記水平同期信号ＨＳＹＮ
Ｃの周期に一致しているときは、上記水平同期信号ＨＳ
ＹＮＣのパルスの中心に同期される。このラインロック
ＰＬＬ回路４０の中心周波数ｆ0 は、上記ＰＡＬ信号の
水平同期信号ＨＳＹＮＣの周期に一致しており、この水
平同期信号ＨＳＹＮＣがＰＡＬ信号より得られたもので
ある場合には、図１６に示すように、上記ＨＲＥＦＷパ
ルスの立ち下がりが該水平同期信号ＨＳＹＮＣのパルス
の中心に同期される。
１６中に（ｂ）で示すように、このラインロックＰＬＬ
回路４０の中心周波数ｆ0 が上記水平同期信号ＨＳＹＮ
Ｃの周期に一致しているときは、上記水平同期信号ＨＳ
ＹＮＣのパルスの中心に同期される。このラインロック
ＰＬＬ回路４０の中心周波数ｆ0 は、上記ＰＡＬ信号の
水平同期信号ＨＳＹＮＣの周期に一致しており、この水
平同期信号ＨＳＹＮＣがＰＡＬ信号より得られたもので
ある場合には、図１６に示すように、上記ＨＲＥＦＷパ
ルスの立ち下がりが該水平同期信号ＨＳＹＮＣのパルス
の中心に同期される。
【００３９】上記ラインロックＰＬＬ回路４０は、一部
が制御回路となる倍速コントローラ（Ｆｉｅｌｄ Ｄｕ
ｂｌｅｒ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）４１
を構成している。この倍速コントローラ４１は、上記書
込みアドレスクリアパルスＷＶＣＬＲ、上記書込み画素
アドレスクリアパルスＷＨＣＬＲ、上記読出し側システ
ムクロックＲＣＫ、上記読出しアドレスクリアパルス、
及び、上記読出し画素アドレスクリアパルスＲＨＣＬＲ
をそれぞれ生成し、上記各フィールドメモリ１２，２
２，３２に供給する。これら書込みアドレスクリアパル
スＷＶＣＬＲ、書込み画素アドレスクリアパルスＷＨＣ
ＬＲ、読出し側システムクロックＲＣＫ、読出しアドレ
スクリアパルス、及び、読出し画素アドレスクリアパル
スＲＨＣＬＲは、図５及び図８に示すように、上記ＰＡ
Ｌ信号またはＮＴＳＣ信号の垂直同期パルス周期（Ｖ周
期）または倍速度の垂直同期パルス周期（２Ｖ周期）に
同期して生成される。
が制御回路となる倍速コントローラ（Ｆｉｅｌｄ Ｄｕ
ｂｌｅｒ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）４１
を構成している。この倍速コントローラ４１は、上記書
込みアドレスクリアパルスＷＶＣＬＲ、上記書込み画素
アドレスクリアパルスＷＨＣＬＲ、上記読出し側システ
ムクロックＲＣＫ、上記読出しアドレスクリアパルス、
及び、上記読出し画素アドレスクリアパルスＲＨＣＬＲ
をそれぞれ生成し、上記各フィールドメモリ１２，２
２，３２に供給する。これら書込みアドレスクリアパル
スＷＶＣＬＲ、書込み画素アドレスクリアパルスＷＨＣ
ＬＲ、読出し側システムクロックＲＣＫ、読出しアドレ
スクリアパルス、及び、読出し画素アドレスクリアパル
スＲＨＣＬＲは、図５及び図８に示すように、上記ＰＡ
Ｌ信号またはＮＴＳＣ信号の垂直同期パルス周期（Ｖ周
期）または倍速度の垂直同期パルス周期（２Ｖ周期）に
同期して生成される。
【００４０】また、このフィールド倍速アスペクト変換
回路３は、計数コントローラ（Ｃｏｕｎｔｄｏｗｎ ＆
Ｓｃｒｏｌｌ Ｃｏｎｔｒｏｌ）４３を有している。
この計数コントローラ４３は、上記書込みアドレスクリ
アパルスＷＶＣＬＲ、上記読出しアドレスクリアパルス
ＲＶＣＬＲ、及び、水平同期信号ＨＳＹＮＣの２倍速の
倍速同期信号２ＨＳＹＮＣを供給され、上記書込みライ
ンアドレスインクリメントパルスＷＨＩＮＣ及び上記読
出しラインアドレスインクリメントパルスＲＨＩＮＣを
生成し、上記各フィールドメモリ１２，２２，３２に供
給する。また、上記倍速同期信号２ＨＳＹＮＣは、上記
第４の切換えスイッチ７６に送られる。
回路３は、計数コントローラ（Ｃｏｕｎｔｄｏｗｎ ＆
Ｓｃｒｏｌｌ Ｃｏｎｔｒｏｌ）４３を有している。
この計数コントローラ４３は、上記書込みアドレスクリ
アパルスＷＶＣＬＲ、上記読出しアドレスクリアパルス
ＲＶＣＬＲ、及び、水平同期信号ＨＳＹＮＣの２倍速の
倍速同期信号２ＨＳＹＮＣを供給され、上記書込みライ
ンアドレスインクリメントパルスＷＨＩＮＣ及び上記読
出しラインアドレスインクリメントパルスＲＨＩＮＣを
生成し、上記各フィールドメモリ１２，２２，３２に供
給する。また、上記倍速同期信号２ＨＳＹＮＣは、上記
第４の切換えスイッチ７６に送られる。
【００４１】そして、上記フィールド倍速アスペクト変
換回路３は、アスペクト変換部（Ｈｏｒｉｚｏｎｔａｌ
Ｃｏｍｐｒｅｓｓｔｉｏｎ）４２を有している。この
アスペクト変換部４２においては、上記各フィールドメ
モリ１２，２２，３２より読出された信号が送られて、
アスペクト変換処理が行われる。このアスペクト変換処
理は、映像の水平方向を３／４に圧縮しこの映像の左右
両側に枠部を付加して、図１４に示すように、ノーマル
表示モードとなす処理である。なお、上記アスペクト変
換処理を行わない場合には、図１２に示すように、映像
全体がＣＲＴ９の表示面部の全面に亘って表示されるフ
ル表示モードがなり、映像の垂直方向を４／３に拡張し
た場合には、図１３に示すように、映像の中央部分がＣ
ＲＴ９の表示面部の全面に亘って表示されるズーム表示
モードとなる。
換回路３は、アスペクト変換部（Ｈｏｒｉｚｏｎｔａｌ
Ｃｏｍｐｒｅｓｓｔｉｏｎ）４２を有している。この
アスペクト変換部４２においては、上記各フィールドメ
モリ１２，２２，３２より読出された信号が送られて、
アスペクト変換処理が行われる。このアスペクト変換処
理は、映像の水平方向を３／４に圧縮しこの映像の左右
両側に枠部を付加して、図１４に示すように、ノーマル
表示モードとなす処理である。なお、上記アスペクト変
換処理を行わない場合には、図１２に示すように、映像
全体がＣＲＴ９の表示面部の全面に亘って表示されるフ
ル表示モードがなり、映像の垂直方向を４／３に拡張し
た場合には、図１３に示すように、映像の中央部分がＣ
ＲＴ９の表示面部の全面に亘って表示されるズーム表示
モードとなる。
【００４２】上記フィールド倍速アスペクト変換回路３
において、上記フィールド倍速アスペクト変換回路４２
を経た上記各信号Ｙ，Ｒ−Ｙ，Ｂ−Ｙは、第１乃至第３
のＤ／Ａコンバータ１３，２３，３３によりそれぞれア
ナログ変換され、第１乃至第３のローパスフィルタ１
４，２４，３４を経て出力され（２Ｙｏｕｔ，２Ｒ−Ｙ
ｏｕｔ，２Ｂ−Ｙｏｕｔ）、上記第４の切換えスイッチ
７６に送られる。
において、上記フィールド倍速アスペクト変換回路４２
を経た上記各信号Ｙ，Ｒ−Ｙ，Ｂ−Ｙは、第１乃至第３
のＤ／Ａコンバータ１３，２３，３３によりそれぞれア
ナログ変換され、第１乃至第３のローパスフィルタ１
４，２４，３４を経て出力され（２Ｙｏｕｔ，２Ｒ−Ｙ
ｏｕｔ，２Ｂ−Ｙｏｕｔ）、上記第４の切換えスイッチ
７６に送られる。
【００４３】このテレビジョン装置において、上記フィ
ールド倍速アスペクト変換回路３にＰＡＬ信号またはＮ
ＴＳＣ信号が供給されているときには、上記ノーマル表
示モードを選択した場合において、上記各フィールドメ
モリ１２，２２，３２において信号が書込まれるアドレ
スと該各フィールドメモリ１２，２２，３２において信
号が読出されるアドレスとは、図１１に示すように、図
１１中実線で示す上記リードアドレスポインタ５２の示
すアドレスの変化は、図１１中点線で示す上記ライトア
ドレスポインタ５１の示すアドレスの変化の倍速度とな
っている。すなわち、これらフィールドメモリ１２，２
２，３２に書込まれた映像信号は、各１フィールドが２
回ずつ読出されて出力される。
ールド倍速アスペクト変換回路３にＰＡＬ信号またはＮ
ＴＳＣ信号が供給されているときには、上記ノーマル表
示モードを選択した場合において、上記各フィールドメ
モリ１２，２２，３２において信号が書込まれるアドレ
スと該各フィールドメモリ１２，２２，３２において信
号が読出されるアドレスとは、図１１に示すように、図
１１中実線で示す上記リードアドレスポインタ５２の示
すアドレスの変化は、図１１中点線で示す上記ライトア
ドレスポインタ５１の示すアドレスの変化の倍速度とな
っている。すなわち、これらフィールドメモリ１２，２
２，３２に書込まれた映像信号は、各１フィールドが２
回ずつ読出されて出力される。
【００４４】上記フィールド倍速アスペクト変換回路３
にＰＡＬ信号が供給され上記ノーマル表示モードが選択
されている場合においては、上記ラインロックＰＬＬ回
路４０が、図１６に示すように、上記ＨＲＥＦＷパルス
の立ち下がりを上記水平同期信号ＨＳＹＮＣのパルスの
中心に同期させるため、上記書込みアドレスクリアパル
スＷＶＣＬＲ、上記書込み画素アドレスクリアパルスＷ
ＨＣＬＲ、及び、上記書込みラインアドレスインクリメ
ントパルスＷＨＩＮＣは、図５及び図６に示すように、
垂直同期信号ＶＳＹＮＣのパルスの中心に同期される。
この場合には、上記ＰＡＬ信号におけるフィールドは、
信号の開始点より、上記各フィールドメモリ１２，２
２，３２において開始番地より書込みがなされる。
にＰＡＬ信号が供給され上記ノーマル表示モードが選択
されている場合においては、上記ラインロックＰＬＬ回
路４０が、図１６に示すように、上記ＨＲＥＦＷパルス
の立ち下がりを上記水平同期信号ＨＳＹＮＣのパルスの
中心に同期させるため、上記書込みアドレスクリアパル
スＷＶＣＬＲ、上記書込み画素アドレスクリアパルスＷ
ＨＣＬＲ、及び、上記書込みラインアドレスインクリメ
ントパルスＷＨＩＮＣは、図５及び図６に示すように、
垂直同期信号ＶＳＹＮＣのパルスの中心に同期される。
この場合には、上記ＰＡＬ信号におけるフィールドは、
信号の開始点より、上記各フィールドメモリ１２，２
２，３２において開始番地より書込みがなされる。
【００４５】このようにして上記各フィールドメモリ１
２，２２，３２に書込まれたＰＡＬ信号は、図８及び図
９に示すように、倍速垂直同期信号２ＶＳＹＮＣのパル
スの中心に同期されて生成された上記読出しアドレスク
リアパルスＲＶＣＬＲ、上記読出し画素アドレスクリア
パルスＲＨＣＬＲ及び上記読出しラインアドレスインク
リメントパルスＲＨＩＮＣに基づいて、該各フィールド
メモリ１２，２２，３２における開始番地より読出され
る。このようにして読出されたＰＡＬ信号は、上記ＣＲ
Ｔ９上においては、上記枠部に対して水平方向の偏位の
ない映像として表示される。
２，２２，３２に書込まれたＰＡＬ信号は、図８及び図
９に示すように、倍速垂直同期信号２ＶＳＹＮＣのパル
スの中心に同期されて生成された上記読出しアドレスク
リアパルスＲＶＣＬＲ、上記読出し画素アドレスクリア
パルスＲＨＣＬＲ及び上記読出しラインアドレスインク
リメントパルスＲＨＩＮＣに基づいて、該各フィールド
メモリ１２，２２，３２における開始番地より読出され
る。このようにして読出されたＰＡＬ信号は、上記ＣＲ
Ｔ９上においては、上記枠部に対して水平方向の偏位の
ない映像として表示される。
【００４６】そして、上記フィールド倍速アスペクト変
換回路３にＮＴＳＣ信号が供給され上記ノーマル表示モ
ードが選択されている場合においては、上記ラインロッ
クＰＬＬ回路４０は、図１７に示すように、上記ＨＲＥ
ＦＷパルスの立ち下がりを上記水平同期信号ＨＳＹＮＣ
に対し、この水平同期信号ＨＳＹＮＣのパルスの中心に
対して定常位相誤差Δｔだけ偏位させた状態で同期す
る。すなわち、上記ラインロックＰＬＬ回路４０は、中
心周波数ｆ0 が上記ＰＡＬ信号の水平同期信号ＨＳＹＮ
Ｃに適合するように調整されており、上記ＮＴＳＣ信号
の水平同期信号ＨＳＹＮＣが入力されると、ＮＴＳＣ信
号の水平同期信号ＨＳＹＮＣがＰＡＬ信号の水平同期信
号ＨＳＹＮＣよりも１０９Ｈｚ高いため、中心周波数ｆ
0 に対して１０９Ｈｚ高い周波数にロックする。そのた
め、上記定常位相誤差Δｔは、上記電圧制御発振器６３
の発振周波数を上げる方向に増大して安定し、上記ＨＲ
ＥＦＷパルスの立ち下がりを水平同期信号ＨＳＹＮＣの
パルスの中心よりも遅らせる。
換回路３にＮＴＳＣ信号が供給され上記ノーマル表示モ
ードが選択されている場合においては、上記ラインロッ
クＰＬＬ回路４０は、図１７に示すように、上記ＨＲＥ
ＦＷパルスの立ち下がりを上記水平同期信号ＨＳＹＮＣ
に対し、この水平同期信号ＨＳＹＮＣのパルスの中心に
対して定常位相誤差Δｔだけ偏位させた状態で同期す
る。すなわち、上記ラインロックＰＬＬ回路４０は、中
心周波数ｆ0 が上記ＰＡＬ信号の水平同期信号ＨＳＹＮ
Ｃに適合するように調整されており、上記ＮＴＳＣ信号
の水平同期信号ＨＳＹＮＣが入力されると、ＮＴＳＣ信
号の水平同期信号ＨＳＹＮＣがＰＡＬ信号の水平同期信
号ＨＳＹＮＣよりも１０９Ｈｚ高いため、中心周波数ｆ
0 に対して１０９Ｈｚ高い周波数にロックする。そのた
め、上記定常位相誤差Δｔは、上記電圧制御発振器６３
の発振周波数を上げる方向に増大して安定し、上記ＨＲ
ＥＦＷパルスの立ち下がりを水平同期信号ＨＳＹＮＣの
パルスの中心よりも遅らせる。
【００４７】なお、上記フィールド倍速アスペクト変換
回路３にＰＡＬ信号が供給されている場合においても、
上記ラインロックＰＬＬ回路４０における定常位相誤差
が精確には０になるわけではないので、上述のＮＴＳＣ
信号受信時の定常位相誤差Δｔとは、実際には、ＰＡＬ
信号受信時の定常位相誤差とＮＴＳＣ信号受信時の定常
位相誤差との差異である。以下の説明においては、便宜
上、ＰＡＬ信号受信時の定常位相誤差を０と見做すこと
とする。
回路３にＰＡＬ信号が供給されている場合においても、
上記ラインロックＰＬＬ回路４０における定常位相誤差
が精確には０になるわけではないので、上述のＮＴＳＣ
信号受信時の定常位相誤差Δｔとは、実際には、ＰＡＬ
信号受信時の定常位相誤差とＮＴＳＣ信号受信時の定常
位相誤差との差異である。以下の説明においては、便宜
上、ＰＡＬ信号受信時の定常位相誤差を０と見做すこと
とする。
【００４８】このように、上記ＨＲＥＦＷパルスの立ち
下がりが水平同期信号ＨＳＹＮＣのパルスの中心よりも
遅れた状態では、上記書込みアドレスクリアパルスＷＶ
ＣＬＲ、上記書込み画素アドレスクリアパルスＷＨＣＬ
Ｒ、及び、上記書込みラインアドレスインクリメントパ
ルスＷＨＩＮＣは、このＨＲＥＦＷパルスの立ち下がり
を基準として生成されてしまうと、上記垂直同期信号Ｖ
ＳＹＮＣのパルスの中心に同期されないこととなる。こ
れら各パルスＷＶＣＬＲ、ＷＨＣＬＲ、ＷＨＩＮＣが上
記垂直同期信号ＶＳＹＮＣのパルスの中心に同期しない
と、上記各フィールドメモリ１２，２２，３２において
開始番地に書込まれるのは、上記ＮＴＳＣ信号における
フィールドの開始点ではなくなってしまう。すなわち、
上記各フィールドメモリ１２，２２，３２には、図７に
示すように、これらフィールドメモリ１２，２２，３２
に書込まれる映像信号の領域Ｊに対して、水平方向に上
記定常位相誤差ΔＴに相当する距離だけ偏位した映像Ｇ
のＮＴＳＣ信号が書込まれることとなる。このように上
記映像ＧのＮＴＳＣ信号が上記各フィールドメモリ１
２，２２，３２に書込まれた場合に、このＮＴＳＣ信号
を、上記読出しアドレスクリアパルスＲＶＣＬＲ、上記
読出し画素アドレスクリアパルスＲＨＣＬＲ及び上記読
出しラインアドレスインクリメントパルスＲＨＩＮＣに
基づいて該各フィールドメモリ１２，２２，３２におけ
る開始番地より読出すと、上記ＣＲＴ９上においては、
図１０に示すように、上記枠部に対して水平方向に偏位
した映像Ｉとして表示される。
下がりが水平同期信号ＨＳＹＮＣのパルスの中心よりも
遅れた状態では、上記書込みアドレスクリアパルスＷＶ
ＣＬＲ、上記書込み画素アドレスクリアパルスＷＨＣＬ
Ｒ、及び、上記書込みラインアドレスインクリメントパ
ルスＷＨＩＮＣは、このＨＲＥＦＷパルスの立ち下がり
を基準として生成されてしまうと、上記垂直同期信号Ｖ
ＳＹＮＣのパルスの中心に同期されないこととなる。こ
れら各パルスＷＶＣＬＲ、ＷＨＣＬＲ、ＷＨＩＮＣが上
記垂直同期信号ＶＳＹＮＣのパルスの中心に同期しない
と、上記各フィールドメモリ１２，２２，３２において
開始番地に書込まれるのは、上記ＮＴＳＣ信号における
フィールドの開始点ではなくなってしまう。すなわち、
上記各フィールドメモリ１２，２２，３２には、図７に
示すように、これらフィールドメモリ１２，２２，３２
に書込まれる映像信号の領域Ｊに対して、水平方向に上
記定常位相誤差ΔＴに相当する距離だけ偏位した映像Ｇ
のＮＴＳＣ信号が書込まれることとなる。このように上
記映像ＧのＮＴＳＣ信号が上記各フィールドメモリ１
２，２２，３２に書込まれた場合に、このＮＴＳＣ信号
を、上記読出しアドレスクリアパルスＲＶＣＬＲ、上記
読出し画素アドレスクリアパルスＲＨＣＬＲ及び上記読
出しラインアドレスインクリメントパルスＲＨＩＮＣに
基づいて該各フィールドメモリ１２，２２，３２におけ
る開始番地より読出すと、上記ＣＲＴ９上においては、
図１０に示すように、上記枠部に対して水平方向に偏位
した映像Ｉとして表示される。
【００４９】このフィールド倍速アスペクト変換回路３
においては、ＮＴＳＣ信号が受信され、上記ＨＲＥＦＷ
パルスの立ち下がりが水平同期信号ＨＳＹＮＣのパルス
の中心よりも遅れている状態においては、上記書込みア
ドレスクリアパルスＷＶＣＬＲ、上記書込み画素アドレ
スクリアパルスＷＨＣＬＲ、及び、上記書込みラインア
ドレスインクリメントパルスＷＨＩＮＣは、このＨＲＥ
ＦＷパルスの立ち下がりよりも早いタイミングに偏位し
て生成される。すなわち、これら書込みアドレスクリア
パルスＷＶＣＬＲ、書込み画素アドレスクリアパルスＷ
ＨＣＬＲ、及び、書込みラインアドレスインクリメント
パルスＷＨＩＮＣは、図６及び図１７中に点線で示すよ
うに、上記垂直同期信号ＶＳＹＮＣのパルスの中心に同
期するように、上記定常位相誤差Δｔに相当する時間だ
け、上記ＨＲＥＦＷパルスの立ち下がりよりも早いタイ
ミングで生成される。上記定常位相誤差Δｔに相当する
時間の計測は、上記書込み側システムクロックＷＣＫを
基準として、予め定められたパルス数を計数することに
より行われる。このようなパルス数の計数は、上記ライ
ンロックＰＬＬ回路４０のデコーダ６５におけるデコー
ド値を変更することで行うことができる。
においては、ＮＴＳＣ信号が受信され、上記ＨＲＥＦＷ
パルスの立ち下がりが水平同期信号ＨＳＹＮＣのパルス
の中心よりも遅れている状態においては、上記書込みア
ドレスクリアパルスＷＶＣＬＲ、上記書込み画素アドレ
スクリアパルスＷＨＣＬＲ、及び、上記書込みラインア
ドレスインクリメントパルスＷＨＩＮＣは、このＨＲＥ
ＦＷパルスの立ち下がりよりも早いタイミングに偏位し
て生成される。すなわち、これら書込みアドレスクリア
パルスＷＶＣＬＲ、書込み画素アドレスクリアパルスＷ
ＨＣＬＲ、及び、書込みラインアドレスインクリメント
パルスＷＨＩＮＣは、図６及び図１７中に点線で示すよ
うに、上記垂直同期信号ＶＳＹＮＣのパルスの中心に同
期するように、上記定常位相誤差Δｔに相当する時間だ
け、上記ＨＲＥＦＷパルスの立ち下がりよりも早いタイ
ミングで生成される。上記定常位相誤差Δｔに相当する
時間の計測は、上記書込み側システムクロックＷＣＫを
基準として、予め定められたパルス数を計数することに
より行われる。このようなパルス数の計数は、上記ライ
ンロックＰＬＬ回路４０のデコーダ６５におけるデコー
ド値を変更することで行うことができる。
【００５０】したがって、このフィールド倍速アスペク
ト変換回路３においては、上記ＨＲＥＦＷパルスの立ち
下がりが水平同期信号ＨＳＹＮＣのパルスの中心より遅
れても、上記各パルスＷＶＣＬＲ、ＷＨＣＬＲ、ＷＨＩ
ＮＣが上記垂直同期信号ＶＳＹＮＣのパルスの中心に同
期しており、上記各フィールドメモリ１２，２２，３２
において開始番地に書込まれるＮＴＳＣ信号は、フィー
ルドの開始点のものとなっている。すなわち、上記各フ
ィールドメモリ１２，２２，３２には、図７に示すよう
に、これらフィールドメモリ１２，２２，３２に書込ま
れる映像信号の領域Ｊに対して、水平方向の偏位のない
映像ＦのＮＴＳＣ信号が書込まれることとなる。
ト変換回路３においては、上記ＨＲＥＦＷパルスの立ち
下がりが水平同期信号ＨＳＹＮＣのパルスの中心より遅
れても、上記各パルスＷＶＣＬＲ、ＷＨＣＬＲ、ＷＨＩ
ＮＣが上記垂直同期信号ＶＳＹＮＣのパルスの中心に同
期しており、上記各フィールドメモリ１２，２２，３２
において開始番地に書込まれるＮＴＳＣ信号は、フィー
ルドの開始点のものとなっている。すなわち、上記各フ
ィールドメモリ１２，２２，３２には、図７に示すよう
に、これらフィールドメモリ１２，２２，３２に書込ま
れる映像信号の領域Ｊに対して、水平方向の偏位のない
映像ＦのＮＴＳＣ信号が書込まれることとなる。
【００５１】このように上記映像ＦのＮＴＳＣ信号が上
記各フィールドメモリ１２，２２，３２に書込まれた場
合には、このＮＴＳＣ信号は、上記倍速垂直同期信号２
ＶＳＹＮＣのパルスの中心に同期されて生成された上記
読出しアドレスクリアパルスＲＶＣＬＲ、上記読出し画
素アドレスクリアパルスＲＨＣＬＲ及び上記読出しライ
ンアドレスインクリメントパルスＲＨＩＮＣに基づいて
該各フィールドメモリ１２，２２，３２における開始番
地より読出されれば、上記ＣＲＴ９上においては、図１
０に示すように、上記枠部に対する水平方向の偏位のな
い映像Ｈとして表示される。
記各フィールドメモリ１２，２２，３２に書込まれた場
合には、このＮＴＳＣ信号は、上記倍速垂直同期信号２
ＶＳＹＮＣのパルスの中心に同期されて生成された上記
読出しアドレスクリアパルスＲＶＣＬＲ、上記読出し画
素アドレスクリアパルスＲＨＣＬＲ及び上記読出しライ
ンアドレスインクリメントパルスＲＨＩＮＣに基づいて
該各フィールドメモリ１２，２２，３２における開始番
地より読出されれば、上記ＣＲＴ９上においては、図１
０に示すように、上記枠部に対する水平方向の偏位のな
い映像Ｈとして表示される。
【００５２】なお、本発明に係るテレビジョン装置は、
上述したように、上記ラインロックＰＬＬ回路４０の中
心周波数ｆ0 を上記ＰＡＬ信号の水平同期信号ＨＳＹＮ
Ｃの周波数に一致させた構成に限定されず、該中心周波
数ｆ0 を上記ＮＴＳＣ信号の水平同期信号ＨＳＹＮＣの
周波数に一致させて構成してもよく、また、その他のテ
レビジョン方式に適合するように構成してもよい。
上述したように、上記ラインロックＰＬＬ回路４０の中
心周波数ｆ0 を上記ＰＡＬ信号の水平同期信号ＨＳＹＮ
Ｃの周波数に一致させた構成に限定されず、該中心周波
数ｆ0 を上記ＮＴＳＣ信号の水平同期信号ＨＳＹＮＣの
周波数に一致させて構成してもよく、また、その他のテ
レビジョン方式に適合するように構成してもよい。
【００５３】また、本発明に係るテレビジョン装置にお
いては、ＣＲＴは、表示面部のアスペクト比が１６：９
のものに限定されず、該表示面部のアスペクト比が４：
３のものとしてもよい。この場合には、このテレビジョ
ン装置は、上記ＨＤＴＶ信号を扱うための構成部分を有
することなく、構成される。
いては、ＣＲＴは、表示面部のアスペクト比が１６：９
のものに限定されず、該表示面部のアスペクト比が４：
３のものとしてもよい。この場合には、このテレビジョ
ン装置は、上記ＨＤＴＶ信号を扱うための構成部分を有
することなく、構成される。
【００５４】
【発明の効果】上述のように、本発明に係る映像信号処
理方法においては、映像信号をフィールドメモリに書込
むとともにこのフィールドメモリより読出した映像信号
に基づき映像表示を行うにあたって、上記映像信号の水
平同期信号に同期するラインロックＰＬＬ回路における
該映像信号のテレビジョン方式に対応する定常位相誤差
の差異に応じてタイミングが可変される書込みアドレス
初期化パルスを上記フィールドメモリに供給し、上記映
像信号と該フィールドメモリにおける書込み開始アドレ
スとの対応関係を上記テレビジョン方式に対応づけて変
更される。
理方法においては、映像信号をフィールドメモリに書込
むとともにこのフィールドメモリより読出した映像信号
に基づき映像表示を行うにあたって、上記映像信号の水
平同期信号に同期するラインロックＰＬＬ回路における
該映像信号のテレビジョン方式に対応する定常位相誤差
の差異に応じてタイミングが可変される書込みアドレス
初期化パルスを上記フィールドメモリに供給し、上記映
像信号と該フィールドメモリにおける書込み開始アドレ
スとの対応関係を上記テレビジョン方式に対応づけて変
更される。
【００５５】したがって、この映像信号処理方法によれ
ば、テレビジョン方式の異なる映像信号であっても、上
記フィールドメモリにおける書込み開始アドレスと映像
のフィールドの始端とを一致させることができ、このフ
ィールドメモリからの読出しを同様に行っても、表示デ
バイスにおける映像の表示位置が水平方向に偏位するこ
とを防止することができる。
ば、テレビジョン方式の異なる映像信号であっても、上
記フィールドメモリにおける書込み開始アドレスと映像
のフィールドの始端とを一致させることができ、このフ
ィールドメモリからの読出しを同様に行っても、表示デ
バイスにおける映像の表示位置が水平方向に偏位するこ
とを防止することができる。
【００５６】また、本発明に係る映像信号処理装置にお
いては、映像信号が書込まれるフィールドメモリは、上
記映像信号の水平同期信号に同期するラインロックＰＬ
Ｌ回路における上記映像信号のテレビジョン方式に対応
する定常位相誤差の差異に応じてタイミングが可変され
る書込みアドレス初期化パルスを制御回路より供給され
る。
いては、映像信号が書込まれるフィールドメモリは、上
記映像信号の水平同期信号に同期するラインロックＰＬ
Ｌ回路における上記映像信号のテレビジョン方式に対応
する定常位相誤差の差異に応じてタイミングが可変され
る書込みアドレス初期化パルスを制御回路より供給され
る。
【００５７】したがって、この映像信号処理装置におい
ては、テレビジョン方式の異なる映像信号であっても、
上記フィールドメモリにおける書込み開始アドレスと映
像のフィールドの始端とが一致され、読出しが同様に行
われても、表示デバイスにおける映像の表示位置を水平
方向に偏位することがない。
ては、テレビジョン方式の異なる映像信号であっても、
上記フィールドメモリにおける書込み開始アドレスと映
像のフィールドの始端とが一致され、読出しが同様に行
われても、表示デバイスにおける映像の表示位置を水平
方向に偏位することがない。
【００５８】そして、本発明に係るテレビジョン装置
は、第１の縦横比を有するＮＴＳＣ方式、ＰＡＬ方式、
または、ＳＥＣＡＭ方式の映像信号が入力され該映像信
号に基づく表示を行う第１の縦横比と異なる第２の縦横
比の表示画面を有するテレビジョン装置であって、映像
信号が書込まれるフィールドメモリは、上記映像信号の
水平同期信号に同期するラインロックＰＬＬ回路におけ
る上記映像信号のテレビジョン方式に対応する定常位相
誤差の差異に応じてタイミングが可変される書込みアド
レス初期化パルスを制御回路より供給されるので、テレ
ビジョン方式の異なる映像信号であっても、書込み開始
アドレスと映像のフィールドの始端とが一致されて書込
まれ、読出しが同様に行われても、表示デバイスにおけ
る映像の表示位置を水平方向に偏位させることがないと
ともに、上記フィールドメモリから読み出された映像信
号を所定方向に圧縮し上記圧縮分に応じた大きさの枠部
を上記所定方向両端に付加して該映像信号とともに上記
表示画面に表示させるアスペクト変換回路を備えている
ので、枠部に対する水平方向の偏位のない映像を表示す
ることができる。
は、第１の縦横比を有するＮＴＳＣ方式、ＰＡＬ方式、
または、ＳＥＣＡＭ方式の映像信号が入力され該映像信
号に基づく表示を行う第１の縦横比と異なる第２の縦横
比の表示画面を有するテレビジョン装置であって、映像
信号が書込まれるフィールドメモリは、上記映像信号の
水平同期信号に同期するラインロックＰＬＬ回路におけ
る上記映像信号のテレビジョン方式に対応する定常位相
誤差の差異に応じてタイミングが可変される書込みアド
レス初期化パルスを制御回路より供給されるので、テレ
ビジョン方式の異なる映像信号であっても、書込み開始
アドレスと映像のフィールドの始端とが一致されて書込
まれ、読出しが同様に行われても、表示デバイスにおけ
る映像の表示位置を水平方向に偏位させることがないと
ともに、上記フィールドメモリから読み出された映像信
号を所定方向に圧縮し上記圧縮分に応じた大きさの枠部
を上記所定方向両端に付加して該映像信号とともに上記
表示画面に表示させるアスペクト変換回路を備えている
ので、枠部に対する水平方向の偏位のない映像を表示す
ることができる。
【００５９】
【００６０】すなわち、本発明は、テレビジョン方式の
違いによる表示面部上における表示映像の位置を的確に
補正することができ、特に、いわゆるマルチスタンダー
ド・テレビジョン装置であって表示面部の横縦比が１
６：９となされたものに適用して好適な、映像信号処理
方法、映像信号処理装置及びテレビジョン装置を提供す
ることができるものである。
違いによる表示面部上における表示映像の位置を的確に
補正することができ、特に、いわゆるマルチスタンダー
ド・テレビジョン装置であって表示面部の横縦比が１
６：９となされたものに適用して好適な、映像信号処理
方法、映像信号処理装置及びテレビジョン装置を提供す
ることができるものである。
【図１】本発明に係る映像信号処理方法を実行する本発
明に係る映像信号処理装置を有して構成された本発明に
係るテレビジョン装置の構成を示すブロック図である。
明に係る映像信号処理装置を有して構成された本発明に
係るテレビジョン装置の構成を示すブロック図である。
【図２】上記映像信号処理装置の構成を示すブロック図
である。
である。
【図３】上記映像信号処理装置のフィールドメモリの構
成を示すブロック図である。
成を示すブロック図である。
【図４】上記フィールドメモリにおける映像信号の書込
み及び読出しの動作を説明するグラフである。
み及び読出しの動作を説明するグラフである。
【図５】上記フィールドメモリに映像信号の書込み時に
供給されるパルスのタイミングを示すタイムチャートで
ある。
供給されるパルスのタイミングを示すタイムチャートで
ある。
【図６】上記図５に示すタイムチャートの要部を拡大し
て示すタイムチャートである。
て示すタイムチャートである。
【図７】上記フィールドメモリによる映像信号の記憶の
状態を上記テレビジョン装置の表示デバイス上において
示した正面図である。
状態を上記テレビジョン装置の表示デバイス上において
示した正面図である。
【図８】上記フィールドメモリに映像信号の読出し時に
供給されるパルスのタイミングを示すタイムチャートで
ある。
供給されるパルスのタイミングを示すタイムチャートで
ある。
【図９】上記図８に示すタイムチャートの要部を拡大し
て示すタイムチャートである。
て示すタイムチャートである。
【図１０】上記テレビジョン装置の表示デバイス上にお
ける映像の表示状態を示す正面図である。
ける映像の表示状態を示す正面図である。
【図１１】上記フィールドメモリにおける書込み及び読
出しのアドレスの変化を示すグラフである。
出しのアドレスの変化を示すグラフである。
【図１２】上記テレビジョン装置のフル表示モードにお
ける表示デバイスの表示状態を示す正面図である。
ける表示デバイスの表示状態を示す正面図である。
【図１３】上記テレビジョン装置のズーム表示モードに
おける表示デバイスの表示状態を示す正面図である。
おける表示デバイスの表示状態を示す正面図である。
【図１４】上記テレビジョン装置のノーマル表示モード
における表示デバイスの表示状態を示す正面図である。
における表示デバイスの表示状態を示す正面図である。
【図１５】上記映像信号処理装置のラインロックＰＬＬ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図１６】上記ラインロックＰＬＬ回路における正常な
ロック状態を示すタイムチャートである。
ロック状態を示すタイムチャートである。
【図１７】上記ラインロックＰＬＬ回路において定常位
相誤差が生じてロックしている状態を示すタイムチャー
トである。
相誤差が生じてロックしている状態を示すタイムチャー
トである。
【図１８】従来のテレビジョン装置の横縦比が１６：９
の表示デバイスにおいて横縦比が４：３の映像が表示さ
れた状態を示す正面図である。
の表示デバイスにおいて横縦比が４：３の映像が表示さ
れた状態を示す正面図である。
【図１９】上記従来のテレビジョン装置の表示デバイス
に横縦比が４：３のテレビジョン方式の異なる映像を表
示したときに映像が横方向に偏位した状態を示す正面図
である。
に横縦比が４：３のテレビジョン方式の異なる映像を表
示したときに映像が横方向に偏位した状態を示す正面図
である。
３・・・・・・・・・・・・・・・・・・・・・・フィールド倍速アスペクト変
換回路 ９・・・・・・・・・・・・・・・・・・・・・・ＣＲＴ １１，２１，３１・・・・・・・・・・Ａ／Ｄコンバータ １２，２２，３２・・・・・・・・・・フィールドメモリ ４０・・・・・・・・・・・・・・・・・・・・・・ラインロックＰＬＬ回路 ４１・・・・・・・・・・・・・・・・・・・・・・倍速コントローラ ４３・・・・・・・・・・・・・・・・・・・・・・計数コントローラ ＷＣＫ・・・・・・・・・・・・・・・・・・・・書込み側システムクロック ＷＶＣＬＲ・・・・・・・・・・・・・・・・書込みアドレスクリアパル
ス ＷＨＣＬＲ・・・・・・・・・・・・・・・・書込み画素アドレスクリア
パルス ＷＨＩＮＣ・・・・・・・・・・・・・・・・書込みラインアドレスイン
クリメントパルス ＲＣＫ・・・・・・・・・・・・・・・・・・・・読出し側システムクロック ＲＶＣＬＲ・・・・・・・・・・・・・・・・読出しアドレスクリアパル
ス ＲＨＣＬＲ・・・・・・・・・・・・・・・・読出し画素アドレスクリア
パルス ＲＨＩＮＣ・・・・・・・・・・・・・・・・読出しラインアドレスイン
クリメントパルス
換回路 ９・・・・・・・・・・・・・・・・・・・・・・ＣＲＴ １１，２１，３１・・・・・・・・・・Ａ／Ｄコンバータ １２，２２，３２・・・・・・・・・・フィールドメモリ ４０・・・・・・・・・・・・・・・・・・・・・・ラインロックＰＬＬ回路 ４１・・・・・・・・・・・・・・・・・・・・・・倍速コントローラ ４３・・・・・・・・・・・・・・・・・・・・・・計数コントローラ ＷＣＫ・・・・・・・・・・・・・・・・・・・・書込み側システムクロック ＷＶＣＬＲ・・・・・・・・・・・・・・・・書込みアドレスクリアパル
ス ＷＨＣＬＲ・・・・・・・・・・・・・・・・書込み画素アドレスクリア
パルス ＷＨＩＮＣ・・・・・・・・・・・・・・・・書込みラインアドレスイン
クリメントパルス ＲＣＫ・・・・・・・・・・・・・・・・・・・・読出し側システムクロック ＲＶＣＬＲ・・・・・・・・・・・・・・・・読出しアドレスクリアパル
ス ＲＨＣＬＲ・・・・・・・・・・・・・・・・読出し画素アドレスクリア
パルス ＲＨＩＮＣ・・・・・・・・・・・・・・・・読出しラインアドレスイン
クリメントパルス
Claims (3)
- 【請求項１】 映像信号をフィールドメモリに書込むと
ともに、このフィールドメモリより読出した映像信号に
基づき映像表示を行うにあたって、 上記映像信号の水平同期信号に同期するラインロックＰ
ＬＬ回路における該映像信号のテレビジョン方式に対応
する定常位相誤差の差異に応じてタイミングが可変され
る書込みアドレス初期化パルスを上記フィールドメモリ
に供給し、 上記映像信号と該フィールドメモリにおける書込み開始
アドレスとの対応関係を上記テレビジョン方式に対応づ
けて変更してなる映像信号処理方法。 - 【請求項２】 映像信号が書込まれるフィールドメモリ
と、 上記映像信号の水平同期信号に同期するラインロックＰ
ＬＬ回路と、 上記ラインロックＰＬＬ回路における上記映像信号のテ
レビジョン方式に対応する定常位相誤差の差異に応じて
タイミングが可変される書込みアドレス初期化パルスを
上記フィールドメモリに供給する制御回路とを備えてな
る映像信号処理装置。 - 【請求項３】 第１の縦横比を有するＮＴＳＣ方式、Ｐ
ＡＬ方式、または、ＳＥＣＡＭ方式の映像信号が入力さ
れ、該映像信号に基づく表示を行う第１の縦横比と異な
る第２の縦横比の表示画面を有するテレビジョン装置に
おいて、 上記各方式の映像信号が書込まれるフィールドメモリ
と、 上記各方式の映像信号の水平同期信号に同期するライン
ロックＰＬＬ回路と、 上記ラインロックＰＬＬ回路における上記各方式の映像
信号に対応する定常位相誤差の差異に応じてタイミング
が可変される書込みアドレス初期化パルスを上記フィー
ルドメモリに供給する制御回路と、 上記フィールドメモリから読み出された映像信号を所定
方向に圧縮し、上記圧縮分に応じた大きさの枠部を上記
所定方向両端に付加して該映像信号とともに上記表示画
面に表示させるアスペクト変換回路と を備えてなるテレ
ビジョン装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325793A JP3304501B2 (ja) | 1993-05-14 | 1993-05-14 | 映像信号処理方法、映像信号処理装置及びテレビジョン装置 |
| DE69414454T DE69414454T2 (de) | 1993-05-14 | 1994-05-09 | Fernsehsystemabhängige Videosignalverarbeitung |
| EP94303327A EP0624975B1 (en) | 1993-05-14 | 1994-05-09 | Television system dependent video signal processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325793A JP3304501B2 (ja) | 1993-05-14 | 1993-05-14 | 映像信号処理方法、映像信号処理装置及びテレビジョン装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326939A JPH06326939A (ja) | 1994-11-25 |
| JP3304501B2 true JP3304501B2 (ja) | 2002-07-22 |
Family
ID=14607572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11325793A Expired - Fee Related JP3304501B2 (ja) | 1993-05-14 | 1993-05-14 | 映像信号処理方法、映像信号処理装置及びテレビジョン装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0624975B1 (ja) |
| JP (1) | JP3304501B2 (ja) |
| DE (1) | DE69414454T2 (ja) |
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|---|---|---|---|---|
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| US4928182A (en) * | 1989-01-31 | 1990-05-22 | North American Philips Corporation | Dual aspect ratio display with cyclicly moving raster area to prevent uneven phosphor aging |
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-
1993
- 1993-05-14 JP JP11325793A patent/JP3304501B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-09 DE DE69414454T patent/DE69414454T2/de not_active Expired - Lifetime
- 1994-05-09 EP EP94303327A patent/EP0624975B1/en not_active Expired - Lifetime
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|---|---|
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| JPH06326939A (ja) | 1994-11-25 |
| DE69414454D1 (de) | 1998-12-17 |
| EP0624975A1 (en) | 1994-11-17 |
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