JPH05207326A - 水平圧縮ｐｌｌ回路 - Google Patents
水平圧縮ｐｌｌ回路Info
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- JPH05207326A JPH05207326A JP4013006A JP1300692A JPH05207326A JP H05207326 A JPH05207326 A JP H05207326A JP 4013006 A JP4013006 A JP 4013006A JP 1300692 A JP1300692 A JP 1300692A JP H05207326 A JPH05207326 A JP H05207326A
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- 238000007906 compression Methods 0.000 title claims abstract description 30
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- 230000010355 oscillation Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
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- Transforming Electric Information Into Light Information (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 圧縮率を複数個設定したいときに２個のＰＬ
Ｌ回路で構成できる水平圧縮ＰＬＬ回路を提供する。 【構成】 水平パルスを第１ＰＬＬ回路９と第２ＰＬＬ
回路10に入力して、前記第１ＰＬＬ回路で前記水平パル
スを基準にラインロックされた第１クロックＣＫＡを発
生する手段と、前記第２ＰＬＬ回路で前記水平パルスを
基準にラインロックされ、且つ外部から入力された信号
Ｓによって周波数を変更設定される第２クロックＣＫＢ
を発生する手段とを備える。
Ｌ回路で構成できる水平圧縮ＰＬＬ回路を提供する。 【構成】 水平パルスを第１ＰＬＬ回路９と第２ＰＬＬ
回路10に入力して、前記第１ＰＬＬ回路で前記水平パル
スを基準にラインロックされた第１クロックＣＫＡを発
生する手段と、前記第２ＰＬＬ回路で前記水平パルスを
基準にラインロックされ、且つ外部から入力された信号
Ｓによって周波数を変更設定される第２クロックＣＫＢ
を発生する手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明はアスペクト比16：９のデ
ィスプレイに４：３の映像信号を水平方向に３：４に圧
縮し表示するための水平圧縮回路に用いるクロックを発
生する水平圧縮ＰＬＬ(Ｐhase Ｌock Ｌoop)回路に関す
る。
ィスプレイに４：３の映像信号を水平方向に３：４に圧
縮し表示するための水平圧縮回路に用いるクロックを発
生する水平圧縮ＰＬＬ(Ｐhase Ｌock Ｌoop)回路に関す
る。
【０００２】
【従来の技術】近年、テレビ受像機の大型化が進み、さ
らに臨場感あふれる映像を表示するためにアスペクト比
16：９のディスプレイが開発され、その普及が進められ
ている。そのアスペクト比16：９のディスプレイに４：
３の映像信号を表示するときは、水平方向に３：４に圧
縮し表示する。その水平圧縮回路とともにクロックを発
生する水平圧縮ＰＬＬ回路の開発も進められ様々なもの
が提案されている。
らに臨場感あふれる映像を表示するためにアスペクト比
16：９のディスプレイが開発され、その普及が進められ
ている。そのアスペクト比16：９のディスプレイに４：
３の映像信号を表示するときは、水平方向に３：４に圧
縮し表示する。その水平圧縮回路とともにクロックを発
生する水平圧縮ＰＬＬ回路の開発も進められ様々なもの
が提案されている。
【０００３】以下、図面を参照しながら、上述の水平圧
縮ＰＬＬ回路の一例について説明する。図３，図４はＥ
ＤＴＶ(Ｅnhanced Ｄefinition ＴＶ…クリアビジョン)
の説明のための波形図であり、図５はアスペクト比16：
９のディスプレイ20に４：３の映像信号16をそのまま表
示したときの画像図であり、図６は図５のアスペクト比
16：９のディスプレイ20に４：３の映像信号16を水平方
向に３：４に圧縮し正しい画像にして表示したときの画
像図であり、図５の楕円18は図６では円19に変換され
る。そして、図６の17は４：３の映像信号16のマスク部
分である。
縮ＰＬＬ回路の一例について説明する。図３，図４はＥ
ＤＴＶ(Ｅnhanced Ｄefinition ＴＶ…クリアビジョン)
の説明のための波形図であり、図５はアスペクト比16：
９のディスプレイ20に４：３の映像信号16をそのまま表
示したときの画像図であり、図６は図５のアスペクト比
16：９のディスプレイ20に４：３の映像信号16を水平方
向に３：４に圧縮し正しい画像にして表示したときの画
像図であり、図５の楕円18は図６では円19に変換され
る。そして、図６の17は４：３の映像信号16のマスク部
分である。
【０００４】図２は従来の水平圧縮ＰＬＬ回路に用いた
ＥＤＴＶのブロック図であり、図２(1)において、１は
３次元処理回路、２は第１メモリ、３は第２メモリ、４
は第３メモリ、５は第１切換回路、６は第１デジタルア
ナログ変換器(以下、ＤＡＣという)、７は第２ＤＡＣ、
８は第３ＤＡＣであり、図２(2)において、11は第１Ｐ
ＬＬ回路、12は第２ＰＬＬ回路、13は第３ＰＬＬ回路、
14は分周回路、15は第２切換回路である。
ＥＤＴＶのブロック図であり、図２(1)において、１は
３次元処理回路、２は第１メモリ、３は第２メモリ、４
は第３メモリ、５は第１切換回路、６は第１デジタルア
ナログ変換器(以下、ＤＡＣという)、７は第２ＤＡＣ、
８は第３ＤＡＣであり、図２(2)において、11は第１Ｐ
ＬＬ回路、12は第２ＰＬＬ回路、13は第３ＰＬＬ回路、
14は分周回路、15は第２切換回路である。
【０００５】上記図２に示す構成の３次元処理回路１は
画像(ビデオ信号Ｖ，色差信号Ｒ−Ｙ，Ｂ−Ｙ)の３次元
処理を行ない、第１切換回路５は第１メモリ２と第２メ
モリ３の出力である現在の輝度信号Ｙ1と補間輝度信号
Ｙ2をライン毎に切換える。第１ＤＡＣ６は輝度信号
(Ｙ)をデジタルからアナログに変換し、第２ＤＡＣ７と
第３ＤＡＣ８は色差信号(Ｒ−Ｙ，Ｂ−Ｙ)をデジタルか
らアナログに変換する。また第１ＰＬＬ回路11、第２Ｐ
ＬＬ回路12、第３ＰＬＬ回路13は各々入力された水平パ
ルスＨを基準にラインロックされたクロックを出力す
る。そして、分周回路14は第１ＰＬＬ回路11の出力クロ
ックを分周し、第２切換回路15は第１ＰＬＬ回路11，第
２ＰＬＬ回路12、第３ＰＬＬ回路13の出力クロックを切
換える。
画像(ビデオ信号Ｖ，色差信号Ｒ−Ｙ，Ｂ−Ｙ)の３次元
処理を行ない、第１切換回路５は第１メモリ２と第２メ
モリ３の出力である現在の輝度信号Ｙ1と補間輝度信号
Ｙ2をライン毎に切換える。第１ＤＡＣ６は輝度信号
(Ｙ)をデジタルからアナログに変換し、第２ＤＡＣ７と
第３ＤＡＣ８は色差信号(Ｒ−Ｙ，Ｂ−Ｙ)をデジタルか
らアナログに変換する。また第１ＰＬＬ回路11、第２Ｐ
ＬＬ回路12、第３ＰＬＬ回路13は各々入力された水平パ
ルスＨを基準にラインロックされたクロックを出力す
る。そして、分周回路14は第１ＰＬＬ回路11の出力クロ
ックを分周し、第２切換回路15は第１ＰＬＬ回路11，第
２ＰＬＬ回路12、第３ＰＬＬ回路13の出力クロックを切
換える。
【０００６】なお、ＰＬＬ回路は３個で説明したが、圧
縮率が複数ある時は、ＰＬＬ回路を複数個設けても差し
支えない。
縮率が複数ある時は、ＰＬＬ回路を複数個設けても差し
支えない。
【０００７】以上のように構成された水平圧縮ＰＬＬ回
路について、その動作を説明する。図２(2)に示すよう
にまず、入力された水平パルスＨを基準して第１ＰＬＬ
回路11においてラインロックされた周波数ｆ１＝1820ｆ
ｈのクロックが出力される。ここでｆｈは入力される水
平パルスの周波数である。そして、第１ＰＬＬ回路11の
出力クロックを分周回路14で分周し第１クロック(ＣＫ
Ａ)として出力される。また、同時に第２ＰＬＬ回路12
及び第３ＰＬＬ回路13でも同様に水平パルスＨを基準に
してラインロックされたクロック(周波数ｆ２，ｆ３)が
出力される。そして、切換回路15で第１ＰＬＬ回路11の
出力クロック(周波数ｆ１)と第２ＰＬＬ回路12の出力ク
ロック(周波数ｆ２)と第３ＰＬＬ回路13の出力クロック
(周波数ｆ３)のいずれかが選択され第２クロック(ＣＫ
Ｂ)として出力される。
路について、その動作を説明する。図２(2)に示すよう
にまず、入力された水平パルスＨを基準して第１ＰＬＬ
回路11においてラインロックされた周波数ｆ１＝1820ｆ
ｈのクロックが出力される。ここでｆｈは入力される水
平パルスの周波数である。そして、第１ＰＬＬ回路11の
出力クロックを分周回路14で分周し第１クロック(ＣＫ
Ａ)として出力される。また、同時に第２ＰＬＬ回路12
及び第３ＰＬＬ回路13でも同様に水平パルスＨを基準に
してラインロックされたクロック(周波数ｆ２，ｆ３)が
出力される。そして、切換回路15で第１ＰＬＬ回路11の
出力クロック(周波数ｆ１)と第２ＰＬＬ回路12の出力ク
ロック(周波数ｆ２)と第３ＰＬＬ回路13の出力クロック
(周波数ｆ３)のいずれかが選択され第２クロック(ＣＫ
Ｂ)として出力される。
【０００８】ところで３次元処理回路１では第１クロッ
ク(ＣＫＡ)を用いて、入力されたビデオ信号(Ｖ)と色差
信号(Ｒ−Ｙ，Ｂ−Ｙ)から３次元Ｙ／Ｃ分離、動き検
出、走査線補間処理などを行い、現在の輝度信号(Ｙ１)
と補間により求めた補間輝度信号(Ｙ２)及び色差信号
(Ｒ−Ｙ，Ｂ−Ｙ)が出力される。
ク(ＣＫＡ)を用いて、入力されたビデオ信号(Ｖ)と色差
信号(Ｒ−Ｙ，Ｂ−Ｙ)から３次元Ｙ／Ｃ分離、動き検
出、走査線補間処理などを行い、現在の輝度信号(Ｙ１)
と補間により求めた補間輝度信号(Ｙ２)及び色差信号
(Ｒ−Ｙ，Ｂ−Ｙ)が出力される。
【０００９】そしてアスペクト比16：９のディスプレイ
20に４：３の映像信号16をそのまま表示するときは図５
に例示するように円は楕円18となり、３次元処理回路１
の出力信号である輝度信号(Ｙ１)，補間輝度信号(Ｙ
２)、色差信号(Ｒ−Ｙ，Ｂ−Ｙ)はそれぞれ第１メモリ
２，第２メモリ３，第３メモリ４に書き込み用の第１ク
ロック(ＣＫＡ)で１ライン分書き込まれ(図３(a))、読
み出し用の第２クロック(ＣＫＢ)で２ライン同じライン
の信号が読み出される(図３(b))。
20に４：３の映像信号16をそのまま表示するときは図５
に例示するように円は楕円18となり、３次元処理回路１
の出力信号である輝度信号(Ｙ１)，補間輝度信号(Ｙ
２)、色差信号(Ｒ−Ｙ，Ｂ−Ｙ)はそれぞれ第１メモリ
２，第２メモリ３，第３メモリ４に書き込み用の第１ク
ロック(ＣＫＡ)で１ライン分書き込まれ(図３(a))、読
み出し用の第２クロック(ＣＫＢ)で２ライン同じライン
の信号が読み出される(図３(b))。
【００１０】このとき第２クロック(ＣＫＢ)(図３(b))
は第２切換回路15で選択された第１ＰＬＬ回路11の出力
クロックとなり、第２クロック(ＣＫＢ)の周波数は第１
クロック(ＣＫＡ)(図３(a))が分周回路14で分周されて
いるので、第１クロック(ＣＫＡ)の周波数の２倍とな
る。そして、第１切換回路５において第１メモリ２の出
力信号と第２メモリ３の出力信号がライン毎に切換えら
れ図４(d)に示す補間輝度信号(Ｙ２)が図４(c)に示す輝
度信号(Ｙ１)間に図４(e)に示すように挿入される。最
後に第１ＤＡＣ６で輝度信号(Ｙ)はデジタルからアナロ
グに変換され、第２ＤＡＣ７，第３ＤＡＣ８で色差信号
(Ｒ−Ｙ，Ｂ−Ｙ)は夫々デジタルからアナログに変換さ
れる。
は第２切換回路15で選択された第１ＰＬＬ回路11の出力
クロックとなり、第２クロック(ＣＫＢ)の周波数は第１
クロック(ＣＫＡ)(図３(a))が分周回路14で分周されて
いるので、第１クロック(ＣＫＡ)の周波数の２倍とな
る。そして、第１切換回路５において第１メモリ２の出
力信号と第２メモリ３の出力信号がライン毎に切換えら
れ図４(d)に示す補間輝度信号(Ｙ２)が図４(c)に示す輝
度信号(Ｙ１)間に図４(e)に示すように挿入される。最
後に第１ＤＡＣ６で輝度信号(Ｙ)はデジタルからアナロ
グに変換され、第２ＤＡＣ７，第３ＤＡＣ８で色差信号
(Ｒ−Ｙ，Ｂ−Ｙ)は夫々デジタルからアナログに変換さ
れる。
【００１１】そしてアスペクト比16：９のディスプレイ
20に４：３の映像信号16を水平方向に圧縮し表示すると
きは、第２切換回路15で第２クロック(ＣＫＢ)として第
２ＰＬＬ回路12の出力クロックを選択する。水平方向に
３／４の圧縮を行いたいときは第２ＰＬＬ回路12の出力
クロックの周波数を第１クロック(ＣＫＡ)の周波数２×
４／３倍にすれば良い。このときのメモリの動作は第１
メモリ２を例にとると、図４に示すように輝度信号(Ｙ)
(図４(a))は第１クロック(ＣＫＡ)で１ライン分書き込
まれ、第２クロック(ＣＫＢ)で読み出される(図４
(b))。そして第２クロック(ＣＫＢ)の周波数が第１クロ
ックの周波数の８／３のため１ライン分が３／４の時間
で読み出されるため残りの１／４をマスク処理(図４
(b))し、別のあるレベルに固定される。
20に４：３の映像信号16を水平方向に圧縮し表示すると
きは、第２切換回路15で第２クロック(ＣＫＢ)として第
２ＰＬＬ回路12の出力クロックを選択する。水平方向に
３／４の圧縮を行いたいときは第２ＰＬＬ回路12の出力
クロックの周波数を第１クロック(ＣＫＡ)の周波数２×
４／３倍にすれば良い。このときのメモリの動作は第１
メモリ２を例にとると、図４に示すように輝度信号(Ｙ)
(図４(a))は第１クロック(ＣＫＡ)で１ライン分書き込
まれ、第２クロック(ＣＫＢ)で読み出される(図４
(b))。そして第２クロック(ＣＫＢ)の周波数が第１クロ
ックの周波数の８／３のため１ライン分が３／４の時間
で読み出されるため残りの１／４をマスク処理(図４
(b))し、別のあるレベルに固定される。
【００１２】また水平方向に３／４以外の圧縮率で圧縮
するときは第２切換回路15で第２クロック(ＣＫＢ)とし
てその圧縮率に対応した第３ＰＬＬ回路13の出力クロッ
クを選択すれば良い。
するときは第２切換回路15で第２クロック(ＣＫＢ)とし
てその圧縮率に対応した第３ＰＬＬ回路13の出力クロッ
クを選択すれば良い。
【００１３】
【発明が解決しようとする課題】しかしながら上記の構
成では圧縮率を複数設定したいときは書き込み用のＰＬ
Ｌ回路の他に読み出し用の第２のクロックとしてそれぞ
れの圧縮率に対応するＰＬＬ回路を圧縮率の数だけ複数
個設けなければならないという課題を有していた。
成では圧縮率を複数設定したいときは書き込み用のＰＬ
Ｌ回路の他に読み出し用の第２のクロックとしてそれぞ
れの圧縮率に対応するＰＬＬ回路を圧縮率の数だけ複数
個設けなければならないという課題を有していた。
【００１４】本発明は上記課題に鑑み、圧縮率を複数設
定したいときでも２つのＰＬＬ回路で簡単に構成できる
水平圧縮ＰＬＬ回路を提供することを目的とするもので
ある。
定したいときでも２つのＰＬＬ回路で簡単に構成できる
水平圧縮ＰＬＬ回路を提供することを目的とするもので
ある。
【００１５】
【課題を解決するための手段】本発明は、水平パルスを
第１ＰＬＬ回路と第２ＰＬＬ回路に入力して、前記第１
ＰＬＬ回路で前記水平パルスを基準にラインロックされ
た書き込み用第１クロックＣＫＡを発生する手段と、前
記第２ＰＬＬ回路で前記水平パルスを基準にラインロッ
クされ、且つ外部から入力された信号によって周数波を
変更設定される読み出し用第２クロックＣＫＢを発生す
る手段とを備えたことを特徴とする。
第１ＰＬＬ回路と第２ＰＬＬ回路に入力して、前記第１
ＰＬＬ回路で前記水平パルスを基準にラインロックされ
た書き込み用第１クロックＣＫＡを発生する手段と、前
記第２ＰＬＬ回路で前記水平パルスを基準にラインロッ
クされ、且つ外部から入力された信号によって周数波を
変更設定される読み出し用第２クロックＣＫＢを発生す
る手段とを備えたことを特徴とする。
【００１６】
【作用】本発明によれば第１ＰＬＬ回路で発生する第１
クロックによってメモリに書き込み、外部からの信号に
より発信周波数が変更設定される第２ＰＬＬ回路で発生
する第２クロックで読み出すことにより複数個の圧縮比
の水平方向の圧縮ができる。
クロックによってメモリに書き込み、外部からの信号に
より発信周波数が変更設定される第２ＰＬＬ回路で発生
する第２クロックで読み出すことにより複数個の圧縮比
の水平方向の圧縮ができる。
【００１７】
【実施例】図１は本発明の一実施例の水平圧縮ＰＬＬ回
路を用いたＥＤＴＶのブロック図である。図１におい
て、９は第１のＰＬＬ回路で第１クロック(ＣＫＡ)を発
生する。10は外部からの信号Ｓにより周波数の可変でき
るＰＬＬ回路で第２クロック(ＣＫＢ)を発生する。他の
記号で従来例(図２)と同じブロックには同じ記号を付し
その説明を省略する。
路を用いたＥＤＴＶのブロック図である。図１におい
て、９は第１のＰＬＬ回路で第１クロック(ＣＫＡ)を発
生する。10は外部からの信号Ｓにより周波数の可変でき
るＰＬＬ回路で第２クロック(ＣＫＢ)を発生する。他の
記号で従来例(図２)と同じブロックには同じ記号を付し
その説明を省略する。
【００１８】以上のように構成された水平圧縮ＰＬＬ回
路について、以下その動作を説明する。
路について、以下その動作を説明する。
【００１９】まず、入力された水平パルスＨを基準にし
て第１のＰＬＬ回路９においてラインロックされた周波
数ｆ１＝910ｆｈの第１クロック(ＣＫＡ)が出力され
る。ここでｆｈは入力される水平パルスの周波数であ
る。
て第１のＰＬＬ回路９においてラインロックされた周波
数ｆ１＝910ｆｈの第１クロック(ＣＫＡ)が出力され
る。ここでｆｈは入力される水平パルスの周波数であ
る。
【００２０】ところで３次元処理回路１では第１クロッ
ク(ＣＫＡ)を用いて、入力されたビデオ信号(Ｖ)と色差
信号(Ｒ−Ｙ，Ｂ−Ｙ)から３次元Ｙ／Ｃ分離、動き検
出、走査線補間処理などを行い、現在の輝度信号(Ｙ１)
と補間により求めた補間輝度信号(Ｙ２)及び色差信号
(Ｒ−Ｙ，Ｂ−Ｙ)が出力される。
ク(ＣＫＡ)を用いて、入力されたビデオ信号(Ｖ)と色差
信号(Ｒ−Ｙ，Ｂ−Ｙ)から３次元Ｙ／Ｃ分離、動き検
出、走査線補間処理などを行い、現在の輝度信号(Ｙ１)
と補間により求めた補間輝度信号(Ｙ２)及び色差信号
(Ｒ−Ｙ，Ｂ−Ｙ)が出力される。
【００２１】そしてアスペクト比16：９のディスプレイ
20に４：３の映像信号16をそのまま表示する図５の場合
のときは、３次元処理回路１の出力信号である輝度信号
(Ｙ１)，補間輝度信号(Ｙ２)，色差信号(Ｒ−Ｙ，Ｂ−
Ｙ)はそれぞれ第１メモリ２，第３メモリ３，第３メモ
リ４に第１クロック(ＣＫＡ)で１ライン分書き込まれ
(図３(a))、第２クロック(ＣＫＢ)で２ライン同じライ
ンの信号が読み出される(図３(b))。
20に４：３の映像信号16をそのまま表示する図５の場合
のときは、３次元処理回路１の出力信号である輝度信号
(Ｙ１)，補間輝度信号(Ｙ２)，色差信号(Ｒ−Ｙ，Ｂ−
Ｙ)はそれぞれ第１メモリ２，第３メモリ３，第３メモ
リ４に第１クロック(ＣＫＡ)で１ライン分書き込まれ
(図３(a))、第２クロック(ＣＫＢ)で２ライン同じライ
ンの信号が読み出される(図３(b))。
【００２２】このときの第２クロック(ＣＫＢ)は第２Ｐ
ＬＬ回路10で外部からの信号Ｓによりその周波数が制御
され設定され、第２クロック(ＣＫＢ)の周波数は第１ク
ロック(ＣＫＡ)の周波数の２倍となる。
ＬＬ回路10で外部からの信号Ｓによりその周波数が制御
され設定され、第２クロック(ＣＫＢ)の周波数は第１ク
ロック(ＣＫＡ)の周波数の２倍となる。
【００２３】そして、第１切換回路５において第１メモ
リ２の出力信と第２メモリ３の出力信号がライン毎に切
換えられ補間輝輝度信号(Ｙ２)(図４(d))が輝度信号(Ｙ
１)(図４(c))の間に図４(e)に示すように挿入される。
最後に第１ＤＡＣ６で輝度信号(Ｙ)はデジタルからアナ
ログに変換され、第２ＤＡＣ７、第３ＤＡＣ８で色差信
号(Ｒ−Ｙ，Ｂ−Ｙ)はデジタルからアナログに変換され
る。
リ２の出力信と第２メモリ３の出力信号がライン毎に切
換えられ補間輝輝度信号(Ｙ２)(図４(d))が輝度信号(Ｙ
１)(図４(c))の間に図４(e)に示すように挿入される。
最後に第１ＤＡＣ６で輝度信号(Ｙ)はデジタルからアナ
ログに変換され、第２ＤＡＣ７、第３ＤＡＣ８で色差信
号(Ｒ−Ｙ，Ｂ−Ｙ)はデジタルからアナログに変換され
る。
【００２４】そしてアスペクト比16：９のディスプレイ
20に４：３の映像信号16を水平方向に圧縮し表示すると
きは、外部からの信号Ｓで第ＰＬＬ回路10の出力クロッ
クの周波数を切り換えて第２クロック(ＣＫＢ)として出
力する。水平方向に３／４の圧縮を行いたいときは第２
ＰＬＬ回路10の出力クロックの周波数を第１クロック
(ＣＫＡ)の周波数２×４／３倍にすれば良い。このとき
のメモリの動作は第１メモリ２を例にとると図４のよう
に輝度信号(Ｙ)(図４(a))は第１クロック(ＣＫＡ)で１
ライン分書き込まれ、第２クロック(ＣＫＢ)で読み出さ
れる(図４(b))。
20に４：３の映像信号16を水平方向に圧縮し表示すると
きは、外部からの信号Ｓで第ＰＬＬ回路10の出力クロッ
クの周波数を切り換えて第２クロック(ＣＫＢ)として出
力する。水平方向に３／４の圧縮を行いたいときは第２
ＰＬＬ回路10の出力クロックの周波数を第１クロック
(ＣＫＡ)の周波数２×４／３倍にすれば良い。このとき
のメモリの動作は第１メモリ２を例にとると図４のよう
に輝度信号(Ｙ)(図４(a))は第１クロック(ＣＫＡ)で１
ライン分書き込まれ、第２クロック(ＣＫＢ)で読み出さ
れる(図４(b))。
【００２５】またその他の圧縮比で水平圧縮するときは
外部からの信号Ｓで第２ＰＬＬ回路10の発振周波数を変
えれば良い。
外部からの信号Ｓで第２ＰＬＬ回路10の発振周波数を変
えれば良い。
【００２６】
【発明の効果】以上説明したように本発明によれば、水
平パルスを基準にラインロックされた第１のクロックを
発生する第１のＰＬＬ回路と、前記水平パルスを基準に
外部からの信号によって周波数を制御設定することので
きる第２クロックを発生する第２ＰＬＬ回路とを設ける
ことにより、第１ＰＬＬ回路の発生する第１クロックに
よってメモリに書き込み、外部からの信号により発信周
波数の可変できる第２ＰＬＬ回路で発生する第２クロッ
クで読み出すことにより数多くの圧縮比の水平方向の圧
縮ができる。
平パルスを基準にラインロックされた第１のクロックを
発生する第１のＰＬＬ回路と、前記水平パルスを基準に
外部からの信号によって周波数を制御設定することので
きる第２クロックを発生する第２ＰＬＬ回路とを設ける
ことにより、第１ＰＬＬ回路の発生する第１クロックに
よってメモリに書き込み、外部からの信号により発信周
波数の可変できる第２ＰＬＬ回路で発生する第２クロッ
クで読み出すことにより数多くの圧縮比の水平方向の圧
縮ができる。
【図１】本発明の一実施例におれる水平圧縮ＰＬＬ回路
を用いたＥＤＴＶのブロック図である。
を用いたＥＤＴＶのブロック図である。
【図２】従来の一実施例におれる水平圧縮ＰＬＬ回路を
用いたＥＤＴＶのブロック図である。
用いたＥＤＴＶのブロック図である。
【図３】ＥＤＴＶ説明のための波形図である。
【図４】ＥＤＴＶ説明のための波形図である。
【図５】アスペクト比16：９のディスプレイに４：３の
映像信号をそのまま表示したときの画像図である。
映像信号をそのまま表示したときの画像図である。
【図６】アスペクト比16：９のディスプレイに４：３の
映像信号を水平方向に圧縮し表示ししたときの画像図で
ある。
映像信号を水平方向に圧縮し表示ししたときの画像図で
ある。
１…３次元処理回路、 ２…第１メモリ、 ３…第２メ
モリ、 ４…第３メモリ、５…第１切換回路、 ６…第
１ＤＡＣ、 ７…第２ＤＡＣ、 ８…第３ＤＡＣ、９…
第１ＰＬＬ回路、 10…第２ＰＬＬ回路、 15…第２切
換回路、 16…４：３映像信号、 17…マスク部分、
18…楕円、 19…円、 20…16：９ディスプレイ。
モリ、 ４…第３メモリ、５…第１切換回路、 ６…第
１ＤＡＣ、 ７…第２ＤＡＣ、 ８…第３ＤＡＣ、９…
第１ＰＬＬ回路、 10…第２ＰＬＬ回路、 15…第２切
換回路、 16…４：３映像信号、 17…マスク部分、
18…楕円、 19…円、 20…16：９ディスプレイ。
Claims (1)
- 【請求項１】 水平パルスを第１ＰＬＬ回路と第２ＰＬ
Ｌ回路に入力して、前記第１ＰＬＬ回路で前記水平パル
スを基準にラインロックされた書き込み用第１クロック
ＣＫＡを発生する手段と、前記第２ＰＬＬ回路で前記水
平パルスを基準にラインロックされ、且つ外部から入力
された信号によって周数波を変更設定される読み出し用
第２クロックＣＫＢを発生する手段とを備えたことを特
徴とする水平圧縮ＰＬＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013006A JPH05207326A (ja) | 1992-01-28 | 1992-01-28 | 水平圧縮ｐｌｌ回路 |
| KR93000780A KR0137399B1 (en) | 1992-01-28 | 1993-01-21 | Phase locked loop circuit |
| US08/008,797 US5629962A (en) | 1992-01-28 | 1993-01-27 | Phase locked loop circuit |
| EP93101133A EP0553767B1 (en) | 1992-01-28 | 1993-01-28 | Phase locked loop circuit |
| DE69321002T DE69321002T2 (de) | 1992-01-28 | 1993-01-28 | Phasenregelschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013006A JPH05207326A (ja) | 1992-01-28 | 1992-01-28 | 水平圧縮ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05207326A true JPH05207326A (ja) | 1993-08-13 |
Family
ID=11821093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013006A Pending JPH05207326A (ja) | 1992-01-28 | 1992-01-28 | 水平圧縮ｐｌｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5629962A (ja) |
| EP (1) | EP0553767B1 (ja) |
| JP (1) | JPH05207326A (ja) |
| KR (1) | KR0137399B1 (ja) |
| DE (1) | DE69321002T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100431805B1 (ko) * | 2002-05-16 | 2004-05-17 | 뮤텔테크놀러지 주식회사 | 단일 칩 시스템의 클럭신호 발생회로 및 방법 |
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| KR970001387B1 (ko) * | 1992-08-26 | 1997-02-05 | 니뽄 덴끼 가부시끼가이샤 | 발진 회로와 그 회로를 이용한 픽쳐-인-픽쳐 시스템 |
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1992
- 1992-01-28 JP JP4013006A patent/JPH05207326A/ja active Pending
-
1993
- 1993-01-21 KR KR93000780A patent/KR0137399B1/ko not_active IP Right Cessation
- 1993-01-27 US US08/008,797 patent/US5629962A/en not_active Expired - Fee Related
- 1993-01-28 EP EP93101133A patent/EP0553767B1/en not_active Expired - Lifetime
- 1993-01-28 DE DE69321002T patent/DE69321002T2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5629962A (en) | 1997-05-13 |
| DE69321002D1 (de) | 1998-10-22 |
| EP0553767A1 (en) | 1993-08-04 |
| EP0553767B1 (en) | 1998-09-16 |
| DE69321002T2 (de) | 1999-05-06 |
| KR0137399B1 (en) | 1998-04-27 |
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