DE69321002T2 - Phasenregelschaltung - Google Patents

Phasenregelschaltung

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    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

  • Die vorliegende Erfindung betrifft im allgemeinen eine Phasenregelschaltung entsprechend dem Oberbegriff des Anspruches 1 (nachfolgend als PLL-Schaltung abgekürzt). Diese Art von PLL-Schaltung kann in einer Schaltung zum Umwandeln eines Bildseitenverhältnisses in eine Videoanzeige verwendet werden.
  • JP-A-2004087 offenbart einen PLL entsprechend dem Oberbegriff des Anspruches 1. Jedoch wird die Frequenzteilerfunktion nicht aktiviert, wenn nicht die Pulsbreite des horizontalen Synchronisationssignales eine vorbestimmte Länge überschreitet, da diese Vorrichtung nur zum Reduzieren der ungünstigen Rauscheinflüsse verwendet wird. Dementsprechend ist die Vorrichtung nicht zum Umwandeln verschiedener Bildseitenverhältnisse von Videosignalen geeignet.
  • EP 0 465 225 offenbart ein Videoverarbeitungsgerät, welches eine variable Oszillationsschaltung zum Auslesen von Videodaten aus einem Speicher verwendet, um sich auf verschiedene Bildseitenverhältnisse anzupassen.
  • Das Buch "The Art of Electronics" von Horowitz und Hill beschreibt auf den Seiten 431-435 den Aufbau von PLL's, welche einen digital steuerbaren Frequenzteiler verwenden. Es wird später ein Beispiel der Verwendung von solch einer PLL zur Videotakterzeugung gegeben.
  • Ein Bildseitenverhältnis der Videoanzeige in dem NTSC-Fernsehsystem ist 4 zu 3 (nachfolgend als "4 : 3" bezeichnet), wie es im allgemeinen bekannt ist. Für den Fall, daß das Videobild mit dem Bildseitenverhältnis 4 : 3 in einer Videoanzeige vom Bildseitenverhältnis "16 : 9" im hochauflösenden Fernsehsystem angezeigt wird, muß das Bildseitenverhältnis 4 : 3 auf der Videoanzeige des Bildseitenverhältnisses 16 : 9 durch Reduzieren eines horizontalen Anzeigebereiches auf der Videoanzeige aufrechterhalten werden.
  • Es gibt verschiedene Bildseitenverhältnisse in den Videogeräten. Zum Beispiel sind die Bildseitenverhältnisse der Videobilder in den Videobandrekordern in allen Videobandaufzeichnungssystemen verschieden voneinander. Auf der anderen Seite ist das Bildseitenverhältnis des Videobildes in einem Videoplattenaufzeichnungssystem verschieden zu dem des Videobandaufzeichnungssystemes.
  • Wie oben erwähnt, wird für den Fall, daß ein Videobild verschiedener Videosysteme, die verschiedene Bildseitenverhältnisse aufweisen, auf der Videoanzeige mit dem Bildseitenverhältnis 16 : 9 angezeigt wird, ein horizontaler Anzeigebereich basierend auf einer horizontalen Scanfunktion um ein Verhältnis korrespondierend zu den jeweiligen Bildseitenverhältnissen reduziert.
  • Demzufolge wird das Bildseitenverhältnis des Videobildes, welches auf der Videoanzeige mit dem Bildseitenverhältnis 16 : 9 angezeigt wird, an das Bildseitenverhältnis eines ursprünglichen Videobildes angeglichen und wird ohne Verzerrung im Bild angezeigt. Die Reduzierung des Anzeigebereiches in dem horizontalen Scanbereich wird "horizontale Kompression" genannt, und eine Schaltung wird deshalb eine "horizontale Kompressionsschaltung" genannt.
  • In der horizontalen Kompressionsschaltung vom Stande der Technik wird als erstes ein Videosignal in ein digitales Signal durch einen Analog-Digital-Konverter umgewandelt. Das digitalisierte Videosignal wird in ein Luminanzsignal (Y) und zwei Arten von Farbdifferenzsignalen (R-Y) und (B-Y) durch eine Signalseparationsschaltung getrennt. Dieses abgetrennte Luminanzsignal (Y) und die Farbdifferenzsignale (R-Y) und (B-Y) werden in den jeweiligen Speichern gespeichert. Jeder Speicher hat eine Kapazität, um Daten von einer Scanlinie des Luminanzsignales (Y), dem Farbdifferenzsignal (R-Y) oder dem Farbdifferenzsignal (B-Y) aufzuzeichnen und die Daten einer Scanlinie werden in Synchronisation mit einem "Schreibtaktsignal" aufgezeichnet, welches an jedem Schreibanschluß von jedem Speicher angelegt wird.
  • Alle aufgezeichneten Daten werden in Synchronisation mit einem "Lesetaktsignal" ausgelesen, welches an jedem Ausleseanschluß von jedem Speicher angelegt wird. Demzufolge wird die Auslesezeit der Daten von einer Scanlinie mit Bezug auf die Schreibzeit verändert, wenn die Frequenz des Auslesetakteignales unterschiedlich zu der Frequenz des Schreibtaktsignales ist.
  • Die Schreibfunktion und Auslesefunktion von jedem Speicher wird nachfolgend erklärt. Eine erste PLL-Schaltung erzeugt das Schreibtaktsignal in Synchronisation mit einem horizontalen Synchronisationssignal des Videosignales. Die Frequenz fa des Schreibtaktsignales ist z. B. das 910-fache der Frequenz des horizontalen Synchronisationssignales. Das Schreibtaktsignal wird an den Schreibanschlüssen der Speicher angelegt und die Daten des Luminanzsignales (Y), des Farbdifferenzsignales (R-Y) und des Farbdifferenzsignales (B-Y) werden in den jeweiligen Speichern in Synchronisation mit dem Schreibtaktsignal gespeichert. Alle Daten stellen das Signal einer Scanlinie des Luminanzsignales (Y), des Farbdifferenzsignales (R-Y) oder des Farbdifferenzsignales (B-Y) dar.
  • Anschließend wird in einer zweiten PLL-Schaltung das Auslesetakteignal mit einer Frequenz fb in Synchronisation mit dem horizontalen Synchronisationssignal erzeugt, und wird an den Leseanschlüssen der Speicher angelegt. Demzufolge werden die in jedem Speicher gespeicherten Daten in Synchronisation mit dem Lesetaktsignal ausgelesen. Jedes Signal, welches aus jedem Speicher ausgelesen wird, wird in ein analoges Signal umgewandelt und wird an einer Bildanzeigeschaltung angelegt.
  • In der oben erwähnten Schaltung wird in solch einem Fall, bei dem das Videobild mit dem Bildseitenverhältnis (4 : 3) auf der Videoanzeige des Bildseitenverhältnisses 16 : 9 angezeigt wird, z. B. die Frequenz fb so ausgewählt, daß das Verhältnis (fa/fb) der Schreibtaktfrequenz fa zu der Lesetaktfrequenz fb gleich einem Verhältnis (3/4) wird. Demzufolge wird das Videobild mit dem Bildseitenverhältnis 4 : 3 in dem Bereich von oder 75% des gesamten horizontalen Anzeigebereiches auf der Videoanzeige mit dem Bildseitenverhältnis 16 : 9 angezeigt. Ein Beispiel der Anzeige wird in Fig. 3 gezeigt. Mit Bezug auf Fig. 3 wird ein Videobild 33 mit dem Bildseitenverhältnis 4 : 3 in der zentralen Position der Videoanzeige 31 mit dem Bildseitenverhältnis 16 : 6 durch Einstellen des Zeitablaufes der horizontalen Scanfunktion angezeigt, und leere Abschnitte 34 und 35, welche kein Bild aufweisen, werden an den linken und rechten Endabschnitten erzeugt.
  • In der horizontalen Kompressionsschaltung des oben erwähnten Standes der Technik erzeugt die herkömmliche PLL-Schaltung das Signal einer auf einen konstanten Wert festgelegten Frequenz. Deshalb müssen eine Vielzahl von zweite PLL-Schaltungen bereitgestellt werden, um die Lesetaktsignale, welche unterschiedlich in der Frequenz korrespondierend zu jedem Bildseitenverhältnis sind, zu erzeugen, um die Videobilder von verschiedenen Videogeräten, die unterschiedlich in dem Bildseitenverhältnis sind, auf der Videoanzeige mit dem Bildseitenverhältnis 16 : 9 des hochauflösenden Fernsehsystemes anzuzeigen. Deshalb wird ein Schaltungsaufbau kompliziert und die Herstellungskosten werden erhöht.
  • Eine Aufgabe der vorliegenden Erfindung ist es, eine PLL-Schaltung bereitzustellen, welche ein Taktsignal mit einer veränderbaren Frequenz in Synchronisation mit dem horizontalen Synchronisationssignal eines Videosignales oszilliert.
  • Die PLL-Schaltung entsprechend der vorliegenden Erfindung umfaßt die Merkmale, die in Anspruch 1 erwähnt werden.
  • Während die neuen Merkmale der Erfindung insbesondere in den beigefügten Ansprüchen dargelegt werden, wird die Erfindung sowohl bezüglich der Organisation als auch des Inhalts besser verständlich und einschätzbar zusammen mit anderen Aufgaben und Merkmalen derjenigen aus der folgenden detaillierten Beschreibung, die in Verbindung mit den Zeichnungen gesehen wird, sein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein Blockdiagramm einer horizontalen Kompressionsschaltung, die eine PLL-Schaltung entsprechend der vorliegenden Erfindung verwendet;
  • Fig. 2 ist ein detailliertes Blockdiagramm der PLL-Schaltung der vorliegenden Erfindung;
  • Fig. 3 ist eine Vorderansicht einer Videoanzeige, die ein Videobild mit dem Bildseitenverhältnis 4 : 3 auf einer Videoanzeige mit dem Bildseitenverhältnis 16 : 9 anzeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Fig. 1 ist ein Blockdiagramm einer horizontalen Kompressionsschaltung, die eine PLL-Schaltung entsprechend der vorliegenden Erfindung verwendet. Bezüglich Fig. 1 wird ein Videosignal in einen Analog-Digital-Konverter 2 eingegeben (nachfolgend mit A/D-Konverter abgekürzt) bei einem Anschluß 1 desjenigen, und wird in ein digitales Signal mit einer vorbestimmten Abtastfrequenz umgewandelt.
  • Das digitalisierte Videosignal wird an eine Signalseparationsschaltung 3 angelegt und wird in ein Luminanzsignal (Y), ein Farbdifferenzsignal (R-Y) und ein Farbdifferenzsignal (B-Y) getrennt. Das Luminanzsignal (Y) wird in einen Speicher 4 eingegeben und die Farbdifferenzsignale (R-Y) und (B-Y) werden in die Speicher 5 und 6 jeweils eingegeben. Die Speicher 4, 5 und 6 haben Kapazitäten, um die Daten von einer Scanlinie der jeweiligen Signale zu speichern.
  • Ein horizontales Synchronisationssignal HSS von dem Videosignal wird in eine PLL-Schaltung 11 an dem Eingangsanschluß 10 eingegeben; und ein "Schreibtaktsignal CA" mit einer Frequenz fA, welche das 910-fache der Frequenz des horizontalen Synchronisationssignales HSS z. B. ist, wird in Synchronisation mit dem horizontalen Synchronisationssignal HSS ausgegeben. Der Wert 910, welcher die Zahl der Abtastungen mit Bezug auf eine Scanlinie darstellt, ist ein Verhältnis des Vierfachen der Subträgerfrequenz (3,579545 MHz) des Farbsignales in dem NTSC-Fernsehsystem zu der Frequenz (15,734264 KHz) des horizontalen Synchronisationssignales (4 · 3,579545 (MHz)/15,734264 (KHz) = 910). Der Wert 910 ist für die Praxis geeignet.
  • Das Schreibtaktsignal CA wird an den Schreibtakteingangsanschlüssen 4A, 5A und 6A der Speicher 4, 5 und 6 jeweils angelegt. Das Luminanzsignal (Y), die Farbdifferenzsignale (R-Y) und (B-Y) werden in den Speichern 4, 5 und 6 in Synchronisation mit dem Schreibtaktsignal CA jeweils gespeichert.
  • Das horizontale Synchronisationssignal HSS wird ebenso an eine PLL-Schaltung 13 angelegt und ein "Lesetaktsignal CB" wird in Synchronisation mit dem horizontalen Synchronisationssignal HSS erzeugt. Die Frequenz fB des Lesetaktsignales CB wird durch ein Steuerungssignal S verändert, welches an einen Steuerungssignaleingangsanschluß 24 der PLL-Schaltung 13 angelegt wird. Das Lesetaktsignal CB wird an den Leseanschlüssen 4B, 5B und 6B der Speicher 4, 5 und 6 jeweils angelegt.
  • Die Daten, welche in die Speicher 4, 5 und 6 in Synchronisation mit dem Schreibtaktsignal CA geschrieben werden, werden in Synchronisation mit dem Lesetaktsignal CB ausgelesen und werden an den jeweiligen Digital-Analog-Konvertern (nachfolgend D/A-Konverter abgekürzt) 7, 8 und 9 angelegt. Die Signale, welche aus den Speichern 4, 5 und 6 ausgelesen werden, werden zu analogen Signalen durch die D/A-Konverter 7, 8 und 9 jeweils umgewandelt und werden an die Videobild-Anzeigeschaltungen angelegt, welche nicht in Fig. 1 gezeigt werden.
  • Fig. 2 ist ein detailliertes Blockdiagramm der PLL-Schaltung 13 in der Ausführungsform der vorliegenden Erfindung. Mit Bezug auf Fig. 2 wird das horizontale Synchronisationssignal HSS an einen Eingangsanschluß 20 eines Phasenkomparators 21 angelegt. Ein Ausgang eines Frequenzteilers 24 wird an einen Anschluß 21A des Phasenkomparators 21 angelegt. Der Phasenkomparator 21 vergleicht die Phasen von beiden Eingängen miteinander und gibt ein Phasendifferenzsignal aus, welches die Differenz der Phase zwischen dem horizontalen Synchronisationssignal HSS und dem Ausgangssignal des Frequenzteilers 24 darstellt. Das Phasendifferenzsignal wird an einen Tiefpaßfilter 22 angelegt, welcher ein Gleichstromsignal DS, dessen Spannung die Phasendifferenz beantwortet, ausgibt. Das Gleichstromsignal DS wird an einen Oszillator 23 angelegt. Die Spannung des Gleichstromsignales DS ist ein vorbestimmter negativer Wert, wenn beide Eingänge auf der gleichen Phase sind, oder ist ein positiver Wert, welcher gleich dem negativen Wert im Sinne des absoluten Wertes ist, wenn beide Eingänge mit entgegengesetzter Phase zueinander sind. Wenn beide Eingänge 90º an Phasendifferenz haben, so ist die Spannung des Gleichstromsignales DS Null. Das Gleichstromsignal DS wird an einen spannungsgesteuerten Oszillator 23 über einen Addierer 27 angelegt. In dem Addierer 27 wird die Spannung des Gleichstromsignales DS zu der Ausgangsspannung 28 V eines Spannungsgenerators 28 hinzuaddiert. Die Ausgangsspannung 28 V hat einen Wert, welcher auf der Basis des Steuerungseingangssignales 24B, welches die numerischen Zeichendaten des Teilungsverhältnisses darstellt, bestimmt wird und wird an dem spannungsgesteuerten Oszillator 23 über den Addierer 27 angelegt.
  • Der spannungsgesteuerte Oszillator 23 umfaßt eine Oszillationsschaltung, deren Frequenz durch das Gleichstromsignal DS, welches dort angelegt wird, gesteuert wird. In der Ausführungsform wird eine Basisoszillationsfrequenz des spannungsgesteuerten Oszillators 23 durch die Ausgangsspannung 28 V entschieden. Zudem wird die Basisoszillationsfrequenz innerhalb eines schmalen Bereiches von dem Gleichstromsignal DS zur Feinabstimmung der Phase gesteuert und somit ein Ausgangssignal, welches eine konstante Frequenz aufweist, und eine Phase erhalten. Die Oszillationsfrequenz ist invers proportional zu der Ausgangsspannung 28 V und wenn die Ausgangsspannung sich z. B. erhöht, so erniedrigt sich die Oszil lationsfrequenz. Der Ausgang des Oszillators 23 wird an einen Anschluß 25 als das Lesetaktsignal CB ausgegeben und wird an den Frequenzteiler 24 angelegt.
  • Der Frequenzteiler 24 umfaßt einen Steuerungseingangsanschluß 24A, und ein Teilungsverhältnis des Frequenzteilers 24 wird gemäß einem Steuerungseingangssignal 24B verändert, welches an den Steuerungseingangsanschluß 24A angelegt wird. Solche Frequenzteiler 24 sind im wesentlichen aus einem voreinstellbaren Zähler zusammengesetzt. Das Steuerungseingangssignal 24B sind numerische Zeichendaten zum Bezeichnen des Teilungsverhältnisses.
  • In der Ausführungsform der vorliegenden Erfindung wird die Frequenz fB des Lesetaktsignales CB so ausgewählt, daß das Verhältnis (fA/fB) der Frequenzen fA zu gleich einem Verhältnis (3/4) wird, wenn z. B. das Videobild mit dem Bildseitenverhältnis 4 : 3 auf der Videoanzeige mit dem Bildseitenverhältnis 16 : 9 angezeigt wird. Zum Beispiel ist die Frequenz fA des Schreibtaktsignales CA (15,734264 · 910) KHz, und weiterhin ist das Teilungsverhältnis (910 · 4/3), wenn die Zahl der Abtastungen von einer Scanlinie 910 ist. Das Steuerungseingangssignal 24B, welches das Teilungsverhältnis (910 · 4/3) darstellt, wird an dem Frequenzteiler 24 und dem Spannungsgenerator 28 angelegt. Der spannungsgesteuerte Oszillator 23 erzeugt das Signal von (15,734264 · 910 · 4/3) Hhz mit der Frequenz entsprechend der Ausgangsspannung 28 V, welches das Teilungsverhältnis (910 · 4/3) darstellt. Demzufolge wird das Videobild mit dem Bildseitenverhältnis 4 : 3 in dem Bereich von 3/4 des gesamten horizontalen Anzeigebereiches auf der Videoanzeige mit dem Bildseitenverhältnis 16 : 9, wie in Fig. 3 gezeigt, angezeigt. In Fig. 3 wird das Videobild 33 mit dem Bildseitenverhältnis 4 : 3 in dem zentralen Abschnitt der Videoanzeige 31 mit dem Bildseitenverhältnis 19 : 6 durch Einstellen eines Anzeigeablaufes beim horizontalen Scannen angezeigt. Demzufolge werden leere Abschnitte 34 und 35 auf beiden Seiten der Videoanzeige 31 erzeugt.
  • In der PLL-Schaltung 13 der vorliegenden Ausführungsform wird das Lesetaktsignal CB von einer gewünschten Lesefrequenz fB durch Festsetzen des Steuerungseingangssignales 24B von dem Frequenzteiler 24 auf einen gewünschten Wert erhalten. Demzufolge kann das Bildseitenverhältnis in der Anzeige auf einen gewünschten Wert durch Lesen der in den Speichern 4, 5 und 6 mit dem Schreibtaktsignal CA gespeicherten Daten durch Verwendung des Lesetaktsignales CB umgewandelt werden. Die Videobilder der verschiedenen Videobildquellen, nämlich, welche unterschiedlich in dem Bildseitenverhältnis sind, werden auf der Videoanzeige mit dem Bildseitenverhältnis 19 : 6 durch Aufrechterhalten der ursprünglichen Bildseitenverhältnisse derjenigen ohne Verzerrung angezeigt.
  • Obwohl die vorliegende Erfindung mit Begriffen der vorliegenden bevorzugten Ausführungsformen beschrieben worden ist, ist es zu verstehen, daß solche Offenbarung nicht als eingrenzend interpretiert werden soll. Verschiedene Abwandlungen und Modifikationen werden ohne Zweifel für den Fachmann offensichtlich werden, nachdem er die obige Offenbarung gelesen hat.

Claims (2)

1. Phasenregelschaltung (13), welche umfaßt:
Einen Phasenkomperator (21) zum Vergleichen der Phase eines horizontalen Synchronisationssignales eines Eingangssignales (20), welches an die Phasenregelschaltung (13) geliefert wird, mit der Phase eines geteilten Frequenzsignales, welches von einer Teilungseinrichtung (24) ausgegeben wird, und dadurch Ausgeben eines verglichenen Ausgangssignales;
Tiefpaßfiltereinrichtung (22) zum Herausziehen des Gleichstromanteiles aus dem verglichenen Ausgangssignal, welches durch den Phasenkomperator (21) ausgegeben wird und Oszillationseinrichtung (23) zum Ausgeben eines Oszillationssignales, welches eine Frequenz hat, die gleich dem Produkt der Frequenz des horizontalen Synchronisationssignales und dem Teilungsverhältnis der Teilungseinrichtung (24) ist, wobei die Frequenz des Oszillationssignales auf dem Gleichstromanteil, welcher von dem Tiefpaßfilter (22) ausgegeben wird, basiert, wobei das Oszillationssignal auf die Teilungseinrichtung (24) angewendet wird, dadurch gekennzeichnet, daß
die Teilungseinrichtung (24) die Frequenz eines Eingangssignales auf eine Frequenz aufteilt, die durch ein Steuerungssignal bestimmt wird, welches auf einen Steuerungssignaleingangsanschluß (24A) angewendet wird, und daß die Teilungseinrichtung (24) das geteilte Frequenzsignal ausgibt;
das Steuerungssignal extern zu der Phasenregelschaltung (13) ist und das Teilungsverhältnis der Teilungseinrichtung (24) darstellt, und die Phasenregelschaltung (13) weiterhin ein Spannungsgenerator (28) umfaßt, welcher in funktioneller Verbindung mit der Teilungseinrichtung (24) ist und eine Spannung erzeugt, die auf dem extern Steuerungssignal (24B) basiert, welches das Teilungsverhältnis darstellt;
ein Addierer (27) zum Addieren der Spannung angeordnet ist, die durch den Spannungsgenerator (28) auf einen Ausgang der Tiefpaßfiltereinrichtung (22) erzeugt wird, wobei der Ausgang des Addierers (27) an die Oszillationseinrichtung (23) geliefert wird.
2. Phasenregelschaltung (13) nach Anspruch 1, worin die Teilungseinrichtung (24) einen vorwählbaren Zähler umfaßt und das Teilungsverhältnis der Teilungseinrichtung (24) durch einen Zahlenwert, der in der Teilungseinrichtung (24) vorgewählt wird, dargestellt wird.
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