KR100431805B1 - 단일 칩 시스템의 클럭신호 발생회로 및 방법 - Google Patents

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    • H03L7/08—Details of the phase-locked loop

Abstract

본 발명은 단일 칩 시스템의 클럭신호 발생회로 및 방법을 공개한다. 이 회로는 클럭 인에이블 신호에 응답하여 발진 클럭신호를 출력하는 클럭신호 발생부, 제1제어신호에 응답하여 발진 클럭신호에 동기된 제1클럭신호를 발생하는 제1위상 동기 루프, 제2제어신호에 응답하여 발진 클럭신호에 동기된 제2클럭신호를 발생하는 제2위상 동기 루프, 제1선택신호에 응답하여 제1클럭신호 또는 제2클럭신호를 선택적으로 발생하는 제1선택부, 발진 클럭신호 및 제1선택부에 의해서 선택된 클럭신호를 각각 분배하여 제3 및 제4클럭신호들을 발생하는 제1 및 제2분배기, 및 제2선택신호에 응답하여 발진 클럭신호, 제1선택부에 의해서 선택된 클럭신호, 제3클럭신호, 및 제4클럭신호중의 하나의 클럭신호를 선택적으로 발생하는 제2선택부로 구성되어 있다. 따라서, 적어도 두 개이상의 위상 동기 루프를 구비하여 다양한 주파수를 가진 클럭신호들을 발생할 수 있다. 또한, 단일 칩 시스템의 핀 수를 증가할 필요가 없으며, 양산시 제품을 여러 그룹으로 나누어서 제조할 필요가 없다.

Description

단일 칩 시스템의 클럭신호 발생회로 및 방법{Clock signal generating circuit and method of system on a chip}
본 발명은 단일 칩 시스템에 관한 것으로, 특히 단일 칩 시스템의 클럭신호 발생회로 및 방법에 관한 것이다.
종래의 단일 칩 시스템(SOC; system on a chip)의 클럭신호 발생방법은 외부에서 직접 입력단자로 해당 주파수를 가진 클럭신호를 인가하는 방법이 있다.
그러나, 이 방법은 단일 칩 시스템이 적용된 응용 분야에 따라 빠르게 혹은 느리게 동작할 필요가 있을 경우에 시스템 클럭 주파수를 조절하기가 용이하지 않다. 즉, 이 방법은 단일 칩 시스템에 장착되는 수정 발진기의 주파수를 바꾸어 주어야 하는 불편함이 있다. 따라서, 양산시에 제품을 수정 발진기의 주파수를 여러 그룹으로 나누어서 제조해야하는 불편함이 있다.
그리고, 단일 칩 시스템 내부에 시스템 클럭 주파수이외의 다른 주파수를 가진 클럭신호에 의해서 동작하는 블록이 있는 경우에는 별도의 핀을 구비하여 외부에서 해당 주파수를 가진 클럭신호를 직접 인가하도록 구성하거나, 별도의 핀을 추가적으로 구비하지 않고 내부에 한 개의 위상 동기 루프를 내장시켜 해당 주파수를 가진 클럭신호를 발생하도록 구성하였다.
그러나, 별도의 핀을 추가적으로 구비하게 되면 단일 칩 시스템의 핀 수가 늘어날 뿐만아니라 외부에 해당 주파수를 발생하는 수정 발진기를 별도로 구비하여야 되므로 바람직한 방법이 될 수 없다.
그리고, 내부에 한 개의 위상 동기 루프를 내장시키는 경우에, 예를 들어, 단일 칩 시스템이 48MHz의 클럭신호에 의해서 동작하는 범용 직렬 버스와 같은 블록을 위한 위상 동기 루프를 내장시키는 경우에, 시스템 클럭 주파수외에 48MHz를 가진 클럭신호가 반드시 필요하므로 위상 동기 루프가 범용 직렬 버스를 위한 클럭신호 발생회로로 한정해서 사용될 수 밖에 없다. 또한, 내장된 위상 동기 루프로부터 만들어질 수 있는 클럭신호들의 주파수가 48MHz의 정수배로 고정될 수 밖에 없다는 문제점이 있다.
따라서, 종래의 단일 칩 시스템의 클럭신호 발생회로 및 방법은 시스템내부에서 필요로하는 다양한 주파수의 클럭신호들을 발생할 수 없다는 문제점이 있었다.
본 발명의 목적은 다양한 주파수의 클럭신호들을 발생할 수 있는 단일 칩 시스템의 클럭신호 발생회로 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 단일 칩 시스템의 클럭신호 발생회로는 클럭 인에이블 신호에 응답하여 발진 클럭신호를 출력하는 클럭신호 발생부, 제1제어신호에 응답하여 상기 발진 클럭신호에 동기된 제1클럭신호를 발생하는 제1위상 동기 루프, 제2제어신호에 응답하여 상기 발진 클럭신호에 동기된 제2클럭신호를 발생하는 제2위상 동기 루프, 제1선택신호에 응답하여 상기 제1클럭신호 또는 상기 제2클럭신호를 선택적으로 발생하는 제1선택부, 상기 발진 클럭신호 및 제1선택부에 의해서 선택된 클럭신호를 각각 분배하여 제3 및 제4클럭신호들을 발생하는 제1 및 제2분배기, 및 제2선택신호에 응답하여 상기 발진 클럭신호, 상기 제1선택부에 의해서 선택된 클럭신호, 제3클럭신호, 및 제4클럭신호중의 하나의 클럭신호를 선택적으로 발생하는 제2선택부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 단일 칩 시스템의 클럭신호 발생방법은 클럭 인에이블 신호에 응답하여 발진 클럭신호를 출력하는 클럭신호 발생단계, 제1제어신호에 응답하여 상기 발진 클럭신호에 동기된 제1클럭신호를 발생하는 제1클럭신호 발생단계, 제2제어신호에 응답하여 상기 발진 클럭신호에 동기된 제2클럭신호를 발생하는 제2클럭신호 발생단계, 제1선택신호에 응답하여 상기 제1클럭신호 또는 상기 제2클럭신호를 선택적으로 발생하는 제1선택단계, 상기 발진 클럭신호 및 상기 제2클럭신호를 각각 분배하여 제3 및 제4클럭신호들을 발생하는 분배단계, 및 제2선택신호에 응답하여 상기 발진 클럭신호, 상기 제1선택단계에서 선택된 클럭신호, 제3클럭신호, 및 제4클럭신호중의 하나의 클럭신호를 선택적으로 발생하는 제2선택단계를 구비하는 것을 특징으로 한다.그리고, 상기 제1클럭신호, 상기 제2클럭신호, 상기 발진 클럭신호,상기 제3클럭신호, 및 상기 제4클럭신호는 서로 다른 주파수를 가지는 것을 특징으로 한다.
도1은 종래의 단일 칩 시스템의 클럭신호 발생회로의 구성을 나타내는 블록도이다.
도2는 본 발명의 단일 칩 시스템의 클럭신호 발생회로의 구성을 나타내는 실시예의 블록도이다.
*도면의 주요부분의 부호에 대한 간단한 설명*
10, 20, 30; 위상 동기 루프 40; 제1선택회로
50, 60; 분배기 70; 제2선택회로
NA1, NA2; NAND게이트 I1, I2; 인버터
이하, 첨부한 도면을 참고로 하여 본 발명의 단일 칩 시스템의 클럭신호 발생방법 및 회로를 설명하기 전에 종래의 단일 칩 시스템의 클럭신호 발생회로를 설명하면 다음과 같다.
도1은 종래의 단일 칩 시스템의 클럭신호 발생회로의 블록도로서, NAND게이트(NA1), 인버터(I1), 저항(R), 및 위상 동기 루프(10)로 구성된 단일 칩 시스템 내부의 클럭신호 발생회로, 및 수정 발진기(OSC)와 캐패시터(C)로 구성된 단입 칩 시스템 외부의 클럭신호 발생회로를 구비하여 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
수정 발진기(OSC)는 클럭신호(XIN)를 발생한다. NAND게이트(NA1)는 "하이"레벨의 발진기 인에이블 신호(OSCEN)에 응답하여 클럭신호(XIN)를 반전하여 클럭신호(XOUT)를 발생하고, "로우"레벨의 발진기 인에이블 신호(OSCEN)에 응답하여 "하이"레벨의 클럭신호(XOUT)를 발생한다. 인버터(I1)는 클럭신호(XOUT)를 반전하여 클럭신호(CLK1)를 발생한다. 위상 동기 루프(10)는 제어신호(CON1)에 응답하여 클럭신호(CLK1)를 입력하여 클럭신호(CLK1)에 동기되고 클럭신호(CLK1)와 다른 주파수를 가진 클럭신호(CLK2)를 발생한다. 제어신호(CON1)는 위상 동기 루프(10)의 출력 주파수를 프로그램하기 위하여 필요한 파라메타(parameter)이다. 제어신호(CON1)는 단일 칩 시스템 내부에 시스템 구성 레지스터(systemconfuguration register)를 두어 제어하는 것이 가능하다.
만일, 단일 칩 시스템의 내부에 범용 직렬 버스가 구비된 경우에 위상 동기 루프(10)가 48MHz의 클럭신호(CLK2)를 발생하도록 제어신호(CON1)를 발생한다.
즉, 종래의 단일 칩 시스템의 내부에 범용 직렬 버스가 구비된 경우에 위상 동기 루프(10)로부터 출력되는 클럭신호(CLK2)의 주파수는 항상 48MHz로 고정되어야 한다. 따라서, 48MHz를 정수배로 체배한 주파수인 48MHz, 24MHz, 12MHz, 6MHz 등의 주파수를 시스템 클럭 주파수로 사용하여야 한다는 제약이 발생하게 된다.
따라서, 이 경우에 시스템 클럭 주파수를 최적화시키는데 많은 약점을 가질 수 밖에 없다.
도2는 본 발명의 단일 칩 시스템의 클럭신호 발생회로의 실시예의 구성을 나타내는 블록도로서, NAND게이트(NA2), 인버터(I2), 저항(R), 제1위상 동기 루프(20), 제2위상 동기 루프(30), 제1선택회로(40), 분배기들(50, 60), 및 제2선택회로(70)로 구성된 단일 칩 시스템 내부의 클럭신호 발생회로와, 수정 발진기(OSC), 및 캐패시터(C)로 구성된 단일 칩 시스템 외부의 클럭신호 발생회로로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
수정 발진기(OSC)는 클럭신호(XIN)를 발생한다. NAND게이트(NA2)는 "하이"레벨의 발진기 인에이블 신호(OSCEN)에 응답하여 클럭신호(XIN)를 반전하여 클럭신호(XOUT)를 발생하고, "로우"레벨의 발진기 인에이블 신호(OSCEN)에 응답하여 "하이"레벨의 클럭신호(XOUT)를 발생한다. 인버터(I2)는 클럭신호(XOUT)를 반전하여 클럭신호(CLK1)를 발생한다. 제1위상 동기 루프(20)는 제어신호(CON1)에 응답하여 클럭신호(CLK1)를 입력하여 클럭신호(CLK1)에 동기되고 클럭신호(CLK)와 다른 주파수를 가진 클럭신호(CLK2)를 발생한다. 제2위상 동기 루프(30)는 제어신호(CON2)에 응답하여 클럭신호(CLK1)를 입력하여 클럭신호(CLK1)에 동기되고 클럭신호들(CLK1, CLK2)과는 다른 주파수를 가진 클럭신호(CLK3)를 발생한다. 제어신호들(CON1, CON2)은 위상 동기 루프들(20, 30)의 출력 주파수를 프로그램하기 위하여 필요한 파라메타(parameter)이다. 제1선택회로(40)는 제1선택신호(SEL1)에 응답하여 클럭신호(CLK2) 또는 클럭신호(CLK3)를 선택하여 클럭신호(CLK4)로 발생한다. 분배기(50)는 클럭신호(CLK4)를 분배하여 클럭신호(CLK5)를 발생한다. 분배기(60)는 클럭신호(CLK1)를 분배하여 클럭신호(CLK6)를 발생한다. 제2선택회로(70)는 제2선택신호(SEL2)에 응답하여 클럭신호들(CLK4, CLK5, CLK6, CLK1)중의 하나의 클럭신호를 선택하여 클럭신호(CLK7)로 발생한다. 제어신호들(CON1, CON2), 선택신호들(SEL1, SEL2)은 단일 칩 시스템 내부에 시스템 구성 레지스터(system confuguration register)를 두어 제어하는 것이 가능하다.
만일, 단일 칩 시스템의 내부에 범용 직렬 버스가 구비된 경우에 도2의 클럭신호 발생회로는 위상 동기 루프(10)가 48MHz의 클럭신호(CLK2)를 발생하도록 제어신호(CON1)를 발생하고, 제1선택회로(40)에 의해서 두 개의 클럭신호들(CLK2, CLK3)중의 하나의 클럭신호를 선택하여 클럭신호(CLK4)로 발생하고, 제2선택회로(70)에 의해서 4개의 클럭신호들(CLK4, CLK5, CLK6, CLK1)중의 하나의 클럭신호를 선택하여 클럭신호(CLK7)로 발생한다. 즉, 제1 및 제2선택신호들(SEL1,SEL2)에 의해서 5개의 클럭신호들(CLK2, CLK3, CLK5, CLK6, CLK1)중의 하나의 클럭신호가 클럭신호(CLK7)로 발생된다. 따라서, 다양한 주파수를 가진 시스템 클럭신호를 발생할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 단일 칩 시스템의 클럭신호 발생회로 및 방법은 적어도 두 개이상의 위상 동기 루프를 내장하여 다양한 주파수를 가진 클럭신호들을 발생할 수 있다.
따라서, 단일 칩 시스템의 핀 수를 증가할 필요가 없으며, 양산시 제품을 여러 그룹으로 나누어서 제조할 필요가 없다.

Claims (7)

  1. 클럭 인에이블 신호에 응답하여 발진 클럭신호를 출력하는 클럭신호 발생부;
    제1제어신호에 응답하여 상기 발진 클럭신호에 동기된 제1클럭신호를 발생하는 제1위상 동기 루프;
    제2제어신호에 응답하여 상기 발진 클럭신호에 동기된 제2클럭신호를 발생하는 제2위상 동기 루프;
    제1선택신호에 응답하여 상기 제1클럭신호 또는 상기 제2클럭신호를 선택적으로 발생하는 제1선택부;
    상기 발진 클럭신호 및 제1선택부에 의해서 선택된 클럭신호를 각각 분배하여 제3 및 제4클럭신호들을 발생하는 제1 및 제2분배기; 및
    제2선택신호에 응답하여 상기 발진 클럭신호, 상기 제1선택부에 의해서 선택된 클럭신호, 제3클럭신호, 및 제4클럭신호중의 하나의 클럭신호를 선택적으로 발생하는 제2선택부를 구비하는 것을 특징으로 하는 단일 칩 시스템의 클럭신호 발생회로.
  2. 제1항에 있어서, 상기 제1클럭신호, 상기 제2클럭신호, 상기 발진 클럭신호, 상기 제3클럭신호, 및 상기 제4클럭신호는 서로 다른 주파수를 가지는 것을 특징으로 하는 단일 칩 시스템의 클럭신호 발생회로.
  3. 삭제
  4. 삭제
  5. 클럭 인에이블 신호에 응답하여 발진 클럭신호를 출력하는 클럭신호 발생단계;
    제1제어신호에 응답하여 상기 발진 클럭신호에 동기된 제1클럭신호를 발생하는 제1클럭신호 발생단계;
    제2제어신호에 응답하여 상기 발진 클럭신호에 동기된 제2클럭신호를 발생하는 제2클럭신호 발생단계;
    제1선택신호에 응답하여 상기 제1클럭신호 또는 상기 제2클럭신호를 선택적으로 발생하는 제1선택단계;
    상기 발진 클럭신호 및 상기 제2클럭신호를 각각 분배하여 제3 및 제4클럭신호들을 발생하는 분배단계; 및
    제2선택신호에 응답하여 상기 발진 클럭신호, 상기 제1선택단계에서 선택된 클럭신호, 제3클럭신호, 및 제4클럭신호중의 하나의 클럭신호를 선택적으로 발생하는 제2선택단계를 구비하는 것을 특징으로 하는 단일 칩 시스템의 클럭신호 발생방법.
  6. 제5항에 있어서, 상기 제1클럭신호, 상기 제2클럭신호, 상기 발진 클럭신호, 상기 제3클럭신호, 및 상기 제4클럭신호는 서로 다른 주파수를 가지는 것을 특징으로 하는 단일 칩 시스템의 클럭신호 발생방법.
  7. 삭제
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