KR100670462B1 - 분산 시간 발진기 - Google Patents

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Abstract

본 발명에 따른 분산 시간 발진기(DTO)는, 수정발진기; 상기 수정발진기에 동조하여 소정의 클럭 주파수를 출력하는 아날로그 위상동기루프(APLL); 상기 아날로그 위상동기루프의 출력 주파수를 내부 분주신호에 따라 결정된 분주비에 따라 선택적으로 분주하여 여러개의 분산 시간 발진 클럭을 출력하는 분산 시간 발진수단; 상기 분산 시간 발진수단으로 입력되는 클럭 주파수의 분주비를 다수개의 클럭원으로 제어하기 위한 내, 외부 분주신호를 선택적으로 출력하는 제어수단을 포함한 것을 특징으로 한다.
이 같은 본 발명에 의하면, 아날로그 위상동기루프의 멀티 위상 클럭 입력을 고정된 포인트 분주비로 분주하여 원하는 클럭 주파수를 출력하도록 함으로써, 아날로그 방식의 PLL에서 공정, 전원전압, 그리고 온도에 따른 주파수의 변동을 방지할 수 있도록 발진기를 정교하게 제어할 수 있는 장점이 있다.
또한, 분산 시간 발진기(Discrete Time Oscillator)를 PLL루프내에 사용하지 않고 개별적으로 다수를 사용하여 IC내에 여러개의 클럭원을 구성할 수 있도록 하는 한편, 디지털 논리회로를 사용하여 집적도를 높일 수 있는 장점이 있다.

Description

분산 시간 발진기{Discrete time oscillator}
도 1은 종래 아날로그 방식의 PLL 구성을 보인 블럭 구성도.
도 2는 종래 도 1의 전압제어 발진기의 세부 구성도의 일예를 보인 도면.
도 3은 본 발명에 따른 분산 시간 발진기의 블럭 구성도.
도 4는 본 발명 도 3의 분산 시간 발진부의 세부 구성도.
<도면의 주요 부분에 대한 부호의 설명>
101...위상 주파수 검출기 102...전하펌프
103...루프 필터 104...전압 제어 발진기
104,226,229...분주기 FET1~FET15...스위칭소자
210...아날로그 위상동기루프(APLL) 220a~220k...분산 시간 발진부
221, 222...가산기 223,224...플립플롭
225...시프터 227...클럭 포지션 플립플롭
228...멀티플렉서(MUX) X-tal...수정발진기
본 발명에 따른 분산 시간 발진기(DTO;Discrete Time Oscillator)는 특히, 아날로그 위상동기루프의 멀티 위상 클럭 입력을 고정된 포인트 분주비로 분주하여 원하는 클럭 주파수를 출력하도록 하는 분산 시간 발진기에 관한 것이다.
근래에 들어와서, 멀티 미디어와 함께 HDTV, 멀티미디어용 단말체제 등의 경우 화면을 구성하는 기본 요소들의 수가 많고 해상도가 높기 때문에 한 번에 처리해야 할 데이터의 수가 엄청나다. 이를 위해서는 우선 DSP(Digital Signal Processor) 칩이 여러 기존의 칩들보다 빠르게 동작하기 위해서 빠른 클럭(Clock) 및 안정성이 있는 클럭생성기의 기능이 중요하며 그 바탕이 된다.
최근 IC내의 클럭 발생기로서 위상동기루프(PLL;Phase_Locked Loop)회로가 많이 사용되고 있다. 이 위상동기루프는 도 1과 같다.
도 1을 참조하여 설명하면, 종래 아날로그 방식의 위상동기루프의 구성은,
내부 클럭(CLKref)과 피드백 클럭(CLK_feedback)의 위상을 비교 검출하여 업/다운(up/down) 디지털 신호를 출력하는 위상 주파수 검출기(101)와, 상기 위상 주파수 검출기(101)로부터 출력된 업/다운 디지탈 신호의 액티브 구간의 길이에 따라 아날로그로 변화된 신호를 출력하는 전하 펌프(102)와, 상기 전하 펌프(102)로부터 출력된 아날로그 신호의 낮은 대역 성분을 필터링하는 루프필터(loop filter)(103)와, 상기 루프필터(103)를 통하여 필터링된 신호에 의해 제어된 전압으로 발진 주파수를 변화시키는 전압 제어 발진기(VCO;Voltage Controlled Oscillator)(104)와, 상기 전압 제어 발진기(104)로부터 발진되어 출력된 주파수를 N배 분주시켜 주기 위해 상기 위상 주파수 검출기(101)의 입력으로 피드백시키는 분주기(105)를 포함하여 구비함을 특징으로 한다.
도 2는 전압 제어 발진기(104)의 실시예를 보인 도면으로서, 이는 CMOS 인버터 체인을 보인 도면이다.
다수개의 N채널 스위칭 소자(FET1~FET5)와 P채널 스위칭소자(FET6~FET10)가 직렬로 다단 접속되어 그 출력단이 다음 스위칭 소자의 입력단으로 입력된 인버터 체인과, 상기 인버터 체인의 P채널 스위칭 소자(FET6~FET10)의 소오스(Source)단에 드레인(D)이 직렬로 각각 접속되어 외부 제어신호(H)에 의해 상기 인버터 체인의 동작을 제어하는 다수의 스위칭 소자(FET11~FET15)로 구성된다.
상기와 같이 구성되는 종래 아날로그방식의 위상동기루프에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 위상 주파수 검출기(101)는 입력 클럭신호(CLKref)와 일정 분주비로 분주된 클럭신호(CLK_feedback)를 비교하여 입력 클럭신호(CLKref)와 전압 제어 발진기(104)의 출력 신호(PLL_CLK)와의 위상 또는 주파수에 대응하는 폭을 가진 펄스 신호인 업신호와 다운 신호를 출력한다.
전하 펌프(102)는 업신호(up)가 액티브한 경우 내부 커패시터(도시하지 않음)를 충전하고, 업신호가 인액티브한 경우에는 내부 커패시터의 전위를 유지하게 되며, 다운신호(down)가 액티브한 경우 내부 커패시터를 방전한다. 다운신호가 인액티브한 경우에는 내부 커패시터의 전위를 유지하게 된다. 그래서, 전하 펌프(4)의 내부 커패시터에 저장된 전하는 업신호(11)와 다운신호(12)에 따라서 선택적으로 충전, 방전, 또는 유지된다.
그리고, 루프 필터(103)는 전하 펌프(102)에 저장된 전하의 충/방전에 따라 서 변하는 전압을 평활한다. 상기 루프 필터(103)의 출력 전압에 따라서 전압 제어 발진기(104)는 발진 주파수를 제어하여 전압 제어 발진기(104)로부터 출력된 발진 신호(PLL_clk)와 입력 클럭신호(CLKref)와의 위상차 또는 주파수차를 0으로 하게 한다.
상기의 전압 제어 발진기(104)로부터 출력되는 발진주파수(PLL_clk)는 분주기(105)를 통해 N분주된 후 위상 주파수 검출기(101)로 피드백된다.
이러한, 전압 제어 발진기(104)는 도 2에 도시된 바와같이 CMOS 스위칭 소자가 인버터 체인으로 연결되거나, 또는 도시하지 않았지만 차동 증폭기를 사용한 방식이 있다.
도 2에서 다수의 스위칭 소자(FET11 ~ FET15)의 입력신호(H)에 따라서 그 인버터 체인으로 연결된 다수의 P채널 스위칭 소자(FET1~FET5) 또는 N채널 스위칭소자(FET6~FET10)가 동작하게 되어 원하는 출력을 만들어 준다.
상기와 같은 아날로그 방식의 PLL은 정확한 클럭 주파수를 필요로 하는 응용분야에 사용되고 있으나, 전원전압, 공정, 그리고 온도에 민감한 단점이 있다. 또, PLL 회로가 온도 변동이나 전원 전압 변동에 민감하므로 이를 보충하기 위한 캡쳐 레인지의 확대가 불가능하여 지터량의 개선은 곤란한 문제가 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명에 따른 아날로그 방식의 PLL의 단점인 공정, 전원전압, 그리고 온도에 따른 주파수의 변동을 해결하고자 하는 것으로, 현재 보편화된 디지털 방식의 PLL 클럭 발생기의 구성요소중 가장 중요한 부분인 발진기를 정교하게 제어할 수 있도록 함에 그 목적이 있다.
또한, 분산 시간 발진기(DTO; Discrete Time Oscillator)를 PLL루프내에 사용하지 않고 개별적으로 다수를 사용하여 IC내에 여러개의 클럭원을 구성할 수 있도록 하는 한편, 디지털 논리회로를 사용하여 집적도를 높일 수 있도록 한 분산 시간 발진기를 제공함에 그 목적이 있다.
상기한 목적 달성을 위한, 본 발명에 따른 분산 시간 발진기는,
내부 공진에 의해 발진 주파수를 출력하는 수정발진기;
상기 발진주파수에 의해 소정의 클럭 주파수를 출력하는 아날로그 위상동기루프(APLL);
상기 아날로그 위상동기루프의 출력 주파수를 내부 분주신호에 따라 결정된 분주비에 따라 선택적으로 분주하여 여러개의 분산 시간 발진 클럭을 출력하는 분산 시간 발진수단;
상기 분산 시간 발진수단으로 입력되는 클럭 주파수가 다수개의 클럭원으로 분주되어 출력되도록 내, 외부 분주신호를 선택적으로 출력하는 제어수단을 포함한 것을 특징으로 한다.
여기서, 상기 분산 시간 발진수단은, 내부 분주신호의 소수부분을 피드백되는 값과 가산하여 캐리를 발생하는 제 1가산기와, 상기 제 1가산기의 출력을 지연시켜 다시 제 1가산기로 피드백하는 제 1플립플롭과, 상기 내부 분주신호의 정수부 분을 피드백되는 신호와 제 1가산기의 캐리값을 가산하는 제 2가산기와, 상기 제 2가산기의 출력을 지연시켜 그 입력에 피드백하는 제 2플립플롭과, 상기 제 2가산기로 부터 출력된 값을 소정의 클럭신호에 의해 시프트시키는 시프터(shifter)와, 상기 시프터의 출력을 아날로그 위상동기루프의 최하위 비트 클럭신호에 의해 분주하여 클럭신호를 발생시켜 제 1,제 2플립플롭으로 출력하는 제 1분주기와, 상기 제 1분주기의 클럭신호에 의해 상기 제 2가산기의 출력값을 출력하는 클럭 포지션 플립플롭과, 상기 클럭 포지션 플립플롭의 출력을 클럭으로 하여 아날로그 위상동기루프의 주파수를 선택하여 출력하는 멀티 플렉서와, 상기 멀티 플렉서의 출력를 외부 분주신호에 의해 분주하여 발진 클럭을 출력하는 제 2분주기를 포함한 구성이다.
이하 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 분산 시간 발진기의 구성도이며, 도 4는 도 3의 분산 시간 발진부의 세부 구성도이다.
먼저 본 발명에 따른 분산 시간 발진기는, 도 3에 도시된 바와 같이, 수정발진기(X-Tal)와, 상기 수정발진기(X-Tal)의 발진주파수에 동조하여 일정 클럭신호(fvco)를 출력하는 아날로그 위상동기루프(APLL)(210)와, 상기 APLL(210)로 부터 출력되는 클럭신호(fvco)를 내부 분주신호(DTO_DIV 1 ~ DTO_DIV k)에 의해 각각 결정된 분주비로 원하는 클럭신호(DTO_clk1,2,..,k)를 출력하는 분산 시간 발진부(DTO 1 ~ DTO k)(220a~220k)를 포함하여 구성된다.
상기 분산 시간 발진부(220a~220k)는 도 4를 참조하면, 내부 분주신호(DTO_DIV)의 정수부분(DTO_INC_IPART)을 피드백되는 신호에 의해 가산하고 발생된 캐리(Carry)를 발생하는 제 1가산기(221)와, 상기 제 1가산기(221)의 출력을 지연시켜 다시 제 1가산기(221)로 피드백하는 제 1플립플롭(F/F1)(223)과, 내부 분주신호(DTO_DIV)의 소수값(DTO_INC_FPART)을 피드백되는 신호와 제 1가산기(221)의 캐리신호를 가산하는 제 2가산기(222)와, 상기 제 2가산기(222)의 출력을 지연시켜 그 입력에 더해주는 제 2플립플롭(F/F2)(224)과, 상기 제 2가산기(222)로 부터 출력된 정수값(IPART_ACC)을 소정의 클럭신호(N)에 의해 시프트시키는 시프터(shifter)(225)와, 상기 시프터(225)의 출력(Q)을 APLL(210)의 최하위 비트의 클럭신호에 의해 분주하여 클럭을 발생시켜 제 1,제 2플립플롭(223,224)의 클럭으로 출력하는 제 1분주기(226)와, 상기 제 1분주기(226)의 클럭신호에 의해 상기 제 2가산기(222)의 출력 정수값을 출력하는 클럭 포지션 플립플롭(clk Position F/F)(227)과, 상기 클럭 포지션 플립플롭(227)의 출력을 클럭으로 하여 APLL(210)의 주파수(N-1 Clock)를 선택하여 출력하는 멀티 플렉서(MUX)(228)와, 상기 멀티 플렉서(228)의 출력에 의해 외부 분주신호(OUT_DIV)에 의해 분주시키는 제 2분주기(229)를 포함한 구성이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 분산 시간 발진기에 대하여 설명하면 다음과 같다.
먼저, 수정발진기(X-tal)에서 발생되는 주파수신호에 동조하는 APLL(210)은 N비트의 클럭 주파수(fvco)로 분산 시간 발진부(220a~220k)에 입력된다. 이때, 클럭 주파수(fvco)의 N비트 중에서 최하위 클럭(0번째)은 분산 시간 발진부(220a~220k)를 제어하기 위한 클럭으로 이용되며, 그 나머지 N-1클럭은 선택 되어 분산 시간 발진부(220a~220k)의 클럭으로 출력된다.
이때, 분산 시간 발진부(220a~220k)는 아래의 수학식에 의해 출력 클럭의 주파수를 수학식 1로 표현이 가능하다.
Figure 112000004900793-pat00001
여기서, fvco는 APLL의 출력 주파수이고, N은 멀티 위상 클럭 수이며, DTO_DIV는 분산 시간 발진부의 내부 분주기 수(Internal Divider Number)이며, OUT_DIV는 분산 시간 발진부의 외부 분주기 수(External Divider Number)이다.
그리고, 분산 시간 발진부(220a~220k)에 M비트 중에서 선택적으로 내부 분주신호(DTO_DIV 1 ~ DTO_DIV k)는 외부에서 입력되거나, 디지털 PLL의 루프 필터 출력에 의해 정해진다. 이러한 내부 및 외부 분주신호(DTO_DIV, OUT_DIV)는 제어부(도시하지 않음)에 의해 결정된 분주비 값이다.
이러한 제어수단의 분주비에 따라 다수개의 분산 시간 발진부(DTO 1~DTO k)는 APLL(210)의 클럭 주파수(fvco)를 선택적으로 입력받아 다수개의 클럭원을 고정포인트 값으로 각각 분주된 후 개별적으로 원하는 클럭원(fDTO)을 출력하게 된다.
이를 위해서, 분산 시간 발진부(220a~220k)는 도 4에 도시된 바와같이, 가산기(221,222), 플립플롭(223,224), 시프터(225), 제 1분주기(226), 클럭 포지션 플립플롭(227), 멀티플렉서(228), 제 2분주기(229)로 구성되며, APLL(210)로 부터 출력되는 클럭 주파수(fvco) 중 N-1개의 클럭은 멀티플렉서(228)에 선택적으로 입력 되며, 0번째 클럭은 제 1분주기(226)에 클럭으로 입력된다.
그리고, 내부 분주신호(DTO_DIV)는 정수부분(DTO_INC_IPART)과 소수부분(DTO_INC_FPART)으로 나누어져 제 1, 제 2가산기(221,222)로 각각 입력된다.
이를 위해서, 제 1 및 제 2 가산기(221,222)는 모듈레이터 가산기를 사용한다. 즉 제 1 및 제 2가산기(221,222)의 출력비트는 항상 일정하다.
여기서, 내부 분주신호(DTO_DIV)는 다음의 수학식 2에 의해 결정된다.
Figure 112000004900793-pat00002
이때의 외부 분주신호(OUT_DIV)는 분산 시간 발진부 출력을 분주하기 위한 카운터(counter)이므로 2의 역승으로 분주할 수 있도록 한다.
이러한, 제 1가산기(221)는 내부 분주신호(DTO_DIV)의 소수값(DTO_INC_FPART)을 제 1플립플롭(FF1)(223)으로 부터 피드백되는 값을 가산하고, 이 가산되는 값에 캐리가 발생하는 경우 제 2가산기(222)에 더해진다. 제 2가산기(222)는 내부 분주신호(DTO_DIV)의 정수값(DTO_INC_IPART)과 제 1가산기(221)의 정수값, 그리고 제 2플립플롭(FF2)(224)으로 부터 피드백되는 값을 가산하게 된다. 이 가산되는 값이 시프터(225)에 입력된다.
상기 시프터(225)는 소정의 신호(N)에 의해 제 2가산기(222)로 부터 입력되는 값을 시프트시켜 준다. 이 시프트된 값(Q)은 제 1분주기(226)에 입력되며, 제 1 분주기(226)는 Q신호를 클럭 주파수의 0번째 클럭신호에 의해 결정된 분주비로 분주하여 출력하며, 이 분주된 클럭신호가 제 1, 제2 플립플롭(223,224) 및 클럭포지션 플립플롭(227)에 클럭신호로 입력된다. 상기 클럭 포지션 플립플롭(227)은 상기의 클럭신호를 입력받아 멀티플렉서(228)에 클럭신호(Clk)로 입력된다.
상기 멀티플렉서(228)는 상기의 클럭신호를 입력받아 클럭 주파수(fvco)의 N-1클럭을 선택적으로 출력하게 된다. 이 멀티플렉서(228)로 부터 출력되는 클럭신호는 제 2분주기(229)로 입력되는 외부 분주신호(OUT_DIV)에 의해 결정된 분주비로 원하는 클럭주파수(fDTO)가 출력된다.
이러한 분산 시간 발진부(220a~220k)는 APLL(210)의 클럭 주파수(fvco)를 선택적으로 입력받은 내부 분주비(DTO_DIV1 ~ DTO_DIVk)를 다르게 가져감으로써, 분산 시간 발진부의 출력이 개별적인 클럭(FDTO) 원으로 제공된다.
그 예를 들어 설명하면, FVCO = 100MHz, OUT_DIV = 2, FDTO = 35MHz, N =16 이면, 이를 수학식 2에 입력할 경우 DTO_DIV = 21.42857143… 이 된다. 여기서 DTO_DIV의 정수부분(IPART)은 21(I bit)이고, 소수부분(FPART)은 42857143…(F bit)이다. 이렇게 분산하게 고정 포인트 값으로 변환해 준다.
내부 분주신호(DTO_DIV)의 소수점 아래 부분은 실제 분산 시간 발진부(DTO 1 ~ DTO k)에서 출력되어야 하는 이상적인 주파수와 분산 시간 발진부의 출력 주파수 사이의 에러(Error) 값이다. 이 에러값이 분산 시간 발진부의 동작시 마다 계속 누적이 되고, 그 누적이 된 값이 "1"이 넘을 경우 제 2가산기(222)의 내부 분주신호 의 정수부분에 더해진다.
이러한 내부 분주신호의 정수부분은 멀티-위상 클럭(Multi-phase clock) 중에서 출력되어야 하는 순서를 나타낸다. 즉, 정수부분이 21일 경우 (N-1) 위상 한 사이클(Cycle)이 지나고 6번째 클럭이 출력되어야 한다. 이때, 발생한 이상적인 클럭 주파수와 분산 시간 발진부(DT0 1 ~ DT0 k)의 출력 주파수 사이의 에러가 내부 분주신호의 소수점 이하 부분이 된다. 내부 분주신호의 소수점 부분은 비트수가 크면 클수록 이상적인 분산 시간 발진부의 출력과 실제 분산 시간 발진부의 출력 사이의 에러는 줄어든다.
이와같이, 분산 시간 발진부(220a~220k)는 APLL(210)의 출력 주파수(fvco)를 분산 분주비에 의한 카운터 값으로 클럭으로 분주하여 줌으로써, 원하는 클럭원을 출력하게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 분산 시간 발진기에 의하면, 아날로그 위상동기루프의 출력 클럭을 원하는 분주비로 분주하여 개별적으로 출력할 수 있도록 함으로써, 다양한 디스플레이원을 입출력으로 하는 클럭원으로 사용될 수 있으며, 고선명 티브이(HDTV)의 경우 집적도 및 신뢰성에서 아날로그 방식보다 좋은 효과를 볼 수 있다.

Claims (2)

  1. 내부 공진에 의해 발진 주파수를 출력하는 수정발진기;
    상기 발진주파수에 의해 소정의 클럭 주파수를 출력하는 아날로그 위상동기루프(APLL);
    상기 아날로그 위상동기루프의 출력 주파수를 내부 분주신호에 따라 결정된 분주비에 따라 선택적으로 분주하여 여러 개의 분산 시간 발진 클럭을 출력하는 복수의 분산 시간 발진수단;
    상기 분산 시간 발진수단으로 입력되는 클럭 주파수가 다수개의 클럭원으로 분주되어 출력되도록 내, 외부 분주신호를 선택적으로 출력하는 제어수단을 포함한 것을 특징으로 하는 분산 시간 발진기.
  2. 제 1항에 있어서,
    상기 분산 시간 발진수단은, 내부 분주신호의 소수부분을 피드백되는 신호에 의해 가산하여 캐리를 발생하는 제 1가산기와, 상기 제 1가산기의 출력을 지연시켜 다시 제 1가산기로 피드백하는 제 1플립플롭과, 상기 내부 분주신호의 정수부분을 피드백되는 신호와 제 1가산기의 캐리값을 가산하는 제 2가산기와, 상기 제 2가산기의 출력을 지연시켜 그 입력에 피드백하는 제 2플립플롭과, 상기 제 2가산기로 부터 출력된 값을 소정의 클럭신호에 의해 시프트시키는 시프터(shifter)와, 상기 시프터의 출력을 아날로그 위상동기루프의 최하위 비트 클럭신호에 의해 분주하여 클럭신호를 발생시켜 제 1,제 2플립플롭의 클럭으로 출력하는 제 1분주기와, 상기 제 1분주기의 클럭신호에 의해 제 2가산기의 출력값을 출력하는 클럭 포지션 플립플롭과, 상기 클럭 포지션 플립플롭의 출력을 클럭으로 하여 아날로그 위상동기루프의 클럭주파수를 선택하여 출력하는 멀티 플렉서와, 상기 멀티 플렉서의 출력을 외부 분주신호에 의해 분주하여 발진 클럭을 출력하는 제 2분주기를 포함한 것을 특징으로 하는 분산 시간 발진기.
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KR20010048006A (ko) * 1999-11-24 2001-06-15 윤종용 다중모드 통신단말기의 마스터 클럭 발생장치 및 방법

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