JPH06113225A - 映像信号処理装置およびアドレス発生回路 - Google Patents

Abstract

(57)【要約】 【目的】映像信号の任意な圧縮を行うとき、メモリへの
書き込みアドレスの発生を小容量のメモリを用いて発生
させる。 【構成】入力された第２の映像信号は、第１のカウン
タ，メモリ，第２のカウンタとを有するアドレス発生回
路およびメモリにより圧縮される。この圧縮された第２
の映像信号は合成手段により第１の映像信号に重畳され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像信号を一旦メモ
リして映像を拡大、縮小表示するテレビジョン受像機等
に関し、特に映像信号の圧縮、伸長を行う映像信号処理
装置およびアドレス発生回路に関する。

【０００２】

【従来の技術】従来、モニタ画面全体に表示している映
像の一部に、縮小した他の映像を重畳して表示する機能
であるピクチャー・イン・ピクチャー機能（以下、ＰＩ
Ｐと記す）を有するテレビジョン受像機がある。また、
ハイビジョン等のワイド画面放送に伴い、アスペクト比
の異なる（４：３，１６：９）映像を表示した場合にで
きてしまう映像信号の無い領域に、縮小した他の映像を
重畳して表示する機能であるピクチャー・アウト・ピク
チャー機能（以下、ＰＯＰと記す）を有するテレビジョ
ン受像機もある。

【０００３】以下、縮小され重畳表示される映像を子画
面、モニタの画面全体に元の状態で表示される映像を親
画面として説明する。これらＰＩＰ，ＰＯＰは、一般的
に子画面となる映像信号をライン間引き，画素間引き等
により縮小し、この縮小した子画面映像信号をメモリに
書き込む。そしてメモリから読み出した子画面映像信号
を任意のタイミングで親画面映像信号中に挿入すること
により実現している。このように子画面となる映像信号
を縮小するためには、ライン間引き，画素間引き等を行
うための書き込みアドレスをメモリへ供給する。

【０００４】親画面と子画面が同一方式（例えば日本国
内ならＮＴＳＣ）の映像信号の場合、このメモリへの書
き込みアドレスの発生としては、元の子画面の大きさに
対して縦，横同一の圧縮率とすることにより、同一アス
ペクト比の子画面映像信号を得ることが出来る。また、
親画面に対する子画面の大きさを簡単な整数比とするこ
とにより、書き込みアドレスをビットシフト等の比較的
簡単な回路で発生させることが出来る。

【０００５】しかし、親画面と子画面が同一方式でな
く、一般のアスペクト比４：３の放送とアスペクト比１
６：９のワイド画面放送とが混在していると、親画面映
像信号と子画面映像信号のアスペクト比が異なるものと
なる。この場合、単純に水平方向は２画素に１画素、垂
直方向は２ラインに１ラインをメモリに書き込んでも、
子画面の大きさを親画面の縦１／２，横１／２とするこ
とは出来ない。

【０００６】例として、アスペクト比４：３のＮＴＳＣ
のインターレースのテレビジョン受像機に、親画面映像
信号がアスペクト比４：３のＮＴＳＣ，子画面映像信号
が縦の長さが親画面の１／２の大きさでアスペクト比１
６：９のハイビジョンを表示する場合について説明す
る。

【０００７】ＮＴＳＣ（インターレース）の１フィール
ドの有効画素数は横７２０×縦２４０である。従って子
画面の１フィールドの画素数は横４８０×縦１２０とな
る。一方ハイビジョンの１フィールドの有効画素数は横
１１２２×縦５１６である。これを横４８０×縦１２０
の子画面とするには、横の圧縮率は４８０／１１２２
（約４３％）、縦の圧縮率は１２０／５１６（約２３
％）としなければならない。このように親画面と子画面
の大きさの関係を簡単な整数比としても、縦，横の圧縮
率は簡単な整数比とはならず、それぞれ異なった圧縮率
となる。

【０００８】この為、ビットシフト等を用いた方法では
子画面映像メモリの書き込みアドレスを発生させること
はできず、任意のアドレスを発生する手段が必要とな
る。この任意のアドレスを発生させる方法として、メモ
リを用いた変換テーブルによる方法がある。

【０００９】以下、この変換テーブルを用いてＰＩＰを
行う映像信号処理装置の例を、図１０から図１４を参照
して説明する。但し、説明を簡単にするために親画面映
像信号および子画面映像信号は共にＮＴＳＣ，親画面に
対する子画面の大きさを縦，横共に１／２，メモリには
ブランキング期間の信号も書き込むこととして説明す
る。図１０は従来の映像信号処理装置の構成を示す図で
ある。まず、子画面映像信号を圧縮して子画面映像メモ
リ１０９へメモリする迄について説明する。

【００１０】図１０において、カウンタ１０１，１０
４、メモリ２０１，２０２、乗算器１０７、アドレス合
成回路１０８により、子画面映像メモリ１０９の書き込
みアドレスを発生している。

【００１１】カウンタ１０１は、供給された子画面映像
信号の水平同期信号（以下、子ｆ_Hと記す）をカウント
アップし、供給された子画面映像信号の垂直同期信号
（以下、子ｆ_V と記す）により０リセットされる。従っ
て、このカウンタ１０１は、０〜２６１と０〜２６２と
を交互にメモリ２０１へ読み出しアドレスとして繰り返
し出力する。このカウンタ１０１から出力される読み出
しアドレスは子画面映像信号の垂直の座標を示してい
る。

【００１２】メモリ２０１には、予め子画面映像メモリ
１０９への書き込みアドレスを発生させるための、図１
１に示す垂直側のデータが格納されており、カウンタ１
０１から供給された読み出しアドレスに対応した垂直側
のデータが乗算器１０７へ供給される。乗算器１０７で
は、別に供給される所定の定数（子画面の水平の画素
数）とメモリ２０１からの垂直側のデータとが乗算さ
れ、この乗算された値がアドレス合成回路１０８へ供給
される。この所定の定数は、１ラインを４ｆｓｃでサン
プリングし９１０画素なので、この１／２の４５５が供
給されることになる。

【００１３】カウンタ１０４は、供給された子画面映像
信号のサンプルクロック（以下、子ＣＬＫと記す）をカ
ウントアップし、供給された子画面映像信号の水平同期
信号（以下、子ｆ_H と記す）により０リセットされる。
従って、このカウンタ１０４は０〜９０９をメモリ２０
２へ読み出しアドレスとして繰り返し出力する。このカ
ウンタ１０４から出力される読み出しアドレスは子画面
映像信号の水平の座標を示している。

【００１４】メモリ２０２には、予め子画面映像メモリ
１０９への書き込みアドレスを発生させるための、図１
２に示す水平側のデータが格納されており、カウンタ１
０４から供給された読み出しアドレスに対応した水平側
のデータがアドレス合成回路１０８へ供給される。図１
２においては、１ラインを４ｆｓｃでサンプリングし９
１０画素となることから、水平側のデータは４５５とな
る。アドレス合成回路１０８は加算器であり、供給され
た水平および垂直側のデータが加算され、この加算され
た値が書き込みアドレスとして子画面映像メモリ１０９
へ供給される。子画面映像メモリ１０９は、アドレス合
成回路１０８から供給された書き込みアドレスに従って
供給された子画面映像信号をメモリすると共に、供給さ
れた読み出しアドレスに従ってメモリしている間引かれ
た子画面映像信号をセレクタ１１０へ出力する。次に、
アドレス合成回路１０８が加算する書き込みアドレスに
ついて、図１３を用いて説明する。

【００１５】アドレス合成回路１０８は、供給された乗
算器１０７の出力およびメモリ２０２の出力に応じ、２
６２［ライン／フィールド］のときは０〜５９６０４
を，また２６３［ライン／フィールド］のときは０〜６
００５９を書き込みアドレスとして子画面映像メモリ１
０９へ出力する。図１３に示すようにアドレス合成回路
１０８では同じ値が水平，垂直共に２回づつ出力され、
４画素分に同じ値が対応するように規則的に出力されて
いる。このため、アドレス合成回路１０８の出力を子画
面映像メモリ１０９の書き込みアドレスとして用いる
と、同一アドレスを持った先の画像データは後から供給
された画像データにより上書きされ消えてしまう。その
結果、子画面映像メモリ１０９には４画素に１画素しか
書き込まれないことになる。

【００１６】このようにして供給された子画面用映像信
号を水平は２画素に１画素，垂直は２ラインに１ライン
をそれぞれ規則的に間引いた状態、言い換えると縦，横
それぞれ１／２に圧縮した状態で子画面映像メモリ１０
９に書き込まれる。次に、親画面に子画面を重畳する迄
について説明する。

【００１７】カウンタ１１１は、供給された親画面映像
信号の水平同期信号（以下、親ｆ_Hと記す）をカウント
アップし、供給された親画面映像信号の垂直同期信号
（以下、親ｆ_V と記す）により０リセットされる。従っ
て、このカウンタ１１１は、０〜２６１と０〜２６２と
を交互に加算器１１２，１１７，１１８へ繰り返し出力
する。このカウンタ１１１の出力信号は親画面映像信号
の垂直の座標を示している。

【００１８】カウンタ１１４は、供給された親画面映像
信号のサンプルクロック（以下、親ＣＬＫと記す）をカ
ウントアップし、供給された親画面映像信号の水平同期
信号（以下、親ｆ_H と記す）により０リセットされる。
従って、このカウンタ１１４は０〜９０９を加算器１１
５，１２０，１２１へ繰り返し出力する。このカウンタ
１１４の出力信号は親画面映像信号の水平の座標を示し
ている。

【００１９】セレクタ１１０は、入力された子画面映像
信号と親画面映像信号とを、ＡＮＤ回路１２３から出力
された制御信号により切り換えて出力する。この制御信
号を変えることにより子画面の表示位置を変えることが
でき、以下のようにして作成される。

【００２０】加算器１１７，１１８にはそれぞれ定数が
供給されており、この定数とカウンタ１１１から供給さ
れたカウント数を加算した信号がＥＯＲ回路１１９へ供
給される。加算器１２０，１２１にはそれぞれ定数が供
給されており、この定数とカウンタ１１４から供給され
たカウント数を加算した信号がＥＯＲ回路１２２へ供給
される。ＥＯＲ回路１１９およびＥＯＲ回路１２２では
それぞれ排他的論理和の演算が行われ、この演算結果が
ＡＮＤ回路１２３へ供給される。ＡＮＤ回路１２３で
は、供給された信号の論理積が演算され制御信号として
セレクタ１１０へ出力される。但し、ここで加算器１１
７，１１８，１２０，１２１の出力は符号ビットのみで
ある。

【００２１】このように、カウンタ１１１、加算器１１
７，１１８、排他的論理輪回路（以下、ＥＯＲ回路と記
す）１１９で子画面の垂直位置が決まり、カウンタ１１
４、加算器１２０，１２１、ＥＯＲ回路１２２で子画面
の水平位置が決まる。これら制御信号を得る迄の動作を
図１４を用いて説明する。

【００２２】図１４の外枠は親画面を示し、内枠は子画
面を示し、括弧の中の数字はそれぞれ水平，垂直の画素
数，ライン数を示す。図１４に示すように子画面映像信
号を重畳するには、加算器１１７に入力する定数を−３
９９、加算器１１８に入力する定数を−８５５、加算器
１２０に入力する定数を−９９、加算器１２１に入力す
る定数を−２３０とすれば、図１４に示す子画面の範囲
のみ加算器１２３の出力する制御信号が“Ｈ”となり、
図１４に示す位置で親画面と子画面とを切り換えて表示
させることが可能となる。

【００２３】子画面映像信号についても、親画面映像信
号に重畳する位置に合わせて子画面映像メモリ１０９か
ら読み出すタイミングを変える必要がある。子画面映像
メモリ１０９の読み出すタイミングの制御は、垂直が加
算器１１２、水平が加算器１１５で制御している。

【００２４】この子画面映像メモリ１０９の読み出しア
ドレスは、カウンタ１１１，１１４、加算器１１２，１
１５、乗算器１１３、アドレス合成回路１１６により作
成している。加算器１１２，１１５にはそれぞれ子画面
映像信号を重畳する位置に合わせた定数が供給されてい
る。加算器１１２では、供給された定数とカウンタ１１
１からのカウント数とが加算され、この加算された信号
が乗算器１１３へ供給される。乗算器１１３では、供給
された定数と加算器１１２から供給された信号とが乗算
されて垂直側のアドレスとしてアドレス合成回路１１６
へ供給される。加算器１１５では、供給された定数とカ
ウンタ１１４からのカウント数とが加算されて水平側の
アドレスとしてアドレス合成回路１１６へ供給される。
アドレス合成回路１１６では、乗算器１１３から供給さ
れた垂直側のアドレスと加算器１１５から供給された水
平側のアドレスとが合成され、この合成された信号が読
み出しアドレスとして子画面映像メモリ１０９へ供給さ
れる。

【００２５】次に、親画面映像信号に重畳する子画面映
像信号を子画面映像メモリ１０９から得る迄の動作を図
１４を用いて説明する。図１４に示す位置に子画面映像
信号を重畳するには、加算器１１２に入力する定数を−
１００、加算器１１５に入力する定数を−４００とすれ
ばよい。このように各定数を設定することにより、図１
４に示すテレビジョン受信機の走査位置が（４００，１
００）に来たときに読み出しアドレスを０とすることが
できる。アドレス合成回路１１６は水平，垂直アドレス
情報を合成して読み出しアドレスを発生する処理をして
おり、前述した書き込みアドレスを発生する回路のアド
レス合成回路１０８と同様の動作をしている。このよう
にして子画面映像メモリ１０９へは、図１４に示す子画
面の表示位置に重畳可能な読み出しアドレスが供給さ
れ、子画面映像信号がメモリ１０９から読み出される。
以上説明したように、図１０に示す変換テーブルを用い
た映像信号処理装置を用いることによりＰＩＰを実現す
ることができる。

【００２６】ここで、この図１０に示す映像信号処理装
置の子画面映像メモリ１０９の書き込みアドレスを作成
している部分をみると、垂直用の変換テーブルメモリと
してメモリ２０１が２７３×７［ビット］＝１９１１
［ビット］、水平用の変換テーブルメモリとしてメモリ
２０２が９１０×８［ビット］＝７２８０［ビット］の
容量が必要となる。このように、映像信号の任意な圧縮
を行うときの、メモリへの書き込みアドレスの発生には
大容量のメモリを必要とし回路規模が大きくなるという
問題があった。

【００２７】

【発明が解決しようとする課題】このように従来の映像
信号処理装置においては、ＰＩＰ等で映像信号の任意な
圧縮を行うときの、メモリへの書き込みアドレスの発生
には大容量のメモリを必要とし回路規模が大きくなると
いう問題があった。この発明は上記のような従来技術の
欠点を除去し、メモリへの書き込みアドレスの発生を小
容量のメモリを用いて発生させることを目的とするもの
である。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明においては、第１の映像信号が入力され
る入力端と、第２の映像信号が入力される入力端と、ア
ドレスを発生するアドレス発生回路と、前記第２の映像
信号を前記アドレスを用いて記憶するメモリと、前記第
１の映像信号に前記メモリからの第２の映像信号を嵌め
込む合成手段とを備え、前記アドレス発生回路は、供給
されたリセット信号によりリセットされ、供給されたパ
ルスをカウントする第１のカウンタと、アドレスを前記
第１のカウンタから供給されるカウント数とし、このカ
ウント数に対応したデータを出力するメモリと、前記リ
セット信号によりリセットされ、前記データに応じてカ
ウントを停止または動作する第２のカウンタとを有する
ことを特徴とする映像信号処理装置を提供する。

【００２９】また、第１の映像信号が入力される入力端
と、第２の映像信号が入力される入力端と、アドレスを
発生するアドレス発生回路と、前記第２の映像信号を前
記アドレスを用いて記憶するメモリと、前記第１の映像
信号に前記メモリからの第２の映像信号を嵌め込む合成
手段とを備え、前記アドレス発生回路は、供給されたリ
セット信号によりリセットされ、供給されたパルスをカ
ウントする第１のカウンタと、前記第１のカウンタの出
力をビットシフトするシフタとを有することを特徴とす
る映像信号処理装置を提供する。

【００３０】また、供給されたリセット信号によりリセ
ットされ、供給されたパルスをカウントする第１のカウ
ンタと、アドレスを前記第１のカウンタから供給される
カウント数とし、このカウント数に対応したデータを出
力するメモリと、前記リセット信号によりリセットさ
れ、前記データに応じてカウントを停止または動作する
第２のカウンタとを有することを特徴とするアドレス発
生回路を提供する。

【００３１】

【作用】このように構成されたものにおいては、入力さ
れた第２の映像信号はアドレス発生回路およびメモリに
より圧縮される。この圧縮された第２の映像信号は合成
手段により第１の映像信号に重畳される。アドレス発生
回路は、第１のカウンタ，メモリ，第２のカウンタとを
有し、第１のカウンタは供給されたリセット信号により
リセットされ、供給されたパルスをカウントし、メモリ
はアドレスを前記第１のカウンタから供給されるカウン
ト数とし、このカウント数に対応したデータを出力し、
第２のカウンタは前記リセット信号によりリセットさ
れ、前記データに応じてカウントを停止または動作して
このカウント数をアドレスとして出力するので、小さい
回路規模で子画面を親画面に重畳することができる。

【００３２】また、第１のカウンタは供給されたリセッ
ト信号によりリセットされ、供給されたパルスをカウン
トし、メモリはアドレスを前記第１のカウンタから供給
されるカウント数とし、このカウント数に対応したデー
タを出力し、第２のカウンタは前記リセット信号により
リセットされ、前記データに応じてカウントを停止また
は動作する。これにより１／ｎの値のアドレスを小さい
回路により発生させることが出来る。

【００３３】

【実施例】第１の実施例

【００３４】以下、この発明の第１の実施例について、
図１から図５を参照して詳細に説明する。尚、従来の技
術での説明同様、説明を簡単にするために親画面映像信
号および子画面映像信号は共にＮＴＳＣ、親画面に対す
る子画面の大きさを縦，横共に１／２，メモリにはブラ
ンキング期間の信号も書き込むこととして説明する。図
１はこの発明の映像信号処理装置の第１の実施例の構成
を示す図である。図１０と異なるところは、子画面映像
メモリ１０９への書き込みアドレスを発生する部分であ
る。従来の技術で、図１０を用いて説明したものには同
一番号を付して説明は省略する。

【００３５】図１において、カウンタ１０１，１０４、
メモリ１０２，１０５、カウンタ１０３，１０６、乗算
器１０７、アドレス合成回路１０８により、子画面映像
メモリ１０９の書き込みアドレスを作成している。

【００３６】カウンタ１０１は、供給された子画面映像
信号の水平同期信号（以下、子ｆ_Hと記す）をカウント
アップし、供給された子画面映像信号の垂直同期信号
（以下、子ｆ_V と記す）により０リセットされる。従っ
て、このカウンタ１０１は、０〜２６１と０〜２６２と
を交互にメモリ１０２へ読み出しアドレスとして繰り返
し出力する。このカウンタ１０１から出力される読み出
しアドレスは子画面映像信号の垂直の座標を示してい
る。

【００３７】メモリ１０２には、予めカウンタ１０３を
制御するための図２に示すカウントイネーブル信号が格
納されている。カウンタ１０３は、このカウントイネー
ブル信号が“１”のときにカウント動作を行い、供給さ
れた子ｆ_H をカウントアップすると共に出力する。この
カウンタ１０３の出力は図３に示す値となり、乗算器１
０７へ供給される。また、カウンタ１０３は、メモリ１
０２から供給されるカウントイネーブル信号が“０”の
ときにカウント動作は行わず、供給された子ｆ_H をカウ
ントアップせずに現在のカウント値を乗算器１０７へ出
力する。乗算器１０７では、供給される所定の定数（子
画面の水平の画素数）とカウンタ１０３からの垂直側の
データとが乗算され、この乗算された値がアドレス合成
回路１０８へ供給される。この実施例では子画面の水平
の画素数は４５５なので乗算器１０７に入力される定数
は４５５となる。

【００３８】カウンタ１０４は、供給された子画面映像
信号の子ＣＬＫをカウントアップし、供給された子ｆ_H
により０リセットされる。従って、このカウンタ１０４
は０〜９０９をメモリ１０５へ読み出しアドレスとして
繰り返し出力する。このカウンタ１０４から出力される
読み出しアドレスは子画面映像信号の水平の座標を示し
ている。

【００３９】メモリ１０５には、予めカウンタ１０６を
制御するための図４に示すカウントイネーブル信号が格
納されている。カウンタ１０６は、このカウントイネー
ブル信号が“１”のときにカウント動作を行い、供給さ
れた子ＣＬＫをカウントアップすると共に出力する。こ
のカウンタ１０６の出力は図５に示す値となり、アドレ
ス合成回路１０８へ供給される。また、カウンタ１０６
は、メモリ１０５から供給されるカウントイネーブル信
号が“０”のときにカウント動作は行わず、供給された
子ＣＬＫをカウントアップせずに現在のカウント値をア
ドレス合成回路１０８へ出力する。アドレス合成回路１
０８は加算器であり、供給された水平および垂直側のデ
ータが加算され、この加算された値が書き込みアドレス
として子画面映像メモリ１０９へ供給される。次に、子
画面映像メモリ１０９への書き込みアドレスの作成動作
について図を用いて説明する。

【００４０】カウンタ１０１が０〜２６１と０〜２６２
とを交互にメモリ１０２へ読み出しアドレスとして繰り
返し出力すると、メモリ１０２からは図２に示した対応
するカウントイネーブル信号がカウンタ１０３へ出力さ
れる。カウンタ１０３は“１”のカウントイネーブル信
号が供給されると、別に供給されている子ｆ_H をカウン
トアップし、このカウント値を垂直側のデータとして乗
算器１０７へ出力する。乗算器１０７では、カウンタ１
０３からの垂直側のデータに子画面の水平の画素数であ
る４５５が乗算されアドレス合成回路１０８へ出力され
る。

【００４１】カウンタ１０４は０〜９０９をメモリ１０
５へ読み出しアドレスとして繰り返し出力すると、メモ
リ１０５からは図４に示した対応するカウントイネーブ
ル信号がカウンタ１０６へ出力される。カウンタ１０６
は“１”のカウントイネーブル信号が供給されると、別
に供給されている子ＣＬＫをカウントアップし、このカ
ウント値を水平側のデータとしてアドレス合成回路１０
８へ出力する。

【００４２】ここで図１１と図３とを比較すると、メモ
リ２０１の入出力と、メモリ１０２およびカウンタ１０
３を組み合わせた入出力の値は全く同じである。また、
図１２と図５とを比較すると、メモリ２０２の入出力
と、メモリ１０５およびカウンタ１０６を組み合わせた
入出力の値は全く同じである。このように、カウンタ１
０１、カウンタ１０４、乗算器１０７、アドレス合成回
路１０８は前述した従来の技術と本実施例とで全く同じ
動作をしているので、子画面映像メモリ１０９への書き
込みアドレスは全く同じものが与えられ、従来の技術と
同様に図１４に示すように子画面を表示させることがで
きる。

【００４３】このように、子画面映像メモリ１０９への
書き込みアドレスは従来の技術と第１の実施例とで全く
同じものを与えることが出来るので、第１の実施例は図
１４に示すようにＰＩＰを用いた表示を行うことができ
る。

【００４４】次に、子画面映像メモリ１０９への書き込
みアドレス発生部の回路規模について従来の技術と比較
する。第１の実施例ではカウンタが２つ多くなってい
る。メモリ容量を比較すると、前述したように従来の技
術では垂直側１９１１ビット、水平側７２８０ビット必
要なのに対し、第１の実施例では垂直側のメモリ１０２
が１［ビット］×２６３＝２６３［ビット］、水平側の
メモリ１０５が１［ビット］×９１０＝９１０［ビッ
ト］必要となる。

【００４５】このように、この発明を用いることにより
カウンタは２つ多くなってしまうが、メモリ容量につい
ては垂直側が１／７、水平側が１／８となり回路全体で
は回路規模をより小さくすることができる。また、この
実施例では、垂直アドレス発生回路および水平アドレス
発生回路の両方に用いたが、どちらか一方に用いても同
様の効果を得ることができる。 第２の実施例

【００４６】上記第１の実施例の子画面映像メモリ１０
９への垂直，水平書き込みアドレス発生部の構成を、垂
直，水平読みだしアドレス発生部に用いることにより任
意の拡大表示を行うことができる。これは親画面をハイ
ビジョン、子画面をＮＴＳＣとしてＰＩＰを用いた表示
を行うとき等に利用することができる。この第２の実施
例を図６を用いて説明する。

【００４７】図６に示すように、第１の実施例の子画面
映像メモリ１０９への垂直，水平書き込みアドレス発生
部の構成を、垂直，水平読み出しアドレス発生部に用
い、所定の定数を加算器１１６，１１７，１１８，１２
０，１２１へ設定することにより、子画面を任意の大き
さに拡大等の表示を行うことができる。

【００４８】この実施例では、垂直，水平の両方を読み
出しアドレス発生部に用いたが、垂直，水平のどちらか
一方のみに用いてもよい。また、読みだしアドレス発生
部のみに用いても同様の効果を得ることができる。 第３の実施例

【００４９】以下、この発明の第３の実施例について、
図７から図９を参照して詳細に説明する。尚、従来の技
術での説明同様、説明を簡単にするために親画面映像信
号および子画面映像信号は共にＮＴＳＣ、親画面に対す
る子画面の大きさを縦，横共に１／２，メモリにはブラ
ンキング期間の信号も書き込むこととして説明する。図
７はこの発明の映像信号処理装置の第３の実施例の構成
を示す図である。図１０と異なるところは、子画面映像
メモリ１０９への書き込みアドレス発生部と読み出しア
ドレス発生部である。従来の技術で、図１０を用いて説
明したものには同一番号を付して説明は省略する。

【００５０】カウンタ１０４は、０〜９０９をシフタ７
０１へ読み出しアドレスとして繰り返し出力する。シフ
タ７０１では、カウンタ１０４から供給された２進数の
読み出しアドレスが１ビット下位にシフトされると共に
最上位ビットに“０”が挿入されアドレス合成回路１０
８へ供給される。

【００５１】このため、このシフタ７０１の入出力特性
は図８に示すようになり、従来の技術で説明した図１２
と全く同じ入出力特性となる。このように図１０のメモ
リ２０２をシフタ７０１に置き換えても全く同じ動作を
させることが出来、ＰＩＰを実現することができる。以
上のように構成することで、メモリ２０２からシフタ７
０１へと水平側のデータ発生部の回路規模を小さくする
ことができる。

【００５２】また、この実施例では図１０のメモリ２０
２をシフタ７０１に置き換えたが、更にメモリ２０１を
シフタに置き換えることにより垂直側のデータ発生部の
回路規模を小さくすることができ、同様の効果を得るこ
とができる。

【００５３】また、図９に示したように第１の実施例と
第３の実施例とを組み合わせ、図１のメモリ１０５およ
びカウンタ１０６をシフタ９０１に置き換えても同様の
効果を得ることができる。更にこの発明は水平、垂直ア
ドレス発生部のどちらに用いても同様の効果を得ること
ができる。

【００５４】以上のように、親画面と子画面のアスペク
ト比が異なる場合に、子画面の水平または垂直のどちら
か一方の圧縮率を予め簡単な整数比に決め、他方の圧縮
率を例えば真円率が１となるように正しい表示ができる
圧縮率にする。こうすることにより表示する子画面の大
きさにある程度の制約がでてくるが、水平、または垂直
のアドレス発生回路を簡単にすることができるので回路
規模を小さくすることができる。

【００５５】

【発明の効果】この発明によれば、親画面に対して子画
面の縦横いずれか一方の圧縮率を予め簡単な整数比と
し、他方の圧縮率を例えば真円率が１となるように正し
い表示ができるような圧縮率にするので、映像データ圧
縮に必要な映像メモリの書き込みアドレス発生部をより
小さくすることができる。

【図面の簡単な説明】

【図１】この発明に係る映像信号処理装置の第１の実施
例を示すブロック図である。

【図２】メモリ１０２の格納データを示す図である。

【図３】カウンタ１０３の入出力特性を示す図である。

【図４】メモリ１０５の格納データを示す図である。

【図５】カウンタ１０６の入出力特性を示す図である。

【図６】この発明に係る映像信号処理装置の第２の実施
例を示すブロック図である。

【図７】この発明に係る映像信号処理装置の第３の実施
例を示すブロック図である。

【図８】シフタ７０１の入出力特性示す図である。

【図９】第１の実施例と第２の実施例を組み合わせたと
きの他の実施例を示すブロック図である。

【図１０】従来の映像信号処理装置の構成を示すブロッ
ク図である。

【図１１】メモリ２０１の格納データを示す図である。

【図１２】メモリ２０２の格納データを示す図である。

【図１３】アドレス合成回路１０８の入出力特性を示す
図である。

【図１４】親画面上に子画面を表示したときの画面を示
す図である。

【符号の説明】

１０１，１０３，１０４，１０６，１１１，１１４…カ
ウンタ、１０２，１０５…メモリ、１０７，１１３…乗
算器、１０８，１１６…アドレス合成回路、１０９…子
画面映像メモリ、１１０…セレクタ、１１２，１１５，
１１７，１１８，１２０，１２１…加算器、１１９，１
２２…ＥＯＲ回路、１２３…ＡＮＤ回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の映像信号が入力される入力端と、 第２の映像信号が入力される入力端と、 アドレスを発生するアドレス発生回路と、 前記第２の映像信号を前記アドレスを用いて記憶するメ
   モリと、 前記第１の映像信号に前記メモリからの第２の映像信号
   を嵌め込む合成手段とを備え、 前記アドレス発生回路は、供給されたリセット信号によ
   りリセットされ、供給されたパルスをカウントする第１
   のカウンタと、 アドレスを前記第１のカウンタから供給されるカウント
   数とし、このカウント数に対応したデータを出力するメ
   モリと、 前記リセット信号によりリセットされ、前記データに応
   じてカウントを停止または動作する第２のカウンタとを
   有することを特徴とする映像信号処理装置。
2. 【請求項２】 第１の映像信号が入力される入力端と、 第２の映像信号が入力される入力端と、 アドレスを発生するアドレス発生回路と、 前記第２の映像信号を前記アドレスを用いて記憶するメ
   モリと、 前記第１の映像信号に前記メモリからの第２の映像信号
   を嵌め込む合成手段とを備え、 前記アドレス発生回路は、供給されたリセット信号によ
   りリセットされ、供給されたパルスをカウントする第１
   のカウンタと、 前記第１のカウンタの出力をビットシフトするシフタと
   を有することを特徴とする映像信号処理装置。
3. 【請求項３】 供給されたリセット信号によりリセット
   され、供給されたパルスをカウントする第１のカウンタ
   と、 アドレスを前記第１のカウンタから供給されるカウント
   数とし、このカウント数に対応したデータを出力するメ
   モリと、 前記リセット信号によりリセットされ、前記データに応
   じてカウントを停止または動作する第２のカウンタとを
   有することを特徴とするアドレス発生回路。