JP3394060B2 - 水平パンシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ワイドスクリーンテ
レビジョンにおける、副画面、例えば、画面内画面（Ｐ
ＩＰ）表示の表示、特に、通常のテレビジョン用に設計
された副ビデオ信号処理回路を副画面の位置のマッピン
グ即ち副画面の位置の決定に用いるワイドスクリーンテ
レビジョンの分野に関するものである。

【０００２】

【発明の背景】４：３、しばしば４×３とも称するフォ
ーマット表示比を持つテレビジョンは、単一のビデオ信
号源と複数のビデオ信号源を表示する方法に限界があ
る。実験的なものを除いて、商業放送局のテレビジョン
信号の伝送は４×３のフォーマットの表示比で放送され
る。多くの視聴者は、４×３表示フォーマットは、映画
におけるより広いフォーマット表示比よりも良くないと
考える。ワイドフォーマット表示比のテレビジョンは、
より心地よい表示を行うだけでなく、ワイド表示フォー
マットの信号源を対応するワイド表示フォーマットで表
示することができる。映画は、切り詰められたり、歪め
られたりすることなく、映画のように見える。ビデオ源
は、例えばテレシネ装置によってフィルムからビデオに
変換される場合、あるいは、テレビジョンのプロセッサ
によっても、切り詰める必要がない。

【０００３】ワイド表示フォーマット比のテレビジョン
は、通常の表示フォーマット信号とワイド表示フォーマ
ット信号の両方を種々の形で表示すること、及びこれら
のフォーマットの信号を組合わせた多画面表示の形で表
示するのに適している。しかし、ワイド表示比のスクリ
ーンを用いることには多くの問題が伴う。そのような問
題の中で一般的なものには、複数の信号源の表示フォー
マット比の変更、非同期ではあるが同時表示されるビデ
オ信号源から一致したタイミング信号を生成すること、
多画面表示を行うための、複数信号源間の切換え、圧縮
データ信号から高解像度の画面を生成することがある。
このような問題は、この発明によるワイドスクリーンテ
レビジョンで解決される。この発明の種々の構成による
ワイドスクリーンテレビジョンは、同じまたは異なるフ
ォーマット比を有する単一及び複数ビデオ信号源から高
解像度の単一及び複数画面表示を、選択可能な表示フォ
ーマット比で表示できる。

【０００４】広い表示フォーマット比を持つテレビジョ
ンは、飛越し及び非飛越しの両方で、かつ、基本的な、
即ち標準の水平走査周波数及びその倍数の両方でビデオ
信号を表示するテレビジョンシステムに実施できる。例
えば、標準ＮＴＳＣビデオ信号は、各ビデオフレーム
の、各々が約１５，７３４Ｈｚの基本的、即ち、標準水
平走査周波数のラスタ走査によって生成される相続くフ
ィールドをインタレースすることにより表示される。ビ
デオ信号に関する基本的走査周波数は、ｆ_Ｈ、１ｆ_Ｈあ
るいは１Ｈというように種々の呼び方がなされる。１ｆ
_Ｈ信号の実際の周波数はビデオの方式が異なれば変わ
る。

【０００５】テレビジョン装置の画質を改善する努力に
よって、ビデオ信号を順次に非飛越しで表示するための
システムが開発された。順次走査では、各表示フレーム
は、飛越しフォーマットの２つのフィールドの１つを走
査するために割り当てられた時間と同じ時間で走査する
必要がある。フリッカのないＡＡ−ＢＢ表示は、各フィ
ールドを連続して２度走査することを要する。それぞれ
の場合において、水平走査周波数は標準の水平周波数の
２倍としなければならない。このような順次走査表示あ
るいは無フリッカ表示用の走査周波数は、２ｆ_Ｈとか２
Ｈとか色々な呼び方がされている。例えば、米国の標準
による２ｆ_Ｈ走査周波数は、約３１，４６８Ｈｚであ
る。

【０００６】同時画面表示におけるオーバレイ（ｏｖｅ
ｒｌａｙ−重ね表示）機能は、正しい時間に、大画面か
ら小画面へ再び大画面へ切り換えるために、表示器にタ
イミング信号を与える。小画面オーバレイの水平及び垂
直両タイミングは、小画面を表示するためには重要であ
る。４×３表示器と共に使用するように設計されたＰＩ
Ｐプロセッサは、米国インディアナ州インディアナポリ
スのトムソン・コンシューマ・エレクトロニクス・イン
コーポレーテッドによって開発されたＣＰＩＰチップで
あり、このＣＰＩＰチップについては、同社から入手可
能な刊行物ＣＴＣ・１４０画面内画面（ＣＰＩＰ）テク
ニカル・トレーニング・マニュアル（Ｔｈｅ ＣＴＣ
Ｐｉｃｔｕｒｅ ｉｎ Ｐｉｃｔｕｒｅ （ＣＰＩＰ）
Ｔｅｃｈｎｉｃａｌ Ｔｒａｉｎｉｎｇ Ｍａｎｕａ
ｌ）により詳細な記述がある。このＣＰＩＰチップは、
副ビデオ情報が６ビットＹ，Ｕ，Ｖ，８：１：１ビデオ
ＲＡＭフィールドメモリに記憶されるような形で使用で
きる。

【０００７】このビデオＲＡＭは複数のメモリ位置に、
ビデオデータの２フィールド分を保持する。各メモリ位
置はデータの８ビットを保持する。各８ビット位置に
は、１つの６ビットＹ（ルミナンス）サンプルと２つの
他のビットがある。これらの他の２ビットは、高速スイ
ッチデータとＵまたはＶサンプルの一部とのうちの一方
を保持している。高速スイッチ値は復号されて、ビデオ
ＲＡＭにフィールド形式のどれが書込まれたかを、上側
（奇数）フィールド、下側（偶数）フィールド、または
画面無し（無効データ）のいずれかとして指示する。フ
ィールドはビデオＲＡＭ中の、水平及び垂直アドレスに
よって規定される境界を有する空間位置を占める。この
境界は、画面無しから有効フィールドへ、あるいは有効
フィールドから画面無しへの高速スイッチデータの変化
によって上記のアドレスに規定される。高速スイッチデ
ータのこのような遷移が画面オーバレイの周縁を規定す
る。

【０００８】オーバレイ（重ね表示画面）中の事物の画
像アスペクト比は、オーバレイ自身のフォーマット表示
比、例えば、４×３あるいは１６×９、とは無関係に制
御できることがわかろう。スクリーン上のオーバレイの
位置は、主信号の各フィールドについての走査の開始に
おけるビデオＲＡＭの読出しポインタの開始アドレスに
よって決まる。ビデオＲＡＭにはデータの２フィールド
が記憶されており、表示期間中には、ビデオＲＡＭ全体
が読出されるので、表示器走査中、両方のフィールドが
読出される。表示するためにメモリから読出されるフィ
ールドは、高速スイッチデータを復号し、ビデオＲＡＭ
の読出しポインタの開始位置を設定することによって決
められる。

【０００９】問題は、副ビデオ信号用のＰＩＰビデオ処
理回路が、例えば、上述したＣＰＩＰチップのような、
元来、通常のフォーマット表示比、即ち、４×３を持つ
テレビジョンと共に使用することを意図した構造を備え
ている場合に生じる。このような処理回路の多くは、多
画面表示を行うには強力なものであり、これを用いるこ
とにより、ワイドスクリーンテレビジョンの開発が簡単
になり、あるいは促進される。事実、そのような４×３
ビデオ処理回路は、設計に応じて、多くの位置にＰＩＰ
挿入画面を配置できるようにプログラムできる。

【００１０】ＰＩＰの配置に関して最も広い自由度を呈
するＰＩＰ回路においても、その位置は水平方向におい
ては、４×３表示器の境界内に限定され、垂直方向の寸
法はワイドスクリーン表示器の垂直方向の高さに相当す
る。即ち、ＰＩＰ回路によって規定される４×３ビデオ
表示マップの水平方向の境界を越える位置を規定するこ
とは不可能である。この表示マップはビデオＲＡＭ及
び、ＰＩＰ回路に関係する書込み／読出しアドレス制御
の関数である。

【００１１】２つの方法があるが、それぞれが重大な欠
点を持っている。その１つは、ワイドスクリーン表示器
を満たすように画面を引き延ばすことが可能とするが、
主画面とＰＩＰ挿入画面の両方にかなりの画像アスペク
ト比歪みを生じさせる。もう１つの方法では、副ビデオ
信号を非対称に間引き処理（デシメーション）して小画
面を作ることにより、この水平方向の引き延ばしを避け
ることができる。しかし、このやり方は、３以外の全て
の縮小係数が非整数プロセスを必要とし、かつ、殆どの
ＰＩＰプロセッサは、どのような非整数間引き処理でも
行うことができないので、非常に困難である。従って、
ＰＩＰ挿入画面は、実際上、そのサイズが元の画面のサ
イズの１／３に制限されてしまう。ワイドスクリーンテ
レビジョンで可能な多くの表示フォーマットを具体化す
るためには、ＰＩＰ挿入サイズにより広い融通性が必要
である。

【００１２】

【発明の概要】この発明によるワイドスクリーンテレビ
ジョン装置は、広いフォーマット表示比を有し、第１の
画面を表す第１のビデオ信号に同期したビデオ表示器を
含んでいる。ＰＩＰプロセッサが第２の画面を表す第２
のビデオ信号に応答して、ビデオ表示器よりもサイズの
小さい副画面を画定する。ＦＩＦＯ（先入れ先出し）線
メモリが副画面を表すビデオ情報の連続する線を記憶
し、これらのビデオ情報の線は第１の画面を表すビデオ
情報のある連続する線と組合わされる。第１のビデオ信
号の各水平線の開始点に対応する時間に初期化されるカ
ウンタが可変時間遅延を生成する。ＦＩＦＯ制御回路
が、可変時間遅延の後に、主画面を表すビデオ情報と組
み合わせるために、線メモリからの副画面を表すビデオ
情報の線の転送を順次行わせる。この可変時間遅延が、
ビデオ表示器全体にわたる副画面の複数の水平パン位置
の１つを決める。可変時間遅延、従って、水平パン位置
の調整には、手動制御器、例えば、遠隔制御器を用いる
ことができる。

【００１３】副画面を表すビデオ情報は、ＰＩＰプロセ
ッサの動作により、あるいは、ＰＩＰプロセッサとＦＩ
ＦＯ線メモリの協同動作により、ビデオ表示器と垂直同
期される。ビデオ表示器上に表示される副画面の各線は
ある数のビデオサンプルを有し、また、ＦＩＦＯ線メモ
リに書き込まれるビデオ情報の線の各々は、上記ある数
にほぼ等しい数のビデオサンプルを持っている。

【００１４】図１のそれぞれは、この発明の異なる構成
に従って実現できる単一及び複数画面表示フォーマット
の種々の組合わせの中のいくつかのものを示す。説明の
ために選んだこれらのものは、この発明の構成に従うワ
イドスクリーンテレビジョンを構成するある特定の回路
の記述を容易にするためのものである。この発明の構成
は、ある場合には、特定の基礎となる回路構成とは別
に、表示フォーマットそのものに対するものである。図
示と説明の便宜上、一般に、ビデオ源、あるいは、ビデ
オ信号に関する通常の表示フォーマットの幅対高さ比は
４×３であるとし、一般に、ビデオ源、あるいは、ビデ
オ信号に関するワイドスクリーン表示フォーマットの幅
対高さ比は、１６×９であるとする。この発明の構成
は、これらの定義によって制限されるものではない。

【００１５】図１（ａ）は、４×３の通常のフォーマッ
トの表示比を有する直視型、あるいは、投写型テレビジ
ョンを示す。１６×９フォーマット表示比画面が４×３
フォーマット表示比信号として伝送される場合は、上部
と下部に黒のバーが現れる。これを一般に郵便受け（レ
ターボックス）フォーマットと呼ぶ。この場合、観察さ
れる画面は表示に使用できる表示面積に関して小さい。
別の方法としては、１６×９フォーマット表示比の源が
伝送に先立って変換されて、４×３フォーマット表示器
の観察面の垂直方向を満たすようにされる。しかし、そ
の場合は、かなりの情報が左及び／または右側から切捨
てられてしまう。さらに別の方法では、郵便受けフォー
マットを水平方向には引伸ばさずに、垂直方向に引伸ば
すことができるが、こうすると、垂直方向に引伸ばした
ことにより歪みが生ずる。これらの３つの方法のどれも
特に魅力的であるとはいえない。

【００１６】図１（ｂ）は１６×９のスクリーンを示
す。１６×９のフォーマットの表示比のビデオ源は、切
り詰めすることなく、歪みを伴うことなく完全に表示さ
れる。１６×９フォーマット表示比の郵便受け画面（こ
れは、元来４×３フォーマット表示比信号の形である
が）は、充分な垂直解像度を有する大きな表示を行うよ
うに、線倍化（ラインダブリング）または線追加（ライ
ンアディション）によって順次走査される。この発明に
よるワイドスクリーンテレビジョンは、主ビデオ源、副
ビデオ源、あるいは外部ＲＧＢ源に関係なく、このよう
な１６×９フォーマット表示比信号を表示できる。

【００１７】図１（ｃ）は、４×３フォーマット表示比
の挿入画面が挿入表示されている１６×９フォーマット
表示比の主信号を示す。主及び副のビデオ信号が両方
共、１６×９フォーマット表示比源である場合は、挿入
画面も１６×９フォーマット表示比を持つ。挿入画面は
多数の異なる位置に表示することができる。

【００１８】図１（ｄ）は、主及び副ビデオ信号が同じ
サイズの画面として表示されている表示フォーマットを
示す。各表示領域は８×９のフォーマット表示比を有
し、これは、当然ながら、１６×９とも４×３とも異な
る。このような表示領域に、水平あるいは垂直歪みを伴
うことなく４×３フォーマット表示比源を表示するため
には、信号の左及び／または右側を切り詰めねばならな
い。画面を水平方向に詰込む（ｓｑｕｅｅｚｅ）ことに
よるある程度のアスペクト比歪みを我慢するなら、画面
のもっと多くの部分を表示できる。水平方向の詰め込み
の結果、画面中の事物は垂直方向に細長くなる。この発
明のワイドスクリーンテレビジョンは、アスペクト比歪
みを全く伴わない最大の切り詰め処理から最大のアスペ
クト比歪みを伴う無切り詰めまでの、切り詰めとアスペ
クト比歪みの任意の組合わせを行うことができる。

【００１９】副ビデオ信号処理路にデータサンプリング
制限があると、主ビデオ信号からの表示と同じ大きさの
高解像度画面の生成が複雑になる。このような複雑化を
解消するために種々の方法を開発できる。

【００２０】図１（ｅ）は、４×３フォーマットの表示
比画面が１６×９フォーマット表示比スクリーンの中央
に表示されている表示フォーマットを示す。黒色のバー
が左右両側に現れている。

【００２１】図１（ｆ）は、１つの大きな４×３フォー
マット表示比画面と３つの小さい４×３フォーマット表
示比画面が同時に表示される表示フォーマットを示す。
大きい画面の周辺の外側の小さい画面は、時には、ＰＩ
Ｐ、即ち、画面内画面（親子画面）ではなく、ＰＯＰ、
即ち、画面外画面と呼ばれる。ＰＩＰまたは画面内画面
（ピクチャ・イン・ピクチャ）という語は、この明細書
中では、これら２つの表示フォーマットに用いられてい
る。ワイドスクリーンテレビジョンに２つのチューナが
設けられている場合、両方共内部に設けられている場合
でも、１つが内部に、１つが外部、例えば、ビデオカセ
ットレコーダに設けられている場合でも、表示画面の中
の２つは、ビデオ源に従ってリアルタイムで動きを表示
できる。残りの画面は静止画面フォーマットで表示でき
る。さらにチューナと副信号処理路とを付加すれば、３
以上の動画面を表示できることは理解できよう。また、
大画面と３つの小画面の位置を図１（ｇ）に示すように
切換えることも可能である。

【００２２】図１（ｈ）は、４×３フォーマット表示比
画面を中央に表示して、６つの小さい４×３フォーマッ
ト表示比画面を両側に縦列に表示した別のものを示す。
上述したフォーマットと同様、２つのチューナを備えた
ワイドスクリーンテレビジョンであれば、２つの動画面
を表示できる。そして、残りの１１画面は静止画面フォ
ーマットで表示されることになる。

【００２３】図１（ｉ）は、１２の４×３フォーマット
表示比画面の碁盤目状表示フォーマットを示す。このよ
うな表示フォーマットは、特に、チャンネル選択ガイド
に適しており、その場合、各画面は異なるチャンネルか
らの少なくとも静止した画面である。前の例と同様、動
きのある画面の数は、利用できるチューナと信号処理路
の数によって決まる。

【００２４】図１に示した種々のフォーマットは一例で
あって、限定的なものではなく、残りの図面に示され、
以下に詳述するワイドスクリーンテレビジョンによって
実現できる。

【００２５】この発明の構成によるワイドスクリーンテ
レビジョンで、２ｆ_Ｈ水平走査用とされたものの全体的
なブロック図が図２に示されており、全体を１０で示さ
れている。テレビジョン１０は、概略的に言えば、ビデ
オ信号入力部２０、シャーシまたはＴＶマイクロプロセ
ッサ２１６、ワイドスクリーンプロセッサ３０、１ｆ_Ｈ
−２ｆ_Ｈ変換器４０、偏向回路５０、ＲＧＢインタフェ
ース６０、ＹＵＶ−ＲＧＢ変換器２４０（これには産業
型式ＴＡ７７３０を用いることができる）、映像管駆動
回路２４２、直視型または投写型管２４４、及び、電源
７０を含んでいる。種々の回路の異なる機能ブロックへ
のグループ化は、説明の便宜を図るためのものであっ
て、このような回路相互間の物理的位置関係を限定する
ことを意図するものではない。

【００２６】ビデオ信号入力部２０は、異なるビデオ源
からの複数の複合ビデオ信号を受信するようにされてい
る。ビデオ信号は主ビデオ信号及び副ビデオ信号とし
て、表示用に選択的に切換えることができる。ＲＦスイ
ッチ２０４は２つのアンテナ入力ＡＮ１とＡＮ２を持っ
ている。これらの入力は無線放送アンテナによる受信と
ケーブルからの受信の両方のための入力を表わす。ＲＦ
スイッチ２０４は、第１のチューナ２０６と第２のチュ
ーナ２０８に、どちらのアンテナ入力を供給するかを制
御する。第１のチューナ２０６の出力は、ワンチップ２
０２への入力となる。ワンチップ２０２は、同調制御、
水平及び垂直偏向制御、ビデオ制御に関係する多数の機
能を果たす。図示のワンチップは産業用のＴＡ７７７７
である。

【００２７】第１のチューナ２０６からの信号からワン
チップで生成されたベースバンドビデオ信号ＶＩＤＥＯ
ＯＵＴはビデオスイッチ２００とワイドスクリーンプ
ロセッサ３０のＴＶ１入力への入力となる。ビデオスイ
ッチ２００への他のベースバンドビデオ入力はＡＵＸ１
とＡＵＸ２で示されている。これらの入力は、ビデオカ
メラ、レーザディスクプレーヤ、ビデオテーププレーヤ
ビデオゲーム等に用いることができる。シャーシまたは
ＴＶマイクロプロセッサ２１６によって制御されるビデ
オスイッチ２００の出力は切換えビデオ（ＳＷＩＴＣＨ
ＥＤ ＶＩＤＥＯ）と示されている。このＳＷＩＴＣＨ
ＥＤ ＶＩＤＥＯはワイドスクリーンプロセッサ３０へ
別の入力として供給される。

【００２８】図３を参照すると、ワイドスクリーンプロ
セッサ３０中のスイッチＳＷ１は、Ｙ／Ｃデコーダ２１
０への入力となるＳＥＬ ＣＯＭＰ ＯＵＴビデオ信号
として、ＴＶ１信号とＳＷＩＴＣＨＥＤ ＶＩＤＥＯ信
号の一方を選択する。Ｙ／Ｃデコーダ２１０は適応型線
くし形フィルタの形で実現できる。Ｙ／Ｃデコーダ２１
０へは、さらに２つのビデオ源Ｓ１とＳ２も入力され
る。Ｓ１とＳ２の各々は異なるＳ−ＶＨＳ源を表わし、
各々、別々のルミナンス信号及びクロミナンス信号から
成っている。いくつかの適応型線くし形フィルタでＹ／
Ｃデコーダの一部として組込まれているような、あるい
は、別のスイッチとして実現してもよいスイッチがＴＶ
マイクロプロセッサ２１６に応答して、Ｙ＿Ｍ及びＣ＿
ＩＮとして示した出力として、一対のルミナンス及びク
ロミナンス信号を選択する。

【００２９】選択された対をなすルミナンス及びクロミ
ナンス信号は、その後は、主信号として見なされ、主信
号路に沿って処理される。＿Ｍあるいは＿ＭＮを含む信
号表記は主信号路を表わす。クロミナンス信号Ｃ＿ＩＮ
はワイドスクリーンプロセッサ３０によって、再びワン
チップに返され、色差信号Ｕ＿Ｍ及びＶ＿Ｍが生成され
る。ここで、Ｕは（Ｒ−Ｙ）と同等のものを表わし、Ｖ
は（Ｂ−Ｙ）と同等である。Ｙ＿Ｍ、Ｕ＿Ｍ及びＶ＿Ｍ
信号は、その後の信号処理のために、ワイドスクリーン
プロセッサ３０でデジタル形式に変換する。

【００３０】機能的にはワイドスクリーンプロセッサ３
０の一部と定義される第２のチューナ２０８がベースバ
ンドビデオ信号ＴＶ２を生成する。スイッチＳＷ２が、
Ｙ／Ｃデコーダ２１０への入力として、ＴＶ２信号とＳ
ＷＩＴＣＨＥＤ ＶＩＤＥＯ信号の１つを選ぶ。Ｙ／Ｃ
デコーダ２１０は適応型線くし形フィルタとして実施で
きる。スイッチＳＷ３とＳＷ４が、Ｙ／Ｃデコーダ２２
０のルミナンス及びクロミナンス出力と、それぞれＹ＿
ＥＸＴとＣ＿ＥＸＴで示す外部ビデオ源のルミナンス及
びクロミナンス信号の一方を選択する。Ｙ＿ＥＸＴ及び
Ｃ＿ＥＸＴ信号は、Ｓ−ＶＨＳ入力Ｓ１に対応する。Ｙ
／Ｃデコーダ２２０とスイッチＳＷ３とＳＷ４は、いく
つかの適応型線くし形フィルタで行われているように、
組合わせてもよい。

【００３１】スイッチＳＷ３とＳＷ４の出力は、この後
は、副信号と考えられて、副信号路に沿って処理され
る。選択されたルミナンス出力はＹ＿Ａとして示されて
いる。＿Ａ、＿ＡＸ及び＿ＡＵＸを含む信号表記は副信
号路に関して用いられている。選択されたクロミナンス
は色差信号Ｕ＿ＡとＶ＿Ａに変換される。Ｙ＿Ａ信号、
Ｕ＿Ａ信号及びＶ＿Ａ信号は、その後の信号処理のため
にデジタル形式に変換される。主及び副信号路中でビデ
オ信号源の切換えを行う構成により、異なる画面表示フ
ォーマットの異なる部分についてのビデオ源選択をどの
ようにするかについての融通性が大きくなる。

【００３２】Ｙ＿Ｍに対応する複合同期信号ＣＯＭＰ
ＳＹＮＣがワイドスクリーンプロセッサ３０から同期分
離器２１２に供給される。水平及び垂直同期成分ＨとＶ
が垂直カウントダウン回路２１４に入力される。垂直カ
ウントダウン回路はワイドスクリーンプロセッサ３０に
供給されるＶＥＲＴＩＣＡＬ ＲＥＳＥＴ（垂直リセッ
ト）信号を発生する。ワイドスクリーンプロセッサ３０
は、ＲＧＢインタフェース６０に供給される内部垂直リ
セット出力信号ＩＮＴ ＶＥＲＴ ＲＳＴ ＯＵＴを発
生する。ＲＧＢインタフェース６０中のスイッチが、内
部垂直リセット出力信号と外部ＲＧＢ源の垂直同期成分
との間の選択を行う。このスイッチの出力は偏向回路５
０に供給される選択された垂直同期成分ＳＥＬ＿ＶＥＲ
Ｔ＿ＳＹＮＣである。副ビデオ信号の水平及び垂直同期
信号は、ワイドスクリーンプロセッサ３０中の同期分離
器２１２によって生成される。

【００３３】１ｆ_Ｈ−２ｆ_Ｈ変換器４０は、飛越し走査
ビデオ信号を順次走査される非飛越し信号に変換する働
きをする。例えば、水平線の各々が２度表示されると
か、あるいは、同じフィールド中の隣接水平線の補間に
よって付加的な水平線の組が生成される。いくつかの例
においては、前の線を用いるか、補間した線を用いるか
は、隣接フィールドまたは隣接フレーム間で検出される
動きのレベルに応じて決められる。変換回路４０はビデ
オＲＡＭ４２０と関連して動作する。このビデオＲＡＭ
４２０は、順次表示を行うために、フレームの１または
それ以上のフィールドを記憶するために用いられる。Ｙ
＿２ｆ_Ｈ、Ｕ＿２ｆ_Ｈ及びＶ＿２ｆ_Ｈ信号としての変換
されたビデオデータはＲＧＢインタフェース６０に供給
される。

【００３４】図１４に詳細に示されているＲＧＢインタ
フェース６０は、ビデオ信号入力部による表示のため
の、変換ビデオデータまたは外部ＲＧＢビデオデータの
選択ができるようにする。外部ＲＧＢ信号は２ｆ_Ｈ走査
用に適合させられたワイドフォーマット表示比信号とす
る。主信号の垂直同期成分はワイドスクリーンプロセッ
サによってＲＧＢインタフェースに対し、内部垂直リセ
ット出力（ＩＮＴ ＶＥＲＴ ＲＳＴ ＯＵＴ）として
供給されて、選択された垂直同期（ｆ_Ｖｍまたはｆ
_Ｖｅｘｔ）を偏向回路５０に供給できるようにする。こ
のワイドスクリーンテレビジョンの動作によって、内部
／外部制御信号ＩＮＴ／ＥＸＴを発生させて、外部ＲＧ
Ｂ信号の使用者による選択を可能とする。しかし、この
ような外部ＲＧＢ信号が存在しない場合に、外部ＲＧＢ
信号入力を選択すると、ラスタの垂直方向の崩壊、及
び、陰極線管または投写型管の損傷が生じる可能性があ
る。従って、ＲＧＢインタフェース回路は存在しない外
部ＲＧＢ入力の選択を無効とするために、外部同期信号
を検出する。ＷＳＰマイクロプロセッサ３４０は、また
外部ＲＧＢ信号に対するカラー及び色調制御を行う。

【００３５】ワイドスクリーンプロセッサ３０は、副ビ
デオ信号の特殊な信号処理を行うピクチャ・イン・ピク
チャ回路３０１を含んでいる。画面内画面という用語
は、時には、ＰＩＰあるいはピクス・イン・ピクス（ｐ
ｉｘ−ｉｎ−ｐｉｘ）と省略される。ゲートアレー３０
０が、図１（ａ）〜（ｉ）の例で示されているような、
種々の表示フォーマットで主及び副ビデオ信号データを
組合わせる。ピクチャ・イン・ピクチャ回路３０１とゲ
ートアレー３００はワイドスクリーンプロセッサ・マイ
クロプロセッサ（ＷＳＰ μＰ）３４０の制御下にあ
る。マイクロプロセッサ３４０は、直列バスを介してＴ
Ｖマイクロプロセッサ２１６に応動する。この直列バス
は、データ、クロック信号、イネーブル信号及びリセッ
ト信号用の４本の信号ラインを含んでいる。ワイドスク
リーンプロセッサ３０は、また、３レベルのサンドキャ
ッスル（砂で作った城）信号として、複合垂直ブランキ
ング／リセット（ＣＯＭＰＯＳＩＴＥ ＶＥＲＴＩＣＡ
Ｌ ＢＬＡＮＫＩＮＧ／ＲＥＳＥＴ）信号を発生する。
あるいは、垂直ブランキング信号とリセット信号は別々
の信号として生成してもよい。複合ブランキング信号は
ビデオ信号入力部によってＲＧＢインタフェース６０に
供給される。

【００３６】図１３にさらに詳細に示す偏向回路５０は
ワイドスクリーンプロセッサ３０から垂直リセット信号
を、ＲＧＢインタフェース６０から選択された２ｆ_Ｈ水
平同期信号を、また、ワイドスクリーンプロセッサ３０
から付加的な制御信号を受けとる。この付加制御信号
は、水平位相合わせ、垂直サイズ調整及び左右ピン調整
に関するものである。偏向回路５０は２ｆ_Ｈフライバッ
クパルスをワイドスクリーンプロセッサ３０、１ｆ_Ｈ−
２ｆ_Ｈ変換器４０及びＹＵＶ−ＲＧＢ変換器２４０に供
給する。

【００３７】ワイドスクリーンテレビジョン全体に対す
る動作電圧は、例えば、ＡＣ主電源により付勢するよう
にできる電源７０によって生成される。

【００３８】ワイドスクリーンプロセッサ３０を図３に
より詳細に示す。ワイドスクリーンプロセッサ３０の主
要な成分は、ゲートアレー３００、画面内画面回路３０
１、アナログ−デジタル変換器とデジタル−アナログ変
換器３４２、３４６、第２のチューナ２０８、ワイドス
クリーンプロセッサ・マイクロプロセッサ３４０及びワ
イドスクリーン出力エンコーダ２２７である。１ｆ_Ｈお
よび２ｆ_Ｈシャーシの両方に共通のワイドスクリーンプ
ロセッサの詳細な部分、例えば、ＰＩＰ回路、が図４に
示されている。ＰＩＰ回路３０１の重要な部分を構成す
る画面内画面プロセッサ３２０は図５により詳細に示さ
れている。また、図６には、ゲートアレー３００がより
詳細に示されている。図３に示した、主及び副信号路の
部分を構成する多数の素子については、既に詳細に記述
した。

【００３９】第２のチューナ２０８には、ＩＦ段２２４
とオーディオ段２２６が付設されている。また、第２の
チューナ２０８はＷＳＰ μＰ３４０と共に動作する。
ＷＳＰ μＰ３４０は入／出力Ｉ／Ｏ部３４０Ａとアナ
ログ出力部３４０Ｂとを含んでいる。Ｉ／Ｏ部３４０Ａ
は色調（ティント）制御信号とカラー制御信号、外部Ｒ
ＧＢビデオ源を選択するためのＩＮＴ／ＥＸＴ信号、及
び、スイッチＳＷ１〜ＳＷ６用の制御信号を供給する。
Ｉ／Ｏ部は、また、偏向回路と陰極線管を保護するため
に、ＲＧＢインタフェース６０からのＥＸＴ ＳＹＮＣ
ＤＥＴ信号をモニタする。アナログ出力部３４０Ｂ
は、それぞれのインタフェース回路２５４、２５６およ
び２５８を通して、垂直サイズ、左右調整及び水平位相
用制御信号を供給する。

【００４０】ゲートアレー３００は主及び副信号路から
のビデオ情報を組合わせて、複合ワイドスクリーン表
示、例えば、図１の個々の部分に示されているものの１
つを作る働きをする。ゲートアレー用のクロック情報
は、低域通過フィルタ３７６と協同して動作する位相ロ
ックループ３７４によって供給される。主ビデオ信号は
アナログ形式で、Ｙ＿Ｍ、Ｕ＿Ｍ及びＶ＿Ｍで示した信
号として、ＹＵＶフォーマットでワイドスクリーンプロ
セッサに供給される。これらの主信号は、図４により詳
細に示すアナログ−デジタル変換器３４２と３４６によ
ってアナログからデジタル形式に変換される。

【００４１】カラー成分信号は、上位概念的な表記Ｕ及
びＶによって示されており、これらは、Ｒ−Ｙまたは、
Ｂ−Ｙ信号、あるいは、Ｉ及びＱ信号に付すことができ
る。システムクロック周波数は１０２４ｆ _Ｈ （これは約
１６ＭＨｚである）なので、サンプルされたルミナンス
の帯域幅は８ＭＨｚに制限される。Ｕ及びＶ信号は５０
０ＫＨｚ、あるいは、ワイドＩについては１．５ＭＨｚ
に制限されるので、カラー成分データのサンプリング
は、１つのアナログ−デジタル変換器とアナログスイッ
チで行うことができる。このアナログスイッチ、即ち、
マルチプレクサ３４４のための選択線ＵＶ＿ＭＵＸは、
システムクロックを２で除して得た８ＭＨｚの信号であ
る。

【００４２】１クロック幅の線開始ＳＯＬパルスが、各
水平ビデオ線の始点でこの信号を同期的に０にリセット
する。ついで、ＵＶ＿ＭＵＸ線は、その水平線を通し
て、各クロックサイクル毎に状態が反転する。線の長さ
はクロックサイクルの偶数倍なので、一旦初期化される
と、ＵＶ＿ＭＵＸの状態は、中断されることなく、０、
１、０、１‥‥と変化する。アナログ−デジタル変換器
３４２と３４６からのＹ及びＵＶデータストリームは、
アナログ−デジタル変換器が各々、１クロックサイクル
の遅延を持っているので、シフトしている。このデータ
シフトに対応するために、主信号処理路３０４の補間器
制御器３４９からのクロックゲート情報も同じように遅
延させられなければならない。このクロックゲート情報
が遅延していないと、削除が行われた時、ＵＶデータは
正しく対をなすように組合わされない。この点は、各Ｕ
Ｖ対が１つのベクトルを表すので、重要なことである。

【００４３】１つのベクトルからのＵ成分を他のベクト
ルからのＶ成分と対にすると、カラーシフトが生じてし
まう。先行する対からのＶサンプルは、その時のＵサン
プルと共に削除される。このＵＶマルチプレクス法は、
各カラー成分（Ｕ、Ｖ）サンプル対に対して２つのルミ
ナンスサンプルがあるので、２：１：１と称される。Ｕ
及びＶの双方に対するナイキスト周波数はルミナンスの
ナイキスト周波数の２分の１に実効的に減じられる。従
って、ルミナンス成分に対するアナログ−デジタル変換
器の出力のナイキスト周波数は８ＭＨｚとなり、一方、
カラー成分に対するアナログ−デジタル変換器の出力の
ナイキスト周波数は４ＭＨｚとなる。

【００４４】ＰＩＰ回路及び／またはゲートアレーは、
データ圧縮をしても副データの解像度が増強されるよう
にする手段を含むことができる。例えば、対（ペアド）
ピクセル圧縮及びディザリングとデディザリング（逆デ
ィザリング）を含む、多くのデータ減縮及びデータ回復
構想が開発されている。さらに、ビット数が異なる異な
ったディザリングシーケンスや、ビット数が異なる異な
った対ピクセル圧縮が考えられている。多数の特定のデ
ータ減縮及び回復構想の１つをＷＳＰ μＰ３４０によ
って選択して、各特定の画面表示フォーマットについて
表示ビデオの解像度を最大にするようにすることができ
る。

【００４５】ゲートアレー３００は、ＦＩＦＯ３５６と
３５８として実現できる線メモリと協同して動作する補
間器を含んでいる。補間器とＦＩＦＯは主信号を必要に
応じて再サンプル（リサンプル）するために使用され
る。別に設けた補間器によって、副信号を再サンプルで
きる。ゲートアレー３００中のクロック及び同期回路が
主及び副信号を組合わせて、Ｙ＿ＭＸ、Ｕ＿ＭＸ及びＶ
＿ＭＸ成分を有する１つの出力ビデオ信号を作ることを
含む、主及び副の両信号のデータ操作を制御する。上記
出力成分はデジタル−アナログ変換器３６０、３６２及
び３６４によってアナログ形式に変換される。Ｙ、Ｕ及
びＶで示すアナログ形式の信号は、非飛越し走査への変
換のために、１ｆ_Ｈ−２ｆ_Ｈ変換器４０に供給される。
また、Ｙ、Ｕ及びＶ信号はエンコーダ２２７によってＹ
／Ｃフォーマットに符号化されて、パネルのジャック
に、ワイドフォーマット比出力信号Ｙ＿ＯＵＴ＿ＥＸＴ
＿／Ｃ＿ＯＵＴ＿ＥＸＴが生成される。スイッチＳＷ５
が、エンコーダ２２７のための同期信号を、ゲートアレ
ーからのＣ＿ＳＹＮＣ＿ＭＮと、ＰＩＰ回路からのＣ＿
ＳＹＮＣ＿ＡＵＸから選択する。スイッチＳＷ６は、ワ
イドスクリーンパネル出力用の同期信号として、Ｙ＿Ｍ
とＣ＿ＳＹＮＣ＿ＡＵＸのどちらかを選択する。

【００４６】水平同期回路の部分がより詳細に図１２に
示されている。位相比較器２２８は、低域通過フィルタ
２３０、電圧制御発振器２３２、除算器２３４及びキャ
パシタ２３６を含む位相ロックループの一部をなしてい
る。電圧制御発振器２３２は、セラミック共振器または
同等のもの２３８に応動して、３２ｆ_Ｈで動作する。電
圧制御発振器の出力は、３２で除算されて、適切な周波
数の第２の入力信号として位相比較器２２８に供給され
る。分周器２３４の出力は１ｆ_ＨＲＥＦタイミング信号
である。３２ｆ_ＨＲＥＦタイミング信号と１ｆ_ＨＲＥＦ
タイミング信号は１６分の１カウンタ４００に供給され
る。２ｆ_Ｈ出力がパルス幅回路４０２に供給される。分
周器４００を１ｆ_ＨＲＥＦ信号によってプリセットする
ことにより、この分周器は、確実に、ビデオ信号入力部
の位相ロックループと同期的に動作する。

【００４７】パルス幅回路４０２は２ｆ_Ｈ−ＲＥＦ信号
が、位相比較器４０４、例えば、ＣＡ１３９１が適正な
動作を行うようにするために充分なパルス幅を持つよう
にする。位相比較器４０４は、低域通過フィルタ４０６
と２ｆ_Ｈ電圧制御発振器４０８を含む第２の位相ロック
ループの一部を構成している。電圧制御発振器４０８は
内部２ｆ_Ｈタイミング信号を発生し、この信号は順次走
査される表示器を駆動するために用いられる。位相比較
器４０４への他方の入力信号は、２ｆ_Ｈフライバックパ
ルスまたはこれに関係付けられたタイミング信号であ
る。位相比較器４０４を含む第２の位相ロックループを
用いることは、入力信号の各１ｆ_Ｈ期間内で各２ｆ_Ｈ走
査周期を対称になるようにするために役立つ。このよう
にしなかった場合は、ラスタの分離、例えば、ビデオ線
の半分が右にシフトし、ビデオ線の半分が左にシフトす
るというようなことが起きる。

【００４８】図１３には、偏向回路５０が詳細に示され
ている。回路５００は、異なる表示フォーマットを実現
するために必要な垂直過走査の所要量に応じてラスタの
垂直のサイズを調整するために設けられている。線図的
に示すように、定電流源５０２が垂直ランプキャパシタ
５０４を充電する一定量の電流Ｉ_ＲＡＭＰを供給する。
トランジスタ５０６が垂直ランプキャパシタに並列に結
合されており、垂直リセット信号に応じて、このキャパ
シタを周期的に放電させる。いかなる調整もしなけれ
ば、電流Ｉ_ＲＡＭＰは、ラスタに最大可能な垂直サイズ
を与える。これは、図１（ａ）に示すような、拡大４×
３フォーマット表示比信号源によりワイドスクリーン表
示を満たすに必要とされる垂直過走査の大きさに対応す
る。

【００４９】より小さな垂直ラスタサイズが必要とされ
る場合は、可調整電流源５０８がＩ_ＲＡＭＰから可変量
の電流Ｉ_ＡＤＪを分流させて、垂直ランプキャパシタ５
０４をよりゆっくりと、より小さなピーク値まで充電す
る。可変電流源５０８は、垂直サイズ制御回路によって
生成された、例えば、アナログ形式の、垂直サイズ調整
信号に応答する。垂直サイズ調整回路５００は手動垂直
サイズ調整回路５１０から独立しており、この手動垂直
サイズ調整は、ポテンショメータあるいは背面パネル調
整ノブによって行うことができる。いずれの場合でも、
垂直偏向コイル５１２は適切な大きさの駆動電流を受け
る。水平偏向は、位相調整回路５１８、左右ピン補正回
路５１４、２ｆ_Ｈ位相ロックループ５２０及び水平出力
回路５１６によって与えられる。

【００５０】図１４には、ＲＧＢインタフェース６０が
より詳しく示されている。最終的に表示される信号が、
１ｆ_Ｈ−２ｆ_Ｈ変換器４０の出力と外部ＲＧＢ入力から
選択される。ここで述べるワイドスクリーンテレビジョ
ンを説明するために、外部ＲＧＢ入力をワイドフォーマ
ット表示比の順次走査源であるとする。外部ＲＧＢ信号
とビデオ信号入力部２０からの複合ブランキング信号が
ＲＧＢ−ＹＵＶ変換器６１０に入力される。外部ＲＧＢ
信号に対する外部２ｆ_Ｈ複合同期信号が外部同期信号分
離器６００に入力される。垂直同期信号の選択はスイッ
チ６０８によって行われる。水平同期信号の選択はスイ
ッチ６０４によって行われる。ビデオ信号の選択はスイ
ッチ６０６によって行われる。スイッチ６０４、６０
６、６０８の各々はＷＳＰ μＰ３４０によって生成さ
れる内部／外部制御信号に応答する。

【００５１】内部ビデオ源を選択するか外部ビデオ源を
選択するかは、利用者の選択である。しかし、外部ＲＧ
Ｂ源が接続されていない、あるいは、ターンオンされて
いない時に、使用者が不用意にそのような外部源を選択
した場合、あるいは、外部源がなくなった場合は、垂直
ラスタが崩れ、陰極線管に重大な損傷を生じさせる可能
性がある。そこで、外部同期検出器６０２が外部同期信
号の存在を検出する。この信号がない場合には、スイッ
チ無効化制御信号が各スイッチ６０４、６０６、６０８
に送られ、外部ＲＧＢ源からの信号がない時に、このよ
うな外部ＲＧＢ源が選択されることを防止する。ＲＧＢ
−ＹＵＶ変換器６１０も、ＷＳＰ μＰ３４０から色調
及びカラー制御信号を受ける。

【００５２】この発明の構成によるワイドスクリーンテ
レビジョンを、図示はしていないが、２ｆ_Ｈ水平走査の
代わりに１ｆ_Ｈ水平走査で実施することもできる。１ｆ
_Ｈ回路を用いれば、１ｆ_Ｈ−２ｆ_Ｈ変換器もＲＧＢイン
タフェースも不要となる。従って、２ｆ_Ｈ走査周波数の
外部ワイドフォーマット表示比ＲＧＢ信号の表示のため
の手段はなくなることになる。１ｆ_Ｈ回路用のワイドス
クリーンプロセッサと画面内画面プロセッサは非常に類
似したものとなる。ゲートアレーは実質的に同じでよい
が、全ての入力と出力を用いることはないであろう。こ
こに記載する種々の解像度増強構想は、一般的に言っ
て、テレビジョンが１ｆ_Ｈ走査で動作しようと、２ｆ_Ｈ
走査で動作しようと関係なく採用できる。

【００５３】図４は、１ｆ_Ｈ及び２ｆ_Ｈシャーシの両方
について同じとすることができる図３に示したワイドス
クリーンプロセッサ３０をさらに詳細に示すブロック図
である。Ｙ＿Ａ、Ｕ＿Ａ及びＶ＿Ａ信号が、解像度処理
回路３７０を含むことのできる画面内画面プロセッサ３
２０の入力となる。この発明の一態様によるワイドスク
リーンテレビジョンは、ビデオの伸張及び圧縮ができ
る。図１にその一部を示した種々の複合表示フォーマッ
トにより実現される特殊効果は画面内画面プロセッサ３
２０によって生成される。このプロセッサ３２０は、解
像度処理回路３７０からの解像度処理されたデータ信号
Ｙ＿ＲＰ、Ｕ＿ＲＰ及びＶ＿ＲＰを受信するように構成
できる。解像度処理は常に必要なわけではなく、選択さ
れた表示フォーマット中に行われる。図５に、画面内画
面プロセッサ３２０がさらに詳細に示されている。画面
内画面プロセッサ３２０の主要成分は、アナログ−デジ
タル変換器部３２２、入力部３２４、高速スイッチ（Ｆ
ＳＷ）及びバス部３２６、タイミング及び制御部３２
８、及びデジタル−アナログ変換部３３０である。タイ
ミング及び制御部３２８の詳細が図１１に示されてい
る。

【００５４】画面内画面プロセッサ３２０は、例えば、
トムソン・コンシューマ・エレクトロニクス・インコー
ポレーテッドにより開発された基本ＣＰＩＰチップを改
良したものとして実施できる。この基本ＣＰＩＰチップ
の詳細は、インディアナ州インディアナポリスのトムソ
ン・コンシューマ・エレクトロニクス・インコーポレー
テッドから発行されている「Ｔｈｅ ＣＴＣ １４０
Ｐｉｃｔｕｒｅ ｉｎＰｉｃｔｕｒｅ（ＣＰＩＰ）Ｔｅ
ｃｈｎｉｃａｌ Ｔｒａｉｎｉｎｇ Ｍａｎｕａｌ（Ｃ
ＴＣ １４０画面内画面（ＣＰＩＰ） 技術トレーニン
グ マニュアル）」に記載されている。

【００５５】多数の特徴あるいは特殊効果が可能であ
る。次はその一例である。基本的な特殊効果は、図１
（ｃ）に示すような、大きい画面上に小さい画面が置か
れたものである。これらの大小の画面は同じビデオ信号
あるいは別のビデオ信号からでもよく、また、入れ換え
もできる。一般に、オーディオ信号は常に大きい画面に
対応するように切換えられる。小画面はスクリーン上の
任意の位置に動かすこともできるし、あるいは、多数の
予め定められた位置に移動させることができる。ズーム
効果は、小画面のサイズを、例えば、多数の予め設定さ
れたサイズの任意のものへ大きくしたり小さくする。あ
る点において、例えば、図１（ｄ）に示す表示フォーマ
ットの場合、大小の画面は同じ大きさとなる。

【００５６】単一画面モード、例えば、図１（ｂ）、
（ｅ）あるいは（ｆ）に示すモードの場合、使用者は、
その単一画面の内容を、例えば、１．０：１〜５．１：
１の比の範囲でステップ状にズーム・インすることがで
きる。ズームモードでは、使用者は画面内容をサーチ
し、あるいは、パンして、スクリーン上の画像を画面の
異なる領域内で動かすことができる。いずれの場合で
も、小さい画面、大きい画面あるいはズームした画面を
静止画面（静止画面フォーマット）として表示できる。
この機能により、ビデオの最後の９フレームを繰返しス
クリーン上に表示するストロボフォーマットが可能とな
る。フレームの繰返し率は、１秒につき３０フレームか
ら０フレームまで変えることができる。

【００５７】この発明の別の構成によるワイドスクリー
ンテレビジョンで使用される画面内画面プロセッサは上
述した基本的なＣＰＩＰチップの現在の構成とは異な
る。基本的ＣＰＩＰチップを１６×９スクリーンを有す
るテレビジョンと使用する場合で、ビデオスピードアッ
プ回路を用いない場合は、広い１６×９スクリーンを走
査することによって、実効的に水平方向に４／３倍の拡
大が生じ、そのために、アスペクト比歪みが生じてしま
う。画面中の事物は水平方向に細長くなる。外部スピー
ドアップ回路を用いた場合は、アスペクト比歪みは生じ
ないが、画面がスクリーン全体に表示されない。

【００５８】通常のテレビジョンで使用されているよう
な基本ＣＰＩＰチップを基にした既存の画面内画面プロ
セッサは、ある望ましくない結果を伴う特別な態様で動
作させられる。入来ビデオは、主ビデオ源の水平同期信
号にロックされた６４０ｆ_Ｈのクロックでサンプルされ
る。即ち、ＣＰＩＰチップに関連するビデオＲＡＭに記
憶されたデータは、入来する副ビデオ源に対しオーソゴ
ナルに（ｏｒｔｈ−ｏｇｏｎａｌｌｙ）にサンプルされ
ない。これが基本ＣＰＩＰ法によるフィールド同期に対
する根本的な制限である。入力サンプリング率の非オー
ソゴナルな性質のために、サンプルされたデータにスキ
ューエラーが生じてしまう。この制限は、ビデオＲＡＭ
を、データの書込みと読出しに同じクロックを使わねば
ならないＣＰＩチップと共に用いた結果である。例えば
ビデオＲＡＭ３５０のようなビデオＲＡＭからのデータ
が表示される時は、スキューエラーは、画面の垂直端縁
に沿ったランダムなジッタとして現れ、一般には、非常
に不快であると考えられる。

【００５９】基本ＣＰＩＰチップと異なり、この発明の
構成に従う画面内画面プロセッサ３２０は、複数の表示
モードの１つで、ビデオデータを非対称に圧縮するよう
に変更されている。この動作モードでは、画面は水平方
向に４：１で圧縮され、垂直方向には３：１で圧縮され
る。この非対称圧縮モードにより、アスペクト比歪みを
有する画面が生成されて、ビデオＲＡＭに記憶される。
画面中の事物は水平方向に詰め込まれる。しかし、これ
らの画面が通常の通り、例えば、チャンネル走査モード
で、読出されて、１６×９フォーマット表示比スクリー
ン上に表示されると、画面は正しく見える。この画面は
スクリーンを満たし、アスペクト比歪みはない。この発
明のこの態様による非対称圧縮モードを用いると、外部
スピードアップ回路を用いることなく、１６×９のスク
リーン上に特別の表示フォーマットを生成することが可
能となる。

【００６０】図１１は、例えば、上述したＣＰＩＰチッ
プを変更した画面内画面プロセッサのタイミング及び制
御部３２８のブロック図であり、このタイミング及び制
御部３２８は、複数の選択可能な表示モードの１つとし
ての非対称圧縮を行うためのデシメーション（ｄｅｃｉ
ｍａｔｉｏｎ−間引き）回路３２８Ｃを含んでいる。残
りの表示モードは異なるサイズの副画面を生成できる。
水平及び垂直デシメーション回路の各々はＷＳＰ μＰ
３４０の制御の下に値のテーブルから圧縮係数を求める
ようにプログラムされたカウンタを含んでいる。値の範
囲は１：１、２：１、３：１等とすることができる。圧
縮係数は、テーブルをどのように構成するかに応じて対
称的にも非対称にもできる。圧縮比の制御は、ＷＳＰ
μＰ３４０の制御下で、完全にプログラマブルな汎用デ
シメーション回路によって行うことができる。

【００６１】全スクリーンＰＩＰモードでは、自走発振
器３４８と共に働く画面内画面プロセッサ３２０は、例
えば適応形線くし形フィルタとすることのできるデコー
ダからＹ／Ｃ入力を受取り、この信号をＹ、Ｕ、Ｖカラ
ー成分に復号し、水平及び垂直同期パルスを生成する。
これらの信号は、ズーム、静止、チャンネル走査などの
種々の全スクリーンモードのために、画面内画面プロセ
ッサ３２０で処理される。例えば、チャンネル走査モー
ド中、ビデオ信号入力部からの水平及び垂直同期は、サ
ンプルされた信号（異なるチャンネル）が互いに関連性
のない同期パルスを有し、また、見かけ上、時間的にラ
ンダムな時点で切換えられるので、何度も中断するであ
ろう。従って、サンプルクロック（及び読出し／書込み
ビデオＲＡＭクロック）は自走発振器によって決められ
る。静止及びズームモード用には、サンプルクロックは
入来ビデオ水平同期信号にロックされる。これらの特別
なケースでは、入来ビデオ水平同期の周波数は表示クロ
ック周波数と同じである。

【００６２】再び図４を参照すると、画面内画面プロセ
ッサ３２０からのアナログ形式のＹ、Ｕ、ＶおよびＣ＿
ＳＹＮＣ（複合同期）出力は、エンコーダ回路３６６で
Ｙ／Ｃ成分へ再符号化することができる。エンコーダ回
路３６６は３．５８ＭＨｚ発振器３８０と協同して動作
する。このＹ／Ｃ＿ＰＩＰ＿ＥＮＣ信号は、再符号化Ｙ
／Ｃ成分を主信号のＹ／Ｃ成分の代わりに用いることを
可能とするＹ／Ｃスイッチ（図示せず）に接続してもよ
い。この点以後、ＰＩＰ符号化Ｙ、Ｕ、Ｖおよび同期信
号が、シャーシの残部における水平及び垂直タイミング
の基礎となる。この動作モードは、主信号路中の補間器
及びＦＩＦＯの動作に基づくＰＩＰのズームモードの実
行に適している。

【００６３】さらに図５を参照すると、画面内画面プロ
セッサ３２０は、アナログ−デジタル変換部３２２、入
力部３２４、高速スイッチＦＳＷ及びバス制御部３２
６、タイミング及び制御部３２８、及びデジタル−アナ
ログ変換部３３０を含んでいる。一般に、画面内画面プ
ロセッサ３２０は、ビデオ信号をデジタル化してルミナ
ンス（Ｙ）及び色差信号（Ｕ、Ｖ）とし、その結果をサ
ブサンプルして、上述したような１メガビットのビデオ
ＲＡＭ３５０に記憶させる。画面内画面プロセッサ３２
０に付設されているビデオＲＡＭ３５０は１メガビット
のメモリ容量を持つが、これは、８ビットサンプルでビ
デオデータの１フィールド全部を記憶するには充分な大
きさではない。メモリ容量を増すことは、費用がかか
り、さらに複雑な操作回路構成が必要となるであろう。
副チャンネルのサンプル当たりのビット数を少なくする
ことは、全体を通じて８ビットサンプルで処理される主
信号に対して、量子化解像度、あるいは、帯域幅の減少
を意味する。

【００６４】この実効的な帯域幅減少は、副表示画面が
相対的に小さい時は、通常問題とはならないが、副表示
画面が相対的に大きい、例えば、主表示画面と同じサイ
ズの場合は、問題となる可能性がある。解像度処理回路
３７０が、副ビデオデータの量子化解像度あるいは実効
帯域幅を増強させるための１つまたはそれ以上の構想を
選択的に実施することができる。例えば、対ピクセル圧
縮及びディザリングと逆ディザリングを含む多数のデー
タ減縮及びデータ回復構想が開発されている。ディザリ
ング回路は、ビデオＲＡＭ３５０の下流、例えば、以下
に詳述するように、ゲートアレーの副信号路中に配置す
る。さらに、異なるビット数を伴う異なるディザリング
と逆ディザリングシーケンス、及び、異なるビット数の
異なる対ピクセル圧縮が考えられる。各特定の画面表示
フォーマットに対して表示ビデオの解像度を最大にする
ために、多数の特定データ減縮及び回復構想の１つをＷ
ＳＰ μＰ３４０によって選ぶことができる。

【００６５】ルミナンス及び色差信号は、８：１：１の
６ビットＹ、Ｕ、Ｖ形式で記憶される。即ち、各成分は
６ビットサンプルに量子化される。色差サンプルの各対
に対し８個のルミナンスサンプルがある。画面内画面プ
ロセッサ３２０は、入来ビデオデータが、入来副ビデオ
同期信号にロックされた６４０ｆ_Ｈクロック周波数でサ
ンプルされるようなモードで動作させられる。このモー
ドでは、ビデオＲＡＭに記憶されたデータはオーソゴナ
ルにサンプルされる。データが画面内画面プロセッサの
ビデオＲＡＭ３５０から読出される時は、このデータは
入来副ビデオ信号にロックされた同じ６４０ｆ_Ｈクロッ
クを用いて読出される。しかし、このデータはオーソゴ
ナルにサンプルされ記憶されるが、そして、オーソゴナ
ルに読出せるが、主及び副ビデオ源の非同期性のため
に、ビデオＲＡＭ３５０から直接オーソゴナルには表示
できない。主及び副ビデオ源は、それらが同じビデオ源
からの信号を表示している時のみ、同期していると考え
られる。

【００６６】ビデオＲＡＭ３５０からのデータの出力で
ある副チャンネルを主チャンネルに同期させるには、さ
らに処理を行う必要がある。図４を再び参照すると、ビ
デオＲＡＭの４ビット出力ポートからの８ビットデータ
ブロックを再組合わせするために、２つの４ビットラッ
チ３５２Ａと３５２Ｂが用いられる。この４ビットラッ
チは、データクロック周波数を１２８０ｆ_Ｈから６４０
ｆ_Ｈに下げる。

【００６７】一般には、ビデオ表示及び偏向系は主ビデ
オ信号に同期化される。前述したように、ワイドスクリ
ーン表示を満たすようにするためには、主ビデオ信号は
スピードアップされねばならない。副ビデオ信号は、第
１のビデオ信号とビデオ表示とに、垂直同期せねばなら
ない。副ビデオ信号は、フィールドメモリ中で１フィー
ルド周期の何分の１かだけ遅延させ、線メモリで伸張さ
せるようにすることができる。副ビデオデータの主ビデ
オデータへの同期化は、ビデオＲＡＭ３５０をフィール
ドメモリとして利用し、先入れ先出し（ＦＩＦＯ）線メ
モリ装置３５４を信号の伸張に利用することにより行わ
れる。ＦＩＦＯ３５４のサイズは２０４８×８である。
ＦＩＦＯのサイズは、読出し／書込みポインタの衝突
（ｃｏｌｌｉｓｉｏｎ）を避けるに必要であると合理的
に考えられる最低線記憶容量に関係する。読出し／書込
みポインタの衝突は、新しいデータがＦＩＦＯに書込ま
れ得る時がくる前に、古いデータがＦＩＦＯから読出さ
れる時に生じる。読出し／書込みポインタの衝突は、ま
た、古いデータがＦＩＦＯから読出される時がくる前
に、新しいデータをメモリ上に重ね書き（ｏｖｅｒｗｒ
ｉｔｅ）する時にも生じる。。

【００６８】ビデオＲＡＭ３５０からの８ビットのＤＡ
ＴＡ＿ＰＩＰデータブロックは、ビデオデータをサンプ
ルするために用いたものと同じ画面内画面プロセッサ３
２０の６４０ｆ_Ｈクロック、即ち、主信号ではなく副信
号にロックされた６４０ｆ_Ｈクロックを用いて２０４８
×８ＦＩＦＯ３５４に書込まれる。ＦＩＦＯ３５４は、
主ビデオチャンネルの水平同期成分にロックされた１０
２４ｆ_Ｈの表示クロックを用いて読出される。互いに独
立した読出し及び書込みポートクロックを持った複数線
メモリ（ＦＩＦＯ）を用いることにより、第１の周波数
でオーソゴナルにサンプルされたデータを第２の周波数
でオーソゴナルに表示することができる。しかし、読出
し及び書込み両クロックが非同期の性質を持っているこ
とにより、読出し／書込みポインタの衝突を避けるため
の対策をとる必要がある。

【００６９】ゲートアレー３００の主信号路３０４、副
信号路３０６及び出力信号路３１２がブロック図の形で
図６に示されている。ゲートアレーはさらに、クロック
／同期回路３２０とＷＳＰ μＰデコーダ３１０を含ん
でいる。ＷＳＰ μＰデコーダ３１０のＷＳＰ ＤＡＴ
Ａで示したデータ及びアドレス出力ラインは、画面内画
面プロセッサ３２０と解像度処理回路３７０と同様に、
上述した主回路及び信号路にも供給される。ある回路が
ゲートアレーの一部をなすかなさないかは、殆ど、この
発明の構成の説明を容易にするための便宜上の事項であ
る。

【００７０】ゲートアレーは、異なる画面表示フォーマ
ットを実行するために、必要に応じて、主ビデオチャン
ネルを伸張し、圧縮し、あるいは、切り詰める作用をす
る。ルミナンス成分Ｙ＿ＭＮが、ルミナンス成分の補間
の性質に応じた長さの時間、先入れ先出し（ＦＩＦＯ）
線メモリ３５６に記憶される。組合わされたクロミナン
ス成分Ｕ／Ｖ＿ＭＮはＦＩＦＯ３５８に記憶される。副
信号のルミナンス及びクロミナンス成分Ｙ＿ＰＩＰ、Ｕ
＿ＰＩＰ及びＶ＿ＰＩＰはデマルチプレクサ３５５によ
って生成される。ルミナンス成分は、必要とあれば、回
路３５７で解像度処理を受け、必要とあれば、補間器３
５９によって伸張されて、出力として信号Ｙ＿ＡＵＸが
生成される。

【００７１】ある場合には、副表示が図１（ｄ）に示す
ように主信号表示と同じ大きさとなることがある。画面
内画面プロセッサ及びビデオＲＡＭ３５０に付随するメ
モリの制限のために、そのような大きな面積を満たすに
は、データ点、即ち、ピクセルの数が不足することがあ
る。そのような場合には、解像度処理回路３５７を用い
て、データ圧縮あるいは減縮の際に失われたピクセルに
置き代えるべきピクセルを副ビデオ信号に回復すること
ができる。この解像度処理は図４に示された回路３７０
によって行われるものに対応させることができる。例え
ば、回路３７０はディザリング回路とし、回路３５７を
逆ディザリング回路とすることができる。

【００７２】副信号の補間は副信号路３０６で行わせる
ことができる。ＰＩＰ回路３０１は６ビットのＹ，Ｕ，
Ｖ，８：１：１フィールドメモリ、ビデオＲＡＭ３５０
を操作して、入来ビデオデータを記憶させる。ビデオＲ
ＡＭ３５０は複数のメモリ位置にビデオデータの２フィ
ールド分を保持する。各メモリ位置はデータの８ビット
を保持する。各８ビット位置には、１つの６ビットＹ
（ルミナンス）サンプル（６４０ｆ_Ｈでサンプルされて
いる）と、２つの他のビットがある。これらの２つの他
のビットは高速スイッチデータ（ＦＳＷ＿ＤＡＴ）また
はＵまたはＶサンプル（８０ｆ_Ｈでサンプルされてい
る）の一部を保持している。このＦＳＷ＿ＤＡＴ値は次
のように、ビデオＲＡＭにどちらの形式のフィールドが
書込まれたかを示す。

【数１】

【００７３】これらのフィールドはビデオＲＡＭ中の、
図１５のメモリ位置を示す図によって示唆されているよ
うに、水平及び垂直アドレスによって規定された境界を
持つ空間位置を占める。この境界は高速スイッチデータ
を画面なしから有効フィールドに、または有効フィール
ドから画面なしに変えることによりそれぞれのアドレス
に規定される。高速スイッチデータのこのような遷移
が、ＰＩＰボックスあるいはＰＩＰオーバレイとも呼ば
れるＰＩＰ挿入画面の周縁を規定する。ＰＩＰ画面中の
事物の画像アスペクト比はＰＩＰボックスあるいはオー
バレイのフォーマット表示比、例えば、４×３あるいは
１６×９には関係なく、制御することができる。

【００７４】スクリーン上のＰＩＰオーバレイの位置
は、主信号の各フィールドに対する走査の開始点におけ
る、ビデオＲＡＭの読出しポインタの開始アドレスによ
って決まる。ビデオＲＡＭ３５０には２フィールド分の
データが記憶されており、表示期間中、ビデオＲＡＭ３
５０全体が読出されるので、表示走査中に両方のフィー
ルドが読出される。ＰＩＰ回路３０１が、高速スイッチ
データと読出しポインタの開始位置とを用いて、表示の
ためにメモリからどちらのフィールドが読出されるべき
かを決定する。主ビデオ源にロックされている表示器が
主画面の上側フィールドを表示している時は、次に、ビ
デオＲＡＭの副画面の上側フィールドに対応する部分が
ビデオＲＡＭから読出され、アナログデータに変換さ
れ、表示されるのが当然であるように思える。

【００７５】これは、主及び副ビデオ源間の全ての可能
な位相関係の中のほぼ半分については、当てはまる。問
題は、ＰＩＰモードにおける圧縮された画面に関して
は、ビデオＲＡＭの読出しの方がビデオＲＡＭへの書込
みよりも常に高速で行われるということによって生じ
る。同じフィールド形式が同時に書込まれ読出されてい
ると、読出しメモリポインタが書込みポインタに追いつ
いてしまう。これが起きると、小画面のどこかで運動の
分断（ｔｅａｒ）が５０％の確率で生じる。従って、こ
の運動分断の問題に対処するために、ＰＩＰ回路は常
に、その時書込まれているものと反対のフィールド形式
を読出す。読出されているフィールド形式が表示されつ
つあるものと逆のフィールド形式であれば、ビデオＲＡ
Ｍに記憶されている偶数フィールドは、メモリから読出
される時にそのフィールドの最上部の線が取り除かれ
て、反転される。その結果、小画面は運動分断を生じる
ことなく、正しいインタレース関係を保持する。このフ
ィールド同期化により、最終的に、ＣＰＩＰチップはＰ
ＩＰ＿ＦＳＷと呼ばれる信号を供給する。これが、主及
び副チャンネルＹ／Ｃ（ルミナンス情報及び変調された
クロミナンスビデオ情報）信号間を切り換えるアナログ
スイッチに、ＰＩＰ回路が供給するオーバレイ信号であ
る。

【００７６】図４と図１０を参照すると、副ビデオ入力
データは６４０ｆ_Ｈの周波数でサンプルされ、ビデオＲ
ＡＭ３５０に記憶される。副データはビデオＲＡＭ３５
０から読出され、ＶＲＡＭ＿ＯＵＴとして示されてい
る。ＰＩＰ回路３０１は、また、副画面を水平及び垂直
方向に、非対称に減縮することができると同時に、同じ
整数の係数分の１に減縮することもできる。副チャンネ
ルデータは、４ビットラッチ３５２Ａと３５２Ｂ、副Ｆ
ＩＦＯ３５４、タイミング回路３６９及び同期回路３７
１によって、バッファされ主チャンネルデジタルビデオ
に同期化される。ＶＲＡＭ＿ＯＵＴデータは、デマルチ
プレクサ３５５によって、Ｙ（ルミナンス）、Ｕ、Ｖ
（カラー成分）及びＦＳＷ＿ＤＡＴ（高速スイッチデー
タ）に分類される。ＦＳＷ＿ＤＡＴは、どのフィールド
型式がビデオＲＡＭに書込まれたかを示す。ＰＩＰ＿Ｆ
ＳＷ信号がＰＩＰ回路から直接供給され、出力制御回路
に加えられる。ここで、ビデオＲＡＭから読出されたフ
ィールドのどちらが表示されるかが決められる。最後
に、副チャンネルビデオ成分データが、図６の３つの出
力マルチプレクサ３１５、３１７及び３１９を通して表
示器に出力として与えられるべく選択される。複合また
はＹ／Ｃインタフェースにおけるアナログスイッチを使
用してＰＩＰ小画面を重ね合わせる代わりに、ＷＳＰ
μＰ３４０がＰＩＰの重ね合わせをデジタル的に行う。

【００７７】副チャンネルは６４０ｆ_Ｈでサンプルさ
れ、一方主チャンネルは１０２４ｆ_Ｈでサンプルされ
る。副チャンネルＦＩＦＯ３５４（２０４８×８）は、
データを、副チャンネルサンプル周波数から主チャンネ
ルクロック周波数に変換する。この過程において、ビデ
オ信号は８／５（１０２４／６４０）の圧縮を受ける。
これは、副チャンネル信号を正しく表示するに必要な４
／３の圧縮より大きい。従って、副チャンネルは、４×
３の小画面を正しく表示するためには、補間器３５９に
よって伸張されねばならない。補間器３５９は補間器制
御回路３７１によって制御され、補間器制御回路３７１
自身はＷＳＰ μＰ３４０に応答する。必要とされる補
間器による伸張の量は５／６である。伸張係数Ｘは次の
ようにして決められる。

【数２】 従って、小画面がＰＩＰプロセッサによってどのように
縮小されても、補間器３５９を５／６伸長（５サンプル
を入力し、６サンプルを出力する）を行うように設定す
ることによって、小画面を表示器上に４×３のフォーマ
ットで正しく表示することができる。

【００７８】ＰＩＰ＿ＦＳＷデータは、ＰＩＰビデオデ
ータが正しいＰＩＰアスペクト比を維持するために水平
にラスタマッピングされているので、ＣＰＩＰ ＶＲＡ
Ｍのどのフィールドが表示されるべきかを判断するため
には、充分に良い方法ではない。ＰＩＰ小画面は正しい
インタレースを保持するであろうが、一般には、ＰＩＰ
オーバレイ領域は水平方向のサイズが間違っている。Ｐ
ＩＰオーバレイサイズが正しくなる唯一の場合は、補間
器３５９を用いた５／８伸長の場合で、これは１６×９
の小画面を生じるものである。他の全ての補間器の設定
では、オーバレイボックスは１６×９を維持するが、挿
入画面は水平方向に変動するであろう。ＰＩＰ＿ＦＳＷ
信号はＰＩＰオーバレイの正しい水平サイズに関する情
報を持っていない。ＰＩＰ回路が同期アルゴリズムを終
了する前に、ビデオＲＡＭデータが読出される。従っ
て、ビデオＲＡＭデータストリームＶＲＡＭ＿ＯＵＴに
埋め込まれている高速スイッチデータＦＳＷ＿ＤＡＴは
ビデオＲＡＭに書込まれたフィールド形式に対応してい
る。ビデオＲＡＭビデオ成分データ（Ｙ，Ｕ，Ｖ）は運
動分断が補償され、正しいインタレースが行われるが、
ＦＳＷ＿ＤＡＴは変更されない。

【００７９】この発明の構成によれば、ＰＩＰオーバレ
イボックスは、ＦＳＷ＿ＤＡＴ情報がビデオ成分データ
（Ｙ，Ｕ，Ｖ）と共に伸長され、補間されるので、正し
いサイズを持つ。ＦＳＷ＿ＤＡＴ情報はオーバレイ領域
の正しいサイズ情報を持っているが、どちらのフィール
ドが表示されるべき正しいフィールドかを指示しない。
ＰＩＰ＿ＦＳＷとＦＳＷ＿ＤＡＴを一緒に用いて、イン
タレースの完全性と正しいオーバレイサイズを維持する
問題を解決することができる。通常動作では、ＣＰＩＰ
チップが４×３テレビジョン受像機で使用されるので、
ビデオＲＡＭにおけるフィールドの位置は任意である。
フィールドは垂直あるいは水平に整列させてもよいし、
全く整列させなくてもよい。ワイドスクリーンプロセッ
サとＣＰＩＰチップをコンパティブルに動作するように
するためには、ＰＩＰフィールド位置が同じ垂直線上に
記憶されないようにする必要がある。即ち、ＰＩＰフィ
ールドは、同じ垂直アドレスが上側フィールド形式と下
側フィールド形式の両方に使用されることがないように
プログラムされよう。プログラミングの観点からは、Ｐ
ＩＰフィールドをビデオＲＡＭ３５０中で、図１５に示
すように、垂直に整列させるような態様で、記憶させる
ことが便利である。

【００８０】信号ＰＩＰ＿ＯＶＬがアクティブな時、即
ち、高の時、この信号は出力制御回路３２１に働いて副
データを表示させるようにする。ＰＩＰ＿ＯＶＬ信号を
発生する回路のブロック図を図１６に示す。回路６８０
は、Ｑ出力がマルチプレクサ６８８の一方の入力とされ
たＪ−Ｋフリップフロップ６８２を含んでいる。マルチ
プレクサ６８８の出力はＤ型フリップフロップ６８４の
入力とされ、Ｄ型フリップフロップ６８４のＱ出力はマ
ルチプレクサ６８８の他方の入力及びＡＮＤゲート６９
０の一方の入力に接続されている。ＰＩＰ＿ＦＳＷ信号
とＳＯＬ（線開始）信号がフリップフロップ６８２のＪ
及びＫ入力として加えられる。排他的ＯＲゲート６８６
には２つの高速スイッチデータビットＦＳＷ＿ＤＡＴ０
及びＦＳＷ＿ＤＡＴ１信号が入力として供給される。

【００８１】論理排他入力である（１，０）と（０，
１）の値は、それぞれ、偶数番目と奇数番目の有効フィ
ールドを示す。論理排他的でない（０，０）と（１，
１）の値はビデオデータが有効なものではない個とを示
す。（０，１）または（１，０）のいずれか一方から
（０，０）または（１，１）のいずれか一方への遷移、
または（０，０）または（１，１）のいずれか一方から
（０，１）または（１，０）のいずれか一方への遷移が
ＰＩＰボックスまたはＰＩＰオーバレイを規定する境界
遷移を示す。排他的ＯＲゲート６８６の出力はＡＮＤゲ
ート６９０への第２の入力となる。ＡＮＤゲート６９０
の第３の入力はＲＤ＿ＥＮ＿ＡＸ信号、即ち、副ＦＩＦ
Ｏ３５４に対する読出しイネーブル信号である。ＡＮＤ
ゲート６９０の出力がＰＩＰ＿ＯＶＬ信号である。回路
６８０は、ＰＩＰ＿ＦＳＷがアクティブになる時からオ
ーバレイ領域が実際にイネーブルされるまでに１線（フ
ィールド線）期間の遅延を導入する。これはビデオデー
タ路でＦＩＦＯ３５４が同じく１フィールド線遅延を表
示中のＰＩＰビデオデータに導入することにより説明さ
れる。

【００８２】従って、ＰＩＰオーバレイはＰＩＰ回路に
よってプログラムされた時よりも１フィールド線遅い
が、完全にビデオデータ上に重ねられる。ＲＤ＿ＥＮ＿
ＡＸ信号は、有効な副ＦＩＦＯデータがＦＩＦＯ３５４
から読出された時のみに、ＰＩＰが重ねて表示される
（オーバレイされる）ようにする。このことは重要な点
である。なぜなら、ＦＩＦＯデータは読出し後にＦＩＦ
Ｏデータが保持されることもあるためである。これによ
って、ＰＩＰオーバレイ論理はＰＩＰオーバレイが有効
なＰＩＰデータの外側でアクティブになっていると判断
する可能性がある。ＰＩＰオーバレイをＲＤ＿ＥＮ＿Ａ
Ｘでイネーブルすることは、ＰＩＰデータが有効である
ことを保証する。この発明の構成によれば、小画面副ビ
デオのオーバレイあるいはボックスは、その副ビデオが
どのように伸長され、あるいは圧縮され、あるいは補間
されたものであったとしても、それには関係なく、正し
い位置とサイズで表示される。この動作は、４×３、１
６×９、及び他のフォーマットの小画面ビデオ源に有効
である。

【００８３】クロミナンス成分Ｕ＿ＰＩＰとＶ＿ＰＩＰ
は回路３６７によって、ルミナンス成分の補間の内容に
応じて決まる長さの時間遅延され、信号Ｕ＿ＡＵＸとＶ
＿ＡＵＸが出力として生成される。主信号と副信号のそ
れぞれのＹ、Ｕ及びＶ成分は、ＦＩＦＯ３５４、３５６
及び３５８の読出しイネーブル信号を制御することによ
り、出力信号路３１２中のそれぞれのマルチプレクサ３
１５、３１７及び３１９で組合わされる。マルチプレク
サ３１５、３１７、３１９は出力マルチプレクサ制御回
路３２１に応答する。

【００８４】この出力マルチプレクサ制御回路３２１
は、画面内画面プロセッサとＷＳＰμＰ３４０からのク
ロック信号ＣＬＫ、線開始信号ＳＯＬ、Ｈ＿ＣＯＵＮＴ
信号、垂直ブランキングリセット信号及び高速スイッチ
の出力に応答する。マルチプレクスされたルミナンス及
びクロミナンス成分Ｙ＿ＭＸ、Ｕ＿ＭＸ及びＶ＿ＭＸ
は、それぞれのデジタル／アナログ変換器３６０、３６
２及び３６４に供給される。図４に示すように、このデ
ジタル−アナログ変換器３６０、３６２、３６４の後段
には、それぞれ低域通過フィルタ３６１、３６３、３６
５が接続されている。画面内画面プロセッサ３２０、ゲ
ートアレー３００及びデータ減縮回路の種々の機能はＷ
ＳＰ μＰ３４０によって制御される。ＷＳＰ μＰ３
４０は、これに直列バスを介して接続されたＴＶ μＰ
２１６に応答する。この直列バスは、図示のように、デ
ータ、クロック信号、イネーブル信号及びリセット信号
用のラインを有する４本線バスとすることができる。Ｗ
ＳＰ μＰ３４０はＷＳＰμＰデコーダ３１０を通して
ゲートアレーの種々の回路と交信する。

【００８５】１つのケースでは、４×３ＮＴＳＣビデオ
を、表示画面のアスペクト比歪みを避けるために、係数
４／３で圧縮することが必要となる。別のケースでは、
通常は垂直方向のズーミングをも伴う、水平ズーミング
を行うために、ビデオを伸張することもある。３３％ま
での水平ズーミング動作は、圧縮を４／３未満に減じる
ことによって行うことができる。サンプル補間器は、Ｓ
−ＶＨＳフォーマットでは５．５ＭＨｚまでとなるルミ
ナンスビデオ帯域幅が、１０２４ｆ_Ｈの時は８ＭＨｚで
あるナイキスト折返し周波数の大きなパーセンテージを
占めるので、入来ビデオを新たなピクセル位置に計算し
なおすために用いられる。

【００８６】図６に示すように、ルミナンスデータＹ＿
ＭＮは、ビデオの圧縮または伸張に基づいてサンプル値
を再計算（ｒｅｃａｌｃｕｌａｔｅ）する主信号路３０
４中の補間器３３７を通される。スイッチ、即ち、ルー
ト選択器３２３及び３３１の機能は、ＦＩＦＯ３５６と
補間器３３７の相対位置に対する主信号路３０４のトポ
ロジーを反転させることである。即ち、これらのスイッ
チは、例えば圧縮に必要とされる場合などに、補間器３
３７がＦＩＦＯ３５６に先行するようにするか、伸張に
必要とされる場合のように、ＦＩＦＯ３５６が補間器３
３７に先行するようにするかを選択する。スイッチ３２
３と３３１はルート制御回路３３５に応答し、この回路
３３５自体はＷＳＰ μＰ３４０に応答する。小画面の
モードでは、副ビデオ信号がビデオＲＡＭ３５０に記憶
するために圧縮され、実用目的には伸張のみが必要であ
ることが想起されよう。従って、副信号路にはこれらに
相当するスイッチは不要である。

【００８７】主信号路は図９により詳細に示されてい
る。スイッチ３２３は２つのマルチプレクサ３２５と３
２７によって具体化されている。スイッチ３３１はマル
チプレクサ３３３によって具体化されている。これら３
つのマルチプレクサはルート制御回路３３５に応答し、
このルート制御回路３３５自体はＷＳＰ μＰ３４０に
応答する。水平タイミング／同期回路３３９が、ラッチ
３４７、３５１及びマルチプレクサ３５３の動作を制御
し、また、ＦＩＦＯの書込みと読出しを制御するタイミ
ング信号を発生する。クロック信号ＣＬＫと線開始信号
ＳＯＬはクロック／同期回路３２０によって生成され
る。アナログ−デジタル変換制御回路３６９は、Ｙ＿Ｍ
Ｎ、ＷＳＰ μＰ３４０、及びＵＶ＿ＭＮの最上位ビッ
トに応答する。

【００８８】補間器制御回路３４９は、中間ピクセル位
置値（Ｋ）、補間器補償フィルタ重み付け（Ｃ）、及
び、ルミナンスに対するクロックゲーティング情報ＣＧ
Ｙとカラー成分に対するクロックゲーティング情報ＣＧ
ＵＶを生成する。圧縮を行うためにサンプルをいくつか
のクロック時に書込まれないようにし、あるいは、伸張
のために、いくつかのサンプルを複数回読出せるように
するために、ＦＩＦＯデータの中断（デシメーション）
または繰返しを行わせるのが、このクロックゲーティン
グ情報である。

【００８９】ＦＩＦＯを用いてビデオ圧縮及び伸張を実
施することは可能である。例えば、ＷＲ＿ＥＮ＿ＭＮ＿
Ｙ信号により、データをＦＩＦＯ３５６に書込むことが
できる。４個目ごとのサンプルがこのＦＩＦＯに書込ま
れることを禁止することができる。これによって、４／
３圧縮が行われる。ＦＩＦＯから読出されるデータが凹
凸にならずに、滑らかとなるように、ＦＩＦＯに書込ま
れているルミナンスサンプルを再計算するのは、補間器
３３７の機能である。伸張は圧縮と全く逆の態様で行う
ことができる。圧縮の場合は、書込みイネーブル信号に
は、禁止パルスの形でクロックゲーティング情報が付さ
れている。データの伸張のためには、クロックゲーティ
ング情報は読出しイネーブル信号に適用される。これに
より、データがＦＩＦＯ３５６から読出される時に、デ
ータの中断が行われる。

【００９０】この場合、サンプルされたデータを凹凸の
ある状態から滑らかになるように再計算するのは、この
処理中はＦＩＦＯ３５６に後続した位置にある補間器３
３７の機能である。伸張の場合、データは、ＦＩＦＯ３
５６から読出されている時及び補間器３３７にクロック
書込みされている時に、中断されねばならない。これ
は、データが連続して補間器３３７中をクロックされる
圧縮の場合と異なる。圧縮及び伸張の両方の場合におい
て、クロックゲーティング動作は、容易に、同期した態
様で行わせることができる。即ち、事象は、システムク
ロック１０２４ｆ_Ｈの立上がりエッジを基礎にして生じ
る。

【００９１】ルミナンス補間のためのこの構成には多数
の利点がある。クロックゲーティング動作、即ち、デー
タデシメーション及びデータ繰返しは同期的に行うこと
ができる。切換可能なビデオデータのトポロジーを用い
て補間器とＦＩＦＯの位置の切換えを行わなければ、デ
ータの中断または繰返しのために、書込みまたは読出し
クロックはダブルクロック（ｄｏｕｂｌｅ ｃｌｏｃ
ｋ）されねばならなくなってしまう。この「ダブルクロ
ックされる」という語は、１つのクロックサイクル中に
２つのデータ点がＦＩＦＯに書込まれる、あるいは、１
つのクロックサイクル中に２つのデータ点がＦＩＦＯか
ら読出されねばならないという意味である。その結果、
書込みまたは読出しクロック周波数がシステムクロック
周波数の２倍とならねばならないので、回路構成をシス
テムクロックに同期して動作するようにすることはでき
ない。さらに、この切換可能なトポロジーは圧縮と伸張
の両方の目的に対して、１つの補間器と１つのＦＩＦＯ
しか必要としない。ここに記載したビデオ切換構成を用
いなければ、圧縮と伸張の両機能を達成するために、２
つのＦＩＦＯを用いた場合のみ、ダブルクロッキングを
避けることができる。その場合は、伸張用の１つのＦＩ
ＦＯを補間器の前に置き、圧縮用の１つのＦＩＦＯを補
間器の後に置く必要がある。

【００９２】ワイドスクリーンプロセッサは、垂直ズー
ム機能を実行するための垂直偏向の制御も行うことがで
きる。ワイドスクリーンプロセッサのトポロジーは、副
及び主チャンネル水平ラスタのマッピング（補間）機能
が互いに独立しており、かつ、（垂直偏向を操作する）
垂直ズームから独立して行われるようにしたものであ
る。このトポロジーのために、主チャンネルは正しいア
スペクト比の主チャンネルズームを保持するために、水
平及び垂直両方向に伸長されることがある。しかし、副
チャンネル補間器の設定を変えなければ、ＰＩＰ（小画
面）は垂直にはズームされるが、水平にはズームされな
い。従って、副チャンネル補間器は、垂直の伸長が行わ
れる時にＰＩＰ小画面の正しい画像アスペクト比を維持
するためにより大きな伸長を行うようにすることができ
る。

【００９３】このプロセスの良い例は、主チャンネルが
１６×９郵便受け素材を表示している場合である。主水
平ラスタマッピングは１：１（即ち、伸長圧縮無し）に
設定される。垂直は、郵便受け素材に付随する黒色のバ
ーを除くために、３３％ズームされる（即ち、４／３で
伸長される）。これで主チャンネル画像アスペクト比は
正しくなる。垂直ズームを行わない場合の４×３素材に
対する副チャンネルの通常の設定は５／６である。伸長
係数Ｘの異なる値は次のようにして求める。

【数３】 副チャンネル補間器３５９が５／８に設定されている時
は、正しい小画面画像アスペクト比が保持され、ＰＩＰ
中の事物はアスペクト比歪みなしに表示される。

【００９４】主及び副信号のルミナンス成分用の補間器
はスキュー補正フィルタとすることができる。例えば、
そこに記載されているように、４点補間器は、２点直線
補間器と、これに付随して、振幅及び位相補正を行うよ
うにカスケードに接続されたフィルタと乗算器とを含
む。合計で４つの隣接するデータサンプルが各補間点の
計算に用いられる。入力信号は２点直線補間器に供給さ
れる。入力に与えられる遅延は遅延制御信号（Ｋ）の値
に比例する。遅延された信号の振幅及び位相のエラー
は、付加されたカスケード接続されたフィルタと乗算器
によって得られる補正信号を加えることによって最小に
することができる。この補正信号は、全ての（Ｋ）の値
に対して、２点直線補間フィルタの周波数応答を等化す
るピーキングを行わせる。このオリジナルの４点補間器
は、ｆｓをデータサンプル周波数として、ｆｓ／４の通
過帯域を持つ信号に用いるために最適となるように調整
される。

【００９５】あるいは、コペンディング出願に示されて
いる構成に従って、両チャンネルで、２段補間プロセス
と呼ばれるプロセスを用いることもできる。元の可変補
間フィルタの周波数応答はこのような２段プロセス、２
段補間器と称する、を用いることにより改善することが
できる。２段補間器は、例えば、固定係数を有する２ｎ
＋４タップ有限インパルス応答形（ＦＩＲ）フィルタと
４点可変補間器とを含む。ＦＩＲフィルタ出力は空間的
に入力ピクセルサンプル間の中間の位置にある。ＦＩＲ
フィルタの出力は、遅延された元のデータサンプルとイ
ンタリーブすることにより合成されて、実効的な２ｆｓ
サンプル周波数を作る。これは、ＦＩＲフィルタの通過
帯域中の周波数に関しては妥当な想定である。その結
果、元の４点補間器の実効通過帯域は大幅に増加する。

【００９６】クロック／同期回路３２０はＦＩＦＯ３５
４、３５６及び３５８を動作させるために必要な読出
し、書込み、及びイネーブル信号を発生する。主及び副
チャンネルのためのＦＩＦＯは、各ビデオ線の後で表示
するのに必要な部分についてデータを記憶のために書込
むようにイネーブルされる。データは、表示の同じ１つ
またはそれ以上の線上で各源からのデータを組合わせる
ために必要とされる、主及び副チャンネルのうちの一方
（両方ではなく）から書込まれる。副チャンネルのＦＩ
ＦＯ３５４は副ビデオ信号に同期して書込まれるが、読
出しは主ビデオ信号に同期して行われる。主ビデオ信号
成分は主ビデオ信号と同期してＦＩＦＯ３５６と３５８
に読込まれ、主ビデオに同期してメモリから読出され
る。主チャンネルと副チャンネル間で読出し機能が切換
えられる頻度は、選択された特定の特殊効果の関数であ
る。

【００９７】切り詰め形の並置画面のような別の特殊効
果の発生は、線メモリＦＩＦＯに対する読出し及び書込
みイネーブル制御信号を操作して行われる。この表示フ
ォーマットのための処理が図７と図８に示されている。
切り詰め並置表示画面の場合は、副チャンネルの２０４
８×８ＦＩＦＯ３５４に対する書込みイネーブル制御信
号（ＷＲ＿ＥＮ＿ＡＸ）は、図７に示すように、表示有
効線期間の（１／２）＊（４／３）＝０．６７、即ち、
副チャンネルの有効線期間の６７％（プリ・スピードア
ップ（ｐｒｅ ｓｐｅｅｄ ｕｐ）の場合）の間、アク
ティブとなる。これは、約３３％の切り詰め（約６７％
が有効画面）及び副チャンネルビデオへの４／３の圧縮
比に相当する。図８の上部に示す主ビデオチャンネルに
おいては、９１０×８ＦＩＦＯ３５６と３５８に対する
書込みイネーブル制御信号（ＷＲ＿ＥＮ＿ＭＮ＿Ｙ）
は、主チャンネル有効線期間の（１／２）＊（４／３）
＝０．６７、即ち６７％の間、アクティブとなる。これ
は、約３３％の切り詰め、及び、９１０×８ＦＩＦＯに
より主チャンネルビデオに対して施される４／３の圧縮
比に相当する。

【００９８】ＦＩＦＯの各々において、ビデオデータ
は、ある特定の時点で読出されるようにバッファされ
る。データを各ＦＩＦＯから読出すことのできる時間の
有効領域は、選んだ表示フォーマットによって決まる。
図示した並置切り詰めモードの例においては、主チャン
ネルビデオは表示の左半部に表示されており、副チャン
ネルビデオは表示の右半部に表示される。各波形の任意
のビデオ部分は、図示のように、主及び副チャンネルで
異なっている。主チャンネルの９１０×８ＦＩＦＯの読
出しイネーブル制御信号（ＲＤ＿ＥＮ＿ＭＮ）は、ビデ
オバックポーチに直ちに続く有効ビデオの開始点で始ま
る表示の表示有効線期間の５０％の間、アクティブであ
る。副チャンネル読出しイネーブル制御信号（ＲＤ＿Ｅ
Ｎ＿ＡＸ）は、ＲＤ＿ＥＮ＿ＭＮ信号の立下がりエッジ
で始まり、主チャンネルビデオのフロントポーチの開始
点で終わる表示有効線期間の残りの５０％の間、アクテ
ィブとされる。書込みイネーブル制御信号は、それぞれ
のＦＩＦＯ入力データ（主または副）と同期しており、
一方、読出しイネーブル制御信号は主チャンネルビデオ
と同期している。

【００９９】図１（ｄ）に示す表示フォーマットは、２
つのほぼ全フィールドの画面を並置フォーマットで表示
できるので、特に望ましい。この表示は、特にワイドフ
ォーマット表示比の表示、例えば、１６×９に有効でか
つ適している。ほとんどのＮＴＳＣ信号は４×３フォー
マットで表わされており、これは、勿論、１２×９に相
当する。２つの４×３フォーマット表示比のＮＴＳＣ画
面を、これらの画面を３３％切り詰めるか、または、３
３％詰め込め、アスペクト比歪みを導入して、同じ１６
×９フォーマット表示比の表示器上に表示することがで
きる。使用者の好みに応じて、画面切り詰めとアスペク
ト比歪みとの比を０％と３３％の両限界間の任意の点に
設定できる。例えば、２つの並置画面を１６．７％詰め
込み、１６．７％切り詰めて表示することができる。

【０１００】１６×９フォーマットの表示比の表示に要
する水平表示時間は４×３フォーマットの表示比の表示
の場合と同じである。なぜなら、両方共、正規の線の長
さが６３．５μ秒だからである。従って、ＮＴＳＣビデ
オ信号は、歪みを生じさせることなく正しいアスペクト
比を保持するためには、４／３倍にスピードアップされ
ねばならない。この４／３という係数は、２つの表示フ
ォーマットの比、

【数４】 として計算される。ビデオ信号をスピードアップ及びス
ロウダウンさせるために、この発明の態様に従って可変
補間器が用いられる。過去においては、入力と出力にお
いて異なるクロック周波数を持つＦＩＦＯが、同様の機
能の遂行のために用いられていた。比較のために、２つ
のＮＴＳＣ×３フォーマット表示比信号が１つの４×３
フォーマット表示比の表示器上に表示するとすれば、各
画面は５０％だけ、歪ませるか、切り詰めるか、あるい
はその両方を組合わせなければならない。ワイドスクリ
ーン関係で必要とされるスピードアップに相当するスピ
ードアップは不要である。

【０１０１】ここに開示する発明の構成によれば、第１
画面と第２画面を表すビデオ信号を受信する手段と、第
１ビデオ信号に同期したワイド・フォーマット表示比を
有するビデオ表示手段と、副画面をビデオ表示手段と第
１画面よりもサイズにおいて小さく画定（ｄｅｆｉｎ
ｅ）するように第２ビデオ信号を処理する手段と、副画
面を表すビデオ情報の連続するラインをメモリに記憶す
る手段とを備え、副画面を表すビデオ情報を記憶する手
段から読み出して第１画面を表すビデオ情報と結合する
際に、副画面の水平パン位置を複数実現するために第１
画面の同期成分に対する可変遅延時間によって副画面を
表すビデオ情報の読出し開始を制御するので、視聴者は
遠隔制御器によってＰＩＰの水平位置を決めることが可
能となる。次に説明する方法と装置により、１６×９表
示器の全範囲にわたるＰＩＰの滑らかな水平方向の移動
を行わせることができる。

【０１０２】前述したように、このＰＩＰの特徴は、Ｃ
ＰＩＰチップ（およびそれに付随するＶＲＡＭ）の変形
と（ＦＩＦＯを含む）ワイドスクリーンプロセッサの組
合せにより実現できる。このシステムでは、ＣＰＩＰは
４×３表示器上にＰＩＰを表示するために必要なＰＩＰ
機能（データサンプリング、間引き、及びＶＲＡＭ制
御）のほとんどを行う。ワイドスクリーンプロセッサ
が、ワイドスクリーンテレビジョンのワイドフォーマッ
ト表示比のために生じるアスペクト比歪みを補正し、実
際にオーバレイを行う。

【０１０３】前述した機能の他に、ワイドスクリーンプ
ロセッサ（ＷＳＰ）はＰＩＰの水平パンを行うことがで
きることが望ましい。なぜなら、この機能を、所要のパ
ン解像度でＣＰＩＰで行わせるようにすることは出来な
いからである。図１０にＷＳＰにおける副データ路のブ
ロック図が示されている。

【０１０４】ＰＩＰの水平パンに関連する副データ路に
おける動作の重要な特徴は次の通りである。副データは
ＣＰＩＰによって６４０ｆ_Ｈの周波数でサンプルされ
る。ＣＰＩＰデータは、ブロック図にＶＲＡＭ＿ＯＵＴ
と表示した回路点に、ＶＲＡＭから読出される。ＣＰＩ
Ｐは、データをＶＲＡＭに書き込む前に、ＰＩＰを濾波
し、水平及び垂直方向の正しいサイズ（４×３表示器と
して）に間引きすることによって処理する。

【０１０５】ＩＮＴＥＲＰ＿ＡＸブロック３５９が必要
な水平補間を行う。ＣＰＩＰは、アクティブな時に、Ｖ
ＲＡＭの読出しを可能とする、＿ＣＧＲと称する信号を
生成する。ＷＳＰはこの信号の立ち下がりエッジを用い
て、副ＦＩＦＯの書込みを制御するカウンタを初期化す
る。ＶＲＡＭが読出されると、データは再び副ＦＩＦＯ
に記憶され、そこで表示器に同期化される。副チャンネ
ルデータは、４ビットラッチ３５２Ａと３５２Ｂ、副Ｆ
ＩＦＯ（２０４８×８）３５４、タイミングブロック３
６９及び同期ブロック３６８によってバッファされ、表
示器に同期化される。ＰＩＰ＿ＦＳＷ信号はＣＰＩＰか
ら受信され、図６の出力マルチプレクサ制御ブロック３
２１に供給される。このＣＰＩＰ＿ＦＳＷ信号はＶＲＡ
Ｍからの符号化された制御ビット（ＦＳＷ＿ＤＡＴ
（１：０））と共に用いられて、表示のために副ビデオ
を選択すべき時を決める。副チャンネルビデオ成分は、
Ｙ、Ｕ及びＶ信号用の３つの出力マルチプレクサ３１
５、３１７及び３１９を通して表示のために選択され
る。

【０１０６】ＰＩＰが記憶されるＶＲＡＭ中の実際のメ
モリ位置は、ＣＰＩＰソフトウェアによって決められ
る。パン用アルゴリズムは使用されるメモリ位置に左右
されるものではないが、説明の簡略化のために、データ
は図１７に示すようにＶＲＡＭに記憶されるものとす
る。ＶＲＡＭの書込みは副ビデオ垂直同期信号によって
開始されるが、ＶＲＡＭの読出しは表示器（あるいは、
主垂直同期信号）によって開始されるので、副ビデオに
運動の分断（ｍｏｔｉｏｎ ｔｅａｒ）が生じないよう
にするために、副ビデオの２フィールド分がＶＲＡＭに
記憶される。副ビデオの両方のフィールドを記憶するこ
とにより、常に、書込まれていない方のフィールドを読
出すことが可能となる。インタレース関係はＣＰＩＰに
おける同期アルゴリズムによって保持される。

【０１０７】データが図１７に示すようにＶＲＡＭに記
憶されると、ＣＰＩＰのプログラミングを幾らか簡略化
できる。その結果、ＰＩＰ情報を収容しているＶＲＡＭ
のメモリ位置は、＿ＣＧＲの立ち下がりエッジに続いて
読出される１番目の水平アドレスとなる。従って、副Ｆ
ＩＦＯは、ＰＩＰ情報の全てが副ＦＩＦＯに書込まれる
ようにするために、＿ＣＧＲの立ち下がりエッジの直後
に書込むようにイネーブルされる。

【０１０８】これらの想定の結果は図１８に示すように
なる。ＰＩＰを表すデータはＦＩＦＯの「トップ」（即
ち、一番低いアドレス）に記憶された形で示されてい
る。厳密には、このことは、書込みポインタリセットに
続く一番目の線についてしか当てはまらないが（なぜな
ら、ＦＩＦＯの長さは、各線に、ＦＩＦＯに書込まれる
サンプル数の倍数とは限らないからである）、それで
も、図は原理を理解するには有用である。

【０１０９】副ＦＩＦＯの読出しは表示器と同期してお
り、副ＦＩＦＯの書込みには関係付けられている場合も
あるし、関係付けられていない場合もある。読出しは、
表示線期間（線開始、ＳＯＬ）の開始点で初期化される
カウンタによって制御される。ＳＯＬは正規には水平同
期信号の開始点に整列している。ＰＩＰはＦＩＦＯの
「トップ」に記憶されていると想定しているので、副Ｆ
ＩＦＯの読出しがＳＯＬから約９．４μ秒（同期信号か
らブランキングの終了までの距離）遅延していると、Ｐ
ＩＰは表示器の左端に現れることになる。ＰＩＰを右に
パンするためになすべきことは、副ＦＩＦＯの読出しの
開始を、付加的な所要のパン量だけ遅らせることであ
る。表示器全体にわたるパン範囲を得るためには、副Ｆ
ＩＦＯに書込まれる点の数を、実際にＰＩＰに含まれて
いる点の数に制限する必要がある。即ち、例えば、ＰＩ
Ｐが２００サンプル分の幅を持っているとすると、副Ｆ
ＩＦＯには約２００サンプルのみが書込まれねばならな
い。これは、各線毎にＦＩＦＯに書込まれる点の数は、
各線毎にＦＩＦＯから読出される点の数に等しくなけれ
ばならないからである。

【図面の簡単な説明】

【図１】ワイドスクリーンテレビジョンの種々の表示フ
ォーマットの説明に有用な図である。

【図２】この発明の種々の態様に従うワイドスクリーン
テレビジョンの２ｆ_Ｈの水平走査で動作するようにした
もののブロック図である。

【図３】図２に示すワイドスクリーンプロセッサのブロ
ック図である。

【図４】図３に示すワイドスクリーンプロセッサの詳細
を示すブロック図である。

【図５】図４に示す画面内画面プロセッサのブロック図
である。

【図６】図４に示すゲートアレーのブロック図で、主信
号路、副信号路、出力信号路を示している。

【図７】充分に切り詰めた信号を用いた図１（ｄ）に示
す表示フォーマットの発生の説明に用いるタイミング図
である。

【図８】充分に切り詰めた信号を用いた図１（ｄ）に示
す表示フォーマットの発生の説明に用いるタイミング図
である。

【図９】図６の主信号路をより詳細に示すブロック図で
ある。

【図１０】図６の副信号路をより詳細に示すブロック図
である。

【図１１】図５の画面内画面プロセッサのタイミング−
制御部のブロック図である。

【図１２】１ｆ_Ｈ−２ｆ_Ｈ変換における内部２ｆ_Ｈ信号
を発生する回路のブロック図である。

【図１３】図２に示す偏向回路用の組合わせブロック及
び回路図である。

【図１４】図２に示すＲＧＢインターフェースのブロッ
クである。

【図１５】画面内画面プロセッサに付属のビデオＲＡＭ
におけるメモリマッピングを説明するための図である。

【図１６】主及び副ビデオ信号間の出力切換えを制御す
るための回路のブロック図である。

【図１７】水平ＰＩＰパン中のビデオＲＡＭの動作の説
明に有用な図である。

【図１８】水平ＰＩＰパン中の副ＦＩＦＯの動作の説明
に有用な図である。

【符号の説明】

２２４ ビデオ表示手段 ３０１ 第２のビデオ信号を処理する手段 ３５４ 副画面を表すビデオ情報を記憶する手段 ３００ ビデオ情報を組み合わせる手段 ３３９ 可変時間遅延を発生する手段 ３２０ 画面内画面プロセッサ ３５０ ビデオＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 テイモシー ウイリアム セーガー アメリカ合衆国 インデイアナ州 46260 インデイアナポリス ナシユ ア・ドライブ 8318 (72)発明者 ナタニエル ハルク アーソズ アメリカ合衆国 インデイアナ州 46112 ブラウンズバーグ イースト・ ステート・ロード 136 6565 (56)参考文献 特開 昭63−290079（ＪＰ，Ａ) 特開 昭63−169186（ＪＰ，Ａ) 特開 平２−50681（ＪＰ，Ａ) 特開 平６−90414（ＪＰ，Ａ) 特開 平４−313984（ＪＰ，Ａ) 特開 昭50−68411（ＪＰ，Ａ) 国際公開91／19378（ＷＯ，Ａ１) 国際公開91／19379（ＷＯ，Ａ１)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ第１と第２の画面を表す第１と
   第２のビデオ信号を受信する手段と； 広いフォーマット表示比を有し、上記第１のビデオ信号
   に同期したビデオ表示手段と； 実質的に像のアスペクト比の歪み無しに、上記第１の画
   面を表すビデオ情報の連続した線を生成する手段と； 上記第２のビデオ信号を処理して、副画面を、上記ビデ
   オ表示手段と前記第１の画面よりもサイズにおいて小さ
   く、実質的に像のアスペクト比の歪み無しに、規定する
   手段と； 上記副画面を表すビデオ情報の連続した線および該副画
   面が前記第１の画面にオーバレイされるときの周縁を規
   定する周縁規定情報を記憶する手段と； 上記第１の画面と副画面とを表す上記ビデオ情報を組み
   合わせる手段と； 上記第１のビデオ信号の同期成分からの可変時間遅延を
   生成する手段と； 上記可変時間遅延の後に、上記記憶手段から上記組み合
   わせ手段への、上記副画面を表すビデオ情報の上記線お
   よび上記副画面の周縁規定情報の転送を順次開始させる
   手段と； を含み、上記組み合わせ手段は、上記周縁規定情報を受
   けて、上記副画面を上記第１の画面の上にオーバレイす
   るように制御し、上記可変時間遅延は上記ビデオ表示手
   段の全体にわたって副画面の滑らかな水平移動を規定す
   ることを特徴とする水平パンシステム。
2. 【請求項２】 それぞれ第１と第２の画面を表す第１と
   第２のビデオ信号を受信する手段と； 広いフォーマット表示比を有し、上記第１のビデオ信号
   に同期したビデオ表示手段と； 上記第１の画面を表すビデオ情報の連続した線を生成す
   る手段と； 上記第２のビデオ信号に応動し、上記ビデオ表示手段よ
   り小さいサイズの副画面を規定するものであって、ビデ
   オＲＡＭと、このビデオＲＡＭにビデオデータを書込
   み、またこのビデオＲＡＭからビデオデータを読出すた
   めのアドレス手段とを有し、前記ビデオディスプレイよ
   りも水平に小さいディスプレイ範囲の動作を規定する画
   面内画面（ピクチャ・イン・ピクチャ）プロセッサと；前記ビデオＲＡＭから読み出された、 上記副画面を表す
   ビデオ情報の連続した線と、該副画面が前記第１の画面
   にオーバレイされるときの周縁を規定する周縁規定情報
   を記憶する先入れ先出し複数線メモリと； 可変時間遅延にしたがって、上記線メモリから上記副画
   面を表すビデオ情報の上記線および上記副画面の周縁規
   定情報を順次読出す手段と； 上記線メモリから読出された上記ビデオ情報を上記第１
   の画面を表す上記ビデオ情報と組み合わせる手段と、 を含み、上記組み合わせる手段は、上記周縁規定情報を
   受けて、上記副画面を上記第１の画面の上にオーバレイ
   するように制御し、上記可変時間遅延にしたがう上記線
   メモリからの読み出しは、上記第１の画面と組み合わせ
   た際に、上記ビデオ表示手段の全体にわたって上記副画
   面の滑らかな水平移動を規定することを特徴とする水平
   パンシステム。