JPH0646336A - 水平パンシステム - Google Patents

Abstract

(57)【要約】 【目的】 画面内画面の１６×９の表示器全体にわたる
滑らかな水平方向の移動を遠隔制御により可能とする。 【構成】 ビデオ表示器は広いフォーマット表示比を有
し、第１画面を表す第１ビデオ信号に同期している。Ｐ
ＩＰプロセッサ(301) が表示器よりサイズが小さい副画
面を規定する第２画面を表す第２ビデオ信号に応答す
る。ＦＩＦＯ線メモリ(354) が副画面を表すビデオ情報
の連続した線を記憶し、この線は第１画面を表すビデオ
情報のある連続した線と組合わされる。第１ビデオ信号
の各水平線の開始に対応する時間に初期化されるカウン
タが可変時間遅延を生成する。ＦＩＦＯ制御回路が、可
変時間遅延後に主画面を表すビデオ情報と組合わせるた
めの副画面を表すビデオ情報の線の線メモリからの転送
を開始させる。可変時間遅延はビデオ表示器の全面にわ
たる副画面の複数水平パン位置の１つを決める。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ワイドスクリーンテ
レビジョンにおける、副画面、例えば、画面内画面（Ｐ
ＩＰ）表示の表示、特に、通常のテレビジョン用に設計
された副ビデオ信号処理回路を副画面の位置のマッピン
グ即ち副画面の位置の決定に用いるワイドスクリーンテ
レビジョンの分野に関するものである。

【０００２】

【発明の背景】４：３、しばしば４×３とも称するフォ
ーマット表示比を持つテレビジョンは、単一のビデオ信
号源と複数のビデオ信号源を表示する方法に限界があ
る。実験的なものを除いて、商業放送局のテレビジョン
信号の伝送は４×３のフォーマットの表示比で放送され
る。多くの視聴者は、４×３表示フォーマットは、映画
に関係するより広いフォーマット表示比よりも良くない
と考える。ワイドフォーマット表示比のテレビジョン
は、より心地よい表示を行うだけでなく、ワイド表示フ
ォーマットの信号源を対応するワイド表示フォーマット
で表示することができる。映画は、切り詰められたり、
歪められたりすることなく、映画のように見える。ビデ
オ源は、例えばテレシネ装置によってフィルムからビデ
オに変換される場合、あるいは、テレビジョンのプロセ
ッサによっても、切り詰める必要がない。

【０００３】ワイド表示フォーマット比のテレビジョン
は、通常の表示フォーマット信号とワイド表示フォーマ
ット信号の両方を種々の形で表示すること、及びこれら
のフォーマットの信号を多画面表示の形で表示するのに
適している。しかし、ワイド表示比のスクリーンを用い
ることには多くの問題が伴う。そのような問題の中で一
般的なものには、複数の信号源の表示フォーマット比の
変更、非同期ではあるが同時表示されるビデオ信号源か
ら一致したタイミング信号を生成すること、多画面表示
を行うための、複数信号源間の切換え、圧縮データ信号
から高解像度の画面を生成することがある。このような
問題は、この発明によるワイドスクリーンテレビジョン
で解決される。この発明の種々の構成によるワイドスク
リーンテレビジョンは、同じまたは異なるフォーマット
比を有する単一及び複数ビデオ信号源から高解像度の単
一及び複数画面表示を、選択可能な表示フォーマット比
で表示できる。

【０００４】広い表示フォーマット比を持つテレビジョ
ンは、飛越し及び非飛越しの両方で、かつ、基本的な、
即ち標準の水平走査周波数及びその倍数の両方でビデオ
信号を表示するテレビジョンシステムに実施できる。例
えば、標準ＮＴＳＣビデオ信号は、各ビデオフレーム
の、各々が約１５，７３４Ｈｚの基本的、即ち、標準水
平走査周波数のラスタ走査によって生成される相続くフ
ィールドをインタレースすることにより表示される。ビ
デオ信号に関する基本的走査周波数は、ｆ_H 、１ｆ_H あ
るいは１Ｈというように種々の呼び方がなされる。１ｆ
_H 信号の実際の周波数はビデオの方式が異なれば変わ
る。

【０００５】テレビジョン装置の画質を改善する努力に
よって、ビデオ信号を順次に非飛越しで表示するための
システムが開発された。順次走査では、各表示フレーム
は、飛越しフォーマットの２つのフィールドの１つを走
査するために割り当てられた時間と同じ時間で走査する
必要がある。フリッカのないＡＡ−ＢＢ表示は、各フィ
ールドを連続して２度走査することを要する。それぞれ
の場合において、水平走査周波数は標準の水平周波数の
２倍としなければならない。このような順次走査表示あ
るいは無フリッカ表示用の走査周波数は、２ｆ_H とか２
Ｈとか色々な呼び方がされている。例えば、米国の標準
による２ｆ_H 走査周波数は、約３１，４６８Ｈｚであ
る。

【０００６】同時画面表示におけるオーバレイ（ｏｖｅ
ｒｌａｙ−重ね表示）機能は、正しい時間に、大画面か
ら小画面へ再び大画面へ切り換えるために、表示器にタ
イミング信号を与える。小画面オーバレイの水平及び垂
直両タイミングは、小画面を表示するためには重要であ
る。４×３表示器と共に使用するように設計されたＰＩ
Ｐプロセッサは、米国インディアナ州インディアナポリ
スのトムソン・コンシューマ・エレクトロニクス・イン
コーポレーテッドによって開発されたＣＰＩＰチップで
あり、このＣＰＩＰチップについては、同社から入手可
能な刊行物ＣＴＣ・１４０画面内画面（ＣＰＩＰ）テク
ニカル・トレーニング・マニュアル（Ｔｈｅ ＣＴＣ
Ｐｉｃｔｕｒｅ ｉｎ Ｐｉｃｔｕｒｅ （ＣＰＩＰ）
Ｔｅｃｈｎｉｃａｌ Ｔｒａｉｎｉｎｇ Ｍａｎｕａ
ｌ）により詳細な記述がある。このＣＰＩＰチップは、
副ビデオ情報が６ビットＹ，Ｕ，Ｖ，８：１：１ビデオ
ＲＡＭフィールドメモリに記憶されるような形で使用で
きる。

【０００７】このビデオＲＡＭは複数のメモリ位置に、
ビデオデータの２フィールド分を保持する。各メモリ位
置はデータの８ビットを保持する。各８ビット位置に
は、１つの６ビットＹ（ルミナンス）サンプルと２つの
他のビットがある。これらの他の２ビットは、高速スイ
ッチデータとＵまたはＶサンプルの一部とのうちの一方
を保持している。高速スイッチ値は復号されて、ビデオ
ＲＡＭにフィールド形式のどれが書込まれたかを、上側
（奇数）フィールド、下側（偶数）フィールド、または
画面無し（無効データ）のいずれかとして指示する。フ
ィールドはビデオＲＡＭ中の、水平及び垂直アドレスに
よって規定される境界を有する空間位置を占める。この
境界は、画面無しから有効フィールドへ、あるいは有効
フィールドから画面無しへの高速スイッチデータの変化
によって上記のアドレスに規定される。高速スイッチデ
ータのこのような遷移が画面オーバレイの周縁を規定す
る。

【０００８】オーバレイ（重ね表示画面）中の事物の画
像アスペクト比は、オーバレイ自身のフォーマット表示
比、例えば、４×３あるいは１６×９、とは無関係に制
御できることがわかろう。スクリーン上のオーバレイの
位置は、主信号の各フィールドについての走査の開始に
おけるビデオＲＡＭの読出しポインタの開始アドレスに
よって決まる。ビデオＲＡＭにはデータの２フィールド
が記憶されており、表示期間中には、ビデオＲＡＭ全体
が読出されるので、表示器走査中、両方のフィールドが
読出される。メモリから読出されるフィールドのどちら
が表示されるかは、高速スイッチデータを復号し、ビデ
オＲＡＭの読出しポインタの開始位置を設定することに
よって決められる。

【０００９】問題は、副ビデオ信号用のＰＩＰビデオ処
理回路が、例えば、上述したＣＰＩＰチップのような、
元来、通常のフォーマット表示比、即ち、４×３を持つ
テレビジョンと共に使用することを意図した構造を備え
ている場合に生じる。このような処理回路の多くは、多
画面表示を行うには強力なものであり、これを用いるこ
とにより、ワイドスクリーンテレビジョンの開発が簡単
になり、あるいは促進される。事実、そのような４×３
ビデオ処理回路は、設計に応じて、多くの位置にＰＩＰ
挿入画面を配置できるようにプログラムできる。

【００１０】ＰＩＰの配置に関して最も広い自由度を呈
するＰＩＰ回路においても、その位置は水平方向におい
ては、４×３表示器の境界内に限定され、垂直方向の寸
法はワイドスクリーン表示器の垂直方向の高さに相当す
る。即ち、ＰＩＰ回路によって規定される４×３ビデオ
表示マップの水平方向の境界を越える位置を規定するこ
とは不可能である。この表示マップはビデオＲＡＭ及
び、ＰＩＰ回路に関係する書込み／読出しアドレス制御
の関数である。

【００１１】２つの方法があるが、それぞれが重大な欠
点を持っている。その１つは、ワイドスクリーン表示器
を満たすように画面を引き延ばすことが可能とするが、
主画面とＰＩＰ挿入画面の両方にかなりの画像アスペク
ト比歪みを生じさせる。もう１つの方法では、副ビデオ
信号を非対称に間引き処理（デシメーション）して小画
面を作ることにより、この水平方向の引き延ばしを避け
ることができる。しかし、このやり方は、３以外の全て
の縮小係数が非整数プロセスを必要とし、かつ、殆どの
ＰＩＰプロセッサは、どのような非整数間引き処理でも
行うことができないので、非常に困難である。従って、
ＰＩＰ挿入画面は、実際上、そのサイズが元の画面のサ
イズの１／３に制限されてしまう。ワイドスクリーンテ
レビジョンで可能な多くの表示フォーマットを具体化す
るためには、ＰＩＰ挿入サイズにより広い融通性が必要
である。

【００１２】

【発明の概要】この発明によるワイドスクリーンテレビ
ジョン装置は、広いフォーマット表示比を有し、第１の
画面を表す第１のビデオ信号に同期したビデオ表示器を
含んでいる。ＰＩＰプロセッサが第２の画面を表す第２
のビデオ信号に応答して、ビデオ表示器よりもサイズの
小さい副画面を画定する。ＦＩＦＯ（先入れ先出し）線
メモリが副画面を表すビデオ情報の連続する線を記憶
し、これらのビデオ情報の線は第１の画面を表すビデオ
情報のある連続する線と組合わされる。第１のビデオ信
号の各水平線の開始点に対応する時間に初期化されるカ
ウンタが可変時間遅延を生成する。ＦＩＦＯ制御回路
が、可変時間遅延の後に、主画面を表すビデオ情報と組
み合わせるために、線メモリからの副画面を表すビデオ
情報の線の転送を順次行わせる。この可変時間遅延が、
ビデオ表示器全体にわたる副画面の複数の水平パン位置
の１つを決める。可変時間遅延、従って、水平パン位置
の調整には、手動制御器、例えば、遠隔制御器を用いる
ことができる。

【００１３】副画面を表すビデオ情報は、ＰＩＰプロセ
ッサの動作により、あるいは、ＰＩＰプロセッサとＦＩ
ＦＯ線メモリの協同動作により、ビデオ表示器と垂直同
期される。ビデオ表示器上に表示される副画面の各線は
ある数のサンプルを有し、また、ＦＩＦＯ線メモリに書
き込まれるビデオ情報の線の各々は、上記ある数にほぼ
等しい数のビデオサンプルを持っている。

【００１４】図１のそれぞれは、この発明の異なる構成
に従って実現できる単一及び複数画面表示フォーマット
の種々の組合わせの中のいくつかのものを示す。説明の
ために選んだこれらのものは、この発明の構成に従うワ
イドスクリーンテレビジョンを構成するある特定の回路
の記述を容易にするためのものである。この発明の構成
は、ある場合には、特定の基礎となる回路構成とは別
に、表示フォーマットそのものに対するものである。図
示と説明の便宜上、一般に、ビデオ源、あるいは、ビデ
オ信号に関する通常の表示フォーマットの幅対高さ比は
４×３であるとし、一般に、ビデオ源、あるいは、ビデ
オ信号に関するワイドスクリーン表示フォーマットの幅
対高さ比は、１６×９であるとする。この発明の構成
は、これらの定義によって制限されるものではない。

【００１５】図１（ａ）は、４×３の通常のフォーマッ
トの表示比を有する直視型、あるいは、投写型テレビジ
ョンを示す。１６×９フォーマット表示比画面が４×３
フォーマット表示比信号として伝送される場合は、上部
と下部に黒のバーが現れる。これを一般に郵便受け（レ
ターボックス）フォーマットと呼ぶ。この場合、観察さ
れる画面は表示に使用できる表示面積に関して小さい。
別の方法としては、16×９フォーマット表示比の源が伝
送に先立って変換されて、４×３フォーマット表示器の
観察面の垂直方向を満たすようにされる。しかし、その
場合は、かなりの情報が左及び／または右側から切捨て
られてしまう。さらに別の方法では、郵便受けフォーマ
ットを水平方向には引伸ばさずに、垂直方向に引伸ばす
ことができるが、こうすると、垂直方向に引伸ばしたこ
とにより歪みが生ずる。これらの３つの方法のどれも特
に魅力的であるとはいえない。

【００１６】図１（ｂ）は１６×９のスクリーンを示
す。１６×９のフォーマットの表示比のビデオ源は、切
り詰めすることなく、歪みを伴うことなく完全に表示さ
れる。16×９フォーマット表示比の郵便受け画面（これ
は、元来４×３フォーマット表示比信号であるが）は、
充分な垂直解像度を有する大きな表示を行うように、線
倍化（ラインダブリング）または線追加（ラインアディ
ション）によって順次走査される。この発明によるワイ
ドスクリーンテレビジョンは、主ビデオ源、副ビデオ
源、あるいは外部ＲＧＢ源に関係なく、このような16×
９フォーマット表示比信号を表示できる。

【００１７】図１（ｃ）は、４×３フォーマット表示比
の挿入画面が挿入表示されている16×９フォーマット表
示比の主信号を示す。主及び副のビデオ信号が両方共、
16×９フォーマット表示比源である場合は、挿入画面も
16×９フォーマット表示比を持つ。挿入画面は多数の異
なる位置に表示することができる。

【００１８】図１（ｄ）は、主及び副ビデオ信号が同じ
サイズの画面として表示されている表示フォーマットを
示す。各表示領域は８×９のフォーマット表示比を有
し、これは、当然ながら、16×９とも４×３とも異な
る。このような表示領域に、水平あるいは垂直歪みを伴
うことなく４×３フォーマット表示比源を表示するため
には、信号の左及び／または右側を切り詰めねばならな
い。画面を水平方向に詰込む(squeeze) ことによるある
程度のアスペクト比歪みを我慢するなら、画面のもっと
多くの部分を表示できる。水平方向の詰め込みの結果、
画面中の事物は垂直方向に細長くなる。この発明のワイ
ドスクリーンテレビジョンは、アスペクト比歪みを全く
伴わない最大の切り詰め処理から最大のアスペクト比歪
みを伴う無切り詰めまでの、切り詰めとアスペクト比歪
みの任意の組合わせを行うことができる。

【００１９】副ビデオ信号処理路のデータサンプリング
制限があると、主ビデオ信号からの表示と同じ大きさの
高解像度画面の生成が複雑になる。このような複雑化を
解消するために種々の方法を開発できる。

【００２０】図１（ｅ）は、４×３フォーマットの表示
比画面が16×９フォーマット表示比スクリーンの中央に
表示されている表示フォーマットを示す。黒色のバーが
左右両側に現れている。

【００２１】図１（ｆ）は、１つの大きな４×３フォー
マット表示比画面と３つの小さい４×３フォーマット表
示比画面が同時に表示される表示フォーマットを示す。
大きい画面の周辺の外側の小さい画面は、時には、ＰＩ
Ｐ、即ち、画面内画面（親子画面）ではなく、ＰＯＰ、
即ち、画面外画面と呼ばれる。ＰＩＰまたは画面内画面
（ピクチャ・イン・ピクチャ）という語は、この明細書
中では、これら２つの表示フォーマットに用いられてい
る。ワイドスクリーンテレビジョンに２つのチューナが
設けられている場合、両方共内部に設けられている場合
でも１つが内部に、１つが外部、例えば、ビデオカセッ
トレコーダに設けられている場合でも、表示画面の中の
２つは、ビデオ源に従ってリアルタイムで動きを表示で
きる。残りの画面は静止画面フォーマットで表示でき
る。さらにチューナと副信号処理路とを付加すれば、３
以上の動画面を表示できることは理解できよう。また、
大画面と３つの小画面の位置を図１（ｇ）に示すように
切換えることも可能である。

【００２２】図１（ｈ）は、４×３フォーマット表示比
画面を中央に表示して、６つの小さい４×３フォーマッ
ト表示比画面を両側に縦列に表示した別のものを示す。
上述したフォーマットと同様、２つのチューナを備えた
ワイドスクリーンテレビジョンであれば、２つの動画面
を表示できる。そして、残りの11画面は静止画面フォー
マットで表示されることになる。

【００２３】図１（ｉ）は、12の４×３フォーマット表
示比画面の碁盤目状表示フォーマットを示す。このよう
な表示フォーマットは、特に、チャンネル選択ガイドに
適しており、その場合、各画面は異なるチャンネルから
の少なくとも静止した画面である。前の例と同様、動き
のある画面の数は、利用できるチューナと信号処理路の
数によって決まる。

【００２４】図１に示した種々のフォーマットは一例で
あって、限定的なものではなく、残りの図面に示され、
以下に詳述するワイドスクリーンテレビジョンによって
実現できる。

【００２５】この発明の構成によるワイドスクリーンテ
レビジョンで、２ｆ_H 水平走査用とされたものの全体的
なブロック図が図２に示されており、全体を10で示され
ている。テレビジョン10は、概略的に言えば、ビデオ信
号入力部20、シャーシまたはＴＶマイクロプロセッサ21
6 、ワイドスクリーンプロセッサ30、１ｆ_H −２ｆ_H変
換器40、偏向回路50、ＲＧＢインタフェース60、ＹＵＶ
−ＲＧＢ変換器240 （これには産業型式ＴＡ７７３０を
用いることができる）、映像管駆動回路242 、直視型ま
たは投写型管244 、及び、電源70を含んでいる。種々の
回路の異なる機能ブロックへのグループ化は、説明の便
宜を図るためのものであって、このような回路相互間の
物理的位置関係を限定することを意図するものではな
い。

【００２６】ビデオ信号入力部20は、異なるビデオ源か
らの複数の複合ビデオ信号を受信するようにされてい
る。ビデオ信号は主ビデオ信号及び副ビデオ信号とし
て、選択的に切換えることができる。ＲＦスイッチ204
は２つのアンテナ入力ＡＮ１とＡＮ２を持っている。こ
れらの入力は無線放送アンテナによる受信とケーブルか
らの受信の両方のための入力を表わす。ＲＦスイッチ20
4 は、第１のチューナ206と第２のチューナ208 に、ど
ちらのアンテナ入力を供給するかを制御する。第１のチ
ューナ206 の出力は、ワンチップ202 への入力となる。
ワンチップ202 は、同調制御、水平及び垂直偏向制御、
ビデオ制御に関係する多数の機能を果たす。図示のワン
チップは産業用のＴＡ７７７７である。

【００２７】第１のチューナ206 からの信号からワンチ
ップで生成されたベースバンドビデオ信号ＶＩＤＥＯ
ＯＵＴはビデオスイッチ200 とワイドスクリーンプロセ
ッサ30のＴＶ１入力への入力となる。ビデオスイッチ20
0 への他のベースバンドビデオ入力はＡＵＸ１とＡＵＸ
２で示されている。これらの入力は、ビデオカメラ、レ
ーザディスクプレーヤ、ビデオテーププレーヤビデオゲ
ーム等に用いることができる。シャーシまたはＴＶマイ
クロプロセッサ216 によって制御されるビデオスイッチ
200 の出力はＳＷＩＴＣＨＥＤ ＶＩＤＥＯと示されて
いる。このＳＷＩＴＣＨＥＤ ＶＩＤＥＯはワイドスク
リーンプロセッサ30へ別の入力として供給される。

【００２８】図３を参照すると、スイッチＳＷ１ワイド
スクリーンプロセッサは、Ｙ／Ｃデコーダ210 への入力
となるＳＥＬ ＣＯＭＰ ＯＵＴビデオ信号として、Ｔ
Ｖ１信号とＳＷＩＴＣＨＥＤ ＶＩＤＥＯ信号の一方を
選択する。Ｙ／Ｃデコーダ210 は適応型線くし形フィル
タの形で実現できる。Ｙ／Ｃデコーダ210 へは、さらに
２つのビデオ源Ｓ１とＳ２も入力される。Ｓ１とＳ２の
各々は異なるＳ−ＶＨＳ源を表わし、各々、別々のルミ
ナンス信号及びクロミナンス信号から成っている。いく
つかの適応型線くし形フィルタでＹ／Ｃデコーダの一部
として組込まれているような、あるいは、別のスイッチ
として実現してもよいスイッチがＴＶマイクロプロセッ
サ216 に応答して、Ｙ＿Ｍ及びＣ＿ＩＮとして示した出
力として、一対のルミナンス及びクロミナンス信号を選
択する。

【００２９】選択された対をなすルミナンス及びクロミ
ナンス信号は、その後は、主信号として見なされ、主信
号路に沿って処理される。＿Ｍあるいは＿ＭＮを含む信
号表記は主信号路を表わす。クロミナンス信号Ｃ＿ＩＮ
はワイドスクリーンプロセッサによって、再びワンチッ
プに返され、色差信号Ｕ＿Ｍ及びＶ＿Ｍが生成される。
ここで、Ｕは（Ｒ−Ｙ）と同等のものを表わし、Ｖは
（Ｂ−Ｙ）と同等である。Ｙ＿Ｍ、Ｕ＿Ｍ及びＶ＿Ｍ信
号は、その後の信号処理のために、ワイドスクリーンプ
ロセッサでデジタル形式に変換する。

【００３０】機能的にはワイドスクリーンプロセッサ30
の一部と定義される第２のチューナ208 がベースバンド
ビデオ信号ＴＶ２を生成する。スイッチＳＷ２が、Ｙ／
Ｃデコーダ220 への入力として、ＴＶ２信号とＳＷＩＴ
ＣＨＥＤ ＶＩＤＥＯ信号の１つを選ぶ。Ｙ／Ｃデコー
ダ220 は適応型線くし形フィルタとして実施できる。ス
イッチＳＷ３とＳＷ４が、Ｙ／Ｃデコーダ220 のルミナ
ンス及びクロミナンス出力と、それぞれＹ＿ＥＸＴとＣ
＿ＥＸＴで示す外部ビデオ源のルミナンス及びクロミナ
ンス信号の一方を選択する。Ｙ＿ＥＸＴ及びＣ＿ＥＸＴ
信号は、Ｓ−ＶＨＳ入力Ｓ１に対応するＹ／Ｃデコーダ
220 とスイッチＳＷ３とＳＷ４は、いくつかの適応型線
くし形フィルタで行われているように、組合わせてもよ
い。

【００３１】スイッチＳＷ３とＳＷ４の出力は、この後
は、副信号と考えられて、副信号路に沿って処理され
る。選択されたルミナンス出力はＹ＿Ａとして示されて
いる。＿Ａ、＿ＡＸ及び＿ＡＵＸを含む信号表記は副信
号路に関して用いられている。選択されたクロミナンス
は色差信号Ｕ＿ＡとＶ＿Ａに変換される。Ｙ＿Ａ信号、
Ｕ＿Ａ信号及びＶ＿Ａ信号は、その後の信号処理のため
にデジタル形式に変換される。主及び副信号路中でビデ
オ信号源の切換えを行う構成により、異なる画面表示フ
ォーマットの異なる部分についてのビデオ源選択をどの
ようにするかについての融通性が大きくなる。

【００３２】Ｙ＿Ｍに対応する複合同期信号ＣＯＭＰ
ＳＹＮＣがワイドスクリーンプロセッサから同期分離器
212 に供給される。水平及び垂直同期成分ＨとＶが垂直
カウントダウン回路214 に入力される。垂直カウントダ
ウン回路はワイドスクリーンプロセッサ30に供給される
ＶＥＲＴＩＣＡＬ ＲＥＳＥＴ（垂直リセット）信号を
発生する。ワイドスクリーンプロセッサは、ＲＧＢイン
タフェース60に供給される内部垂直リセット出力信号Ｉ
ＮＴ ＶＥＲＴ ＲＳＴ ＯＵＴを発生する。ＲＧＢイ
ンタフェース60中のスイッチが、内部垂直リセット出力
信号と外部ＲＧＢ源の垂直同期成分との間の選択を行
う。このスイッチの出力は偏向回路50に供給される選択
された垂直同期成分ＳＥＬ＿ＶＥＲＴ＿ＳＹＮＣであ
る。副ビデオ信号の水平及び垂直同期信号は、ワイドス
クリーンプロセッサ中の同期分離器250 によって生成さ
れる。

【００３３】１ｆ_H −２ｆ_H 変換器40は、飛越し走査ビ
デオ信号を順次走査される非飛越し信号に変換する働き
をする。例えば、水平線の各々が２度表示されるとか、
あるいは、同じフィールド中の隣接水平線の補間によっ
て付加的な水平線の組が生成される。いくつかの例にお
いては、前の線を用いるか、補間した線を用いるかは、
隣接フィールドまたは隣接フレーム間で検出される動き
のレベルに応じて決められる。変換回路40はビデオＲＡ
Ｍ420 と関連して動作する。ビデオＲＡＭは、順次表示
を行うために、フレームの１またはそれ以上のフィール
ドを記憶するために用いられる。Ｙ＿２ｆ_H 、Ｕ＿２ｆ
_H 及びＶ＿２ｆ_H 信号としての変換されたビデオデータ
はＲＧＢインタフェース60に供給される。

【００３４】図１４に詳細に示されているＲＧＢインタ
フェース60は、ビデオ信号入力部による表示のための、
変換ビデオデータまたは外部ＲＧＢビデオデータの選択
を可能とする。外部ＲＧＢ信号は２ｆ_H 走査用に適合さ
せられたワイドフォーマット表示比信号とする。主信号
の垂直同期成分はワイドスクリーンプロセッサによって
ＲＧＢインタフェースに対し、ＩＮＴ ＶＥＲＴ ＲＳ
Ｔ ＯＵＴとして供給されて、選択された垂直同期（ｆ
_Vmまたはｆ_Vext）を偏向回路50に供給できるようにす
る。このワイドスクリーンテレビジョンの動作によっ
て、内部／外部制御信号ＩＮＴ／ＥＸＴを発生させて、
外部ＲＧＢ信号の使用者による選択を可能とする。しか
し、このような外部ＲＧＢ信号が存在しない場合に、外
部ＲＧＢ信号入力を選択すると、ラスタの垂直方向の崩
壊、及び、陰極線管または投写型管の損傷が生じる可能
性がある。従って、ＲＧＢインタフェース回路は存在し
ない外部ＲＧＢ入力の選択を無効とするために、外部同
期信号を検出する。ＷＳＰマイクロプロセッサ340 も、
外部ＲＧＢ信号に対するカラー及び色調制御を行う。

【００３５】ワイドスクリーンプロセッサ30は、副ビデ
オ信号の特殊な信号処理を行うピクチャ・イン・ピクチ
ャプロセッサ320 を含んでいる。画面内画面という用語
は、時には、ＰＩＰあるいはピクス・イン・ピクス(pix
-in pix)と省略される。ゲートアレー300 が、図１
（ａ）〜（ｉ）の例で示されているような、種々の表示
フォーマットで主及び副ビデオ信号データを組合わせ
る。画面内画面プロセッサ320 とゲートアレー300 はワ
イドスクリーンマイクロプロセッサ（ＷＳＰ μＰ）34
0 の制御下にある。マイクロプロセッサ340 は、直列バ
スを介してＴＶマイクロプロセッサ216 に応動する。こ
の直列バスは、データ、クロック信号、イネーブル信号
及びリセット信号用の４本の信号ラインを含んでいる。
ワイドスクリーンプロセッサ30は、また、３レベルのサ
ンドキャッスル（砂で作った城）信号として、複合垂直
ブランキング／リセット信号を発生する。あるいは、垂
直ブランキング信号とリセット信号は別々の信号として
生成してもよい。複合ブランキング信号はビデオ信号入
力部によってＲＧＢインタフェースに供給される。

【００３６】図１３にさらに詳細に示す偏向回路50はワ
イドスクリーンプロセッサから垂直リセット信号を、Ｒ
ＧＢインタフェース60から選択された２ｆ_H 水平同期信
号を、また、ワイドスクリーンプロセッサから付加的な
制御信号を受けとる。この付加制御信号は、水平位相合
わせ、垂直サイズ調整及び左右ピン調整に関するもので
ある。偏向回路50は２ｆ_H フライバックパルスをワイド
スクリーンプロセッサ30、１ｆ_H −２ｆ_H 変換器40及び
ＹＵＶ−ＲＧＢ変換器240 に供給する。

【００３７】ワイドスクリーンテレビジョン全体に対す
る動作電圧は、例えば、ＡＣ主電源により付勢するよう
にできる電源70によって生成される。

【００３８】ワイドスクリーンプロセッサ30を図３によ
り詳細に示す。ワイドスクリーンプロセッサの主要な成
分は、ゲートアレー300 、画面内画面回路301 、アナロ
グ−デジタル変換器とデジタル−アナログ変換器、第２
のチューナ208 、ワイドスクリーンプロセッサ・マイク
ロプロセッサ340 及びワイドスクリーン出力エンコーダ
227 である。１ｆ_H および２ｆ_H シャーシの両方に共通
のワイドスクリーンプロセッサの詳細な部分、例えば、
ＰＩＰ回路、が図４に示されている。ＰＩＰ回路301 の
重要な部分を構成する画面内画面プロセッサ320 は図５
により詳細に示されている。また、図６には、ゲートア
レー300 がより詳細に示されている。図３に示した、主
及び副信号路の部分を構成する多数の素子については、
既に詳細に記述した。

【００３９】第２のチューナ208 には、ＩＦ段224 とオ
ーディオ段226 が付設されている。また、第２のチュー
ナ208 はＷＳＰ μＰ340 と共に動作する。ＷＳＰ μ
Ｐ340 は入／出力Ｉ／Ｏ部 340Ａとアナログ出力部 340
Ｂとを含んでいる。Ｉ／Ｏ部340Ａは色調（ティント）
制御信号とカラー制御信号、外部ＲＧＢビデオ源を選択
するためのＩＮＴ／ＥＸＴ信号、及び、スイッチＳＷ１
〜ＳＷ６用の制御信号を供給する。Ｉ／Ｏ部は、また、
偏向回路と陰極線管を保護するために、ＲＧＢインタフ
ェースからのＥＸＴ ＳＹＮＣ ＤＥＴ信号をモニタす
る。アナログ出力部 340Ｂは、それぞれのインタフェー
ス回路254 、256 および258 を通して、垂直サイズ、左
右調整及び水平位相用制御信号を供給する。

【００４０】ゲートアレー300 は主及び副信号路からの
ビデオ情報を組合わせて、複合ワイドスクリーン表示、
例えば、図１の異なる部分に示されているものの１つを
作る働きをする。ゲートアレー用のクロック情報は、低
域通過フィルタ376 と協同して動作する位相ロックルー
プ374 によって供給される。主ビデオ信号はアナログ形
式で、Ｙ＿Ｍ、Ｕ＿Ｍ及びＶ＿Ｍで示した信号として、
ＹＵＶフォーマットでワイドスクリーンプロセッサに供
給される。これらの主信号は、図４により詳細に示すア
ナログ−デジタル変換器342 と346 によってアナログか
らデジタル形式に変換される。

【００４１】カラー成分信号は、上位概念的な表記Ｕ及
びＶによって示されており、これらは、Ｒ−Ｙまたは、
Ｂ−Ｙ信号、あるいは、Ｉ及びＱ信号に付すことができ
る。システムクロック周波数は1024ｆ_H 、これは約16Ｍ
Ｈｚである、なので、サンプルされたルミナンスの帯域
幅は８ＭＨｚに制限される。Ｕ及びＶ信号は500 ＫＨ
ｚ、あるいは、ワイドＩについては1.5 ＭＨｚに制限さ
れるので、カラー成分データのサンプルは、１つのアナ
ログ−デジタル変換器とアナログスイッチで行うことが
できる。このアナログスイッチ、即ち、マルチプレクサ
344 のための選択線ＵＶ＿ＭＵＸは、システムクロック
を２で除して得た８ＭＨｚの信号である。

【００４２】１クロック幅の線開始ＳＯＬパルスが、各
水平ビデオ線の始点でこの信号を同期的に０にリセット
する。ついで、ＵＶ＿ＭＵＸ線は、その水平線を通し
て、各クロックサイクル毎に状態が反転する。線の長さ
はクロックサイクルの偶数倍なので、一旦初期化される
と、ＵＶ＿ＭＵＸの状態は、中断されることなく、０、
１、０、１・・・・と変化する。アナログ−デジタル変換器
342 と346 からのＹ及びＵＶデータストリームは、アナ
ログ−デジタル変換器が各々、１クロックサイクルの遅
延を持っているので、シフトしている。このデータシフ
トに対応するために、主信号処理路304 の補間器制御器
からのクロックゲート情報も同じように遅延させられな
ければならない。このクロックゲート情報が遅延してい
ないと、削除が行われた時、ＵＶデータは正しく対をな
すように組合わされない。この点は、各ＵＶ対が１つの
ベクトルを表すので、重要なことである。

【００４３】１つのベクトルからのＵ成分を他のベクト
ルからのＶ成分と対にすると、カラーシフトが生じてし
まう。先行する対からのＶサンプルは、その時のＵサン
プルと共に削除される。このＵＶマルチプレクス法は、
各カラー成分（Ｕ、Ｖ）サンプル対に対して２つのルミ
ナンスサンプルがあるので、２：１：１と称される。Ｕ
及びＶの双方に対するナイキスト周波数はルミナンスの
ナイキスト周波数の２分の１に実効的に減じられる。従
って、ルミナンス成分に対するアナログ−デジタル変換
器の出力のナイキスト周波数は８ＭＨｚとなり、一方、
カラー成分に対するアナログ−デジタル変換器の出力の
ナイキスト周波数は４ＭＨｚとなる。

【００４４】ＰＩＰ回路及び／またはゲートアレーは、
データ圧縮をしても副データの解像度が増強されるよう
にする手段を含むことができる。例えば、対（ペアド）
ピクセル圧縮及びディザリングとデディザリングを含
む、多くのデータ減縮及びデータ回復構想が開発されて
いる。さらに、ビット数が異なる異なったディザリング
シーケンスや、ビット数が異なる異なった対ピクセル圧
縮が考えられている。多数の特定のデータ減縮及び回復
構想の１つをＷＳＰ μＰ340 によって選択して、各特
定の画面表示フォーマットについて表示ビデオの解像度
を最大にするようにすることができる。

【００４５】ゲートアレーは、ＦＩＦＯ356 と358 とし
て実現できる線メモリと協同して動作する補間器を含ん
でいる。補間器とＦＩＦＯは主信号を必要に応じて再サ
ンプル（リサンプル）するために使用される。別に設け
た補間器によって、副信号を再サンプルできる。ゲート
アレー中のクロック及び同期回路が主及び副信号を組合
わせて、Ｙ＿ＭＸ、Ｕ＿ＭＸ及びＶ＿ＭＸ成分を有する
１つの出力ビデオ信号を作ることを含む、主及び副の両
信号のデータ操作を制御する。上記出力成分はデジタル
−アナログ変換器360 、362 及び364 によってアナログ
形式に変換される。Ｙ、Ｕ及びＶで示すアナログ形式の
信号は、非飛越し走査への変換のために、１ｆ_H −２ｆ
_H 変換器40に供給される。また、Ｙ、Ｕ及びＶ信号はエ
ンコーダ227 によってＹ／Ｃフォーマットに符号化され
て、パネルのジャックに、ワイドフォーマット比出力信
号Ｙ＿ＯＵＴ＿ＥＸＴ＿／Ｃ＿ＯＵＴ＿ＥＸＴが生成さ
れる。スイッチＳＷ５が、エンコーダ227 のための同期
信号を、ゲートアレーからのＣ＿ＳＹＮＣ＿ＭＮと、Ｐ
ＩＰ回路からのＣ＿ＳＹＮＣ＿ＡＵＸから選択する。ス
イッチＳＷ６は、ワイドスクリーンパネル出力用の同期
信号として、Ｙ＿ＭとＣ＿ＳＹＮＣ＿ＡＵＸのどちらか
を選択する。

【００４６】水平同期回路の部分がより詳細に図１２に
示されている。位相比較器228 は、低域通過フィルタ23
0 、電圧制御発振器232 、除算器234 及びキャパシタ23
6 を含む位相ロックループの一部をなしている。電圧制
御発振器232 は、セラミック共振器または同等のもの23
8 に応動して、32ｆ_H で動作する。電圧制御発振器の出
力は、32で除算されて、適切な周波数の第２の入力信号
として位相比較器228に供給される。分周器234 の出力
は１ｆ_H ＲＥＦタイミング信号である。32ｆ_HＲＥＦタ
イミング信号と１ｆ_H ＲＥＦタイミング信号は16分の１
カウンタ400 に供給される。２ｆ_H 出力がパルス幅回路
402 に供給される。分周器400 を１ｆ_HＲＥＦ信号によ
ってプリセットすることにより、この分周器は、確実
に、ビデオ信号入力部の位相ロックループと同期的に動
作する。

【００４７】パルス幅回路402 は２ｆ_H −ＲＥＦ信号
が、位相比較器404 、例えば、ＣＡ1391が適正な動作を
行うようにするために充分なパルス幅を持つようにす
る。位相比較器404 は、低域通過フィルタ406 と２ｆ_H
電圧制御発振器408 を含む第２の位相ロックループの一
部を構成している。電圧制御発振器408 は内部２ｆ_H タ
イミング信号を発生し、この信号は順次走査される表示
器を駆動するために用いられる。位相比較器404 への他
方の入力信号は、２ｆ_H フライバックパルスまたはこれ
に関係付けられたタイミング信号である。位相比較器40
4 を含む第２の位相ロックループを用いることは、入力
信号の各１ｆ_H 期間内で各２ｆ_H 走査周期を対称になる
ようにするために役立つ。このようにしなかった場合
は、ラスタの分離、例えば、ビデオ線の半分が右にシフ
トし、ビデオ線の半分が左にシフトするというようなこ
とが起きる。

【００４８】図１３には、偏向回路50が詳細に示されて
いる。回路500 は、異なる表示フォーマットを実現する
ために必要な垂直過走査の所要量に応じてラスタの垂直
のサイズを調整するために設けられている。線図的に示
すように、定電流源502 が垂直ランプキャパシタ504 を
充電する一定量の電流Ｉ_RAMPを供給する。トランジスタ
506 が垂直ランプキャパシタに並列に結合されており、
垂直リセット信号に応じて、このキャパシタを周期的に
放電させる。いかなる調整もしなければ、電流Ｉ
_RAMPは、ラスタに最大可能な垂直サイズを与える。これ
は、図１（ａ）に示すような、拡大４×３フォーマット
表示比信号源によりワイドスクリーン表示を満たすに必
要とされる垂直過走査の大きさに対応する。

【００４９】より小さな垂直ラスタサイズが必要とされ
る場合は、可調整電流源508 がＩ_RAMPから可変量の電流
Ｉ_ADJ を分流させて、垂直ランプキャパシタ504 をより
ゆっくりと、より小さなピーク値まで充電する。可変電
流源508 は、垂直サイズ制御回路によって生成された、
例えば、アナログ形式の、垂直サイズ調整信号に応答す
る。垂直サイズ調整500 は手動垂直サイズ調整510 から
独立しており、この手動垂直サイズ調整は、ポテンショ
メータあるいは背面パネル調整ノブによって行うことが
できる。いずれの場合でも、垂直偏向コイル512 は適切
な大きさの駆動電流を受ける。水平偏向は、位相調整回
路518 、左右ピン補正回路514 、２ｆ_H位相ロックルー
プ520 及び水平出力回路516 によって与えられる。

【００５０】図１４には、ＲＧＢインタフェース60がよ
り詳しく示されている。最終的に表示される信号が、１
ｆ_H −２ｆ_H 変換器40の出力と外部ＲＧＢ入力から選択
される。ここで述べるワイドスクリーンテレビジョンを
説明するために、外部ＲＧＢ入力をワイドフォーマット
表示比の順次走査源であるとする。外部ＲＧＢ信号とビ
デオ信号入力部20からの複合ブランキング信号がＲＧＢ
−ＹＵＶ変換器610 に入力される。外部ＲＧＢ信号に対
する外部２ｆ_H 複合同期信号が外部同期信号分離器600
に入力される。垂直同期信号の選択はスイッチ608 によ
って行われる。水平同期信号の選択はスイッチ604 によ
って行われる。ビデオ信号の選択はスイッチ606 によっ
て行われる。スイッチ604 、606 、608 の各々はＷＳＰ
μＰ340 によって生成される内部／外部制御信号に応
答する。

【００５１】内部ビデオ源を選択するか外部ビデオ源を
選択するかは、利用者の選択である。しかし、外部ＲＧ
Ｂ源が接続されていない、あるいは、ターンオンされて
いない時に、使用者が不用意にそのような外部源を選択
した場合、あるいは、外部源がなくなった場合は、垂直
ラスタが崩れ、陰極線管に重大な損傷を生じさせる可能
性がある。そこで、外部同期検出器602 が外部同期信号
の存在を検出する。この信号がない場合には、スイッチ
無効化制御信号が各スイッチ604 、606 、608に送ら
れ、外部ＲＧＢ源からの信号がない時に、このような外
部ＲＧＢ源が選択されることを防止する。ＲＧＢ−ＹＵ
Ｖ変換器610 も、ＷＳＰ μＰ340 から色調及びカラー
制御信号を受ける。

【００５２】この発明の構成によるワイドスクリーンテ
レビジョンを、図示はしていないが、２ｆ_H 水平走査の
代わりに１ｆ_H 水平走査で実施することもできる。１ｆ
_H 回路を用いれば、１ｆ_H −２ｆ_H 変換器もＲＧＢイン
タフェースも不要となる。従って、２ｆ_H 走査周波数の
外部ワイドフォーマット表示比ＲＧＢ信号の表示のため
の手段はなくなることになる。１ｆ_H 回路用のワイドス
クリーンプロセッサと画面内画面プロセッサは非常に類
似したものとなる。ゲートアレーは実質的に同じでよい
が、全ての入力と出力を用いることはないであろう。こ
こに記載する種々の解像度増強構想は、一般的に言っ
て、テレビジョンが１ｆ_H 走査で動作しようと、２ｆ_H
走査で動作しようと関係なく採用できる。

【００５３】図４は、１ｆ_H 及び２ｆ_H シャーシの両方
について同じとすることができる。図３に示したワイド
スクリーンプロセッサ30をさらに詳細に示すブロック図
である。Ｙ＿Ａ、Ｕ＿Ａ及びＶ＿Ａ信号が、解像度処理
回路370 を含むことのできる画面内画面プロセッサ320
の入力となる。この発明の一態様によるワイドスクリー
ンテレビジョンは、ビデオの伸張及び圧縮ができる。図
１にその一部を示した種々の複合表示フォーマットによ
り実現される特殊効果は画面内画面プロセッサ320 によ
って生成される。このプロセッサ320 は、解像度処理回
路370 からの解像度処理されたデータ信号Ｙ＿ＲＰ、Ｕ
＿ＲＰ及びＶ＿ＲＰを受信するように構成できる。解像
度処理は常に必要なわけではなく、選択された表示フォ
ーマット中に行われる。図５に、画面内画面プロセッサ
320 がさらに詳細に示されている。画面内画面プロセッ
サの主要成分は、アナログ−デジタル変換器部322 、入
力部324 、高速スイッチ（ＦＳＷ）及びバス部326 、タ
イミング及び制御部328 、及びデジタル−アナログ変換
部330 である。タイミング及び制御部328 の詳細が図１
１に示されている。

【００５４】画面内画面プロセッサ320 は、例えば、ト
ムソン・コンシューマ・エレクトロニクス・インコーポ
レーテッドにより開発された基本ＣＰＩＰチップを改良
したものとして実施できる。この基本ＣＰＩＰチップの
詳細は、インディアナ州インディアナポリスのトムソン
・コンシューマ・エレクトロニクス・インコーポレーテ
ッドから発行されている「The CTC 140 Picture in Pic
ture (CPIP) Technical Training Manual (CTC 140画面
内画面(CPIP) 技術トレーニング マニュアル）」に記
載されている。

【００５５】多数の特徴あるいは特殊効果が可能であ
る。次はその一例である。基本的な特殊効果は、図１
（ｃ）に示すような、大きい画面上に小さい画面が置か
れたものである。これらの大小の画面は同じビデオ信号
あるいは別のビデオ信号からでもよく、また、入れ換え
もできる。一般に、オーディオ信号は常に大きい画面に
対応するように切換えられる。小画面はスクリーン上の
任意の位置に動かすこともできるし、あるいは、多数の
予め定められた位置に移させることができる。ズーム効
果は、小画面のサイズを、例えば、多数の予め設定され
たサイズの任意のものへ大きくしたり小さくする。ある
点において、例えば、図１（ｄ）に示す表示フォーマッ
トの場合、大小の画面は同じ大きさとなる。

【００５６】単一画面モード、例えば、図１（ｂ）、
（ｅ）あるいは（ｆ）に示すモードの場合、使用者は、
その単一画面の内容を、例えば、1.0 ：１〜5.1 ：１の
比の範囲でステップ状にズーム・インすることができる
ズームモードでは、使用者は画面内容をサーチし、ある
いは、パンして、スクリーン上の画像を画面の異なる領
域内で動かすことができる。いずれの場合でも、小さい
画面、大きい画面あるいはズームした画面を静止画面
（静止画面フォーマット）として表示できる。この機能
により、ビデオの最後の９フレームを繰返しスクリーン
上に表示するストロボフォーマットが可能となる。フレ
ームの繰返し率は、１秒につき30フレームから０フレー
ムまで変えることができる。

【００５７】この発明の別の構成によるワイドスクリー
ンテレビジョンで使用される画面内画面プロセッサは上
述した基本的なＣＰＩＰチップの現在の構成とは異な
る。基本的ＣＰＩＰチップを16×９スクリーンを有する
テレビジョンと使用する場合で、ビデオスピードアップ
回路を用いない場合は、広い16×９スクリーンを走査す
ることによって、実効的に水平方向に４／３倍の拡大が
生じ、そのために、アスペクト比歪みが生じてしまう。
画面中の事物は水平方向に細長くなる。外部スピードア
ップ回路を用いた場合は、アスペクト比歪みは生じない
が、画面がスクリーン全体に表示されない。

【００５８】通常のテレビジョンで使用されているよう
な基本ＣＰＩＰチップを基にした既存の画面内画面プロ
セッサは、ある望ましくない結果を伴う特別な態様で動
作させられる。入来ビデオは、主ビデオ源の水平同期信
号にロックされた 640ｆ_H のクロックでサンプルされ
る。即ち、ＣＰＩＰチップに関連するビデオＲＡＭに記
憶されたデータは、入来する副ビデオ源に対しオーソゴ
ナルに(orth-ogonally)にサンプルされない。これが基
本ＣＰＩＰ法によるフィールド同期に対する根本的な制
限である。入力サンプリング率の非オーソゴナルな性質
のために、サンプルされたデータにスキューエラーが生
じてしまう。この制限は、ビデオＲＡＭを、データの書
込みと読出しに同じクロックを使わねばならないＣＰＩ
チップと共に用いた結果である。例えばビデオＲＡＭ35
0 のようなビデオＲＡＭからのデータが表示される時
は、スキューエラーは、画面の垂直端縁に沿ったランダ
ムなジッタとして現れ、一般には、非常に不快であると
考えられる。

【００５９】基本ＣＰＩＰチップと異なり、この発明の
構成に従う画面内画面プロセッサ320 は、複数の表示モ
ードの１つで、ビデオデータを非対称に圧縮するように
変更されている。この動作モードでは、画面は水平方向
に４：１で圧縮され、垂直方向には３：１で圧縮され
る。この非対称圧縮モードにより、アスペクト比歪みを
有する画面が生成されて、ビデオＲＡＭに記憶される。
画面中の事物は水平方向に詰め込まれる。しかし、これ
らの画面が通常の通り、例えば、チャンネル走査モード
で、読出されて、16×９フォーマット表示比スクリーン
上に表示されると、画面は正しく見える。この画面はス
クリーンを満たし、アスペクト比歪みはない。この発明
のこの態様による非対称圧縮モードを用いると、外部ス
ピードアップ回路を用いることなく、16×９のスクリー
ン上に特別の表示フォーマットを生成することが可能と
なる。

【００６０】図１１は、例えば、上述したＣＰＩＰチッ
プを変更した画面内画面プロセッサのタイミング及び制
御部328 のブロック図であり、このタイミング及び制御
部328 は、複数の選択可能な表示モードの１つとしての
非対称圧縮を行うためのデシメーション(decimation −
間引き) 回路 328Ｃを含んでいる。残りの表示モードは
異なるサイズの副画面を生成できる。水平及び垂直デシ
メーション回路の各々はＷＳＰ μＰ340 の制御の下に
値のテーブルから圧縮係数を求めるようにプログラムさ
れたカウンタを含んでいる。値の範囲は１：１、２：
１、３：１等とすることができる。圧縮係数は、テーブ
ルをどのように構成するかに応じて対称的にも非対称に
もできる。圧縮比の制御は、ＷＳＰ μＰ340 の制御下
で、完全にプログラマブルな汎用デシメーション回路に
よって行うことができる。

【００６１】全スクリーンＰＩＰモードでは、自走発振
器348 と共に働く画面内画面プロセッサは、例えば適応
形線くし形フィルタとすることのできるデコーダからＹ
／Ｃ入力を受取り、この信号をＹ、Ｕ、Ｖカラー成分に
復号し、水平及び垂直同期パルスを生成する。これらの
信号は、ズーム、静止、チャンネル走査などの種々の全
スクリーンモードのために、画面内画面プロセッサで処
理される。例えば、チャンネル走査モード中、ビデオ信
号入力部からの水平及び垂直同期は、サンプルされた信
号（異なるチャンネル）が互いに関連性のない同期パル
スを有し、また、見かけ上、時間的にランダムな時点で
切換えられるので、何度も中断するであろう。従って、
サンプルクロック（及び読出し／書込みビデオＲＡＭク
ロック）は自走発振器によって決められる。静止及びズ
ームモード用には、サンプルクロックは入来ビデオ水平
同期信号にロックされる。これらの特別なケースでは、
入来ビデオ水平同期の周波数は表示クロック周波数と同
じである。

【００６２】再び図４を参照すると、画面内画面プロセ
ッサからのアナログ形式のＹ、Ｕ、ＶおよびＣ＿ＳＹＮ
Ｃ（複合同期）出力は、エンコーダ回路366 でＹ／Ｃ成
分へ再符号化することができる。エンコーダ回路366 は
3.58ＭＨｚ発振器380 と協同して動作する。このＹ／Ｃ
＿ＰＩＰ＿ＥＮＣ信号は、再符号化Ｙ／Ｃ成分を主信号
のＹ／Ｃ成分の代わりに用いることを可能とするＹ／Ｃ
スイッチ（図示せず）に接続してもよい。この点以後、
ＰＩＰ符号化Ｙ、Ｕ、Ｖおよび同期信号が、シャーシの
残部における水平及び垂直タイミングの基礎となる。こ
の動作モードは、主信号路中の補間器及びＦＩＦＯの動
作に基づくＰＩＰのズームモードの実行に適している。

【００６３】さらに図５を参照すると、画面内画面プロ
セッサ320 は、アナログ−デジタル変換部322 、入力部
324 、高速スイッチＦＳＷ及びバス制御部326 、タイミ
ング及び制御部328 、及びデジタル−アナログ変換部33
0 を含んでいる。一般に、画面内画面プロセッサ320
は、ビデオ信号をデジタル化してルミナンス（Ｙ）及び
色差信号（Ｕ、Ｖ）とし、その結果をサブサンプルし
て、上述したような１メガビットのビデオＲＡＭ350 に
記憶させる。画面内画面プロセッサ320 に付設されてい
るビデオＲＡＭ350 は１メガビットのメモリ容量を持つ
が、これは、８ビットサンプルでビデオデータの１フィ
ールド全部を記憶するには充分な大きさではない。メモ
リ容量を増すことは、費用がかかり、さらに複雑な操作
回路構成が必要となるであろう。副チャンネルのサンプ
ル当たりのビット数を少なくすることは、全体を通じて
８ビットサンプルで処理される主信号に対して、量子化
解像度、あるいは、帯域幅の減少を意味する。

【００６４】この実効的な帯域幅減少は、副表示画面が
相対的に小さい時は、通常問題とはならないが、副表示
画面が相対的に大きい、例えば、主表示画面と同じサイ
ズの場合は、問題となる可能性がある。解像度処理回路
370 が、副ビデオデータの量子化解像度あるいは実効帯
域幅を増強させるための１つまたはそれ以上の構想を選
択的に実施することができる。例えば、対ピクセル圧縮
及びディザリングと逆ディザリングを含む多数のデータ
減縮及びデータ回復構想が開発されている。ディザリン
グ回路は、ビデオＲＡＭ350 の下流、例えば、以下に詳
述するように、ゲートアレーの副信号路中に配置する。
さらに、異なるビット数を伴う異なるディザリングと逆
ディザリングシーケンス、及び、異なるビット数の異な
る対ピクセル圧縮が考えられる。各特定の画面表示フォ
ーマットに対して表示ビデオの解像度を最大にするため
に、多数の特定データ減縮及び回復構想の１つをＷＳＰ
μＰによって選ぶことができる。

【００６５】ルミナンス及び色差信号は、８：１：１の
６ビットＹ、Ｕ、Ｖ形式で記憶される。即ち、各成分は
６ビットサンプルに量子化される。色差サンプルの各対
に対し８個のルミナンスサンプルがある。画面内画面プ
ロセッサ320 は、入来ビデオデータが、入来副ビデオ同
期信号にロックされた 640ｆ_H クロック周波数でサンプ
ルされるようなモードでは動作させられる。このモード
では、ビデオＲＡＭに記憶されたデータはオーソゴナル
にサンプルされる。データが画面内画面プロセッサのビ
デオＲＡＭ350 から読出される時は、このデータは入来
副ビデオ信号にロックされた同じ 640ｆ_H クロックを用
いて読出される。しかし、このデータはオーソゴナルに
サンプルされ記憶されるが、そして、オーソゴナルに読
出せるが、主及び副ビデオ源の非同期性のために、ビデ
オＲＡＭ350 から直接オーソゴナルには表示できない。
主及び副ビデオ源は、それらが同じビデオ源からの信号
を表示している時のみ、同期していると考えられる。

【００６６】ビデオＲＡＭ350 からのデータの出力であ
る副チャンネルを主チャンネルに同期させるには、さら
に処理を行う必要がある。図４を再び参照すると、ビデ
オＲＡＭの４ビット出力ポートからの８ビットデータブ
ロックを再組合わせするために、２つの４ビットラッチ
352Ａと 352Ｂが用いられる。この４ビットラッチは、
データクロック周波数を1280ｆ_H から 640ｆ_H に下げ
る。

【００６７】一般には、ビデオ表示及び偏向系は主ビデ
オ信号に同期化される。前述したように、ワイドスクリ
ーン表示を満たすようにするためには、主ビデオ信号は
スピードアップされねばならない。副ビデオ信号は、第
１のビデオ信号とビデオ表示とに、垂直同期せねばなら
ない。副ビデオ信号は、フィールドメモリ中で１フィー
ルド周期の何分の１かだけ遅延させ、線メモリで伸張さ
せるようにすることができる。副ビデオデータの主ビデ
オデータへの同期化は、ビデオＲＡＭ350 をフィールド
メモリとして利用し、先入れ先出し（ＦＩＦＯ）線メモ
リ装置354 を信号の伸張に利用することにより行われ
る。ＦＩＦＯ354 のサイズは2048×８である。ＦＩＦＯ
のサイズは、読出し／書込みポインタの衝突(collisio
n) を避けるに必要であると合理的に考えられる最低線
記憶容量に関係する。読出し／書込みポインタの衝突
は、新しいデータがＦＩＦＯに書込まれ得る時がくる前
に、古いデータがＦＩＦＯから読出される時に生じる。
読出し／書込みポインタの衝突は、また、古いデータが
ＦＩＦＯから読出される時がくる前に、新しいデータが
メモリを重ね書き(overwrite) する時にも生じる。。

【００６８】ビデオＲＡＭ350 からの８ビットのＤＡＴ
Ａ＿ＰＩＰデータブロックは、ビデオデータをサンプル
するために用いたものと同じ画面内画面プロセッサ 640
ｆ_Hクロック、即ち、主信号ではなく副信号にロックさ
れた 640ｆ_H クロックを用いて2048×８ＦＩＦＯ354 に
書込まれる。ＦＩＦＯ354 は、主ビデオチャンネルの水
平同期成分にロックされた1024ｆ_H の表示クロックを用
いて読出される。互いに独立した読出し及び書込みポー
トクロックを持った複数線メモリ（ＦＩＦＯ）を用いる
ことにより、第１の周波数でオーソゴナルにサンプルさ
れたデータを第２の周波数でオーソゴナルに表示するこ
とができる。しかし、読出し及び書込み両クロックが非
同期の性質を持っていることにより、読出し／書込みポ
インタの衝突を避けるための対策をとる必要がない。

【００６９】ゲートアレー300 の主信号路304 、副信号
路306 及び出力信号路312 がブロック図の形で図６に示
されている。ゲートアレーはさらに、クロック／同期回
路320 とＷＳＰ μＰデコーダ310 を含んでいる。ＷＳ
Ｐ μＰデコーダ310 のＷＳＰ ＤＡＴＡで示したデー
タ及びアドレス出力ラインは、画面内画面プロセッサ32
0 と解像度処理回路370 と同様に、上述した主回路及び
信号路にも供給される。ある回路がゲートアレーの一部
をなすかなさないかは、殆ど、この発明の構成の説明を
容易にするための便宜上の事項である。

【００７０】ゲートアレーは、異なる画面表示フォーマ
ットを実行するために、必要に応じて、主ビデオチャン
ネルを伸張し、圧縮し、あるいは、切り詰める作用をす
る。ルミナンス成分Ｙ＿ＭＮが、ルミナンス成分の補間
の性質に応じた長さの時間、先入れ先出し（ＦＩＦＯ）
線メモリ356 に記憶される。組合わされたクロミナンス
成分Ｕ／Ｖ＿ＭＮはＦＩＦＯ358 に記憶される。副信号
のルミナンス及びクロミナンス成分Ｙ＿ＰＩＰ、Ｕ＿Ｐ
ＩＰ及びＶ＿ＰＩＰはデマルチプレクサ355 によって生
成される。ルミナンス成分は、必要とあれば、回路357
で解像度処理を受け、必要とあれば、補間器359 によっ
て伸張されて、出力として信号Ｙ＿ＡＵＸが生成され
る。

【００７１】ある場合には、副表示が図１（ｄ）に示す
ように主信号表示と同じ大きさとなることがある。画面
内画面プロセッサ及びビデオＲＡＭ350 に付随するメモ
リの制限のために、そのような大きな面積を満たすに
は、データ点、即ち、ピクセルの数が不足することがあ
る。そのような場合には、解像度処理回路357 を用い
て、データ圧縮あるいは減縮の際に失われたピクセルに
置き代えるべきピクセルを副ビデオ信号に回復すること
ができる。この解像度処理は図４に示された回路370 に
よって行われるものに対応させることができる。例え
ば、回路370 はディザリング回路とし、回路357 をデデ
ィザリング回路とすることができる。

【００７２】副信号の補間は副信号路３０６で行わせる
ことができる。ＰＩＰ回路３０１は６ビットのＹ，Ｕ，
Ｖ，８：１：１フィールドメモリ、ビデオＲＡＭ３５０
を操作して、入来ビデオデータを記憶させる。ビデオＲ
ＡＭ３５０は複数のメモリ位置にビデオデータの２フィ
ールド分を保持する。各メモリ位置はデータの８ビット
を保持する。各８ビット位置には、１つの６ビットＹ
（ルミナンス）サンプル（６４０ｆ_H でサンプルされて
いる) と、２つの他のビットがある。これらの２つの他
のビットは高速スイッチデータ（ＦＳＷ＿ＤＡＴ）また
はＵまたはＶサンプル（８０ｆ_H でサンプルされてい
る）の一部を保持している。このＦＳＷ＿ＤＡＴ値は次
のように、ビデオＲＡＭにどちらの形式のフィールドが
書込まれたかを示す。

【数１】 ＦＳＷ＿ＤＡＴ＝０： 画面なし ＦＳＷ＿ＤＡＴ＝１： 上側（奇数番目）のフィールド ＦＳＷ＿ＤＡＴ＝２： 下側（偶数番目）のフィールド

【００７３】これらのフィールドはビデオＲＡＭ中の、
図１５のメモリ位置を示す図によって示唆されているよ
うに、水平及び垂直アドレスによって規定された境界を
持つ空間位置を占める。この境界は高速スイッチデータ
を画面なしから有効フィールドに、または有効フィール
ドから画面なしに変えることによりそれぞれのアドレス
に規定される。高速スイッチデータのこのような遷移
が、ＰＩＰボックスあるいはＰＩＰオーバレイとも呼ば
れるＰＩＰ挿入画面の周縁を規定する。ＰＩＰ画面中の
事物の画像アスペクト比はＰＩＰボックスあるいはオー
バレイのフォーマット表示比、例えば、４×３あるいは
１６×９には関係なく、制御することができる。

【００７４】スクリーン上のＰＩＰオーバレイの位置
は、主信号の各フィールドに対する走査の開始点におけ
る、ビデオＲＡＭの読出しポインタの開始アドレスによ
って決まる。ビデオＲＡＭ３５０には２フィールド分の
データが記憶されており、表示期間中、ビデオＲＡＭ３
５０全体が読出されるので、表示走査中に両方のフィー
ルドが読出される。ＰＩＰ回路３０１が、高速スイッチ
データと読出しポインタの開始位置とを用いて、表示の
ためにメモリからどちらのフィールドが読出されるべき
かを決定する。主ビデオ源にロックされている表示器が
主画面の上側フィールドを表示している時は、次に、ビ
デオＲＡＭの副画面の上側フィールドに対応する部分が
ビデオＲＡＭから読出され、アナログデータに変換さ
れ、表示されるのが当然であるように思える。

【００７５】これは、主及び副ビデオ源間の全ての可能
な位相関係の中のほぼ半分については、当てはまる。問
題は、ＰＩＰモードにおける圧縮された画面に関して
は、ビデオＲＡＭの読出しの方がビデオＲＡＭへの書込
みよりも常に高速で行われるということによって生じ
る。同じフィールド形式が同時に書込まれ読出されてい
ると、読出しメモリポインタが書込みポインタに追いつ
いてしまう。これが起きると、小画面のどこかで運動の
分断（ｔｅａｒ）が５０％の確率で生じる。従って、こ
の運動分断の問題に対処するために、ＰＩＰ回路は常
に、その時書込まれているものと反対のフィールド形式
を読出す。読出されているフィールド形式が表示されつ
つあるものと逆のフィールド形式であれば、ビデオＲＡ
Ｍに記憶されている偶数フィールドは、メモリから読出
される時にそのフィールドの最上部の線が取り除かれ
て、反転される。その結果、小画面は運動分断を生じる
ことなく、正しいインタレース関係を保持する。このフ
ィールド同期化により、最終的に、ＣＰＩＰチップはＰ
ＩＰ＿ＦＳＷと呼ばれる信号を供給する。これが、主及
び副チャンネルＹ／Ｃ（ルミナンス情報及び変調された
クロミナンスビデオ情報）信号間を切り換えるアナログ
スイッチに、ＰＩＰ信号が供給するオーバレイ信号であ
る。

【００７６】図４と図１０を参照すると、副ビデオ入力
データは 640ｆ_H の周波数でサンプルされ、ビデオＲＡ
Ｍ350 に記憶される。副データはビデオＲＡＭ350 から
読出され、ＶＲＡＭ＿ＯＵＴとして示されている。ＰＩ
Ｐ回路301 は、また、副画面を水平及び垂直方向に、非
対称に減縮することができると同時に、同じ整数の係数
分の１に減縮することもできる。副チャンネルデータ
は、４ビットラッチ 352Ａと 352Ｂ、副ＦＩＦＯ354 、
タイミング回路369 及び同期回路371 によって、バッフ
ァされ主チャンネルデジタルビデオに同期化される。Ｖ
ＲＡＭ＿ＯＵＴデータは、デマルチプレクサ355 によっ
て、Ｙ（ルミナンス）、Ｕ、Ｖ（カラー成分）及びＦＳ
Ｗ＿ＤＡＴ（高速スイッチデータ）に分類される。ＦＳ
Ｗ＿ＤＡＴは、どのフィールド型式がビデオＲＡＭに書
込まれたかを示す。ＰＩＰ＿ＦＳＷ信号がＰＩＰ回路か
ら直接供給され、出力制御回路に加えられる。ここで、
ビデオＲＡＭから読出されたフィールドのどちらが表示
されるかが決められる。最後に、副チャンネルビデオ成
分データが、図６の３つの出力マルチプレクサ315 、31
7 及び319 を通して表示器に出力として与えられるべく
選択される。複合またはＹ／Ｃインタフェースにおける
アナログスイッチを使用してＰＩＰ小画面を重ね合わせ
る代わりに、ＷＳＰ μＰ340 がＰＩＰの重ね合わせを
デジタル的に行う。

【００７７】副チャンネルは 640ｆ_H でサンプルされ、
一方主チャンネルは1024ｆ_H でサンプルされる。副チャ
ンネルＦＩＦＯ354 （2048×８）は、データを、副チャ
ンネルサンプル周波数から主チャンネルクロック周波数
に変換する。この過程において、ビデオ信号は８／5(10
24／640 ）の圧縮を受ける。これは、副チャンネル信号
を正しく表示するに必要な４／３の圧縮より大きい。従
って、副チャンネルは、４×３の小画面を正しく表示す
るためには、補間器359 によって伸張されねばならな
い。補間器359 は補間器制御回路371 によって制御さ
れ、補間器制御回路371 自身はＷＳＰ μＰ340 に応答
する。必要とされる補間器による伸張の量は５／６であ
る。伸張係数Ｘは次のようにして決められる。

【数２】Ｘ＝（ 640／1024）＊（４／３）＝５／６ 従って、小画面がＰＩＰプロセッサによってどのように
縮小されても、補間器３５９を５／６伸長（５サンプル
を入力し、６サンプルを出力する）を行うように設定す
ることによって、小画面を表示器上に４×３のフォーマ
ットで正しく表示することができる。

【００７８】ＰＩＰ＿ＦＳＷデータは、ＰＩＰビデオデ
ータが正しいＰＩＰアスペクト比を維持するために水平
にラスタマッピングされているので、ＣＰＩＰ ＶＲＡ
Ｍのどのフィールドが表示されるべきかを判断するため
には、充分に良い方法ではない。ＰＩＰ小画面は正しい
インタレースを保持するであろうが、一般には、ＰＩＰ
オーバレイ領域は水平方向のサイズが間違っている。Ｐ
ＩＰオーバレイサイズが正しくなる唯一の場合は、補間
器３５９を用いた５／８伸長の場合で、これは１６×９
の小画面を生じるものである。他の全ての補間器の設定
では、オーバレイボックスは１６×９を維持するが、挿
入画面は水平方向に変動するであろう。ＰＩＰ＿ＦＳＷ
信号はＰＩＰオーバレイの正しい水平サイズに関する情
報を持っていない。ＰＩＰ回路が同期アルゴリズムを終
了する前に、ビデオＲＡＭデータが読出される。従っ
て、ビデオＲＡＭデータストリームＶＲＡＭ＿ＯＵＴに
埋め込まれている高速スイッチデータＦＳＷ＿ＤＡＴは
ビデオＲＡＭに書込まれたフィールド形式に対応してい
る。ビデオＲＡＭビデオ成分データ（Ｙ，Ｕ，Ｖ）は運
動分断が補償され、正しいインタレースが行われるが、
ＦＳＷ＿ＤＡＴは変更されない。

【００７９】この発明の構成によれば、ＰＩＰオーバレ
イボックスは、ＦＳＷ＿ＤＡＴ情報がビデオ成分データ
（Ｙ，Ｕ，Ｖ）と共に伸長され、補間されるので、正し
いサイズを持つ。ＦＳＷ＿ＤＡＴ情報はオーバレイ領域
の正しいサイズ情報を持っているが、どちらのフィール
ドが表示されるべき正しいフィールドかを指示しない。
ＰＩＰ＿ＦＳＷとＦＳＷ＿ＤＡＴを一緒に用いて、イン
タレースの完全性と正しいオーバレイサイズを維持する
問題を解決することができる。通常動作では、ＣＰＩＰ
チップが４×３テレビジョン受像機で使用されるので、
ビデオＲＡＭにおけるフィールドの位置は任意である。
フィールドは垂直あるいは水平に整列させてもよいし、
全く整列させなくてもよい。ワイドスクリーンプロセッ
サとＣＰＩＰチップをコンパティブルに動作するように
するためには、ＰＩＰフィールド位置が同じ垂直線上に
記憶されないようにする必要がある。即ち、ＰＩＰフィ
ールドは、同じ垂直アドレスが上側フィールド形式と下
側フィールド形式の両方に使用されることがないように
プログラムされよう。プログラミングの観点からは、Ｐ
ＩＰフィールドをビデオＲＡＭ３５０中で、図１５に示
すように、垂直に整列させるような態様で、記憶させる
ことが便利である。

【００８０】信号ＰＩＰ＿ＯＶＬがアクティブな時、即
ち、高の時、この信号は出力制御回路３２１に働いて副
データを表示させるようにする。ＰＩＰ＿ＯＶＬ信号を
発生する回路のブロック図を図１６に示す。回路６８０
は、Ｑ出力がマルチプレクサ６８８の一方の入力とされ
たＪ−Ｋフリップフロップ６８２を含んでいる。マルチ
プレクサ６８８の出力はＤ型フリップフロップ６８４の
入力とされ、Ｄ型フリップフロップ６８４のＱ出力はマ
ルチプレクサ６８８の他方の入力及びＡＮＤゲート６９
０の一方の入力に接続されている。ＰＩＰ＿ＦＳＷ信号
とＳＯＬ（線開始）信号がフリップフロップ６８２のＪ
及びＫ入力として加えられる。排他的ＯＲゲート６８６
には２つの高速スイッチデータビットＦＳＷ＿ＤＡＴ０
及びＦＳＷ＿ＤＡＴ１信号が入力として供給される。

【００８１】論理排他入力である（１，０）と（０，
１）の値は、それぞれ、偶数番目と奇数番目の有効フィ
ールドを示す。論理排他的でない（０，０）と（１，
１）の値はビデオデータが有効なものではない個とを示
す。（０，１）または（１，０）のいずれか一方から
（０，０）または（１，１）のいずれか一方への遷移、
または（０，０）または（１，１）のいずれか一方から
（０，１）または（１，０）のいずれか一方への遷移が
ＰＩＰボックスまたはＰＩＰオーバレイを規定する境界
遷移を示す。排他的ＯＲゲート６８６の出力はＡＮＤゲ
ート６９０への第２の入力となる。ＡＮＤゲート６９０
の第３の入力はＲＤ＿ＥＮ＿ＡＸ信号、即ち、副ＦＩＦ
Ｏ３５４に対する読出しイネーブル信号である。ＡＮＤ
ゲート６９０の出力がＰＩＰ＿ＯＶＬ信号である。回路
６８０は、ＰＩＰ＿ＦＳＷがアクティブになる時からオ
ーバレイ領域が実際にイネーブルされるまでに１線（フ
ィールド線）期間の遅延を導入する。これはビデオデー
タ路でＦＩＦＯ３５４が同じく１フィールド線遅延を表
示中のＰＩＰビデオデータに導入することにより説明さ
れる。

【００８２】従って、ＰＩＰオーバレイはＰＩＰ回路に
よってプログラムされた時よりも１フィールド線遅い
が、完全にビデオデータ上に重ねられる。ＲＤ＿ＥＮ＿
ＡＸ信号は、有効な副ＦＩＦＯデータがＦＩＦＯ３５４
から読出された時のみに、ＰＩＰが重ねて表示される
（オーバレイされる）ようにする。このことは重要な点
である。なぜなら、ＦＩＦＯデータは読出し後にＦＩＦ
Ｏデータが保持されることもあるためである。これによ
って、ＰＩＰオーバレイ論理はＰＩＰオーバレイが有効
なＰＩＰデータの外側でアクティブになっていると判断
する可能性がある。ＰＩＰオーバレイをＲＤ＿ＥＮ＿Ａ
Ｘでイネーブルすることは、ＰＩＰデータが有効である
ことを保証する。この発明の構成によれば、小画面副ビ
デオのオーバレイあるいはボックスは、その副ビデオが
どのように伸長され、あるいは圧縮され、あるいは補間
されたものであったとしても、それには関係なく、正し
い位置とサイズで表示される。この動作は、４×３、１
６×９、及び他のフォーマットの小画面ビデオ源に有効
である。

【００８３】クロミナンス成分Ｕ＿ＰＩＰとＶ＿ＰＩＰ
は回路367 によって、ルミナンス成分の補間の内容に応
じて決まる長さの時間遅延され、信号Ｕ＿ＡＵＸとＶ＿
ＡＵＸが出力として生成される。主信号と副信号のそれ
ぞれのＹ、Ｕ及びＶ成分は、ＦＩＦＯ354 、356 及び35
8 の読出しイネーブル信号を制御することにより、出力
信号路312 中のそれぞれのマルチプレクサ315 、317 及
び319 で組合わされる。マルチプレクサ315 、317 、31
9 は出力マルチプレクサ制御回路321 に応答する。

【００８４】この出力マルチプレクサ制御回路321 は、
画面内画面プロセッサとＷＳＰ μＰ340 からのクロッ
ク信号ＣＬＫ、線開始信号ＳＯＬ、Ｈ＿ＣＯＵＮＴ信
号、垂直ブランキングリセット信号及び高速スイッチの
出力に応答する。マルチプレクスされたルミナンス及び
クロミナンス成分Ｙ＿ＭＸ、Ｕ＿ＭＸ及びＶ＿ＭＸは、
それぞれのデジタル／アナログ変換器360 、362 及び36
4 に供給される。図４に示すように、このデジタル−ア
ナログ変換器360 、362 、364 の後段には、それぞれ低
域通過フィルタ361 、363 、365 が接続されている。画
面内画面プロセッサ、ゲートアレー及びデータ減縮回路
の種々の機能はＷＳＰ μＰ340 によって制御されるＷ
ＳＰ μＰ340 は、これに直列バスを介して接続された
ＴＶ μＰ216 に応答する。この直列バスは、図示のよ
うに、データ、クロック信号、イネーブル信号及びリセ
ット信号用のラインを有する４本線バスとすることがで
きる。ＷＳＰ μＰ340 はＷＳＰ μＰデコーダ310 を
通してゲートアレーの種々の回路と交信する。

【００８５】１つのケースでは、４×３ＮＴＳＣビデオ
を、表示画面のアスペクト比歪みを避けるために、係数
４／３で圧縮することが必要となる。別のケースでは、
通常は垂直方向のズーミングをも伴う、水平ズーミング
を行うために、ビデオを伸張することもある。33％まで
の水平ズーミング動作は、圧縮を４／３未満に減じるこ
とによって行うことができる。サンプル補間器は、Ｓ−
ＶＨＳフォーマットでは5.5 ＭＨｚまでとなるルミナン
スビデオ帯域幅が、1024ｆ_H の時は８ＭＨｚであるナイ
キスト折返し周波数の大きなパーセンテージを占めるの
で、入来ビデオを新たなピクセル位置に計算しなおすた
めに用いられる。

【００８６】図６に示すように、ルミナンスデータＹ＿
ＭＮは、ビデオの圧縮または伸張に基づいてサンプル値
を再計算(recalculate) する主信号路304 中の補間器33
7 を通される。スイッチ、即ち、ルート選択器323 及び
331 の機能は、ＦＩＦＯ356と補間器337 の相対位置に
対する主信号路304 のトポロジーを反転させることであ
る。即ち、これらのスイッチは、例えば圧縮に必要とさ
れる場合などに、補間器337 がＦＩＦＯ356 に先行する
ようにするか、伸張に必要とされる場合のように、ＦＩ
ＦＯ356 が補間器337 に先行するようにするかを選択す
る。スイッチ323 と331 はルート制御回路335 に応答
し、この回路335 自体はＷＳＰ μＰ340に応答する。
小画面のモードでは、副ビデオ信号がビデオＲＡＭ350
に記憶するために圧縮され、実用目的には伸張のみが必
要であることが想起されよう。従って、副信号路にはこ
れらに相当するスイッチは不要である。

【００８７】主信号路は図９により詳細に示されてい
る。スイッチ323 は２つのマルチプレクサ325 と327 に
よって具体化されている。スイッチ331 はマルチプレク
サ333によって具体化されている。これら３つのマルチ
プレクサはルート制御回路335に応答し、このルート制
御回路335 自体はＷＳＰ μＰ340 に応答する。水平タ
イミング／同期回路339 が、ラッチ347 、351 及びマル
チプレクサ353 の動作を制御し、また、ＦＩＦＯの書込
みと読出しを制御するタイミング信号を発生する。クロ
ック信号ＣＬＫと線開始信号ＳＯＬはクロック／同期回
路320 によって生成される。アナログ−デジタル変換制
御回路369 は、Ｙ＿ＭＮ、ＷＳＰ μＰ340 、及びＵＶ
＿ＭＮの最上位ビットに応答する。

【００８８】補間器制御回路349 は、中間ピクセル位置
値（Ｋ）、補間器補償フィルタ重み付け（Ｃ）、及び、
ルミナンスに対するクロックゲーティング情報ＣＧＹと
カラー成分に対するクロックゲーティング情報ＣＧＵＶ
を生成する。圧縮を行うためにサンプルをいくつかのク
ロック時に書込まれないようにし、あるいは、伸張のた
めに、いくつかのサンプルを複数回読出せるようにする
ために、ＦＩＦＯデータの中断（デシメーション）また
は繰返しを行わせるのが、このクロックゲーティング情
報である。

【００８９】ＦＩＦＯを用いてビデオ圧縮及び伸張を実
施することは可能である。例えば、ＷＲ＿ＥＮ＿ＭＮ＿
Ｙ信号により、データをＦＩＦＯ356 に書込むことがで
きる。４個目ごとのサンプルがこのＦＩＦＯに書込まれ
ることを禁止することができる。これによって、４／３
圧縮が行われる。ＦＩＦＯから読出されるデータが凹凸
にならずに、滑らかとなるように、ＦＩＦＯに書込まれ
ているルミナンスサンプルを再計算するのは、補間器33
7 の機能である。伸張は圧縮と全く逆の態様で行うこと
ができる。圧縮の場合は、書込みイネーブル信号には、
禁止パルスの形でクロックゲーティング情報が付されて
いる。データの伸張のためには、クロックゲーティング
情報は読出しイネーブル信号に適用される。これによ
り、データがＦＩＦＯ356 から読出される時に、データ
の中断が行われる。

【００９０】この場合、サンプルされたデータを凹凸の
ある状態から滑らかになるように再計算するのは、この
処理中はＦＩＦＯ356 に後続した位置にある補間器337
の機能である。伸張の場合、データは、ＦＩＦＯ356 か
ら読出されている時及び補間器337 にクロック書込みさ
れている時に、中断されねばならない。これは、データ
が連続して補間器337 中をクロックされる圧縮の場合と
異なる。圧縮及び伸張の両方の場合において、クロック
ゲーティング動作は、容易に、同期した態様で行わせる
ことができる。即ち、事象は、システムクロック1024ｆ
_H の立上がりエッジを基礎にして生じる。

【００９１】ルミナンス補間のためのこの構成には多数
の利点がある。クロックゲーティング動作、即ち、デー
タデシメーション及びデータ繰返しは同期的に行うこと
ができる。切換可能なビデオデータのトポロジーを用い
て補間器とＦＩＦＯの位置の切換えを行わなければ、デ
ータの中断または繰返しのために、書込みまたは読出し
クロックはダブルクロック(double clock)されねばなら
なくなってしまう。この「ダブルクロックされる」とい
う語は、１つのクロックサイクル中に２つのデータ点が
ＦＩＦＯに書込まれる、あるいは、１つのクロックサイ
クル中に２つのデータ点がＦＩＦＯから読出されねばな
らないという意味である。その結果、書込みまたは読出
しクロック周波数がシステムクロック周波数の２倍とな
らねばならないので、回路構成をシステムクロックに同
期して動作するようにすることはできない。さらに、こ
の切換可能なトポロジーは圧縮と伸張の両方の目的に対
して、１つの補間器と１つのＦＩＦＯしか必要としな
い。ここに記載したビデオ切換構成を用いなければ、圧
縮と伸張の両機能を達成するために、２つのＦＩＦＯを
用いた場合のみ、ダブルクロッキングを避けることがで
きる。その場合は、伸張用の１つのＦＩＦＯを補間器の
前に置き、圧縮用の１つのＦＩＦＯを補間器の後に置く
必要がある。

【００９２】ワイドスクリーンプロセッサは、垂直ズー
ム機能を実行するための垂直偏向の制御も行うことがで
きる。ワイドスクリーンプロセッサのトポロジーは、副
及び主チャンネル水平ラスタのマッピング（補間）機能
が互いに独立しており、かつ、（垂直偏向を操作する）
垂直ズームから独立して行われるようにしたものであ
る。このトポロジのために、主チャンネルは正しいアス
ペクト比の主チャンネルズームを保持するために、水平
及び垂直両方向に伸長されることがある。しかし、副チ
ャンネル補間器の設定を変えなければ、ＰＩＰ（小画
面）は垂直にはズームされるが、水平にはズームされな
い。従って、副チャンネル補間器は、垂直の伸長が行わ
れる時にＰＩＰ小画面の正しい画像アスペクト比を維持
するためにより大きな伸長を行うようにすることができ
る。

【００９３】このプロセスの良い例は、主チャンネルが
１６×９郵便受け素材を表示している場合である。主水
平ラスタマッピングは１：１（即ち、伸長圧縮無し）に
設定される。垂直は、郵便受け素材に付随する黒色のバ
ーを除くために、３３％ズームされる（即ち、４／３で
伸長される）。これで主チャンネル画像アスペクト比は
正しくなる。垂直ズームを行わない場合の４×３素材に
対する副チャンネルの通常の設定は５／６である。伸長
係数Ｘの異なる値は次のようにして求める。

【数３】Ｘ＝（５／６）＊（３／４）＝５／８ 副チャンネル補間器３５９が５／８に設定されている時
は、正しい小画面画像アスペクト比が保持され、ＰＩＰ
中の事物はアスペクト比歪みなしに表示される。

【００９４】主及び副信号のルミナンス成分用の補間器
はスキュー補正フィルタとすることができる。例えば、
そこに記載されているように、４点補間器は、２点直線
補間器と、これに付随して、振幅及び位相補正を行うよ
うにカスケードに接続されたフィルタと乗算器とを含
む。合計で４つの隣接するデータサンプルが各補間点の
計算に用いられる。入力信号は２点直線補間器に供給さ
れる。入力に与えられる遅延は遅延制御信号（Ｋ）の値
に比例する。遅延された信号の振幅及び位相のエラー
は、付加されたカスケード接続されたフィルタと乗算器
によって得られる補正信号を加えることによって最小に
することができる。この補正信号は、全ての（Ｋ）の値
に対して、２点直線補間フィルタの周波数応答を等化す
るピーキングを行わせる。このオリジナルの４点補間器
は、ｆｓをデータサンプル周波数として、ｆｓ／４の通
過帯域を持つ信号に用いるために最適となるように調整
される。

【００９５】あるいは、コペンディング出願に示されて
いる構成に従って、両チャンネルで、２段補間プロセス
と呼ばれるプロセスを用いることもできる。元の可変補
間フィルタの周波数応答はこのような２段プロセス、２
段補間器と称する、を用いることにより改善することが
できる。２段補間器は、例えば、固定係数を有する２ｎ
＋４タップ有限インパルス応答形（ＦＩＲ）フィルタと
４点可変補間器とを含む。ＦＩＲフィルタ出力は空間的
に入力ピクセルサンプル間の中間の位置にある。ＦＩＲ
フィルタの出力は、遅延された元のデータサンプルとイ
ンタリーブすることにより合成されて、実効的な２ｆｓ
サンプル周波数を作る。これは、ＦＩＲフィルタの通過
帯域中の周波数に関しては妥当な想定である。その結
果、元の４点補間器の実効通過帯域は大幅に増加する。

【００９６】クロック／同期回路320 はＦＩＦＯ354 、
356 及び358 を動作させるために必要な読出し、書込
み、及びイネーブル信号を発生する。主及び副チャンネ
ルのためのＦＩＦＯは、各ビデオ線の後で表示するのに
必要な部分についてデータを記憶のために書込むように
イネーブルされる。データは、表示の同じ１つまたはそ
れ以上の線上で各源からのデータを組合わせるために必
要とされる、主及び副チャンネルのうちの一方（両方で
はなく）から書込まれる。副チャンネルのＦＩＦＯ354
は副ビデオ信号に同期して書込まれるが、読出しは主ビ
デオ信号に同期して行われる。主ビデオ信号成分は主ビ
デオ信号と同期してＦＩＦＯ356 と358 に読込まれ、主
ビデオに同期してメモリから読出される。主チャンネル
と副チャンネル間で読出し機能が切換えられる頻度は、
選択された特定の特殊効果の関数である。

【００９７】切り詰め形の並置画面のような別の特殊効
果の発生は、線メモリＦＩＦＯに対する読出し及び書込
みイネーブル制御信号を操作して行われる。この表示フ
ォーマットのための処理が図７と図８に示されている。
切り詰め並置表示画面の場合は、副チャンネルの2048×
８ＦＩＦＯ354 に対する書込みイネーブル制御信号（Ｗ
Ｒ＿ＥＮ＿ＡＸ）は、図７に示すように、表示有効線期
間の（１／２）＊（５／12）＝５／12、即ち、約41％
（ポスト・スピードアップ(post speed up) の場合）、
または、副チャンネルの有効線期間の67％（プリ・スピ
ードアップ(pre speed up)の場合）の間、アクティブと
なる。これは、約33％の切り詰め（約67％が有効画面）
及び補間器による５／６の信号伸張に相当する。図８の
上部に示す主ビデオチャンネルにおいては、910 ×８Ｆ
ＩＦＯ356 と358 に対する書込みイネーブル制御信号
（ＷＲ＿ＥＮ＿ＭＮ＿Ｙ）は、表示有効線期間の（１／
２）＊（４／３）＝0.67、即ち、67％の間、アクティブ
となる。これは、約33％の切り詰め、及び、910 ×８Ｆ
ＩＦＯにより主チャンネルビデオに対して施される４／
３の圧縮比に相当する。

【００９８】ＦＩＦＯの各々において、ビデオデータ
は、ある特定の時点で読出されるようにバッファされ
る。データを各ＦＩＦＯから読出すことのできる時間の
有効領域は、選んだ表示フォーマットによって決まる。
図示した並置切り詰めモードの例においては、主チャン
ネルビデオは表示の左半部に表示されており、副チャン
ネルビデオは表示の右半部に表示される。各波形の任意
のビデオ部分は、図示のように、主及び副チャンネルで
異なっている。主チャンネルの910 ×８ＦＩＦＯの読出
しイネーブル制御信号（ＲＤ＿ＥＮ＿ＭＮ）は、ビデオ
バックポーチに直ちに続く有効ビデオの開始点で始まる
表示の表示有効線期間の50％の間、アクティブである。
副チャンネル読出しイネーブル制御信号（ＲＤ＿ＥＮ＿
ＡＸ）は、ＲＤ＿ＥＮ＿ＭＮ信号の立下がりエッジで始
まり、主チャンネルビデオのフロントポーチの開始点で
終わる表示有効線期間の残りの50％の間、アクティブと
される。書込みイネーブル制御信号は、それぞれのＦＩ
ＦＯ入力データ（主または副）と同期しており、一方、
読出しイネーブル制御信号は主チャンネルビデオと同期
している。

【００９９】図１（ｄ）に示す表示フォーマットは、２
つのほぼ全フィールドの画面を並置フォーマットで表示
できるので、特に望ましい。この表示は、特にワイドフ
ォーマット表示比の表示、例えば、16×９に有効でかつ
適している。ほとんどのＮＴＳＣ信号は４×３フォーマ
ットで表わされており、これは、勿論、12×９に相当す
る。２つの４×３フォーマット表示比のＮＴＳＣ画面
を、これらの画面を33％切り詰めるか、または、33％詰
め込め、アスペクト比歪みを導入して、同じ16×９フォ
ーマット表示比の表示器上に表示することができる。使
用者の好みに応じて、画面切り詰めとアスペクト比歪み
との比を０％と33％の両限界間の任意の点に設定でき
る。例えば、２つの並置画面を16.7％詰め込み、16.7％
切り詰めて表示することができる。

【０１００】16×９フォーマットの表示比の表示に要す
る水平表示時間は４×３フォーマットの表示比の表示の
場合と同じである。なぜなら、両方共、正規の線の長さ
が６３．５μ秒だからである。従って、ＮＴＳＣビデオ
信号は、歪みを生じさせることなく正しいアスペクト比
を保持するためには、４／３倍にスピードアップされね
ばならない。この４／３という係数は、２つの表示フォ
ーマットの比、

【数４】４／３＝（16／９）／（４／３） として計算される。ビデオ信号をスピードアップ及びス
ロウダウンさせるために、この発明の態様に従って可変
補間器が用いられる。過去においては、入力と出力にお
いて異なるクロック周波数を持つＦＩＦＯが、同様の機
能の遂行のために用いられていた。比較のために、２つ
のＮＴＳＣ×３フォーマット表示比信号が１つの４×３
フォーマット表示比の表示器上に表示するとすれば、各
画面は50％だけ、歪ませるか、切り詰めるか、あるいは
その両方を組合わせなければならない。ワイドスクリー
ン関係で必要とされるスピードアップに相当するスピー
ドアップは不要である。

【０１０１】ここに開示する発明の構成によれば、視聴
者は遠隔制御器によってＰＩＰの位置を決めることが可
能となる。次に説明する方法と装置により、１６×９表
示器の全範囲にわたるＰＩＰの滑らかな水平方向の移動
を行わせることができる。

【０１０２】前述したように、このＰＩＰの特徴は、Ｃ
ＰＩＰチップ（およびそれに付随するＶＲＡＭ）の変形
と（ＦＩＦＯを含む）ワイドスクリーンプロセッサの組
合せにより実現できる。このシステムでは、ＣＰＩＰは
４×３表示器上にＰＩＰを表示するために必要なＰＩＰ
機能（データサンプリング、間引き、及びＶＲＡＭ制
御）のほとんどを行う。ワイドスクリーンプロセッサ
が、ワイドスクリーンテレビジョンのワイドフォーマッ
ト表示比のために生じるアスペクト比歪みを補正し、実
際にオーバレイを行う。

【０１０３】前述した機能の他に、ワイドスクリーンプ
ロセッサ（ＷＳＰ）はＰＩＰの水平パンを行うことがで
きることが望ましい。なぜなら、この機能を、所要のパ
ン解像度でＣＰＩＰで行わせるようにすることは出来な
いからである。図１０にＷＳＰにおける副データ路のブ
ロック図が示されている。

【０１０４】ＰＩＰの水平パンに関連する副データ路に
おける動作の重要な特徴は次の通りである。副データは
ＣＰＩＰによって６４０ｆ_H の周波数でサンプルされ
る。ＣＰＩＰデータは、ブロック図にＶＲＡＭ＿ＯＵＴ
と表示した回路点に、ＶＲＡＭから読出される。ＣＰＩ
Ｐは、データをＶＲＡＭに書き込む前に、ＰＩＰを濾波
し、水平及び垂直方向の正しいサイズ（４×３表示器と
して）に間引きすることによって処理する。

【０１０５】ＩＮＴＥＲＰ＿ＡＸブロック３５９が必要
な水平補間を行う。ＣＰＩＰは、アクティブな時に、Ｖ
ＲＡＭの読出しを可能とする、＿ＣＧＲと称する信号を
生成する。ＷＳＰはこの信号の立ち下がりエッジを用い
て、副ＦＩＦＯの書込みを制御するカウンタを初期化す
る。ＶＲＡＭが読出されると、データは再び副ＦＩＦＯ
に記憶され、そこで表示器に同期化される。副チャンネ
ルデータは、４ビットラッチ３５２Ａと３５２Ｂ、副Ｆ
ＩＦＯ（２０４８×８）３５４、タイミングブロック３
６９及び同期ブロック３６８によってバッファされ、表
示器に同期化される。ＰＩＰ＿ＦＳＷ信号はＣＰＩＰか
ら受信され、図６の出力マルチプレクサ制御ブロック３
２１に供給される。このＣＰＩＰ＿ＦＳＷ信号はＶＲＡ
Ｍからの符号化された制御ビット（ＦＳＷ＿ＤＡＴ
（１：０））と共に用いられて、表示のために副ビデオ
を選択すべき時を決める。副チャンネルビデオ成分は、
Ｙ、Ｕ及びＶ信号用の３つの出力マルチプレクサ３１
５、３１７及び３１９を通して表示のために選択され
る。

【０１０６】ＰＩＰが記憶されるＶＲＡＭ中の実際のメ
モリ位置は、ＣＰＩＰソフトウェアによって決められ
る。パン用アルゴリズムは使用されるメモリ位置に左右
されるものではないが、説明の簡略化のために、データ
は図１７に示すようにＶＲＡＭに記憶されるものとす
る。ＶＲＡＭの書込みは副ビデオ垂直同期信号によって
開始されるが、ＶＲＡＭの読出しは表示器（あるいは、
主垂直同期信号）によって開始されるので、副ビデオに
運動の分断（ｍｏｔｉｏｎ ｔｅａｒ）が生じないよう
にするために、副ビデオの２フィールド分がＶＲＡＭに
記憶される。副ビデオの両方のフィールドを記憶するこ
とにより、常に、書込まれていない方のフィールドを読
出すことが可能となる。インタレース関係はＣＰＩＰに
おける同期アルゴリズムによって保持される。

【０１０７】データが図１７に示すようにＶＲＡＭに記
憶されると、ＣＰＩＰのプログラミングを幾らか簡略化
できる。その結果、ＰＩＰ情報を収容しているＶＲＡＭ
のメモリ位置は、＿ＣＧＲの立ち下がりエッジに続いて
読出される１番目の水平アドレスとなる。従って、副Ｆ
ＩＦＯは、ＰＩＰ情報の全てが副ＦＩＦＯに書込まれる
ようにするために、＿ＣＧＲの立ち下がりエッジの直後
に書込むようにイネーブルされる。

【０１０８】これらの想定の結果は図１８に示すように
なる。ＰＩＰを表すデータはＦＩＦＯの「トップ」（即
ち、一番低いアドレス）に記憶された形で示されてい
る。厳密には、このことは、書込みポインタリセットに
続く一番目の線についてしか当てはまらないが（なぜな
ら、ＦＩＦＯの長さは、各線に、ＦＩＦＯに書込まれる
サンプル数の倍数とは限らないからである）、それで
も、図は原理を理解するには有用である。

【０１０９】副ＦＩＦＯの読出しは表示器と同期してお
り、副ＦＩＦＯの書込みには関係付けられている場合も
あるし、関係付けられていない場合もある。読出しは、
表示線期間（線開始、ＳＯＬ）の開始点で初期化される
カウンタによって制御される。ＳＯＬは正規には水平同
期信号の開始点に整列している。ＰＩＰはＦＩＦＯの
「トップ」に記憶されていると想定しているので、副Ｆ
ＩＦＯの読出しがＳＯＬから約９．４μ秒（同期信号か
らブランキングの終了までの距離）遅延していると、Ｐ
ＩＰは表示器の左端に現れることになる。ＰＩＰを右に
パンするためになすべきことは、副ＦＩＦＯの読出しの
開始を、付加的な所要のパン量だけ遅らせることであ
る。表示器全体にわたるパン範囲を得るためには、副Ｆ
ＩＦＯに書込まれる点の数を、実際にＰＩＰに含まれて
いる点の数に制限する必要がある。即ち、例えば、ＰＩ
Ｐが２００サンプル分の幅を持っているとすると、副Ｆ
ＩＦＯには約２００サンプルのみが書込まれねばならな
い。これは、各線毎にＦＩＦＯに書込まれる点の数は、
各線毎にＦＩＦＯから読出される点の数に等しくなけれ
ばならないからである。

【図面の簡単な説明】

【図１】ワイドスクリーンテレビジョンの種々の表示フ
ォーマットの説明に有用な図である。

【図２】この発明の種々の態様に従うワイドスクリーン
テレビジョンの２ｆ_H の水平走査で動作するようにした
もののブロック図である。

【図３】図２に示すワイドスクリーンプロセッサのブロ
ック図である。

【図４】図３に示すワイドスクリーンプロセッサの詳細
を示すブロック図である。

【図５】図４に示す画面内画面プロセッサのブロック図
である。

【図６】図４に示すゲートアレーのブロック図で、主信
号路、副信号路、出力信号路を示している。

【図７】充分に切り詰めた信号を用いた図１（ｄ）に示
す表示フォーマットの発生の説明に用いるタイミング図
である。

【図８】充分に切り詰めた信号を用いた図１（ｄ）に示
す表示フォーマットの発生の説明に用いるタイミング図
である。

【図９】図６の主信号路をより詳細に示すブロック図で
ある。

【図１０】図６の副信号路をより詳細に示すブロック図
である。

【図１１】図５の画面内画面プロセッサのタイミング−
制御部のブロック図である。

【図１２】１ｆ_H −２ｆ_H 変換における内部２ｆ_H 信号
を発生する回路のブロック図である。

【図１３】図２に示す偏向回路用の組合わせブロック及
び回路図である。

【図１４】図２に示すＲＧＢインターフェースのブロッ
クである。

【図１５】画面内画面プロセッサに付属のビデオＲＡＭ
におけるメモリマッピングを説明するための図である。

【図１６】主及び副ビデオ信号間の出力切換えを制御す
るための回路のブロック図である。

【図１７】水平ＰＩＰパン中のビデオＲＡＭの動作の説
明に有用な図である。

【図１８】水平ＰＩＰパン中の副ＦＩＦＯの動作の説明
に有用な図である。

【符号の説明】

２２４ ビデオ表示手段 ３０１ 第２のビデオ信号を処理する手段 ３５４ 副画面を表すビデオ情報を記憶する手段 ３００ ビデオ情報を組み合わせる手段 ３３９ 可変時間遅延を発生する手段 ３２０ 画面内画面プロセッサ ３５０ ビデオＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 テイモシー ウイリアム セーガー アメリカ合衆国 インデイアナ州 46260 インデイアナポリス ナシユア・ドライ ブ 8318 (72)発明者 ナタニエル ハルク アーソズ アメリカ合衆国 インデイアナ州 46112 ブラウンズバーグ イースト・ステー ト・ロード 136 6565

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれ第１と第２の画面を表す第１と
   第２のビデオ信号を受信する手段と；広いフォーマット
   表示比を有し、上記第１のビデオ信号に同期したビデオ
   表示手段と；上記第１の画面を表すビデオ情報の連続し
   た線を生成する手段と；上記第２のビデオ信号を処理し
   て、上記ビデオ表示手段よりもサイズの小さい副画面を
   規定する手段と；上記副画面を表すビデオ情報の連続し
   た線を記憶する手段と；上記第１の画面と副画面とを表
   す上記ビデオ情報を組合わせる手段と；上記第１のビデ
   オ信号の同期成分からの可変時間遅延を生成する手段
   と；上記可変時間遅延の後に、上記記憶手段から上記組
   合せ手段への上記副画面を表すビデオ情報の上記線の転
   送を順次開始させる手段であって、上記可変時間遅延が
   上記ビデオ表示手段の全体にわたる上記副画面の複数の
   水平パン位置の１つを決めるものとされている手段と；
   を含む水平パンシステム。
2. 【請求項２】 それぞれ第１と第２の画面を表す第１と
   第２のビデオ信号を受信する手段と；広いフォーマット
   表示比を有し、上記第１のビデオ信号に同期したビデオ
   表示手段と；上記第１の画面を表すビデオ情報の連続し
   た線を生成する手段と；上記第２のビデオ信号に応答
   し、上記ビデオ表示手段より小さいサイズの副画面を規
   定するものであって、ビデオＲＡＭと、このビデオＲＡ
   Ｍにビデオデータを書込み、またこのビデオＲＡＭから
   ビデオデータを読出すためのアドレス手段とを有し、約
   ４×３のフォーマット表示比に対応する動作アーキテク
   チャを規定する画面内画面（ピクチャ・イン・ピクチ
   ャ）プロセッサと；上記副画面を表すビデオ情報の連続
   した線を記憶する先入れ先出し複数線メモリと；上記線
   メモリから上記副画面を表すビデオ情報の上記線を順次
   読出す手段であって、上記線メモリの上記読出しが上記
   ビデオ表示手段の全体にわたる上記副画面の水平パンを
   制御するようにされている手段と；上記線メモリから読
   出された上記ビデオ情報を上記第１の画面を表す上記ビ
   デオ情報と組み合わせる手段と；を含む水平パンシステ
   ム。