JP2692499B2 - 水平方向圧縮伸長回路及び信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アスペクト比が16:9等
の横長のディスプレイ上に、種々の画面サイズで映像信
号を表示できる水平方向圧縮伸長回路及び信号処理回路
に関する。そして、この発明は特に、低コストで製造で
きる水平方向圧縮伸長回路及び信号処理回路を提供する
ことを目的としている。

【０００２】

【従来の技術】アスペクト比が16:9の横長のディスプレ
イを有するＴＶ受像機（以下、横長画面テレビ）におい
て、アスペクト比４：３のノーマル信号、アスペクト比
１６：９に近いビスタ信号、ビスタ信号よりも横長なシ
ネマ信号等の入力映像信号を、アスペクト比１６：９の
画面上に、最適な画面サイズで表示するためには、入力
映像信号を水平、垂直方向に圧縮または伸長する必要が
ある。

【０００３】ＣＲＴディスプレイにおいて、垂直方向の
圧縮・伸長は電子ビームの偏向系の操作によって実現し
やすいが、水平方向の圧縮・伸長は、偏向系の操作では
変動を伴うなど困難な面が多い。よって、水平方向の圧
縮・伸長は、メモリを使用して、時間的に映像信号を圧
縮・伸長することが一般的である。水平方向の圧縮率・
伸長率の範囲は０．７５〜１．５程度であり、ノーマル
信号入力時は０．７５倍に圧縮、ビスタ信号入力時は原
信号のまま、シネマ信号入力時は１．２５倍に伸長する
（図４参照）。

【０００４】上述の水平方向の圧縮・伸長を行う従来回
路の基本構成を図５に示し、その動作を図６と共に説明
する。図５において、２つの１Ｈラインメモリ２１，２
２（以下、ラインメモリと記すこともある）は、ライト
（書込み）、リード（読出し）が１水平走査期間（１
Ｈ）ごとに交互に行われる。よって、入力側スイッチＳ
Ｗ１と出力側スイッチＳＷ２とは、１Ｈごとに接続先が
交互に切換わり、スイッチＳＷ１はライト動作を行って
いる側のラインメモリに常に接続され、スイッチＳＷ２
はリード動作を行っている側のラインメモリに常に接続
される。図６（ａ）は圧縮動作時の２つのラインメモリ
のリードアドレスとライトアドレスとのポインタの変化
を示している。圧縮動作時は、ライトクロック（ＷＣ
Ｋ）に対してリードクロック（ＲＣＫ）の周波数を高く
して、出力側にＷＣＫとＲＣＫとの周波数の比率で圧縮
された映像信号を得ている。一方、図６（ｂ）は伸長動
作時の２つのラインメモリのリードアドレスとライトア
ドレスとのポインタの変化を示している。伸長動作時は
ＷＣＫに対してＲＣＫの周波数を低くし、出力側にＷＣ
ＫとＲＣＫとの周波数の比率で伸長された映像信号を得
ている。

【０００５】なお、スイッチＳＷ１，ＳＷ２は概念的に
示したものであり、２つのラインメモリのライトイネー
ブル（ＷＥ）、リードイネーブル（ＲＥ）を交互に制御
することによって、入力及び出力を共用接続しておいて
もスイッチと同様な切換動作を行うことができる。

【０００６】図５に示した回路で、アスペクト比４：３
のノーマルサイズ信号であるＥＤＴＶ信号入力時（入力
信号のサンプリング周波数は８ｆsc）に、水平方向３／
４倍の圧縮動作を行う場合を考える。ＷＣＫは、 ８ｆsc＝１８２０ｆH ＝２８．６MHz であり、ＲＣＫはその４／３倍の３８．２MHz となる。
このとき、２つのラインメモリ２１，２２のライトサイ
クルは３５ｎｓ以下、リードサイクルは２６ｎｓ以下で
なくてはならず、非常に早い動作スピードがラインメモ
リに要求される。しかし、このような動作スピードが早
いラインメモリは大変高価であり、回路全体のコスト上
昇の原因となっていた。

【０００７】

【発明が解決しようとする課題】この発明が解決しよう
とする課題は、使用するラインメモリの個数を増加させ
ることなく、リードサイクル及びライトサイクルを低く
し、安価なラインメモリが使用できる水平方向圧縮伸長
回路とするためには、どのような手段を講じればよいか
という点にある。

【０００８】

【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、映像信号入力を共通とする第１及
び第２のラインメモリと、前記第１及び第２のラインメ
モリに、ライトクロック（ＷＣＫ）、ライトリセット
（ＷＲＳＴ）信号、ライトイネーブル（ＷＥ）信号、リ
ードクロック（ＲＣＫ）、リードリセット（ＲＲＳＴ）
信号、及びリードイネーブル（ＲＥ）信号の各制御信号
をそれぞれ供給するメモリコントロール回路と、前記第
１及び第２のラインメモリの出力側を共通接続とするた
め、前記第１及び第２のラインメモリの２つの出力信号
を前記リードクロック（ＲＣＫ）に応じて選択的に切換
えて出力するマルチプレクサとより成り、前記第１のラ
インメモリに供給される前記ライトクロックをＷＣＫ
０、前記ライトリセット信号をＷＲＳＴ０、前記ライト
イネーブル信号をＷＥ０とし、前記第２のラインメモリ
に供給される前記ライトクロックをＷＣＫ１、前記ライ
トリセット信号をＷＲＳＴ１、前記ライトイネーブル信
号をＷＥ１とし、前記第１のラインメモリに供給される
前記リードクロックをＲＣＫ０、前記リードリセット信
号をＲＲＳＴ０、前記リードイネーブル信号をＲＥ０と
し、前記第２のラインメモリに供給される前記リードク
ロックをＲＣＫ１、前記リードリセット信号をＲＲＳＴ
１、前記リードイネーブル信号をＲＥ１とすると、前記
メモリコントロール回路は、下記のように、ＷＣＫ０と
ＷＣＫ１、ＷＲＳＴ０とＷＲＳＴ１、ＷＥ０とＷＥ１
を、それぞれの組においてＷＣＫの１／２周期分だけ位
相をずらし、ＲＣＫ０とＲＣＫ１、ＲＲＳＴ０とＲＲＳ
Ｔ１、ＲＥ０とＲＥ１を、それぞれの組においてＲＣＫ
の１／２周期分だけ位相をずらし、ＷＣＫとＲＣＫとの
周波数を相対的に変化させ、ＷＲＳＴ０とＷＲＳＴ１と
によりライトリセットを２水平走査期間ごとに行い、Ｒ
ＲＳＴ０とＲＲＳＴ１とによりリードリセットを２水平
走査期間ごとに行い、かつ、ライトリセットとリードリ
セットとは所定期間ずれたタイミングで交互に行い、圧
縮動作時は、ＷＣＫの周波数に対してＲＣＫの周波数を
高くし、ＷＥ０とＷＥ１とによりライトイネーブルを常
時オン状態とすると共に、ＲＥ０とＲＥ１とによりリー
ドイネーブルを各ラインで間欠的にオン状態とし、伸長
動作時は、ＷＣＫの周波数に対してＲＣＫの周波数を低
くし、ＷＥ０とＷＥ１とによりライトイネーブルを各ラ
インで間欠的にオン状態とすると共に、ＲＥ０とＲＥ１
とによりリードイネーブルを常時オン状態として、前記
第１及び第２のラインメモリを制御することを特徴とす
る水平方向圧縮伸長回路を提供するものである。

【０００９】

【実施例】本発明は、ラインメモリ内を２つの領域に分
け、一方の領域に書込み動作をさせ、所定期間その書込
み動作と同時に他の領域から読出し動作をさせると共
に、２つのラインメモリの制御タイミングを工夫するこ
とによって、低いリードサイクル及びライトサイクルの
ラインメモリを使用できる水平方向圧縮伸長回路を実現
したものである。

【００１０】図１に水平方向圧縮伸長回路の一実施例の
構成図を示す。１は第１の１Ｈラインメモリ、２は第１
の１Ｈラインメモリ１と入力を共通とする第２の１Ｈラ
インメモリ、３はラインメモリ１，２の書込みを制御す
る書込み制御回路、４はラインメモリ１，２の読出しを
制御する読出し制御回路、５はラインメモリ１，２の２
つの出力を選択的に切換えて一つの出力信号とするマル
チプレクサ（ＭＰＸ）である。

【００１１】書込み制御回路３は、同一周波数の２つの
ライトクロックＷＣＫ０，ＷＣＫ１をそれぞれラインメ
モリ１，２に供給するライトクロック発振器（ＷＣＫ
ＧＥＮ）と、同一周波数の２つのライトイネーブル信号
ＷＥ０，ＷＥ１を同様に供給するライトイネーブル発振
器（ＷＥ ＧＥＮ）と、同一周波数の２つのライトリセ
ット信号ＷＲＳＴ０，ＷＲＳＴ１を同様に供給するライ
トリセット発振器（ＷＲＳＴ ＧＥＮ）とから成る。

【００１２】読出し制御回路４は、同一周波数の２つの
リードクロックＲＣＫ０，ＲＣＫ１をそれぞれラインメ
モリ１，２に供給するリードクロック発振器（ＲＣＫ
ＧＥＮ）と、同一周波数の２つのリードイネーブル信号
ＲＥ０，ＲＥ１を同様に供給するリードイネーブル発振
器（ＲＥ ＧＥＮ）と、同一周波数の２つのリードリセ
ット信号ＲＲＳＴ０，ＲＲＳＴ１を同様に供給するリー
ドリセット発振器（ＲＲＳＴ ＧＥＮ）とから成る。マ
ルチプレクサ５は、リードクロック発振器からＲＣＫ０
かＲＣＫ１のどちらか一方が供給され、そのクロックに
応じて２入力の内の一方を選択して出力する。

【００１３】次に、本実施例の圧縮・伸長動作を、リー
ド，ライト制御信号とラインメモリ内のアドレスとの関
係を示す図２、及びリード，ライトの各タイミングを示
す図３をも交えて説明する。なお、サンプリング周波数
８ｆsc（＝１８２０ｆH ＝２８．６MHz ）のＥＤＴＶ信
号が入力するものとし、１ラインのデータ数は９１０デ
ータとする。

【００１４】図２（ａ）は１／２に圧縮する場合の例で
ある。ｎ，ｎ＋１，…はライン番号を示す。ラインメモ
リ１，２内を、それぞれ、アドレス０〜４５４までの領
域と、アドレス４５５〜９０９までの領域との２つの領
域に分ける。第ｎラインが入力されるタイミングにおい
ては、第ｎラインのデータを、ラインメモリ１，２内の
それぞれのアドレス０〜４５４までの領域に１データご
とに交互に書込む。（１ラインの９１０個のデータに０
〜９０９までの番号を付けたとすれば、ラインメモリ１
には番号０，２，４，…，９０８の４５５個のデータが
書込まれ、ラインメモリ２には番号１，３，５，…，９
０９の４５５個のデータが書込まれる。）次の、第ｎ＋
１ラインが入力されるタイミングにおいては、第ｎ＋１
ラインのデータを、ラインメモリ１，２内のそれぞれの
アドレス４５５〜９０９までの領域に、前述と同様に１
データごとに交互に書込む。このように、１つのライン
メモリには１ラインの全データの半分のデータを書込め
ばよいので、書込みレート（ＷＣＫ０，ＷＣＫ１の周波
数）は、従来の２８．６MHz の半分の１４．３MHzでよ
い。書込みは動作は１ライン期間にわたって連続的に行
われるので、ＷＥ０，ＷＥ１によってライトイネーブル
を常にオンとしておく（図２（ａ）ではＷＥ０，ＷＥ１
をＷＥと表示してある）。

【００１５】読出しは、ＲＣＫ０，ＲＣＫ１の周波数を
ＷＣＫ０，ＷＣＫ１の２倍（１／２の圧縮なので）の２
８．６MHz に設定（当然、ＲＣＫの周波数も従来のＲＣ
Ｋの半分の値でよい）して行う。第ｎラインが入力され
るタイミングにおいては、両ラインメモリのアドレス４
５５〜９０９までの領域に格納されている第ｎ−１ライ
ンのデータ（１データおきのデータ）を、ラインメモリ
１，２から交互に読出す。次の、第ｎ＋１ラインが入力
されるタイミングにおいては、両ラインメモリのアドレ
ス０〜４５４までの領域に格納されている第ｎラインの
データ（１データおきのデータ）を、ラインメモリ１，
２から交互に読出す。

【００１６】読出しを行わない期間（例えば、第ｎライ
ンのデータの読出し終了から第ｎ＋１ラインのデータの
読出しが開始されるまでの間の期間）は、読出しのアド
レスポインタがインクリメントしないように、ＲＥ０，
ＲＥ１によってリードイネーブルをオフとする（図２
（ａ）ではＲＥ０，ＲＥ１をＲＥと表示してある）。こ
のように、圧縮動作時は、ＲＥ０とＲＥ１とによりリー
ドイネーブルを各ラインで間欠的にオン状態とする。ラ
インメモリ１，２共、ライトリセットは２Ｈごと（２ラ
インごと）に行われ、リードリセットも２Ｈごとに行わ
れる。ライトリセットとリードリセットとは同時に行わ
れることはなく、ライトリセットとリードリセットとは
所定期間ずれたタイミングで交互に行われる。

【００１７】次に、伸長動作について図２（ｂ）と共に
説明する。この例は２倍に伸長する例である。ラインメ
モリ１，２内を、それぞれ、アドレス０〜２２７までの
領域と、アドレス２２８〜４５４までの領域との２つの
領域に分ける。ラインメモリ１，２には、入力映像信号
の伸長されるべき部分を構成する全データ数の半分のデ
ータが、圧縮時と同様にして１データおきに交互に書込
まれる。メモリ内の書込み領域は前記のアドレス０〜２
２７までの領域と、アドレス２２８〜４５４までの領域
とである。

【００１８】ＷＣＫ０，ＷＣＫ１の周波数は、圧縮時と
同様、従来の２８．６MHz の半分の１４．３MHz でよ
い。但し、書込みは１ラインの全データの半分でよいの
で、書込みを行わない期間（例えば、第ｎラインのデー
タの書込み終了から第ｎ＋１ラインのデータの読出しが
開始されるまでの間の期間）は、書込みのアドレスポイ
ンタがインクリメントしないように、ＷＥ０，ＷＥ１に
よってライトイネーブルをオフとする（図２（ｂ）では
ＷＥ０，ＷＥ１をＷＥと表示してある）。このように、
伸長動作時は、ＷＥ０とＷＥ１とによりライトイネーブ
ルを各ラインで間欠的にオン状態とする。

【００１９】読出しは、ＲＣＫ０，ＲＣＫ１の周波数を
ＷＣＫ０，ＷＣＫ１の１／２（２倍の伸長なので）の
７．１５MHz に設定（当然、ＲＣＫの周波数も従来のＲ
ＣＫの半分の値でよい）して行う。ラインメモリ１，２
のアドレス０〜２２７までの領域と、アドレス２２８〜
４５４までの領域とからの読み出しは圧縮時と同様に行
われる。ただし、伸長時は、読出し動作は１ライン期間
にわたって連続的に行われるので、ＲＥ０，ＲＥ１によ
ってライトイネーブルを常にオンとしておく（図２
（ｂ）ではＲＥ０，ＲＥ１をＲＥと表示してある）。

【００２０】ラインメモリ１，２共、ＷＲＳＴ０，ＷＲ
ＳＴ１によるライトリセットは２Ｈごと（２ラインご
と）に行われ、ＲＲＳＴ０，ＲＲＳＴ１によるリードリ
セットも２Ｈごとに行われる。ライトリセットとリード
リセットとは同時に行われることはなく、ライトリセッ
トとリードリセットとは所定期間ずれたタイミングで交
互に行われる。

【００２１】このようにして、１／２圧縮と２倍伸張と
が、従来の半分という低いリードサイクル及びライトサ
イクルで実現できる。さらに、ＷＣＫとＲＣＫとの周波
数、ライトイネーブルとリードイネーブルとのオン・オ
フの関係、ライトリセットとリードリセットとのずれの
タイミングを調整することによって、圧縮・伸長動作が
任意に行える。

【００２２】上述のように、本実施例では、２つのライ
ンメモリの入力を共通接続とし、２つのラインメモリの
出力をＭＰＸによって共通接続とすると共に、２つのラ
インメモリ１，２に交互に書込み、２つのラインメモリ
１，２から交互に読出しているので、ＷＣＫ０とＷＣＫ
１、ＷＲＳＴ０とＷＲＳＴ１、ＷＥ０とＷＥ１は、それ
ぞれの組内でライトクロック（ＷＣＫ）の１／２周期分
だけ位相がずれている必要がある（ＷＣＫ０とＷＣＫ１
とはちょうど逆相関係）。さらに、ＲＣＫ０とＲＣＫ
１、ＲＲＳＴ０とＲＲＳＴ１、ＲＥ０とＲＥ１も、それ
ぞれの組内でリードクロック（ＲＣＫ）の１／２周期分
だけ位相がずれている必要がある（ＲＣＫ０とＲＣＫ１
とはちょうど逆相関係）。図３にこの様子を示す。但
し、図３は、ライト制御信号群（ＷＣＫ０とＷＣＫ１、
ＷＲＳＴ０とＷＲＳＴ１、ＷＥ０とＷＥ１）と、リード
制御信号群（ＲＣＫ０とＲＣＫ１、ＲＲＳＴ０とＲＲＳ
Ｔ１、ＲＥ０とＲＥ１）とを同時に記載しているので、
同図（ａ）〜（ｆ）は、ライト制御信号側のみ、または
リード制御信号側のみで見比べる。ライト制御信号側と
リード制御信号側との周波数の高低関係（例えば、ＷＣ
Ｋ０とＲＣＫ０との周波数の関係）は無視して示してあ
る。また、同図（ｅ），（ｆ）に示したＷＥ０とＷＥ１
とは伸長動作時のライトイネーブル信号であり、同図
（ｅ），（ｆ）に示したＲＥ０とＲＥ１とは圧縮動作時
のリードイネーブル信号である。

【００２３】なお、上記１／２周期分の位相ずれを補正
するために、ラインメモリ１の入力側と出力側、ライン
メモリ２の入力側と出力側の計４箇所の内の少なくとも
一箇所に１データタイミング遅延回路を設け、ライト制
御信号群及びリード制御信号群の内の少なくとも一方の
信号群の位相を一致させるようにしてもよい。（ライト
制御信号群の位相が一致するとは、ＷＣＫ０とＷＣＫ１
との位相が一致し、ＷＲＳＴ０とＷＲＳＴ１との位相が
一致し、ＷＥ０とＷＥ１との位相が一致するというこ
と。）

【００２４】制御信号の位相を一致させれば、書込み制
御回路３と読出し制御回路４とから成るメモリコントロ
ール回路をＬＳＩ化し、ラインメモリ１，２を外付けと
した場合、ＬＳＩのラインメモリ制御用端子を低減する
ことができるという利点も本回路は有する。（例えば、
ＷＣＫ０用端子とＷＣＫ１用端子とを一つのＷＣＫ用端
子にできる。）また、上記の説明では入力信号をＥＤＴ
Ｖ信号としたが、他の映像信号を入力信号としてももち
ろんよい。

【００２５】次に、もう一方の発明である信号処理回路
について説明する。上述の水平方向圧縮伸長回路から出
力される映像信号において、ブランキング期間のペデス
タルレベルは、後段の信号処理のために、入力時のペデ
スタル値に正しく保たれる必要がある。それは、後段
に、CRT 上などに黒レベルを正しく再現するためのペデ
スタルクランプ回路などが存在するのが一般的であり、
圧縮・伸長処理された映像信号のブランキング期間のレ
ベルが正しいペデスタルレベルでないと、ブランキング
期間においてクランプを行っても黒レベルが不安定とな
ってしまうからである。

【００２６】そこで、水平方向圧縮伸長回路の圧縮、伸
長のいかなる動作においても、入力側映像信号のペデス
タルレベルの検出を安定に行い、水平方向圧縮伸長回路
の出力映像信号におけるブランキング期間のペデスタル
レベルを、入力側から検出したペデスタルレベルに置換
し、正しいレベルとして出力する信号処理回路が必要と
なる。

【００２７】上述した本発明の水平方向圧縮伸長回路
に、従来の信号処理回路を組み合わせた例を図７に示
す。なお、図１と同一部分には同一の符号を付した。ま
た、６は前述の書込み制御回路３と読出し制御回路４と
より成るメモリコントロール回路である。ペデスタル検
出回路７ａは水平方向圧縮伸長回路への入力映像信号Ｙ
ｉｎを入力とし、入力映像信号Ｙｉｎのバックポーチ期
間(=ペデスタル期間、以下ペデスタル期間という) のレ
ベルを検出し、そのレベルで出力を保持する。スイッチ
９は水平方向圧縮伸長回路の出力映像信号と、ペデスタ
ル検出回路の出力とが供給され、どちらかの信号を選択
して出力する。

【００２８】ブランキングタイミング発生回路８は、水
平方向圧縮伸長回路の出力映像信号のブランキング期間
にコントロール信号を発生し（外部から供給される水平
同期信号（図示せず）を基に生成）、スイッチ９をペデ
スタル検出回路出力側に接続する。これによって、信号
処理回の出力信号の水平ブランキング期間は正しいペデ
スタルレベルとなり、後段に対する所定の機能を達成す
る。スイッチ９はブランキング期間以外は水平方向圧縮
伸長回路の出力映像信号を出力する。

【００２９】しかし、この従来の構造は以下の欠点を有
する。図７において、破線の部分をＩＣ化する場合、破
線の部分に対する入出力の端子数(I/O端子数) が多いほ
ど、ＩＣの規模は大きくなり好ましくない。図の場合に
は入出力端子として、ａ〜ｄの４つの端子群（ａ，ｂ，
ｄは端子数が各８個、ｃは端子数が１２個）がある。

【００３０】図７は単純化のため輝度(Y) 信号の処理に
ついてのみブロック図で示しているが、実際にはこの信
号処理回路には色(C) 信号も同様の処理ブロックが必要
なので入出力の数(I/O数) はＩＣの規模の点で大きな問
題となる。

【００３１】また、図７に示すペデスタル検出回路７ａ
は、入力信号をラインメモリの入力側から得ているの
で、その入力側データタイミングはWCK(WCK0またはWCK
1) に同期しており、出力側はスイッチ９でラインメモ
リ出力との切換えを行うので、その出力側タイミングは
RCK(RCK0またはRCK1) に同期している必要がある。これ
はこのペデスタル検出回路のなかに、同期化回路が必要
であり、回路が複雑化することを意味する。

【００３２】本発明の信号処理回路は、ペデスタル検出
回路へのＩＣ回路外から（図７の破線の部分外から）の
入力を削除することによって、(1) ＩＣの規模( 入力ピ
ン数及び大きさ) を小さくし、(2) 従ってそれを実装す
る基板パターンを単純化し、(3) 所要基板面積を少なく
し、(4) 基板コストとＩＣコストを低減し、さらに、
(5) ペデスタル検出回路７内の同期化回路を不要とする
ことを目的としている。

【００３３】図８は本発明になる信号処理回路の一実施
例のブロック構成図である。従来例である図７と同一機
能部分には同一符号を付してある。本実施例は、ペデス
タル検出回路７の入力をＭＰＸ５の出力から得るように
すると共に、メモリコントロール回路６内の書込み制御
回路で、伸長動作時のＷＥ０とＷＥ１とによるライトイ
ネーブルの間欠的なオン期間を調整することにより、上
記目的を達成したものである。

【００３４】まず、この信号処理回路は、図８に示すよ
うに、ペデスタル検出回路７へのＩＣ回路外から（図の
破線の部分外から）の入力を削除し、ペデスタル検出回
路７の入力をＩＣ回路内のＭＰＸ５の出力から得るよう
にした。よって、従来必要であった端子群ｄ（ｄは端子
数が８個）が不要となり、大幅にＩＣ回路の入力ピン数
を少なくすることができる。

【００３５】次に、ぺデスタルレベルを安定して検出す
る動作について説明する。図９は圧縮、伸長モードにお
ける入力映像信号とＷＥ，ＷＲＳＴのタイミングの関係
を示す図であり、さらにそれらにＲＥ，ＲＲＳＴのタイ
ミングを加えた様子を図１０に示す。なお、図９，１０
において、ラインメモリ１側を考える場合には、ＷＥ，
ＷＲＳＴ，ＲＥ，ＲＲＳＴに添字０を付して考え、ライ
ンメモリ２側を考える場合には添字１を付して考えれば
よい。

【００３６】入力映像信号のペデスタル期間(=映像信号
のバックポーチ期間) 内のタイミングにおいてＷＲＳＴ
を発生し、メモリアドレスのゼロからペデスタルデータ
がラインメモリに入力されるようにする（前述の図２の
タイミングと同様）。こうすれば、縮小モードにおいて
は前述のようにＷＥ信号によるライトイネーブルは常時
ＯＮであるので、ラインメモリへのペデスタルデータの
入力は、アドレスのゼロ番地から一定期間存在すること
が保証され、ラインメモリのリード側において、ＲＲＳ
Ｔを印加した後に得られる一定期間のデータはペデスタ
ルデータであることになる。

【００３７】次に、伸長モードにおいては、書込み側の
１ラインの全データ数は、読出し側の１ラインの全デー
タ数に制限する（入来する１ラインの全データの（１／
伸長倍率）に制限する）必要があることから、前述の水
平方向圧縮伸長回路で説明したごとく、ＷＥ信号による
ライトイネーブルを間欠的にＯＮさせる必要がある。こ
の間欠的なＯＮ期間を、各１ラインの期間において、期
間Ａと期間Ｂとの２回のＯＮ期間とし、期間Ａは入力映
像信号のペデスタル期間内の一定期間とし、期間Ｂはそ
れ以外の映像信号が存在する所の可変期間( 伸長倍率に
応じて変化する期間) とする。但し、期間Ａと期間Ｂの
加算期間は、その期間内のデータ数が上記の理由により
リード側のデータ数（入力する全データの１／伸長倍率
のデータ数）と一致している必要がある。これによっ
て、期間Ａではペデスタルデータが書き込まれることが
保証される。よって、ラインメモリのリード側におい
て、ＲＲＳＴを印加した後に得られる一定期間のデータ
はペデスタルデータであることになる。

【００３８】従って、ペデスタル検出回路７は、例え
ば、図１１に示すように、ゲートパルス発生回路１１ａ
でＲＲＳＴ（ＲＲＳＴ１またはＲＲＳＴ２）のタイミン
グをスタートとした一定期間幅のゲートパルスを発生さ
せ、その期間、巡回型加算器１１ｂを動作させ、ゲート
パルスの終了タイミングで巡回数に対応した除算器１１
ｃによってペデスタルレベルの平均値を求め、保持回路
１１ｄによって平均化されたペデスタル値を次のライン
の演算が終了するまで保持することによって、ペデスタ
ルレベル検出機能を達成する。

【００３９】圧縮・伸長処理された信号（ＭＰＸ５の出
力）のブランキング期間の信号を、スイッチ９により、
平均値として検出されたぺデスタルレベルの信号とする
ことにより、この信号処理回の出力映像信号の水平ブラ
ンキング期間は、正しいペデスタルレベルとなる。さら
に、このペデスタル検出回路７は、入力信号をラインメ
モリの出力側から得ると共に、出力信号もラインメモリ
の出力側に供給するので、従来必要であった入力と出力
との同期化回路が不要となり、回路を単純化できる。

【００４０】なお図４に示すペデスタル検出回路ブロッ
クは、その機能を達成するための一例であり、ペデスタ
ル検出回路はこの構造の回路に限定されるものではな
い。

【００４１】以上はY 信号の信号処理回路について述べ
たが、これに付随する例えばR-Y,B-Y 色差信号などのC
信号についても同様に本発明が適用できる。

【００４２】なお、以上の説明ではペデスタル検出回路
７への入力はＭＰＸ５の出力から得るものとしている
が、いずれか一方のラインメモリの出力から得るように
変更しても、ペデスタル検出の際に平均化されるデータ
数が半分になるだけであり、ペデスタル検出の基本動作
的にはなんら問題はない。ペデスタル検出回路７への入
力を、いずれか一方のラインメモリの出力から得るよう
にした場合には、例えば、ペデスタル検出回路７へ接続
された方のラインメモリのＲＲＳＴをペデスタル検出回
路７の動作スタートタイミングとする。

【００４３】また、この信号処理回路に使用する水平方
向伸長圧縮回路は、前述した、「ラインメモリ１の入力
側と出力側、ラインメモリ２の入力側と出力側の計４箇
所の内の少なくとも一箇所に１データタイミング遅延回
路を設け、ライト制御信号及びリード制御信号の内の少
なくとも一方の信号の位相を一致させるようにした水平
方向伸長圧縮回路」でももちろんよい。

【００４４】

【発明の効果】（イ）本発明になる水平方向圧縮伸長回
路は、従来に比べて大幅に低いリードサイクル及びライ
トサイクルで圧縮伸長動作を行えるので、低価格のライ
ンメモリを使用でき、製品の大幅な低コスト化が図れ
る。 （ロ）請求項２記載の水平方向圧縮伸長回路は、メモリ
コントロール回路の端子数を低減できるので、特にＩＣ
化した場合、ＩＣの小型化、ＩＣを実装する基板のパタ
ーンの単純化、基板の小型化、ＩＣ及び基板の低コスト
化が図れ、工業的に大きな効果を有する。 （ハ）本発明の信号処理回路は、２つのラインメモリを
外付けとし、他の回路をＩＣ化した場合、ＩＣの入力ピ
ン数を従来に比べて大幅に削減できる。本発明はY 信号
とC 信号の双方の処理回路に適用可能なので、例えば8
ビット、4:2:2 方式の輝度・色差信号の処理回路におい
ては、16本の入力線が省略（輝度信号で８本、色差信号
で８本）でき、その工業的効果は大きい。 よって、この信号処理回路を用いれば、ＩＣ規模の小型
化が図れ、それを実装する基板のパターンの単純化及び
基板の面積の小型化が実現でき、基板コストとＩＣコス
トを低減できる。さらに、この信号処理回路を用いれ
ば、ペデスタル検出回路内の同期化回路が不要となり、
回路を単純化できる。

【図面の簡単な説明】

【図１】本発明の水平方向圧縮伸長回路の一実施例の構
成を示す図である。

【図２】リード，ライト制御信号とラインメモリ内のア
ドレスとの関係を示す図である。

【図３】リード，ライトの各タイミングを示す図であ
る。

【図４】種々の画面サイズを示す図である。

【図５】従来例の水平方向圧縮伸長回路を示す図であ
る。

【図６】従来例のメモリアドレスポインタの変化を示す
図である。

【図７】従来の信号処理回路を示す図である。

【図８】本発明の信号処理回路の一実施例の構成を示す
図である。

【図９】図８に示す信号処理回路のWE,WRST の入力映像
信号に対するタイミングを示す図である。

【図１０】図８に示す信号処理回路のWE,WRST,RE,RRST
のタイミングを示す図である。

【図１１】ペデスタル検出回路の一例を示すブロック図
である。

【符号の説明】

１，２ １Ｈラインメモリ ３ 書込み制御回路（メモリコントロール回路） ４ 読出し制御回路（メモリコントロール回路） ５ マルチプレクサ ６ メモリコントロール回路 ７ ペデスタル検出回路 ８ ブランキングタイミング発生回路 ９ スイッチ

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】映像信号入力を共通とする第１及び第２の
   ラインメモリと、 前記第１及び第２のラインメモリに、ライトクロック
   （ＷＣＫ）、ライトリセット（ＷＲＳＴ）信号、ライト
   イネーブル（ＷＥ）信号、リードクロック（ＲＣＫ）、
   リードリセット（ＲＲＳＴ）信号、及びリードイネーブ
   ル（ＲＥ）信号の各制御信号をそれぞれ供給するメモリ
   コントロール回路と、 前記第１及び第２のラインメモリの出力側を共通接続と
   するため、前記第１及び第２のラインメモリの２つの出
   力信号を前記リードクロック（ＲＣＫ）に応じて選択的
   に切換えて出力するマルチプレクサとより成り、 前記第１のラインメモリに供給される前記ライトクロッ
   クをＷＣＫ０、前記ライトリセット信号をＷＲＳＴ０、
   前記ライトイネーブル信号をＷＥ０とし、 前記第２のラインメモリに供給される前記ライトクロッ
   クをＷＣＫ１、前記ライトリセット信号をＷＲＳＴ１、
   前記ライトイネーブル信号をＷＥ１とし、 前記第１のラインメモリに供給される前記リードクロッ
   クをＲＣＫ０、前記リードリセット信号をＲＲＳＴ０、
   前記リードイネーブル信号をＲＥ０とし、 前記第２のラインメモリに供給される前記リードクロッ
   クをＲＣＫ１、前記リードリセット信号をＲＲＳＴ１、
   前記リードイネーブル信号をＲＥ１とすると、 前記メモリコントロール回路は、下記のように、 ＷＣＫ０とＷＣＫ１、ＷＲＳＴ０とＷＲＳＴ１、ＷＥ０
   とＷＥ１を、それぞれの組においてＷＣＫの１／２周期
   分だけ位相をずらし、 ＲＣＫ０とＲＣＫ１、ＲＲＳＴ０とＲＲＳＴ１、ＲＥ０
   とＲＥ１を、それぞれの組においてＲＣＫの１／２周期
   分だけ位相をずらし、 ＷＣＫとＲＣＫとの周波数を相対的に変化させ、 ＷＲＳＴ０とＷＲＳＴ１とによりライトリセットを２水
   平走査期間ごとに行い、ＲＲＳＴ０とＲＲＳＴ１とによ
   りリードリセットを２水平走査期間ごとに行い、かつ、
   ライトリセットとリードリセットとは所定期間ずれたタ
   イミングで交互に行い、 圧縮動作時は、ＷＣＫの周波数に対してＲＣＫの周波数
   を高くし、ＷＥ０とＷＥ１とによりライトイネーブルを
   常時オン状態とすると共に、ＲＥ０とＲＥ１とによりリ
   ードイネーブルを各ラインで間欠的にオン状態とし、 伸長動作時は、ＷＣＫの周波数に対してＲＣＫの周波数
   を低くし、ＷＥ０とＷＥ１とによりライトイネーブルを
   各ラインで間欠的にオン状態とすると共に、ＲＥ０とＲ
   Ｅ１とによりリードイネーブルを常時オン状態として、 前記第１及び第２のラインメモリを制御することを特徴
   とする水平方向圧縮伸長回路。
2. 【請求項２】請求項１記載の水平方向圧縮伸長回路にお
   いて、 前記第１のラインメモリの入力側と出力側、及び前記第
   ２のラインメモリの入力側と出力側との計４箇所の内の
   少なくとも一箇所に遅延回路を設け、 ＷＣＫ０とＷＣＫ１、ＷＲＳＴ０とＷＲＳＴ１、ＷＥ０
   とＷＥ１とのそれぞれの組において位相を一致させると
   いうライト制御信号の位相の一致、 及びＲＣＫ０とＲＣＫ１、ＲＲＳＴ０とＲＲＳＴ１、Ｒ
   Ｅ０とＲＥ１とのそれぞれの組において位相を一致させ
   るというリード制御信号の位相の一致の内の少なくとも
   一方の制御信号の位相の一致を行ったことを特徴とする
   水平方向圧縮伸長回路。
3. 【請求項３】請求項１記載の水平方向圧縮伸長回路と、 前記水平方向圧縮伸長回路の出力信号を入力信号とする
   ペデスタル検出回路と、 前記水平方向圧縮伸長回路の出力信号のブランキング期
   間にコントロール信号を発生するブランキングタイミン
   グ発生回路と、 前記水平方向圧縮伸長回路の出力信号と、ペデスタル検
   出回路の出力信号とを入力とし、前記ブランキングタイ
   ミング発生回路からのコントロール信号に応じて、前記
   ブランキング期間は前記ペデスタル検出回路の出力信号
   を出力し、それ以外の期間は前記水平方向圧縮伸長回路
   の出力信号を出力する切換回路とより成り、 伸長動作時は、前記水平方向圧縮伸長回路のＷＥ０とＷ
   Ｅ１とによるライトイネーブルの間欠的なオン期間を、
   各１ラインの期間において、一定期間の第１の期間と、
   伸長率に応じて変化する第２の期間との２つの期間から
   成るものとし、 前記第１の期間は前記水平方向圧縮伸長回路の入力映像
   信号のぺデスタル期間内とし、前記第１の期間のスター
   トは、前記水平方向圧縮伸長回路の第１及び第２のライ
   ンメモリとも、それぞれのライトリセット時と略同一と
   することを特徴とする信号処理回路。
4. 【請求項４】請求項３記載の信号処理回路において、請
   求項１記載の水平方向圧縮伸長回路に代えて請求項２記
   載の水平方向圧縮伸長回路を用いたことを特徴とする信
   号処理回路。
5. 【請求項５】請求項３または請求項４記載の信号処理回
   路において、ぺデスタル検出回路の入力信号を、水平方
   向圧縮伸長回路の出力信号に代えて、水平方向圧縮伸長
   回路内のいずれか一方のラインメモリの出力信号とした
   ことを特徴とする信号処理回路。
6. 【請求項６】請求項３または請求項４記載の信号処理回
   路において、ぺデスタル検出回路の動作スタートタイミ
   ングを水平方向圧縮伸長回路のいずれか一方のラインメ
   モリのリードリセット時としたことを特徴とする信号処
   理回路。
7. 【請求項７】請求項５記載の信号処理回路において、ぺ
   デスタル検出回路の動作スタートタイミングを、出力信
   号がぺデスタル検出回路の入力信号となるラインメモリ
   のリードリセット時としたことを特徴とする信号処理回
   路。