JP2003189261A - 映像信号表示処理装置 - Google Patents
映像信号表示処理装置Info
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- JP2003189261A JP2003189261A JP2001384877A JP2001384877A JP2003189261A JP 2003189261 A JP2003189261 A JP 2003189261A JP 2001384877 A JP2001384877 A JP 2001384877A JP 2001384877 A JP2001384877 A JP 2001384877A JP 2003189261 A JP2003189261 A JP 2003189261A
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- Japan
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- video signal
- signal
- circuit
- control signal
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- Picture Signal Circuits (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】 順次走査方式とインタレース方式との両方の
外部ディスプレイ装置に対応でき、かつ高品質の映像表
示に実現する。 【解決手段】 入力端子１からのインタレース映像信号
は、順次走査変換回路２とスケーリング回路３で線順次
の倍速映像信号に変換され、輪郭補正／変換回路６に供
給される。輪郭補正／変換回路６では、倍速モード時、
制御信号Ｓ１によってセレクタ７，１１がａ端子側に閉
じ、入力倍速映像信号がＨ／Ｖ系輪郭補正回路８で水
平，垂直輪郭補正され、高品質の倍速映像信号として、
セレクタ１１を介し、出力端子５から出力される。逆倍
速モード時、制御信号Ｓ１によってセレクタ７，１１が
ｂ端子側に閉じ、入力倍速映像信号がＨ系輪郭補正回路
９で水平輪郭補正され、インタレース変換回路１０で高
品質の逆倍速（インタレース）映像信号に変換され、セ
レクタ１１を介し、出力端子５から出力される。
外部ディスプレイ装置に対応でき、かつ高品質の映像表
示に実現する。 【解決手段】 入力端子１からのインタレース映像信号
は、順次走査変換回路２とスケーリング回路３で線順次
の倍速映像信号に変換され、輪郭補正／変換回路６に供
給される。輪郭補正／変換回路６では、倍速モード時、
制御信号Ｓ１によってセレクタ７，１１がａ端子側に閉
じ、入力倍速映像信号がＨ／Ｖ系輪郭補正回路８で水
平，垂直輪郭補正され、高品質の倍速映像信号として、
セレクタ１１を介し、出力端子５から出力される。逆倍
速モード時、制御信号Ｓ１によってセレクタ７，１１が
ｂ端子側に閉じ、入力倍速映像信号がＨ系輪郭補正回路
９で水平輪郭補正され、インタレース変換回路１０で高
品質の逆倍速（インタレース）映像信号に変換され、セ
レクタ１１を介し、出力端子５から出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョンディ
スプレイ装置などに用いられる映像信号変換装置に係
り、特に、例えば、ディジタル信号処理を行なうディジ
タルテレビジョン受像機における映像信号表示処理装置
に関する。
スプレイ装置などに用いられる映像信号変換装置に係
り、特に、例えば、ディジタル信号処理を行なうディジ
タルテレビジョン受像機における映像信号表示処理装置
に関する。
【０００２】
【従来の技術】近年、家庭用のテレビジョン受像機は、
ワイド画面化とともに映像信号の倍速化による高画質化
が主流になってきた。このような倍速化の方法として
は、インタレース（飛び越し走査）映像信号をノンイン
タレース（順次走査）映像信号に変換する方法が従来か
ら行なわれている。また、画面のワイド化や拡大，縮小
化に伴って、映像信号の周波数特性の劣化により、画質
の低化を招く。これを改善し、さらなる映像の高画質化
を図るために、映像信号の輪郭強調や鮮鋭度を高めるエ
ンハンサ処理を付加する工夫がなされていた。
ワイド画面化とともに映像信号の倍速化による高画質化
が主流になってきた。このような倍速化の方法として
は、インタレース（飛び越し走査）映像信号をノンイン
タレース（順次走査）映像信号に変換する方法が従来か
ら行なわれている。また、画面のワイド化や拡大，縮小
化に伴って、映像信号の周波数特性の劣化により、画質
の低化を招く。これを改善し、さらなる映像の高画質化
を図るために、映像信号の輪郭強調や鮮鋭度を高めるエ
ンハンサ処理を付加する工夫がなされていた。
【０００３】図６は倍速映像信号処理装置の従来例を示
すブロック図であって、１は標準速映像信号(インタレ
ース映像信号)の入力端子、２は順次走査変換回路、３
はスケーリング回路、４は映像輪郭補正回路、５は高画
質処理された映像信号の出力端子である。
すブロック図であって、１は標準速映像信号(インタレ
ース映像信号)の入力端子、２は順次走査変換回路、３
はスケーリング回路、４は映像輪郭補正回路、５は高画
質処理された映像信号の出力端子である。
【０００４】同図において、入力端子１から入力された
インタレース映像信号は、順次走査変換回路２で順次走
査（ノンインタレース）映像信号（以下では、倍速映像
信号ともいう）に変換され、スケーリング回路３で画像
のワイド化や拡大縮小化が行なわれる。以上の画像変換
処理によると、得られた倍速映像信号の周波数特性が劣
化するが、これの補償とともに画質向上化のために、映
像輪郭補正回路４が設けられ、これにより、映像信号の
輪郭強調補正処理が行なわれて高画質の倍速映像信号が
得られ、出力端子５から出力される。
インタレース映像信号は、順次走査変換回路２で順次走
査（ノンインタレース）映像信号（以下では、倍速映像
信号ともいう）に変換され、スケーリング回路３で画像
のワイド化や拡大縮小化が行なわれる。以上の画像変換
処理によると、得られた倍速映像信号の周波数特性が劣
化するが、これの補償とともに画質向上化のために、映
像輪郭補正回路４が設けられ、これにより、映像信号の
輪郭強調補正処理が行なわれて高画質の倍速映像信号が
得られ、出力端子５から出力される。
【０００５】なお、ディジタルテレビジョン受像機にお
ける順次走査変換及び輪郭強調方式の従来例が、例え
ば、「クリアビジョンハンドブック」（クリアビジョン
普及促進協議会編 平成２年）pp.163〜16４に記載され
ている。
ける順次走査変換及び輪郭強調方式の従来例が、例え
ば、「クリアビジョンハンドブック」（クリアビジョン
普及促進協議会編 平成２年）pp.163〜16４に記載され
ている。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
倍速映像信号表示処理装置においては、それ自体単独の
製品として、単一の倍速映像信号表示装置に対応した構
成をなしていた。即ち、順次走査映像信号を取り扱うパ
ソコンのディスプレイや倍速映像ディスプレイ装置を対
象としていた。しかし、咋今映像表示装置の多様化が進
み、製品形態としては、必ずしも倍速映像表示装置だけ
には限らない。例えば、近年脚光を浴びてきているプラ
ズマディスプレイなどにおいては、高画質化のためのイ
ンタレース表示仕様のものもある。
倍速映像信号表示処理装置においては、それ自体単独の
製品として、単一の倍速映像信号表示装置に対応した構
成をなしていた。即ち、順次走査映像信号を取り扱うパ
ソコンのディスプレイや倍速映像ディスプレイ装置を対
象としていた。しかし、咋今映像表示装置の多様化が進
み、製品形態としては、必ずしも倍速映像表示装置だけ
には限らない。例えば、近年脚光を浴びてきているプラ
ズマディスプレイなどにおいては、高画質化のためのイ
ンタレース表示仕様のものもある。
【０００７】このようなインタレース，ノンインタレー
ス方式などの表示装置に拘わらず、両方の映像信号表示
装置に対応でき、しかも、高画質な映像を出力表示でき
る映像信号処理装置に対するニーズが高まってきてい
る。
ス方式などの表示装置に拘わらず、両方の映像信号表示
装置に対応でき、しかも、高画質な映像を出力表示でき
る映像信号処理装置に対するニーズが高まってきてい
る。
【０００８】本発明の目的は、かかる要望に鑑みてなさ
れたものであって、その目的は、表示装置がインタレー
ス方式とノンインタレース方式とのどちらにも対応で
き、かつ高品質の映像表示を実現する映像信号表示処理
装置を提供することにある。
れたものであって、その目的は、表示装置がインタレー
ス方式とノンインタレース方式とのどちらにも対応で
き、かつ高品質の映像表示を実現する映像信号表示処理
装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、順次走査映像信号を水平／垂直方向に輪
郭強調する第１の手段と、順次走査映像信号を水平方向
に輪郭強調する第２の手段と、順次走査映像信号をイン
タレース映像信号に変換する第３の手段とを具備して、
第２，第３の手段により、入力される順次走査映像信号
から水平方向に輪郭強調されたインタレース映像信号を
生成し、かつ、第１，第２の出力モードの切換え制御を
行ない、第１の出力モードでは、入力される順次走査映
像信号から水平／垂直方向に輪郭強調した順次走査映像
信号を生成して出力させ、第２の出力モードでは、入力
される該順次走査映像信号から水平方向に輪郭強調した
インタレース映像信号を生成して出力させる制御手段を
設けた構成とする。
に、本発明は、順次走査映像信号を水平／垂直方向に輪
郭強調する第１の手段と、順次走査映像信号を水平方向
に輪郭強調する第２の手段と、順次走査映像信号をイン
タレース映像信号に変換する第３の手段とを具備して、
第２，第３の手段により、入力される順次走査映像信号
から水平方向に輪郭強調されたインタレース映像信号を
生成し、かつ、第１，第２の出力モードの切換え制御を
行ない、第１の出力モードでは、入力される順次走査映
像信号から水平／垂直方向に輪郭強調した順次走査映像
信号を生成して出力させ、第２の出力モードでは、入力
される該順次走査映像信号から水平方向に輪郭強調した
インタレース映像信号を生成して出力させる制御手段を
設けた構成とする。
【００１０】そして、第１のＦＩＦＯメモリと第２のＦ
ＩＦＯメモリとを備え、制御手段によって第１の出力モ
ードが設定されたときには、第１のＦＩＦＯメモリは入
力される順次走査映像信号をその１Ｈ分遅延し、第２の
ＦＩＦＯメモリは第１のＦＩＦＯメモリから出力される
順次走査映像信号をその１Ｈ分遅延するものであって、
第１の手段は、入力される順次走査映像信号と、入力さ
れる順次走査信号を第１のＦＩＦＯメモリで遅延して得
られる順次走査映像信号と、第１のＦＩＦＯメモリから
出力される順次走査映像信号を第２のＦＩＦＯメモリで
遅延して得られる順次走査映像信号とから垂直方向の輪
郭補正信号を形成し、かつ第１のＦＩＦＯメモリから出
力される順次走査映像信号から水平方向の輪郭補正信号
を形成し、制御手段によって第２の出力モードが設定さ
れたときには、第２の手段が、第１のＦＩＦＯメモリか
ら出力される順次走査映像信号から水平方向の輪郭補正
信号を形成し、第２のＦＩＦＯメモリが第３の手段を構
成するものである。
ＩＦＯメモリとを備え、制御手段によって第１の出力モ
ードが設定されたときには、第１のＦＩＦＯメモリは入
力される順次走査映像信号をその１Ｈ分遅延し、第２の
ＦＩＦＯメモリは第１のＦＩＦＯメモリから出力される
順次走査映像信号をその１Ｈ分遅延するものであって、
第１の手段は、入力される順次走査映像信号と、入力さ
れる順次走査信号を第１のＦＩＦＯメモリで遅延して得
られる順次走査映像信号と、第１のＦＩＦＯメモリから
出力される順次走査映像信号を第２のＦＩＦＯメモリで
遅延して得られる順次走査映像信号とから垂直方向の輪
郭補正信号を形成し、かつ第１のＦＩＦＯメモリから出
力される順次走査映像信号から水平方向の輪郭補正信号
を形成し、制御手段によって第２の出力モードが設定さ
れたときには、第２の手段が、第１のＦＩＦＯメモリか
ら出力される順次走査映像信号から水平方向の輪郭補正
信号を形成し、第２のＦＩＦＯメモリが第３の手段を構
成するものである。
【００１１】また、第２のＦＩＦＯメモリは、制御手段
によって第２の出力モードが設定されているとき、供給
される順次走査映像信号の書込み，読出しによって間引
き及びレート低減の処理を行ない、インタレース映像信
号を出力するものである。
によって第２の出力モードが設定されているとき、供給
される順次走査映像信号の書込み，読出しによって間引
き及びレート低減の処理を行ない、インタレース映像信
号を出力するものである。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。図１は本発明による映像信号表示処理装
置の一実施例を示すシステムブロック図であって、６は
輪郭補正／変換回路、７はセレクタ、８は垂直／水平方
向輪郭補正回路（以下、Ｈ（水平）／Ｖ（垂直）系輪郭
補正回路という）、９は水平方向輪郭補正回路（以下、
Ｈ系輪郭補正回路という）、１０は順次走査（ノンイン
タレース）−飛び越し（インタレース）変換（倍速−逆
倍速信号変換）回路（以下、インタレース変換回路とい
う）、１１はセレクタ、１２は入力端子であり、図６に
対応する部分には同一符号を付けて重複する説明を省略
する。
より説明する。図１は本発明による映像信号表示処理装
置の一実施例を示すシステムブロック図であって、６は
輪郭補正／変換回路、７はセレクタ、８は垂直／水平方
向輪郭補正回路（以下、Ｈ（水平）／Ｖ（垂直）系輪郭
補正回路という）、９は水平方向輪郭補正回路（以下、
Ｈ系輪郭補正回路という）、１０は順次走査（ノンイン
タレース）−飛び越し（インタレース）変換（倍速−逆
倍速信号変換）回路（以下、インタレース変換回路とい
う）、１１はセレクタ、１２は入力端子であり、図６に
対応する部分には同一符号を付けて重複する説明を省略
する。
【００１３】同図において、この実施形態は、スケーリ
ング回路３の次段に輪郭補正／変換回路６が設けられて
おり、倍速映像信号としての高品質のノンインタレース
映像信号とこれを変換した逆倍速映像信号としての高品
質のインタレース映像信号とが選択的に得られるように
しており、かかるスケーリング回路３の次段に映像輪郭
補正回路４を設けた図６に示す従来技術と異なる。
ング回路３の次段に輪郭補正／変換回路６が設けられて
おり、倍速映像信号としての高品質のノンインタレース
映像信号とこれを変換した逆倍速映像信号としての高品
質のインタレース映像信号とが選択的に得られるように
しており、かかるスケーリング回路３の次段に映像輪郭
補正回路４を設けた図６に示す従来技術と異なる。
【００１４】輪郭補正／変換回路６は、スケーリング回
路３からの倍速映像信号（ノンインタレース信号）の輪
郭補正を行なうためのＨ／Ｖ系輪郭補正回路８からなる
倍速映像信号系と、この倍速映像信号を変換して高品質
の逆倍速映像信号を生成するＨ系輪郭補正回路及びイン
タレース変換回路１０からなる逆倍速映像信号回路系と
を備え、出力端子５に所望とする映像信号（倍速映像信
号または逆倍速映像信号）を得るために、セレクタ７，
１１でこれら倍速映像信号系と逆倍速映像信号回路系と
のいずれかを選択するようにした構成をなしている。
路３からの倍速映像信号（ノンインタレース信号）の輪
郭補正を行なうためのＨ／Ｖ系輪郭補正回路８からなる
倍速映像信号系と、この倍速映像信号を変換して高品質
の逆倍速映像信号を生成するＨ系輪郭補正回路及びイン
タレース変換回路１０からなる逆倍速映像信号回路系と
を備え、出力端子５に所望とする映像信号（倍速映像信
号または逆倍速映像信号）を得るために、セレクタ７，
１１でこれら倍速映像信号系と逆倍速映像信号回路系と
のいずれかを選択するようにした構成をなしている。
【００１５】この輪郭補正／変換回路６において、スケ
ーリング回路３からの倍速映像信号は、セレクタ７のｃ
端子に供給される。セレクタ７は、Ｈ／Ｖ系輪郭補正回
路８に接続されたａ端子とＨ系輪郭補正回路９に接続さ
れたｂ端子とを有しており、入力端子１２から入力され
る制御信号Ｓ１のレベルに応じて、ａ，ｂ端子のいずれ
かを選択してｃ端子と接続する。ここで、制御信号Ｓ１
は、倍速映像信号の出力を希望する倍速モードのときに
は、そのレベルを“Ｌ”とし、このとき、セレクタ７は
ａ端子側に閉じ、逆倍速映像信号の出力を希望する逆倍
速モードのときには、そのレベルを“Ｈ”とし、このと
き、セレクタ７はｂ端子側に閉じる。
ーリング回路３からの倍速映像信号は、セレクタ７のｃ
端子に供給される。セレクタ７は、Ｈ／Ｖ系輪郭補正回
路８に接続されたａ端子とＨ系輪郭補正回路９に接続さ
れたｂ端子とを有しており、入力端子１２から入力され
る制御信号Ｓ１のレベルに応じて、ａ，ｂ端子のいずれ
かを選択してｃ端子と接続する。ここで、制御信号Ｓ１
は、倍速映像信号の出力を希望する倍速モードのときに
は、そのレベルを“Ｌ”とし、このとき、セレクタ７は
ａ端子側に閉じ、逆倍速映像信号の出力を希望する逆倍
速モードのときには、そのレベルを“Ｈ”とし、このと
き、セレクタ７はｂ端子側に閉じる。
【００１６】また、セレクタ１１も、同様に、入力端子
１２からの制御信号Ｓ１によって制御され、倍速モード
のときには、制御信号Ｓ１が“Ｌ”であることにより、
セレクタ１１はＨ／Ｖ系輪郭補正回路８が接続されたａ
端子側に閉じ、逆倍速モードのときには、制御信号Ｓ１
が“Ｈ”であることにより、セレクタ１１はインタレー
ス変換回路１０が接続されたｂ端子側に閉じる。
１２からの制御信号Ｓ１によって制御され、倍速モード
のときには、制御信号Ｓ１が“Ｌ”であることにより、
セレクタ１１はＨ／Ｖ系輪郭補正回路８が接続されたａ
端子側に閉じ、逆倍速モードのときには、制御信号Ｓ１
が“Ｈ”であることにより、セレクタ１１はインタレー
ス変換回路１０が接続されたｂ端子側に閉じる。
【００１７】そこで、いま、倍速モードが設定されたと
すると、セレクタ７，１１はａ端子側に閉じる。これに
より、スケーリング回路３から入力された倍速映像信号
は、セレクタ７を介してＨ／Ｖ系輪郭補正回路８に供給
され、垂直及び水平方向の輪郭補正がなされて高品質の
倍速映像信号が得られる。この倍速映像信号は、セレク
タ１１を介し、出力端子５から出力される。また、逆倍
速モードが設定されたときには、セレクタ７，１１はｂ
端子側に閉じる。これにより、スケーリング回路３から
入力された倍速映像信号は、セレクタ７を介してＨ系輪
郭補正回路９に供給され、水平方向の輪郭補正がなされ
る。かかる輪郭補正がなされた倍速映像信号は、インタ
レース変換回路１０でインタレース信号に逆変換され、
逆倍速映像信号として、セレクタ１１を介し、出力端子
５から出力される。
すると、セレクタ７，１１はａ端子側に閉じる。これに
より、スケーリング回路３から入力された倍速映像信号
は、セレクタ７を介してＨ／Ｖ系輪郭補正回路８に供給
され、垂直及び水平方向の輪郭補正がなされて高品質の
倍速映像信号が得られる。この倍速映像信号は、セレク
タ１１を介し、出力端子５から出力される。また、逆倍
速モードが設定されたときには、セレクタ７，１１はｂ
端子側に閉じる。これにより、スケーリング回路３から
入力された倍速映像信号は、セレクタ７を介してＨ系輪
郭補正回路９に供給され、水平方向の輪郭補正がなされ
る。かかる輪郭補正がなされた倍速映像信号は、インタ
レース変換回路１０でインタレース信号に逆変換され、
逆倍速映像信号として、セレクタ１１を介し、出力端子
５から出力される。
【００１８】このようにして、この実施形態では、入力
端子１から入力されたインタレース映像信号を、順次走
査映像信号に変換し、スケーリング処理して倍速映像信
号とし、この倍速映像信号を輪郭補正処理して倍速ディ
スプレイ装置に供給し、ワイド化や拡大，縮小化した映
像表示をさせることができるとともに、同様に、かかる
倍速映像信号を輪郭補正してインタレース信号に逆変換
した逆倍速映像信号も出力することができ、外部のイン
タレース対応ディスプレイ装置で高画質映像を表示させ
ることができる。
端子１から入力されたインタレース映像信号を、順次走
査映像信号に変換し、スケーリング処理して倍速映像信
号とし、この倍速映像信号を輪郭補正処理して倍速ディ
スプレイ装置に供給し、ワイド化や拡大，縮小化した映
像表示をさせることができるとともに、同様に、かかる
倍速映像信号を輪郭補正してインタレース信号に逆変換
した逆倍速映像信号も出力することができ、外部のイン
タレース対応ディスプレイ装置で高画質映像を表示させ
ることができる。
【００１９】図２は図１に示す実施形態での輪郭補正／
変換回路６の他の具体例を示すブロック図であって、１
３〜１５は入力端子、１６，１７はＦＩＦＯ(First In
First Out)メモリ、１８はセレクタ、１９はメモリコン
トロール信号作成回路、２０は水平系ＨＰＦ（ハイパス
フィルタ）、２１は垂直系ＨＰＦ、２２，２３はエンハ
ンサ信号生成回路、２４は遅延回路、２５，２６は加算
器、２７はセレクタであり、図１に対応する部分には同
一符号を付けている。
変換回路６の他の具体例を示すブロック図であって、１
３〜１５は入力端子、１６，１７はＦＩＦＯ(First In
First Out)メモリ、１８はセレクタ、１９はメモリコン
トロール信号作成回路、２０は水平系ＨＰＦ（ハイパス
フィルタ）、２１は垂直系ＨＰＦ、２２，２３はエンハ
ンサ信号生成回路、２４は遅延回路、２５，２６は加算
器、２７はセレクタであり、図１に対応する部分には同
一符号を付けている。
【００２０】同図において、セレクタ１８，２７は、セ
レクタ１１と同様、倍速モードであって、制御信号Ｓ１
が“Ｌ”のときには、ａ端子側に閉じ、逆倍速モードで
あって、制御信号Ｓ１が“Ｈ”のときには、ｂ端子側に
閉じる。メモリコントロール信号作成回路１９は、入力
端子１４から入力される倍速映像信号（順次走査映像信
号）の水平同期信号ｈｐと入力端子１５から入力される
インタレース映像信号（逆倍速映像信号）の水平同期信
号ｉｈｐとをもとに、ＦＩＦＯメモリ１６，１７のコン
トロール信号（書込コントロール信号と読出コントロー
ル信号）を生成する。ここで、ＦＩＦＯメモリ１６は１
Ｈ（１水平走査期間）の遅延回路として機能するが、Ｆ
ＩＦＯメモリ１７は、倍速モードのとき、１Ｈ遅延回路
として機能し、逆倍速モードのときには、図１における
インタレース変換回路１０と同様、倍速映像信号を逆倍
速映像信号に変換する機能を持つようにする。このため
に、メモリコントロール信号作成回路１９は、入力端子
１２からの制御信号Ｓ１により、モードに応じてＦＩＦ
Ｏメモリ１７に供給するコントロール信号を切り換え
る。
レクタ１１と同様、倍速モードであって、制御信号Ｓ１
が“Ｌ”のときには、ａ端子側に閉じ、逆倍速モードで
あって、制御信号Ｓ１が“Ｈ”のときには、ｂ端子側に
閉じる。メモリコントロール信号作成回路１９は、入力
端子１４から入力される倍速映像信号（順次走査映像信
号）の水平同期信号ｈｐと入力端子１５から入力される
インタレース映像信号（逆倍速映像信号）の水平同期信
号ｉｈｐとをもとに、ＦＩＦＯメモリ１６，１７のコン
トロール信号（書込コントロール信号と読出コントロー
ル信号）を生成する。ここで、ＦＩＦＯメモリ１６は１
Ｈ（１水平走査期間）の遅延回路として機能するが、Ｆ
ＩＦＯメモリ１７は、倍速モードのとき、１Ｈ遅延回路
として機能し、逆倍速モードのときには、図１における
インタレース変換回路１０と同様、倍速映像信号を逆倍
速映像信号に変換する機能を持つようにする。このため
に、メモリコントロール信号作成回路１９は、入力端子
１２からの制御信号Ｓ１により、モードに応じてＦＩＦ
Ｏメモリ１７に供給するコントロール信号を切り換え
る。
【００２１】次に、この具体例の動作を説明する。
【００２２】まず、倍速モードの場合について説明する
と、入力端子１２からの“Ｌ”の制御信号Ｓ１により、
セレクタ１１，１８，２７はａ端子側に閉じる。スケー
リング回路（図１）から出力される倍速映像信号は、入
力倍速映像信号として、入力端子１３から入力され、Ｖ
系ＨＰＦ２１に供給されるとともに、ＦＩＦＯメモリ１
６に供給されて１Ｈ遅延される。ＦＩＦＯメモリ１６で
１Ｈ遅延された倍速映像信号（以下、１Ｈ遅延倍速映像
信号という）は、遅延回路２４とＨ系ＨＰＦ２０とＶ系
ＨＰＦ２１とに供給されるとともに、ＦＩＦＯメモリ１
７に供給されてさらに１Ｈ遅延される。ＦＩＦＯメモリ
１７から出力される入力映像信号に対して２Ｈ遅延され
ている倍速映像信号（以下、２Ｈ遅延倍速映像信号とい
う）は、Ｖ系ＨＰＦ２１に供給される。なお、この２Ｈ
遅延倍速映像信号はセレクタ１１のｂ端子にも供給され
るが、このセレクタ１１はａ端子側に閉じているので、
遮断される。
と、入力端子１２からの“Ｌ”の制御信号Ｓ１により、
セレクタ１１，１８，２７はａ端子側に閉じる。スケー
リング回路（図１）から出力される倍速映像信号は、入
力倍速映像信号として、入力端子１３から入力され、Ｖ
系ＨＰＦ２１に供給されるとともに、ＦＩＦＯメモリ１
６に供給されて１Ｈ遅延される。ＦＩＦＯメモリ１６で
１Ｈ遅延された倍速映像信号（以下、１Ｈ遅延倍速映像
信号という）は、遅延回路２４とＨ系ＨＰＦ２０とＶ系
ＨＰＦ２１とに供給されるとともに、ＦＩＦＯメモリ１
７に供給されてさらに１Ｈ遅延される。ＦＩＦＯメモリ
１７から出力される入力映像信号に対して２Ｈ遅延され
ている倍速映像信号（以下、２Ｈ遅延倍速映像信号とい
う）は、Ｖ系ＨＰＦ２１に供給される。なお、この２Ｈ
遅延倍速映像信号はセレクタ１１のｂ端子にも供給され
るが、このセレクタ１１はａ端子側に閉じているので、
遮断される。
【００２３】Ｈ系ＨＰＦ２０では、１Ｈ遅延倍速映像信
号の水平方向の高域成分（映像の輪郭の水平方向の成分
＝水平エンハンサ成分）が抽出される。この水平エンハ
ンサ成分は、エンハンサ信号生成回路２２により、ゲイ
ン調整やクリップ処理などがなされて水平エンハンス
（水平輪郭強調）信号が生成される。また、Ｖ系ＨＰＦ
２１では、入力端子１３からの入力倍速映像信号と、Ｆ
ＩＦＯメモリ１６からの１Ｈ遅延倍速映像信号と、ＦＩ
ＦＯメモリ１７からの２Ｈ遅延倍速映像信号とを演算処
理する（例えば、入力倍速映像信号と２Ｈ遅延倍速映像
信号との平均を求め、１Ｈ遅延倍速映像信号とこの平均
との差分を求める）ことにより、垂直方向の高域成分
（映像の輪郭の垂直方向の成分＝垂直エンハンサ成分）
が抽出される。この垂直エンハンサ成分は、エンハンサ
信号生成回路２３により、ゲイン調整やクリップ処理な
どがなされて垂直エンハンス（垂直輪郭強調）信号が生
成される。この垂直エンハンス信号はセレクタ２７を介
して加算器２６に供給され、エンハンス信号生成回路２
２で生成された水平エンハンス信号と加算され、エンハ
ンス信号として加算器２５に供給される。
号の水平方向の高域成分（映像の輪郭の水平方向の成分
＝水平エンハンサ成分）が抽出される。この水平エンハ
ンサ成分は、エンハンサ信号生成回路２２により、ゲイ
ン調整やクリップ処理などがなされて水平エンハンス
（水平輪郭強調）信号が生成される。また、Ｖ系ＨＰＦ
２１では、入力端子１３からの入力倍速映像信号と、Ｆ
ＩＦＯメモリ１６からの１Ｈ遅延倍速映像信号と、ＦＩ
ＦＯメモリ１７からの２Ｈ遅延倍速映像信号とを演算処
理する（例えば、入力倍速映像信号と２Ｈ遅延倍速映像
信号との平均を求め、１Ｈ遅延倍速映像信号とこの平均
との差分を求める）ことにより、垂直方向の高域成分
（映像の輪郭の垂直方向の成分＝垂直エンハンサ成分）
が抽出される。この垂直エンハンサ成分は、エンハンサ
信号生成回路２３により、ゲイン調整やクリップ処理な
どがなされて垂直エンハンス（垂直輪郭強調）信号が生
成される。この垂直エンハンス信号はセレクタ２７を介
して加算器２６に供給され、エンハンス信号生成回路２
２で生成された水平エンハンス信号と加算され、エンハ
ンス信号として加算器２５に供給される。
【００２４】また、ＦＩＦＯメモリ１６から出力される
１Ｈ遅延倍速映像信号は、上記のエンハンス信号の生成
処理に要した時間分だけ遅延回路２４で遅延された後、
加算器２５に供給されて加算器２６からのエンハンス信
号と加算される。これにより、加算器２５からは、かか
る輪郭補正処理により、順次走査変換回路２やスケーリ
ング回路３での処理で生じた周波数特性の劣化が補償さ
れた高品質の倍速映像信号が得られる。この倍速映像信
号は、セレクタ１１を介して出力端子５から出力され
る。
１Ｈ遅延倍速映像信号は、上記のエンハンス信号の生成
処理に要した時間分だけ遅延回路２４で遅延された後、
加算器２５に供給されて加算器２６からのエンハンス信
号と加算される。これにより、加算器２５からは、かか
る輪郭補正処理により、順次走査変換回路２やスケーリ
ング回路３での処理で生じた周波数特性の劣化が補償さ
れた高品質の倍速映像信号が得られる。この倍速映像信
号は、セレクタ１１を介して出力端子５から出力され
る。
【００２５】次に、逆倍速モードの場合について説明す
ると、入力端子１２からの“Ｈ”の制御信号Ｓ１によ
り、セレクタ１１，１８，２７はｂ端子側に閉じる。セ
レクタ２７のｂ端子には、０レベルの信号（“０”信
号）が供給されており、このセレクタ２７がｂ端子側に
閉じることにより、加算器２６には、エンハンス信号生
成回路２３の出力信号の代わりに、この“０”信号が供
給される。即ち、この逆倍速モードのときには、Ｖ系Ｈ
ＰＦ２１とエンハンス信号生成回路２３とは作用しない
ことになる。
ると、入力端子１２からの“Ｈ”の制御信号Ｓ１によ
り、セレクタ１１，１８，２７はｂ端子側に閉じる。セ
レクタ２７のｂ端子には、０レベルの信号（“０”信
号）が供給されており、このセレクタ２７がｂ端子側に
閉じることにより、加算器２６には、エンハンス信号生
成回路２３の出力信号の代わりに、この“０”信号が供
給される。即ち、この逆倍速モードのときには、Ｖ系Ｈ
ＰＦ２１とエンハンス信号生成回路２３とは作用しない
ことになる。
【００２６】スケーリング回路（図１）から出力される
倍速映像信号は入力端子１３から、入力倍速映像信号と
して、入力され、ＦＩＦＯメモリ１６で１Ｈ遅延されて
１Ｈ遅延倍速映像信号となる。この１Ｈ遅延倍速映像信
号は、遅延回路２４で遅延されて加算器２５に供給され
るとともに、Ｈ系ＨＰＦ２０に供給される。Ｈ系ＨＰＦ
２０では、上記のように、この１Ｈ遅延倍速映像信号の
水平エンハンサ成分が抽出される。この水平エンハンサ
成分は、エンハンサ信号生成回路２２により、ゲイン調
整やクリップ処理などがなされて水平エンハンス（水平
輪郭強調）信号が生成される。この水平エンハンス信号
は加算器２６に供給されてセレクタ２７からの“０”信
号と加算され、エンハンス信号として加算器２５に供給
されて遅延回路２４からの１Ｈ遅延倍速映像信号と加算
される。これにより、加算器２５からは水平方向に輪郭
強調された倍速映像信号が得られる。
倍速映像信号は入力端子１３から、入力倍速映像信号と
して、入力され、ＦＩＦＯメモリ１６で１Ｈ遅延されて
１Ｈ遅延倍速映像信号となる。この１Ｈ遅延倍速映像信
号は、遅延回路２４で遅延されて加算器２５に供給され
るとともに、Ｈ系ＨＰＦ２０に供給される。Ｈ系ＨＰＦ
２０では、上記のように、この１Ｈ遅延倍速映像信号の
水平エンハンサ成分が抽出される。この水平エンハンサ
成分は、エンハンサ信号生成回路２２により、ゲイン調
整やクリップ処理などがなされて水平エンハンス（水平
輪郭強調）信号が生成される。この水平エンハンス信号
は加算器２６に供給されてセレクタ２７からの“０”信
号と加算され、エンハンス信号として加算器２５に供給
されて遅延回路２４からの１Ｈ遅延倍速映像信号と加算
される。これにより、加算器２５からは水平方向に輪郭
強調された倍速映像信号が得られる。
【００２７】かかる倍速映像信号は、ｂ端子側に閉じて
いるセレクタ１８を介してＦＩＦＯメモリ１７に供給さ
れる。ＦＩＦＯメモリ１７では、メモリコントロール信
号作成回路１９からの制御信号（メモリ書込／読出制御
信号）により、供給された倍速映像信号を１/２のレー
トに間引きし、インタレース映像信号（逆倍速映像信
号）を形成して出力する。この逆倍速映像信号は、ｂ端
子側に閉じているセレクタ１１を介して出力端子５から
出力される。
いるセレクタ１８を介してＦＩＦＯメモリ１７に供給さ
れる。ＦＩＦＯメモリ１７では、メモリコントロール信
号作成回路１９からの制御信号（メモリ書込／読出制御
信号）により、供給された倍速映像信号を１/２のレー
トに間引きし、インタレース映像信号（逆倍速映像信
号）を形成して出力する。この逆倍速映像信号は、ｂ端
子側に閉じているセレクタ１１を介して出力端子５から
出力される。
【００２８】このようにして、この逆倍速モードでは、
入力される倍速映像信号から、水平エンハンサ成分が付
加されて水平方向に輪郭強調されたインタレース映像信
号が得られるが、倍速映像信号から逆倍速映像信号に変
換するときの水平方向の周波数特性の劣化をこの輪郭強
調によって補償している。
入力される倍速映像信号から、水平エンハンサ成分が付
加されて水平方向に輪郭強調されたインタレース映像信
号が得られるが、倍速映像信号から逆倍速映像信号に変
換するときの水平方向の周波数特性の劣化をこの輪郭強
調によって補償している。
【００２９】ここで、ＦＩＦＯメモリ１６は、倍速，逆
倍速モードとも、倍速映像信号を１Ｈ遅延するものであ
るのに対し、ＦＩＦＯメモリ１７は、倍速モードでは、
倍速映像信号を１Ｈ遅延し、逆倍速モードでは、倍速映
像信号をインタレース間引きするものとして動作する。
倍速モードとも、倍速映像信号を１Ｈ遅延するものであ
るのに対し、ＦＩＦＯメモリ１７は、倍速モードでは、
倍速映像信号を１Ｈ遅延し、逆倍速モードでは、倍速映
像信号をインタレース間引きするものとして動作する。
【００３０】図３は図２におけるメモリコントロール信
号作成回路１９の一具体例を示すブロック図であって、
２８はクロック供給回路、２９はコントロール信号作成
回路、３０は書込制御信号作成回路、３１は読出制御信
号作成回路、３２はコントロール信号作成回路、３３は
書込制御信号作成回路、３４は読出制御信号作成回路、
３５〜３７はセレクタ、３８，４０は入力端子、３９，
４１は出力端子であり、図２に対応する部分には同一符
号を付けて重複する説明を省略する。
号作成回路１９の一具体例を示すブロック図であって、
２８はクロック供給回路、２９はコントロール信号作成
回路、３０は書込制御信号作成回路、３１は読出制御信
号作成回路、３２はコントロール信号作成回路、３３は
書込制御信号作成回路、３４は読出制御信号作成回路、
３５〜３７はセレクタ、３８，４０は入力端子、３９，
４１は出力端子であり、図２に対応する部分には同一符
号を付けて重複する説明を省略する。
【００３１】同図において、メモリコントロール信号作
成回路１９は、クロック供給回路２８とコントロール信
号作成回路２９，３２とセレクタ３５〜３７とによって
構成されている。セレクタ３５〜３７は、入力端子１２
からの制御信号Ｓ１によって切換え制御され、制御信号
Ｓ１が“Ｌ”の倍速モードのときには、ａ端子に閉じ、
また、制御信号Ｓ１が“Ｈ”の逆倍速モードのときに
は、ｂ端子に閉じるものである。
成回路１９は、クロック供給回路２８とコントロール信
号作成回路２９，３２とセレクタ３５〜３７とによって
構成されている。セレクタ３５〜３７は、入力端子１２
からの制御信号Ｓ１によって切換え制御され、制御信号
Ｓ１が“Ｌ”の倍速モードのときには、ａ端子に閉じ、
また、制御信号Ｓ１が“Ｈ”の逆倍速モードのときに
は、ｂ端子に閉じるものである。
【００３２】コントロール信号作成回路２９は書込制御
信号作成回路３０と読出制御信号作成回路３１とで構成
されており、書込制御信号作成回路３０は入力端子１４
から入力される倍速映像信号対応の水平同期信号ｈｐに
基づいて、書込リセット信号及び書込イネーブル信号か
らなる書込制御信号ｗｃ１を作成し、読出制御信号作成
回路３１は、この水平同期信号ｈｐに基づいて、読出リ
セット信号及び読出イネーブル信号からなる読出制御信
号ｒｃ１を作成する。また、コントロール信号作成回路
３２は書込制御信号作成回路３３と読出制御信号作成回
路３４とで構成されており、書込制御信号作成回路３３
は入力端子１５から入力される逆倍速（インタレース）
映像信号対応の水平同期信号ｉｈｐに基づいて、書込リ
セット信号及び書込イネーブル信号からなる書込制御信
号ｗｃ２を作成し、読出制御信号作成回路３４は、この
水平同期信号ｉｈｐに基づいて、読出リセット信号及び
読出イネーブル信号からなる読出制御信号ｒｃ２を作成
する。
信号作成回路３０と読出制御信号作成回路３１とで構成
されており、書込制御信号作成回路３０は入力端子１４
から入力される倍速映像信号対応の水平同期信号ｈｐに
基づいて、書込リセット信号及び書込イネーブル信号か
らなる書込制御信号ｗｃ１を作成し、読出制御信号作成
回路３１は、この水平同期信号ｈｐに基づいて、読出リ
セット信号及び読出イネーブル信号からなる読出制御信
号ｒｃ１を作成する。また、コントロール信号作成回路
３２は書込制御信号作成回路３３と読出制御信号作成回
路３４とで構成されており、書込制御信号作成回路３３
は入力端子１５から入力される逆倍速（インタレース）
映像信号対応の水平同期信号ｉｈｐに基づいて、書込リ
セット信号及び書込イネーブル信号からなる書込制御信
号ｗｃ２を作成し、読出制御信号作成回路３４は、この
水平同期信号ｉｈｐに基づいて、読出リセット信号及び
読出イネーブル信号からなる読出制御信号ｒｃ２を作成
する。
【００３３】コントロール信号作成回路２９の書込制御
信号作成回路３０で形成された書込制御信号ｗｃ１は、
ＦＩＦＯメモリ１６に書込制御信号として供給され、コ
ントロール信号作成回路２９の読出制御信号作成回路３
１で形成された読出制御信号ｒｃ１は、ＦＩＦＯメモリ
１６に読出制御信号として供給される。
信号作成回路３０で形成された書込制御信号ｗｃ１は、
ＦＩＦＯメモリ１６に書込制御信号として供給され、コ
ントロール信号作成回路２９の読出制御信号作成回路３
１で形成された読出制御信号ｒｃ１は、ＦＩＦＯメモリ
１６に読出制御信号として供給される。
【００３４】また、コントロール信号作成回路２９の書
込制御信号作成回路３０で形成された書込制御信号ｗｃ
１はセレクタ３６のａ端子に供給され、このセレクタ３
６のｂ端子には、コントロール信号作成回路３２の書込
制御信号作成回路３３で形成された書込制御信号ｗｃ２
が供給される。このセレクタ３６の出力信号は、ＦＩＦ
Ｏメモリ１７の書込制御信号となる。また、コントロー
ル信号作成回路２９の読出制御信号作成回路３１で形成
された読出制御信号ｒｃ１はセレクタ３７のａ端子に供
給され、このセレクタ３７のｂ端子には、コントロール
信号作成回路３２の読出制御信号作成回路３４で形成さ
れた読出制御信号ｒｃ２が供給される。このセレクタ３
７の出力信号は、ＦＩＦＯメモリ１７の読出制御信号と
なる。
込制御信号作成回路３０で形成された書込制御信号ｗｃ
１はセレクタ３６のａ端子に供給され、このセレクタ３
６のｂ端子には、コントロール信号作成回路３２の書込
制御信号作成回路３３で形成された書込制御信号ｗｃ２
が供給される。このセレクタ３６の出力信号は、ＦＩＦ
Ｏメモリ１７の書込制御信号となる。また、コントロー
ル信号作成回路２９の読出制御信号作成回路３１で形成
された読出制御信号ｒｃ１はセレクタ３７のａ端子に供
給され、このセレクタ３７のｂ端子には、コントロール
信号作成回路３２の読出制御信号作成回路３４で形成さ
れた読出制御信号ｒｃ２が供給される。このセレクタ３
７の出力信号は、ＦＩＦＯメモリ１７の読出制御信号と
なる。
【００３５】クロック供給回路２８からは、倍速モード
でのシステムクロックckpと逆倍速モードでのシステム
クロックckiが出力される。システムクロックckiはシス
テムクロックckpの１/２レートの周波数である。ここ
で、システムクロックckpは、ＦＩＦＯメモリ１６に書
込み用及び読出用クロックとして供給されるとともに、
ＦＩＦＯメモリ１７に書込み用クロックとして供給され
る。また、このシステムクロックckpはセレクタ３５の
ａ端子に供給され、システムクロックckiはこのセレク
タ３５のｂ端子に供給される。このセレクタ３５の出力
クロックが、ＦＩＦＯメモリ１７の読出用クロックとな
る。
でのシステムクロックckpと逆倍速モードでのシステム
クロックckiが出力される。システムクロックckiはシス
テムクロックckpの１/２レートの周波数である。ここ
で、システムクロックckpは、ＦＩＦＯメモリ１６に書
込み用及び読出用クロックとして供給されるとともに、
ＦＩＦＯメモリ１７に書込み用クロックとして供給され
る。また、このシステムクロックckpはセレクタ３５の
ａ端子に供給され、システムクロックckiはこのセレク
タ３５のｂ端子に供給される。このセレクタ３５の出力
クロックが、ＦＩＦＯメモリ１７の読出用クロックとな
る。
【００３６】そこで、倍速モード（制御信号Ｓ１＝
“Ｌ”）のときには、ＦＩＦＯメモリ１６にシステムク
ロックckpが書込用／読出用クロックとして供給され、
また、セレクタ３５〜３７がａ端子側に閉じていること
により、ＦＩＦＯメモリ１７には、書込用クロックとし
て、システムクロックckpが供給され、読出用クロック
として、セレクタ３５を介してシステムクロックckpが
供給される。
“Ｌ”）のときには、ＦＩＦＯメモリ１６にシステムク
ロックckpが書込用／読出用クロックとして供給され、
また、セレクタ３５〜３７がａ端子側に閉じていること
により、ＦＩＦＯメモリ１７には、書込用クロックとし
て、システムクロックckpが供給され、読出用クロック
として、セレクタ３５を介してシステムクロックckpが
供給される。
【００３７】ＦＩＦＯメモリ１６は、コントロール信号
作成回路２９の書込制御信号作成回路３０からの書込制
御信号ｗｃ１の制御のもとに、システムクロックckpに
同期して入力端子３８からの倍速映像信号の書込みを行
ない、これと同時に、コントロール信号作成回路２９の
読出制御信号作成回路３１からの読出制御信号ｒｃ１の
制御のもとに、システムクロックckpに同期してこの書
き込まれた倍速映像信号の読出しを行なう。これによ
り、その出力端子３９に１Ｈ遅延された倍速映像信号
（即ち、上記の１Ｈ遅延倍速映像信号）が得られる。
作成回路２９の書込制御信号作成回路３０からの書込制
御信号ｗｃ１の制御のもとに、システムクロックckpに
同期して入力端子３８からの倍速映像信号の書込みを行
ない、これと同時に、コントロール信号作成回路２９の
読出制御信号作成回路３１からの読出制御信号ｒｃ１の
制御のもとに、システムクロックckpに同期してこの書
き込まれた倍速映像信号の読出しを行なう。これによ
り、その出力端子３９に１Ｈ遅延された倍速映像信号
（即ち、上記の１Ｈ遅延倍速映像信号）が得られる。
【００３８】ＦＩＦＯメモリ１７は、コントロール信号
作成回路２９の書込制御信号作成回路３０からの書込制
御信号ｗｃ１の制御のもとに、システムクロックckpに
同期して入力端子４０からの倍速映像信号の書込みを行
ない、これと同時に、コントロール信号作成回路２９の
読出制御信号作成回路３１からの読出制御信号ｒｃ１の
制御のもとに、システムクロックckpに同期してこの書
き込まれた倍速映像信号の読出しを行なう。これによ
り、その出力端子４１に１Ｈ遅延された倍速映像信号
（即ち、上記の２Ｈ遅延倍速映像信号）が得られる。
作成回路２９の書込制御信号作成回路３０からの書込制
御信号ｗｃ１の制御のもとに、システムクロックckpに
同期して入力端子４０からの倍速映像信号の書込みを行
ない、これと同時に、コントロール信号作成回路２９の
読出制御信号作成回路３１からの読出制御信号ｒｃ１の
制御のもとに、システムクロックckpに同期してこの書
き込まれた倍速映像信号の読出しを行なう。これによ
り、その出力端子４１に１Ｈ遅延された倍速映像信号
（即ち、上記の２Ｈ遅延倍速映像信号）が得られる。
【００３９】次に、逆倍速モード（制御信号Ｓ１＝
“Ｈ”）のときには、ＦＩＦＯメモリ１６は、上記のシ
ステムクロックckpが書込用／読出用クロックとして供
給され、コントロール信号作成回路２９から書込制御信
号ｗｃ１及び読出制御信号ｒｃ１が供給されることか
ら、倍速モードのときと同様の動作を行ない、入力端子
３８からの倍速映像信号を１Ｈ遅延する。
“Ｈ”）のときには、ＦＩＦＯメモリ１６は、上記のシ
ステムクロックckpが書込用／読出用クロックとして供
給され、コントロール信号作成回路２９から書込制御信
号ｗｃ１及び読出制御信号ｒｃ１が供給されることか
ら、倍速モードのときと同様の動作を行ない、入力端子
３８からの倍速映像信号を１Ｈ遅延する。
【００４０】これに対し、ＦＩＦＯメモリ１７では、セ
レクタ３５〜３７がｂ端子側に閉じることから、書込用
クロックとして倍速モード用のシステムクロックckpが
供給されるが、読出用クロックとして、セレクタ３５を
介し、逆倍速モード用のシステムクロックckiが供給さ
れる。また、書込制御信号として、コントロール信号作
成回路３２の書込制御信号作成回路３３で逆倍速映像信
号対応の水平同期信号ｉｈｐに同期して形成された書込
制御信号ｗｃ２が、セレクタ３６を介して、供給され、
また、読出制御信号として、コントロール信号作成回路
３２の読出制御信号作成回路３４でこの水平同期信号ｉ
ｈｐに同期して形成された読出制御信号ｒｃ２が、セレ
クタ３６を介して、供給される。
レクタ３５〜３７がｂ端子側に閉じることから、書込用
クロックとして倍速モード用のシステムクロックckpが
供給されるが、読出用クロックとして、セレクタ３５を
介し、逆倍速モード用のシステムクロックckiが供給さ
れる。また、書込制御信号として、コントロール信号作
成回路３２の書込制御信号作成回路３３で逆倍速映像信
号対応の水平同期信号ｉｈｐに同期して形成された書込
制御信号ｗｃ２が、セレクタ３６を介して、供給され、
また、読出制御信号として、コントロール信号作成回路
３２の読出制御信号作成回路３４でこの水平同期信号ｉ
ｈｐに同期して形成された読出制御信号ｒｃ２が、セレ
クタ３６を介して、供給される。
【００４１】そこで、ＦＩＦＯメモリ１７は、入力端子
４０から入力される倍速映像信号ｄ inをシステムクロッ
クckpに同期して書き込むのであるが、書込制御信号ｗ
ｃ２の制御のもとに、この倍速映像信号を２水平走査期
間（２ラインという。以下、同様）毎に１ラインずつ抽
出して書き込むことにより、間引き書込みを行なう。そ
して、このように書き込まれた各ラインの読出しを行な
うのであるが、この読出しが倍速モード用のシステムク
ロックckpの１/２倍の周波数の逆倍速モード用のシステ
ムクロックckiに同期して行なわれるため、書き込まれ
た各ラインが２倍に時間伸長されて読み出されることに
なる。このように読み出されることにより、各ラインが
倍速映像信号のときの１/２のレートとなるが、また、
かかる読出しにより、隣接フィールド間でインタレース
走査関係となるインタレース映像信号が逆倍速映像ｄ
out として出力端子４１に得られることになる。
４０から入力される倍速映像信号ｄ inをシステムクロッ
クckpに同期して書き込むのであるが、書込制御信号ｗ
ｃ２の制御のもとに、この倍速映像信号を２水平走査期
間（２ラインという。以下、同様）毎に１ラインずつ抽
出して書き込むことにより、間引き書込みを行なう。そ
して、このように書き込まれた各ラインの読出しを行な
うのであるが、この読出しが倍速モード用のシステムク
ロックckpの１/２倍の周波数の逆倍速モード用のシステ
ムクロックckiに同期して行なわれるため、書き込まれ
た各ラインが２倍に時間伸長されて読み出されることに
なる。このように読み出されることにより、各ラインが
倍速映像信号のときの１/２のレートとなるが、また、
かかる読出しにより、隣接フィールド間でインタレース
走査関係となるインタレース映像信号が逆倍速映像ｄ
out として出力端子４１に得られることになる。
【００４２】図４はメモリコントロールコントロール信
号作成回路１９のＦＩＦＯメモリ１６，１７に対する以
上の動作，機能をまとめたものであって、倍速/逆倍速
各モードにおけるシステムクロック及びメモリコントロ
ール信号のＦＩＦＯメモリ１６，１７への選択供給と、
それに対応したこれらＦＩＦＯメモリ１６，１７の機能
を示している。
号作成回路１９のＦＩＦＯメモリ１６，１７に対する以
上の動作，機能をまとめたものであって、倍速/逆倍速
各モードにおけるシステムクロック及びメモリコントロ
ール信号のＦＩＦＯメモリ１６，１７への選択供給と、
それに対応したこれらＦＩＦＯメモリ１６，１７の機能
を示している。
【００４３】図４に示すように、図３におけるメモリコ
ントロール信号作成回路１９とＦＩＦＯメモリ１６，１
７との働きにより、本発明の意図する輪郭補正のための
ハイパスフィルタ用１Ｈ遅延機能とインタレース間引き
データ生成機能とを実現できる。
ントロール信号作成回路１９とＦＩＦＯメモリ１６，１
７との働きにより、本発明の意図する輪郭補正のための
ハイパスフィルタ用１Ｈ遅延機能とインタレース間引き
データ生成機能とを実現できる。
【００４４】図５は逆倍速モードでのＦＩＦＯメモリ１
７における倍速映像信号から逆倍速（インタレース）映
像信号への変換動作を奇数フィールドと偶数フィールド
について示す動作タイミング図であって、図３及び図４
に対応する信号には同一符号を付けている。
７における倍速映像信号から逆倍速（インタレース）映
像信号への変換動作を奇数フィールドと偶数フィールド
について示す動作タイミング図であって、図３及び図４
に対応する信号には同一符号を付けている。
【００４５】ここで、図１における順次走査変換回路２
では、入力端子１から入力されるインタレース映像信号
を倍速映像信号に変換するものであるが、この倍速映像
信号の１つおきのフィールドは、インタレース映像信号
の奇数フィールドの各ライン間に新たに形成したライン
を間挿したものであり、この間挿したラインは、インタ
レース映像信号の奇数フィールドでの隣接する２つのラ
インから形成されたものである。また、倍速映像信号の
他の１つおきのフィールドは、インタレース映像信号の
偶数フィールドの各ライン間に新たに形成したラインを
間挿したものであり、この間挿したラインは、インタレ
ース映像信号の偶数フィールドでの隣接する２つのライ
ンから形成されたものである。
では、入力端子１から入力されるインタレース映像信号
を倍速映像信号に変換するものであるが、この倍速映像
信号の１つおきのフィールドは、インタレース映像信号
の奇数フィールドの各ライン間に新たに形成したライン
を間挿したものであり、この間挿したラインは、インタ
レース映像信号の奇数フィールドでの隣接する２つのラ
インから形成されたものである。また、倍速映像信号の
他の１つおきのフィールドは、インタレース映像信号の
偶数フィールドの各ライン間に新たに形成したラインを
間挿したものであり、この間挿したラインは、インタレ
ース映像信号の偶数フィールドでの隣接する２つのライ
ンから形成されたものである。
【００４６】図３及び図５において、奇数フィールドの
場合、入力端子４０から倍速映像信号対応の水平同期信
号ｈｐに同期して、入力端子４０から倍速映像信号ｄin
の奇数フィールドがラインＤ１，Ｄ２，Ｄ３，……の順
で入力されるが、コントロール信号作成回路３２の書込
制御信号作成回路３３からの書込制御信号ｗｃ２の制御
のもとに、ラインＤ１から１つおきのラインＤ３，Ｄ
５，……が抽出されて、クロック供給回路２８からの倍
速モードでのシステムクロックckpに同期してＦＩＦＯ
メモリ１６に書き込まれる。これらラインＤ１，Ｄ３，
Ｄ５，……の１つおきのラインが図１の入力端子１から
入力されるインタレース映像信号の奇数フィールドを構
成するものである。そして、書き込まれたこれらライン
Ｄ１，Ｄ３，Ｄ５，……は、コントロール信号作成回路
３２の読出制御信号作成回路３４で逆倍速映像信号対応
の水平同期信号ｉｈｐをもとに作成された読出制御信号
ｒｃ２の制御のもとに、クロック供給回路２８からの逆
倍速モードでのシステムクロックckｉに同期して読み出
され、２倍に時間伸長され（倍速映像信号の１/２のレ
ート）、かつ逆倍速映像信号対応の水平同期信号ｉｈｐ
に同期したラインＤ１，Ｄ３，Ｄ５，……からなる逆倍
速映像信号ｄout の奇数フィールドが得られる。
場合、入力端子４０から倍速映像信号対応の水平同期信
号ｈｐに同期して、入力端子４０から倍速映像信号ｄin
の奇数フィールドがラインＤ１，Ｄ２，Ｄ３，……の順
で入力されるが、コントロール信号作成回路３２の書込
制御信号作成回路３３からの書込制御信号ｗｃ２の制御
のもとに、ラインＤ１から１つおきのラインＤ３，Ｄ
５，……が抽出されて、クロック供給回路２８からの倍
速モードでのシステムクロックckpに同期してＦＩＦＯ
メモリ１６に書き込まれる。これらラインＤ１，Ｄ３，
Ｄ５，……の１つおきのラインが図１の入力端子１から
入力されるインタレース映像信号の奇数フィールドを構
成するものである。そして、書き込まれたこれらライン
Ｄ１，Ｄ３，Ｄ５，……は、コントロール信号作成回路
３２の読出制御信号作成回路３４で逆倍速映像信号対応
の水平同期信号ｉｈｐをもとに作成された読出制御信号
ｒｃ２の制御のもとに、クロック供給回路２８からの逆
倍速モードでのシステムクロックckｉに同期して読み出
され、２倍に時間伸長され（倍速映像信号の１/２のレ
ート）、かつ逆倍速映像信号対応の水平同期信号ｉｈｐ
に同期したラインＤ１，Ｄ３，Ｄ５，……からなる逆倍
速映像信号ｄout の奇数フィールドが得られる。
【００４７】次の偶数フィールドの場合には、入力端子
４０から倍速映像信号対応の水平同期信号ｈｐに同期し
て、入力端子４０から倍速映像信号ｄinの偶数フィール
ドがラインＤ１，Ｄ２，Ｄ３，……の順で入力される。
この偶数フィールドでのラインＤ２，Ｄ４，Ｄ６，……
の１つおきのラインが図１での入力端子１から入力され
たインタレース映像信号の偶数フィールドを構成するも
のである。そこで、コントロール信号作成回路３２の書
込制御信号作成回路３３からの書込制御信号ｗｃ２の制
御のもとに、ラインＤ２から１つおきのラインＤ４，Ｄ
６，……が抽出されて、クロック供給回路２８からの倍
速モードでのシステムクロックckpに同期してＦＩＦＯ
メモリ１６に書き込まれる。書き込まれたこれらライン
Ｄ２，Ｄ４，Ｄ６，……は、コントロール信号作成回路
３２の読出制御信号作成回路３４で逆倍速映像信号対応
の水平同期信号ｉｈｐをもとに作成された読出制御信号
ｒｃ２の制御のもとに、クロック供給回路２８からの逆
倍速モードでのシステムクロックckｉに同期して読み出
され、この結果、２倍に時間伸長され（倍速映像信号の
１/２のレート）、かつ逆倍速映像信号対応の水平同期
信号ｉｈｐに同期して上記の奇数フィールドとインタレ
ースしたラインＤ２，Ｄ４，Ｄ６，……からなる逆倍速
映像信号ｄout の偶数フィールドが得られる。
４０から倍速映像信号対応の水平同期信号ｈｐに同期し
て、入力端子４０から倍速映像信号ｄinの偶数フィール
ドがラインＤ１，Ｄ２，Ｄ３，……の順で入力される。
この偶数フィールドでのラインＤ２，Ｄ４，Ｄ６，……
の１つおきのラインが図１での入力端子１から入力され
たインタレース映像信号の偶数フィールドを構成するも
のである。そこで、コントロール信号作成回路３２の書
込制御信号作成回路３３からの書込制御信号ｗｃ２の制
御のもとに、ラインＤ２から１つおきのラインＤ４，Ｄ
６，……が抽出されて、クロック供給回路２８からの倍
速モードでのシステムクロックckpに同期してＦＩＦＯ
メモリ１６に書き込まれる。書き込まれたこれらライン
Ｄ２，Ｄ４，Ｄ６，……は、コントロール信号作成回路
３２の読出制御信号作成回路３４で逆倍速映像信号対応
の水平同期信号ｉｈｐをもとに作成された読出制御信号
ｒｃ２の制御のもとに、クロック供給回路２８からの逆
倍速モードでのシステムクロックckｉに同期して読み出
され、この結果、２倍に時間伸長され（倍速映像信号の
１/２のレート）、かつ逆倍速映像信号対応の水平同期
信号ｉｈｐに同期して上記の奇数フィールドとインタレ
ースしたラインＤ２，Ｄ４，Ｄ６，……からなる逆倍速
映像信号ｄout の偶数フィールドが得られる。
【００４８】このようにして、逆倍速モードでは、ＦＩ
ＦＯメモリ１７の出力端子４１に互いにインタレース関
係にある奇数フィールドと偶数フィールドとが交互に配
列された逆倍速映像信号ｄout が得られることになる。
ＦＯメモリ１７の出力端子４１に互いにインタレース関
係にある奇数フィールドと偶数フィールドとが交互に配
列された逆倍速映像信号ｄout が得られることになる。
【００４９】以上、本発明の一実施形態について説明し
たが、本発明はかかる実施形態にのみ限定されるもので
はない。例えば、輪郭補正／変換回路６においては、水
平系輪郭補正回路９の後段にインタレース変換回路１０
を配置したが、これとは逆に、インタレース変換回路１
０を輪郭補正回路９の前段に配置し、倍速映像信号をイ
ンタレース変換後に水平方向輪郭補正を施すようにして
もよい。また、輪郭補正／変換回路６をスケーリング回
路３の前段、あるいはスケーリング回路３と併置しても
よく、上記と同様の効果が得られることは言うまでもな
い。
たが、本発明はかかる実施形態にのみ限定されるもので
はない。例えば、輪郭補正／変換回路６においては、水
平系輪郭補正回路９の後段にインタレース変換回路１０
を配置したが、これとは逆に、インタレース変換回路１
０を輪郭補正回路９の前段に配置し、倍速映像信号をイ
ンタレース変換後に水平方向輪郭補正を施すようにして
もよい。また、輪郭補正／変換回路６をスケーリング回
路３の前段、あるいはスケーリング回路３と併置しても
よく、上記と同様の効果が得られることは言うまでもな
い。
【００５０】また、図１での輪郭補正／変換回路６にお
いて、Ｈ／Ｖ系輪郭補正回路８として、図２におけるセ
レクタ１８，２７がａ端子側に閉じたときのＦＩＦＯメ
モリ１６，１７とＨ系ＨＰＦ２０とＶ系ＨＰＦ２１とエ
ンハンサ信号生成回路２２，２３と加算器２６，２５と
遅延回路２４とによる回路ブロックで構成し、Ｈ系輪郭
補正回路９をＦＩＦＯ１６とＨ系ＨＰＦ２０とエンハン
サ信号生成回路２２と加算器２５と遅延回路２４とによ
る回路ブロックで構成し、インタレース変換回路１０を
ＦＩＦＯ１７で構成するようにしてもよい。
いて、Ｈ／Ｖ系輪郭補正回路８として、図２におけるセ
レクタ１８，２７がａ端子側に閉じたときのＦＩＦＯメ
モリ１６，１７とＨ系ＨＰＦ２０とＶ系ＨＰＦ２１とエ
ンハンサ信号生成回路２２，２３と加算器２６，２５と
遅延回路２４とによる回路ブロックで構成し、Ｈ系輪郭
補正回路９をＦＩＦＯ１６とＨ系ＨＰＦ２０とエンハン
サ信号生成回路２２と加算器２５と遅延回路２４とによ
る回路ブロックで構成し、インタレース変換回路１０を
ＦＩＦＯ１７で構成するようにしてもよい。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
画面のスケーリング処理，輪郭補正処理後の倍速映像信
号をそのままの倍速映像信号として、あるいはインタレ
ース変換処理して逆倍速映像信号として、これらのいず
れか一方を選択的に得ることができるものであって、倍
速テレビジョンディスプレイ装置だけでなく、インタレ
ース対応ディスプレイ装置にも対応でき、しかも、高品
位の画像表示を実現できる。
画面のスケーリング処理，輪郭補正処理後の倍速映像信
号をそのままの倍速映像信号として、あるいはインタレ
ース変換処理して逆倍速映像信号として、これらのいず
れか一方を選択的に得ることができるものであって、倍
速テレビジョンディスプレイ装置だけでなく、インタレ
ース対応ディスプレイ装置にも対応でき、しかも、高品
位の画像表示を実現できる。
【００５２】また、本発明によると、インタレース変換
用のメモリとしては、輪郭補正用のＦＩＦＯメモリの一
部を共用化するので、回路部品の低減化に効果がある。
用のメモリとしては、輪郭補正用のＦＩＦＯメモリの一
部を共用化するので、回路部品の低減化に効果がある。
【図１】本発明による映像信号表示処理装置の一実施形
態を示すブロック図である。
態を示すブロック図である。
【図２】図１における輪郭補正／変換回路の他の具体例
を示すブロック図である。
を示すブロック図である。
【図３】図２におけるメモリコントロール信号形成回路
の一具体例を示すブロック図である。
の一具体例を示すブロック図である。
【図４】図３に示すメモリコントロールコントロール信
号作成回路のＦＩＦＯメモリに対する動作，機能をまと
めて示す図である。
号作成回路のＦＩＦＯメモリに対する動作，機能をまと
めて示す図である。
【図５】図３におけるＦＩＦＯメモリ１７の動作説明図
である。
である。
【図６】映像信号表示処理装置の一従来例を示すブロッ
ク図である。
ク図である。
【符号の説明】
１ インターレース映像信号の入力端子
２ 順次走査変換回路
３ スケーリング回路
５ 映像信号の出力端子
６ 輪郭補正／変換回路
７ セレクタ
８ Ｈ／Ｖ系輪郭補正回路
９ Ｈ系輪郭補正回路
１０ インタレース変換回路
１１ セレクタ
１２ 制御信号の入力端子
１３〜１５ 入力端子
１６，１７ ＦＩＦＯメモリ
１８ セレクタ
１９ メモリコントロール信号作成回路
２０ Ｈ系ＨＰＦ
２１ Ｖ系ＨＰＦ
２２，２３ エンハンサ信号生成回路
２４ 遅延回路
２５，２６ 加算器
２７ セレクタ
２８ クロック供給回路
２９
２９ コントロール信号作成回路
３０ 書込制御信号作成回路
３１ 読出制御信号作成回路
３２ コントロール信号作成回路
３３ 書込制御信号作成回路
３４ 読出制御信号作成回路
３５〜３７ セレクタ
３８，４０ 入力端子
３９，４１ 出力端子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 5/391 Ｇ０９Ｇ 5/36 ５２０Ｃ
Ｈ０４Ｎ 5/208
Ｆターム(参考） 5C021 PA33 PA40 PA62 PA66 PA79
PA82 XB03 YC04
5C063 AA01 AC01 BA04
5C082 AA02 AA39 BA12 BA29 BA41
BB03 BC06 BC07 BC19 BD09
CB01 DA59 MM06 MM10
Claims (3)
- 【請求項１】 順次走査映像信号を水平／垂直方向に輪
郭強調する第１の手段と、 順次走査映像信号を水平方向に輪郭強調する第２の手段
と、 順次走査映像信号をインタレース映像信号に変換する第
３の手段とを具備して、該第２，第３の手段により、入
力される順次走査映像信号から水平方向に輪郭強調され
たインタレース映像信号を生成し、 かつ、第１，第２の出力モードの切換え制御を行ない、
該第１の出力モードでは、入力される順次走査映像信号
から水平／垂直方向に輪郭強調した順次走査映像信号を
生成して出力させ、該第２の出力モードでは、入力され
る該順次走査映像信号から水平方向に輪郭強調したイン
タレース映像信号を生成して出力させる制御手段を設け
たことを特徴とする映像信号表示処理装置。 - 【請求項２】 請求項１において、 第１のＦＩＦＯメモリと第２のＦＩＦＯメモリとを備
え、 前記制御手段によって前記第１の出力モードが設定され
たときには、 該第１のＦＩＦＯメモリは前記入力される順次走査映像
信号をその１Ｈ（１水平走査期間）分遅延し、該第２の
ＦＩＦＯメモリは該第１のＦＩＦＯメモリから出力され
る該順次走査映像信号をその１Ｈ分遅延するものであっ
て、 前記第１の手段は、前記入力される順次走査映像信号
と、前記入力される順次走査信号を該第１のＦＩＦＯメ
モリで遅延して得られる順次走査映像信号と、該第１の
ＦＩＦＯメモリから出力される該順次走査映像信号を該
第２のＦＩＦＯメモリで遅延して得られる順次走査映像
信号とから垂直方向の輪郭補正信号を形成し、 かつ該第１のＦＩＦＯメモリから出力される該順次走査
映像信号から水平方向の輪郭補正信号を形成し、 前記制御手段によって前記第２の出力モードが設定され
たときには、 前記第２の手段が、該第１のＦＩＦＯメモリから出力さ
れる該順次走査映像信号から水平方向の輪郭補正信号を
形成し、 該第２のＦＩＦＯメモリが前記第３の手段を構成するこ
とを特徴とする映像信号表示処理装置。 - 【請求項３】 請求項２において、 前記第２のＦＩＦＯメモリは、前記制御手段によって前
記第２の出力モードが設定されているとき、供給される
前記順次走査映像信号の書込み，読出しによって間引き
及びレート低減の処理を行ない、前記インタレース映像
信号を出力することを特徴とする映像信号表示処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001384877A JP4171211B2 (ja) | 2001-12-18 | 2001-12-18 | 映像信号表示処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001384877A JP4171211B2 (ja) | 2001-12-18 | 2001-12-18 | 映像信号表示処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003189261A true JP2003189261A (ja) | 2003-07-04 |
| JP4171211B2 JP4171211B2 (ja) | 2008-10-22 |
Family
ID=27594497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001384877A Expired - Fee Related JP4171211B2 (ja) | 2001-12-18 | 2001-12-18 | 映像信号表示処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4171211B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100371984C (zh) * | 2004-04-02 | 2008-02-27 | 晨星半导体股份有限公司 | 可多视窗显示的显示控制装置及相关方法 |
| JP2008197437A (ja) * | 2007-02-14 | 2008-08-28 | Sanyo Electric Co Ltd | 画像表示装置 |
| US8085345B2 (en) | 2006-02-23 | 2011-12-27 | Fujitsu Limited | Image processing apparatus and image processing method |
| JP2015095702A (ja) * | 2013-11-11 | 2015-05-18 | 株式会社朋栄 | １パスビデオ超解像処理方法及びその映像処理を遂行する映像処理装置 |
-
2001
- 2001-12-18 JP JP2001384877A patent/JP4171211B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100371984C (zh) * | 2004-04-02 | 2008-02-27 | 晨星半导体股份有限公司 | 可多视窗显示的显示控制装置及相关方法 |
| US8085345B2 (en) | 2006-02-23 | 2011-12-27 | Fujitsu Limited | Image processing apparatus and image processing method |
| JP5225068B2 (ja) * | 2006-02-23 | 2013-07-03 | 富士通株式会社 | 画像処理装置及び画像処理方法 |
| JP2008197437A (ja) * | 2007-02-14 | 2008-08-28 | Sanyo Electric Co Ltd | 画像表示装置 |
| JP2015095702A (ja) * | 2013-11-11 | 2015-05-18 | 株式会社朋栄 | １パスビデオ超解像処理方法及びその映像処理を遂行する映像処理装置 |
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| Publication number | Publication date |
|---|---|
| JP4171211B2 (ja) | 2008-10-22 |
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