JP4445122B2 - ２タップ／３タップフリッカフィルタリングのためのシステム及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般にテレビ上への表示のためのコンピュータグラフィクス処理に関し、特にコンピュータグラフィクスのフリッカフィルタリングに関する。
【０００２】
【従来の技術】
新技術の継続的な開発の結果として、コンピュータ（特にコンピュータモニタ）とテレビとの差異が不明瞭になってきた。換言すれば、コンピュータインターネット及びワールドワイドウェブといったコンピュータネットワークは排他的なコンピュータ事象であったが、今や、テレビはそれらのネットワークにアクセスするために使用することも可能である。別の例として、放送エンターテイメントは、テレビという領域にきっちりと属するものであった。しかし、今や、多くのサービスプロバイダがコンピュータネットワークを介してコンピュータユーザにエンターテイメントを提供している。この収束の結果として、当初はコンピュータを意図したコンピュータグラフィクスをテレビ上に表示する必要がある。
【０００３】
しかし、テレビとコンピュータとは、一般に互換性のないグラフィクスフォーマットを使用している。例えば、コンピュータモニタ及びフラットパネルディスプレイ用の多くのフォーマットはノンインタレース式である。換言すれば、コンピュータグラフィクスのフレーム全体は一度に更新される。これとは対照的に、多くの一般的なテレビ用フォーマットはインタレース式であり、これは、１フレームが奇数フィールド及び偶数フィールドへと分割され、その内の一方のフィールド又は１フレームの１／２のみが一度に更新されることを意味している。
【０００４】
その結果として、コンピュータグラフィクスをテレビ上に表示するためには、コンピュータグラフィクスをノンインタレースフォーマットからインタレースフォーマットへと変換しなければならない場合が多い。この変換は、典型的には、表示するラインのドロップ（即ちライン数の削減）処理を含むものとなる。しかし、これは、ノンインタレースフォーマットからインタレースフォーマットへの変換の結果として、望ましくない視覚的な影響を生じさせるものとなる。
【０００５】
該変換処理に加え、従来技術では、フリッカフィルタリングを実行して画質を改善している。２つの一般的なタイプのフリッカフィルタリングは、２タップフィルタリング及び３タップフィルタリングである。これらの場合には、２つ又は３つのノンインタレースラインが組み合わされて各インタレースラインが形成される。従来技術では、奇数フィールド及び偶数フィールドの両方をドロップして垂直方向でノンインタレースイメージをインタレース式ディスプレイの走査線と一致させることにより、フリッカフィルタリングを達成しようとした。
【０００６】
しかし、この従来技術による方法には２つの問題がある。第１に、従来技術は、フリッカフィルタリング及び変換を直列的に順次実行することを必要とする。更に、各処理、即ちフリッカフィルタリング及び変換の各々は、それ自体のハードウェア又は汎用グラフィックプロセッサをソフトウェアと共に使用して実行することを必要とする。更に、従来技術は、２タップフィルタリング及び３タップフィルタリングを両方とも実行する方法を提供するものではない。
【０００７】
【発明が解決しようとする課題】
このため、２タップフィルタリング及び３タップフィルタリングを両方とも実施することが可能な方法が必要とされている。更に、それらの処理を実行すると共にハードウェア要件を最小限に抑える必要がある。
【０００８】
【課題を解決するための手段】
本発明によれば、コンピュータグラフィクスデータのノンインタレースラインの２タップフリッカフィルタリング及び３タップフリッカフィルタリングを両方とも実行することが可能な装置は、データパッカ(packer)、データアンパッカ(unpacker)、及びフィルタ回路を備えたものとなる。
【０００９】
該フィルタ回路は、コンピュータグラフィクスソースからノンインタレースラインを受信し、また、２つのラインバッファに一時的に格納されているラインを受信する。該フィルタ回路は、受信したラインをフィルタリングしてフィルタリング済ラインを形成する。前記データパッカは、前記フィルタリング済ラインをラインバッファに適したフォーマットへと変換し、次いでそれをラインバッファに書き込む。前記データアンパッカは、該ラインバッファに格納されているラインを読み出し、それをフィルタ回路に適したフォーマットへと変換する。該読み出されたラインは、フィルタ回路に送られて更なるフィルタリングが行われ、又は表示のために出力される。２タップフリッカフィルタリング及び３タップフリッカフィルタリングは、読み出し、書き込み、及びフィルタリング処理の順番及び／又は数を変更することにより達成することができる。
【００１０】
２タップフリッカフィルタリング及び３タップフリッカフィルタリングを両方とも同一ハードウェアにより達成することが可能であるため、本発明は特に有利なものとなる。更に、読み出し、書き込み、及びフィルタリングという同一の基本的な機能を用いて２タップ及び３タップフリッカフィルタリングが達成されるため、前記ハードウェアが単純なものとなる。
【００１１】
本発明は、他の利点及び特徴を有するものであり、これについては以下に示す発明の詳細な説明及び特許請求の範囲を図面と共に参照することにより容易に明かとなろう。
【００１２】
【発明の実施の形態】
図１は、本発明を含むシステム100を示すブロック図である。該システム100は、データソース102、フリッカフィルタ装置104、ディスプレイエンコーダ106、及び２つのラインバッファ108,110を備えている。データソース102は、入力データ信号及び入力制御信号をライン112,114をそれぞれ介してフリッカフィルタ装置104へ送るよう接続されている。フリッカフィルタ装置104はまた、多数の入力データ及び個々の制御信号を受信し処理することが可能である、ということが当業者には理解されよう。フリッカフィルタ装置104は、出力データ信号及び出力制御信号をそれぞれライン116,118を介してディスプレイエンコーダ106へ送るよう接続されている。該フリッカフィルタ装置104はまた、ライン120,122;124,126をそれぞれ介してラインバッファ108,110との間でデータの読み書きを行うよう接続されている。該読み書き動作は、フリッカフィルタ装置104からライン128,130をそれぞれ介してラインバッファ108,110へ送られる制御信号により制御される。
【００１３】
データソース102は、ノンインタレース方式のコンピュータグラフィクス及びそれに対応する制御信号をフリッカフィルタ装置104に提供する。一実施例では、データソース102は、ストリームプロセッサ又はそれ以外の同様のグラフィクスエンジンであり、特定的にはＣＲＴコントローラである。典型的な実施例では、データソース102は、S3 Incorporated（Santa Clara, California）製のグラフィクスコントローラTrio 64V+又はVIRGE（商標）である。一好適実施例では、データソース102はＭＵＸであり、これは、ストリームプロセッサを含む多数の異なるデータソースから選択することが可能なものである。一好適実施例では、データソース102からライン112上への入力データはＲＧＢフォーマットのディジタルデータである。
【００１４】
フリッカフィルタ装置104は、ライン112上のノンインタレース入力データを受信し、該データのフリッカフィルタリングを行って、インタレース出力データをライン116上に生成する。フリッカフィルタ装置104はまた、それに対応する出力制御信号をライン118上に生成する。一好適実施例では、フリッカフィルタ装置104は、４つの動作モードを有している。第１に、２タップフィルタモードにおいて、フリッカフィルタ装置104は、２ラインのノンインタレース入力データを組み合わせてインタレース出力データの各ラインを生成する。第２に、３タップフィルタモードにおいて、フリッカフィルタ装置104は、３ラインのノンインタレース入力データを組み合わせてインタレース出力データの各ラインを生成する。第３に、フィルタなしモードにおいて、フリッカフィルタ装置104は、ライン112上のノンインタレース入力データを受信し、該データをフリッカフィルタリングを行うことなくライン116を介してディスプレイエンコーダ106へと通過させる。第４に、変換専用モードにおいて、フリッカフィルタ装置104は、ノンインタレース入力データを受信し、該データをノンインタレース式からインタレース式へと変換し、次いでその変換結果をフリッカフィルタリングを行うことなくライン116を介してディスプレイエンコーダ106へ渡す。
【００１５】
ディスプレイエンコーダ106は、ライン116上のインタレース出力データを受信し、表示装置（図１には図示せず）のためのインタレースデータ源を提供するものとなる。例えば、一好適実施例では、表示装置はテレビであり、ディスプレイエンコーダ106はＴＶエンコーダである。ＴＶエンコーダ106は、ライン116上の受信データを、ディジタル形式からアナログ形式へと変換し、及び／又は離散的時間信号から連続的時間信号へと変換し、及び／又は様々なカラーフォーマット間で変換することが可能である。
【００１６】
ラインバッファ108,110はフリッカフィルタリング中に利用される。一好適実施例では、ラインバッファ108,110の内の一方のみが２タップフィルタリングに使用され、また両方のラインバッファ108,110が３タップフィルタリングに使用される。
【００１７】
一好適実施例では、ラインバッファ108,110は、他の目的にも使用することが可能な多目的スタティックＲＡＭである。例えば、フリッカフィルタ装置104が２タップモードにあり、ラインバッファ108が２タップフィルタリングに使用される場合、ラインバッファ110は、それ以外の（おそらくは全く無関係の）目的のために使用することが可能である。１つの特定の具体例としての一好適実施例では、データソース102はストリームプロセッサであり、ラインバッファ110は該ストリームプロセッサと共有される。２タップモードでは、ストリームプロセッサは、ラインバッファ110を使用して２次ストリームの垂直方向の補間を行う。フィルタなしモードでは、テレビ会議用の第２のビデオストリームのサポートといった他の目的にラインバッファ108,110を使用することが可能である。
【００１８】
図２は、図１のフリッカフィルタ装置104の好適実施例を示すブロック図である。同図を用いて該装置を介したデータフローを例示する。該フリッカフィルタ装置104は、フィルタ回路200、データパッカ202、及びデータアンパッカ204を備えている。図２に示すラインは全てデータラインである。
【００１９】
フィルタ回路200は、２つの入力及び１つの出力を有している。第１の入力は、ライン112A上の外部フォーマットの入力データを受信するよう構成されており、第２の入力は、データアンパッカ204からのライン220上のデータを受信するよう接続されている。また該フィルタ回路200の出力は、ライン222を介してデータパッカ202にデータを送るよう接続されている。フィルタ回路200は、（１ラインのコンピュータグラフィクスをそれぞれ表す）２つの入力データストリームを組み合わせて単一のフィルタリング済データラインを生成し、それをデータパッカ202へ出力する。一好適実施例では、フィルタ回路200は、該２つの入力ラインの加重和(weighted sum)を形成する。換言すれば、入力ラインの各々に定数を乗算し、次いでその２つの積が加算されて、前記フィルタリング済データラインが形成される。他の実施例では、フィルタ回路200は、３つ以上のデータストリームを組み合わせて単一のフィルタリング済データラインを形成すること、及び／又はライン112A及びライン220の何れか一方で２つ以上のデータストリームを受信することが可能である。例えば、フィルタ回路200は、第１のラインにｆを乗算し第２のラインに(１−ｆ)を乗算する（但し０≦ｆ≦１）ような標準的なフィルタを使用することが可能である。より詳細には、かかる典型的なフィルタは、行１からの１ピクセル（Row1）と行２からの１ピクセル（Row2）とを用いることにより次式で与えられる。
【００２０】
【数１】
【００２１】
この例の場合、それらのピクセルは各々８ビットであり、ｆ＝４ビットである。よって、各々の分子は12ビットである。16で除算することにより、結果が８ビットに縮小される。
【００２２】
データパッカ202は、ライン120,124を介してラインバッファ108,110にデータラインを書き込むよう構成されている。該データパッカ202は、フィルタ回路200からフィルタリング済データラインを受信し、該ラインをその外部フォーマットから内部フォーマットへと変換し、次いでそのラインをラインバッファ108,110の一方に書き込む。
【００２３】
ここで、用語「内部」及び「外部」は、ラインバッファ108,110に対するものである。即ち、「内部フォーマット」とは、ラインバッファ108,110にデータを格納する場合に使用されるフォーマットであり、「外部フォーマット」とは、フィルタ回路200内でデータを処理する際に使用されるフォーマットである。
【００２４】
一好適実施例では、「外部フォーマット」は4:4:4符号付きYCrCbフォーマットであり、「内部フォーマット」は4:2:2又は4:1:1YCrCbフォーマットとすることが可能である。多くのフィルタが輝度値（YCrCbにおけるY）に大きく依存するものであるため、YCrCbフォーマットは有利なものとなる。4:2:2又は4:1:1フォーマットは、4:4:4フォーマットよりも短いため、一層小さなラインバッファ108,110を使用することが可能となり、また代替的には、同じサイズのラインバッファを使用して一層複雑なフィルタリングを達成することが可能となる。例えば、4:4:4フォーマットで24ビット／ピクセル(bpp)を必要とするデータは、4:2:2フォーマットでは16bppを必要とし、4:1:1フォーマットでは12bppを必要とする。データパッカ202による4:4:4YCrCbフォーマットから4:2:2又は4:1:1YCrCbフォーマットへのデータ変換は、当業界で周知の幾つかの回路を使用して実施することが可能である。
【００２５】
データアンパッカ204は、ライン122,126を介してラインバッファ108,110からそれぞれデータラインを読み出すよう構成されている。該データアンパッカ204は、ラインバッファ108又はラインバッファ110からデータラインを読み出し、該データラインを内部フォーマットから外部フォーマットへと変換し、次いで該データラインを更なるフィルタリングのためにフィルタ回路200へ送り、又は該データラインをライン116A上に出力する。データアンパッカ204は、当業界で周知の従来の回路又は方法を使用して、4:2:2又は4:1:1YCrCbフォーマットから4:4:4YCrCbフォーマットへのデータ変換を行う。
【００２６】
フリッカフィルタ装置104の全般的な動作は次のように生じる。ラインバッファ108及び／又はラインバッファ110は、中間的な結果を保持する。データアンパッカ204は、それらの中間的な結果をラインバッファ108,110から読み出す。該中間的な結果が完全なインタレースラインである場合には該結果がライン116A上に出力され、また該中間的な結果が完全なインタレースラインでない場合には、フィルタ回路が、該中間的な結果を、ライン112A上で受信される到来するノンインタレースラインと組み合わせる。次いで新たな中間的な結果がデータパッカ202によりラインバッファ108,110に書き込まれ、処理が繰り返される。
【００２７】
代替的な実施例では、データパッカ202は、ライン112A上の外部フォーマットの入力データを受信し、これによりかかるデータを最初にフィルタ回路200を通過させることなくラインバッファ108,110に直接書き込むことが可能となるように構成される。
【００２８】
図３Ａは、図１及び図２のフリッカフィルタ装置104の好適実施例を一層詳細に示すブロック図である。図２に示した構成要素に加えて、該フリッカフィルタ装置104は、ラインバッファ書込制御回路302、ラインバッファ読出制御回路304、入力レジスタ306、カラースペースコンバータ308、出力制御回路310、及びクロック回路312を備えている。かかる様々な構成要素が如何に接続されるかについて説明する前に、フリッカフィルタ装置104により送受信される様々な信号について説明するのが有用であろう。
【００２９】
ライン112上の入力データは24ビットのＲＧＢデータを含み、これをFID[23:0]で示す。
【００３０】
ライン114上の入力制御信号は、フリッカフィルタ装置104の動作を制御するための制御信号、及び入力データの表示を制御するための制御信号を含む。前者は、以下の表１に示す信号を含み、後者は、図３Ａに「制御」と示し、表２に要約したものである。
【００３１】
【表１：フリッカフィルタ装置１０４を制御するための入力制御信号】
【００３２】
【表２：入力データの表示を制御するための入力制御信号】
【００３３】
ライン116上の出力データは、FOD[23:0]で示す24ビットの4:4:4YCrCbデータを含む。
【００３４】
ライン118上の出力制御信号は、以下の表３に示す各信号を含む。
【００３５】
【表３：出力制御信号】
【００３６】
図３Ａの好適実施例では、ラインバッファ108,110は、720個の16ビットピクセル、又は900個の12ビットピクセルを格納することができる。データは、128ビットチャンク(chunk：塊)でラインバッファ108,110との間で読み書きが行われ、これをLB1DW[127:0]、LB1DR[127:0]、LB2DW[127:0]、及びLB2DR[127:0]で示す。
【００３７】
ラインバッファ108は、２つの読出ポインタ及び１つの書込ポインタを含む。ライン128上のラインバッファ108用の制御信号は以下の表４に示す信号を含む。
【００３８】
【表４：ラインバッファ１０８のための制御信号】
【００３９】
ラインバッファ110は、１つの読出ポインタ及び１つの書込ポインタを含む。ライン130上の該ラインバッファ110用の制御信号は、LB2RD、読出パルス、LB2WR、書込パルス、及びLB2RST（読出及び書込ポインタ用のリセット）を含む。
【００４０】
ここで、フリッカフィルタ装置104における各構成要素の接続及び基本的な機能について説明することとする。
【００４１】
クロック回路312は、ライン114上の入力クロックFIDCLK及び他の様々な入力制御信号を受信し、２つのクロックFICLK,FFCLKを出力するよう構成されている。より詳細には、FIDCLKが反転され、次いでCR3D[0](回路イネーブル)及びSR70[0]（フリッカフィルタイネーブル）でゲートされて、FICLKが生成され、これにより、入力データ及び入力制御信号が入力レジスタ306にラッチされ、及びカラースペースコンバータ308にクロックが与えられる。次いで、該FICLKが反転され、SR70[0]でゲートされて、FFCLKが生成され、これによりフリッカフィルタ装置104の残りの構成要素にクロックが与えられる。FIDCLKからFICLKへのスキューの各々は、好適には、最小クロック周期の１／２よりも小さいものとなる。
【００４２】
入力レジスタ306は、ライン112上の入力データ及びライン114上の制御信号を受信するよう構成され、またクロック回路312からクロックFICLKを受信するよう接続される。該入力レジスタ306は、FICLKのアップエッジで入力データ及び入力制御信号をラッチし、次いでラッチした制御信号及びＲＧＢデータ（FFD[23:0]で示す）を出力する。
【００４３】
カラースペースコンバータ308は、入力レジスタ306から制御信号及びＲＧＢデータFFD[23:0]を受信するよう接続され、またクロック動作のためにクロック回路312からFICLKを受信するよう接続される。カラースペースコンバータ308はまた、ライン114上の様々な他の入力制御信号を受信するよう構成される。カラースペースコンバータ308は、入力データについての初期のカラー処理を（部分的にはライン114上で受信した制御信号に応じて）実行する。より詳細には、カラースペースコンバータ308は、入力データをＲＧＢフォーマットから4:4:4符号付きYCrCbフォーマット（即ち外部フォーマット）へと変換する。カラースペースコンバータ308はまた、カラー調整又は彩度フィルタリング(chroma filtering)といった他の初期処理を実行することが可能である。一好適実施例では、カラースペースコンバータ308は、その出力について彩度フィルタリングを実行する９タップ彩度フィルタ(図示せず)を含むものとなる。好適には、該彩度フィルタは、係数{3,6,8,10,10,10,8,6,3}を使用し、1／64にスケーリングするものとなる。処理後のデータは、YCrCbフォーマットであり、ライン112A上に出力される。それに対応する制御信号もまたカラースペースコンバータ308により出力される。
【００４４】
フィルタ回路200は、カラースペースコンバータ308から制御信号及びYCrCbデータを受信するよう接続される。該フィルタ回路200はまた、ライン220を介してデータアンパッカ204からデータを受信するよう接続される。更に、該フィルタ回路200は、ライン115を介してクロック回路312からFFCLKを受信するよう接続され、及びライン114上の様々な入力制御信号SR70[5,1]及びSR71〜SR77を受信するよう構成される。既述のように、フィルタ回路200は、受信した入力データストリームを組み合わせて単一のフィルタリング済データラインを生成し、これをライン222を介してデータパッカ202へと出力する。図３Ａには、フィルタリングすべきデータを受信するための２つのライン112A,220しか示されていないが、これは同図を明瞭化するためである。フィルタ回路200は、一度に２つのデータストリームを組み合わせるものに限定されるものではない。該フィルタリングは、受信された様々な制御信号により制御され、FFCLKによりクロックが与えられるものである。
【００４５】
データパッカ202は、ライン222を介してフィルタ回路200からフィルタリング済データを受信するよう接続される。該データパッカ202はまた、ライン112Aを介してカラースペースコンバータ308から直接に外部フォーマット（この実施例の場合には4:4:4YCrCbフォーマット）のデータを受信するよう接続される。更に、データパッカ202は、書込制御回路302から制御信号を受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成され、及びクロック回路312からFFCLKを受信するよう接続される。既述のように、データパッカ202は、受信したデータラインを外部フォーマットから内部フォーマットへと変換し、次いでその再フォーマット後のラインを、ライン120又はライン124を介してラインバッファ108又はラインバッファ110の一方に書き込む。
【００４６】
ラインバッファ書込制御回路302は、データパッカ202からラインバッファ108又はラインバッファ110へのデータの書き込みを制御する。より詳細には、書込制御回路302は、カラースペースコンバータ308からの制御信号及びクロック回路312からのFFCLKを受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。これらの入力に応じて、書込制御回路302は、データパッカ202用の制御信号、及びライン128,130上のラインバッファ108,110用の書込制御信号を生成する。
【００４７】
データアンパッカ204は、ライン122,126を介してラインバッファ108,110からデータラインを受信するよう構成される。更に、該データアンパッカ204は、読出制御回路304からの制御信号を受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。既述のように、データアンパッカ204は、受信したデータラインを内部フォーマットから外部フォーマットへと変換し、次いで該データラインを、更なるフィルタリングのためにライン220上のフィルタ回路200へ送り、又は該データラインをライン116A上に出力する。
【００４８】
ラインバッファ読出制御回路304は、ラインバッファ108又はラインバッファ110からデータアンパッカ204へのデータの読み出しを制御する。より詳細には、読出制御回路304は、カラースペースコンバータ308からの制御信号及びクロック回路312からのFFCLKを受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。これらの入力に応じて、読出制御回路304は、データアンパッカ204用の制御信号、及びライン128,130上のラインバッファ108,110用の読出制御信号を生成する。
【００４９】
最後に、出力制御回路310が、ライン116A上のデータアンパッカ204から、又はライン112A上のカラースペースコンバータ308からのデータを受信するよう接続される。該出力制御回路310はまた、カラースペースコンバータ308からの制御信号を受信するよう接続され、クロック回路312からのFICLK,FFCLKを受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。出力制御回路310は、出力データ（FOD[23:0]で示す）をライン116を介して図１のディスプレイエンコーダ106へ送出する。出力制御回路310はまた、入力制御信号を、前記出力データに適した出力制御信号へと変換する。該出力制御信号は、ライン118を介してディスプレイエンコーダ116へと送られる。
【００５０】
上記の構成要素は、ノンインタレース入力データをインタレース出力データに変換するという文脈で説明されている。しかし、フリッカフィルタ装置104は、必ずしもフリッカフィルタリングを実施するものとは限らない。例えば、フリッカフィルタ装置104は、ｆの値を１に設定することにより、フリッカフィルタリングを行うことなく、ノンインタレースからインタレースへのデータ変換のみを実行することが可能である。例えば、フリッカフィルタリングは、変換が行われるか否かに関わらずSR70C[0]を表明しないことにより、ディセーブルにすることが可能である。次いで、出力制御回路310により提供される出力データは、ライン112A上のカラースペースコンバータ308から受信した未フィルタリング状態のデータとなり、出力クロックFODCLKは、FICLKとなる。これとは対照的に、フリッカフィルタリングがイネーブルにされた場合には、出力データは、ライン116A上のデータアンパッカ204からのデータとなり、出力クロックFODCLKは、FFCLKとなる。
【００５１】
ここで図３Ｂを参照する。同図は、フリッカフィルタ装置104の第２実施例360を示している。該第２実施例360は、好適には、カラースペースコンバータ350、９タップ彩度フィルタ352、複数のマルチプレクサ356,358、フィルタ及びアパーチャ補正回路354、及びその他の制御回路370,372,374,376,378を備えている。該フリッカフィルタ装置104の第２実施例360は、複数のデータパッカ202a,202b、複数のデータアンパッカ204a,204b,204c、第１のラインバッファ108、及び第２のラインバッファ110に接続されて図示されている。
【００５２】
カラースペースコンバータ350は、ＲＧＢ信号を受信するようデータソース102に接続されている。該カラースペースコンバータ350は、好適には、24ビットのＲＧＢを24ビットのYCrCbフォーマットへと変換する。この変換は、従来の態様で実施される。該カラースペースコンバータ350の出力は、９タップ彩度フィルタ352の入力に接続される。該９タップ彩度フィルタ352は、例えば係数{3,6,8,10,10,10,8,6,3}を使用し1／64のスケーリングを行って、上述の態様で彩度フィルタリングを実行する。該９タップ彩度フィルタ352の出力は、第１のマルチプレクサ356の入力、第２のマルチプレクサ358の入力、フリッカフィルタ及びアパーチャ補正回路354の入力、及び第２のデータパッカ202bの入力へ供給される。
【００５３】
第２のマルチプレクサ358はまた、データアンパッカ204の出力に接続された第２の入力を有しており、その制御入力はTVFFイネーブル信号を受信するよう接続される。このため、該第２のマルチプレクサ358は、データアンパッカ204からのフリッカフィルタリングされた信号を出力し、又は、９タップ彩度フィルタ352の出力からの直接のフリッカフィルタリングされていない信号を出力する。
【００５４】
第１のマルチプレクサ356の第１の入力は、上述のように９タップ彩度フィルタ352の出力に接続され、第２の入力は、フリッカフィルタ及びアパーチャ補正回路354の出力に接続される。第１のマルチプレクサ356は、その出力に、新たな到来データライン又はフリッカフィルタ及びアパーチャ補正回路354からのデータを提供する。次いで、該第１のマルチプレクサ356の出力は、第１のデータパッカ202aに接続され、該第１のデータパッカ202aは、第１のラインバッファ108に格納するためのデータをパックする。該第１のデータパッカ202aは、上述のデータパッカ202と同様に動作する。該第１のデータパッカ202aは、第１のマルチプレクサ356の出力に接続された入力と、第１のラインバッファ108の入力に接続された出力とを有している。
【００５５】
第１のラインバッファ108は、部分的にフリッカフィルタリングされたデータ及び部分和を格納するために使用される。該第１のラインバッファ108の出力は、ＴＶエンコーダ106へデータを送るためにデータアンパッカ204aの入力に接続される。第１のラインバッファ108の出力はまた、フリッカフィルタ及びアパーチャ補正回路354へデータを送るためにデータアンパッカ204bの入力に接続される。
【００５６】
データパッカ202b、第２のラインバッファ110、及びデータアンパッカ204cは、それぞれに対応する部分であるデータパッカ202a、第１のラインバッファ108、及びデータアンパッカ204bと同様に互いに接続される。しかし、データパッカ202bへの入力は、上述のように９タップ彩度フィルタ352の出力に接続され、データアンパッカ204cの出力は、フリッカフィルタ及びアパーチャ補正回路354の異なる入力に接続される。
【００５７】
最後に、第２実施例360は、ラインバッファ書込制御ユニット370、ラインバッファ読出制御ユニット372、クロックジェネレータ374（FODCLK信号を生成するための分周回路）、水平同期ユニット376、及び垂直同期ユニット378を含む、上記と同様の制御論理を提供するものである。当業者であれば、以降で説明するタイミングチャートに基づき、それらの制御ユニットの構成態様、及び図３Ｂに示すもの以外の構成要素を制御するためのその動作態様について理解されよう。
【００５８】
図４ないし図８は、図３Ａのフリッカフィルタ装置104の様々な動作方法を示している。図４ないし図７は、ノンインタレース入力データからのインタレース出力データの生成を示し、図８は、入力制御信号からの出力制御信号の生成を示している。
【００５９】
図４Ａ及び図４Ｂは、図３Ａのフリッカフィルタ装置104を用いた２タップフリッカフィルタリングのための方法を示すタイミングチャートである。図４Ａは、全部で480ラインを表示するインタレース出力の偶数フィールドの生成を示し、図４Ｂは、それに対応する奇数フィールドの生成を示している。該方法は480ラインの表示に限定されるものではない。２タップフィルタリングの場合には、ラインバッファ110は不要となる。
【００６０】
図４Ａ及び図４Ｂで用いる命名法は次の通りである。信号FIODDF,FIVSYNC....FOVSYNCは、図３Ａに関して上述したものと同様である。命名法「Ln」は、入力データラインｎを表している。このため、図４Ａ及び図４Ｂの480ラインの例では、１フレームのノンインタレース入力データは、FID[23:0]の行に示すように、L0,L1,..,L479で表される。命名法「Lm,n」は、入力データラインｍ及びｎを共にフィルタリングした結果として得られるデータラインを表している。出力データラインは、FOD[23:0]の行に示すように、図４Ａの偶数フィールドの場合には、L0,1;L2,3;...;L478,479となり、図４Ｂの奇数フィールドの場合には、L1,2;L3,4;...;L477,478;L479となる。
【００６１】
図４Ａは、偶数フィールドの生成を示している。ライン0(L0)は、フリッカフィルタ装置104により受信され（400）、ラインバッファ108に書き込まれる(402)。ライン1(L1)が受信されたとき(400)、ライン0がラインバッファ108から読み出され(406)、次いでライン1と共にフィルタリングされる。該フィルタリング済のラインL0,1はラインバッファ108に書き戻される(408)。これは、基本的には、ラインバッファ108についての読み出し−修正−書き込み動作である。フィルタリング済のデータL0,1がラインバッファ108に書き込まれると(408)、該データがラインバッファ108から読み出されて(410)、入力データが受信されるクロック速度の１／２のクロック速度で出力される。これと同じ処理が連続するラインについて繰り返されて偶数フィールドが生成される。
【００６２】
より詳細には、図３Ａを付加的に参照すると、ライン0は、入力レジスタ306により受信され(400)、カラースペースコンバータ308により外部4:4:4YCrCbフォーマットへと変換され、次いで該外部フォーマットから内部フォーマットへと変換され、書込制御回路302の制御下でデータパッカ202によりラインバッファ108に書き込まれる(402)。次いでライン1が入力レジスタ306により受信され(404)、カラースペースコンバータ308により外部フォーマットへと変換される。同時に、読出制御回路304の制御下で、ライン0がラインバッファ108から読み出され(406)、データアンパッカ204により外部フォーマットへと変換される。ライン0,1は、両方とも外部フォーマットであり、次いでフィルタ回路200により組み合わされてフィルタリング済ラインL0,1が生成される。該フィルタリング済ラインL0,1は、内部フォーマットへと変換され、書込制御回路302の制御下でデータパッカ202によりラインバッファ108へと書き戻される(408)。データアンパッカ204は、読出制御回路304の制御下でラインバッファ108からフィルタリング済データL0,1を読み出し、該データを外部フォーマットへと変換し、出力制御回路310を介してフィルタリング済ラインL0,1を出力する。
【００６３】
ラインバッファ108に対して１種類の書き込み(408)動作が実行されるが、２つの異なる種類の書き込み動作（即ち、以前に格納されたラインを読み出す動作(406)及び出力ラインを読み出す(410)動作）が実行されることはない。該２つの読み出し動作(406,410)は、２つの読出ポートと共にラインバッファ108を使用することにより実施することが可能である。しかし、図３Ａの好適実施例では、２つの読み出し動作(406,410)は、２つの読出ポインタLB1RD,LB1RD1を信号LB1RDSEL（どの読出ポインタがアクティブであるかを選択するもの）と共に使用して時間多重化される。その結果、ラインバッファ108は、単一の読出ポートしか必要でなくなる。
【００６４】
更に、第１の読出ポインタLB1RD及び書込ポインタLB1WRは両方ともLB1RST（この実施例ではFIHSYNC又はFIHDEのアップエッジに応じて生成される）によりリセットされる。第２の読出ポインタLB1RD1は、独立したリセット信号LB1RST1を有しており、該リセット信号は、この実施例では、２つの入力ライン毎に一回生成される。これは、２つの入力データライン毎に１つの出力データラインが生成されるからである。LB1RD1がまだラインバッファ108から能動的に読み出しを行っている際にリセット信号LB1RSTがときおり生成されるため、該リセット信号LB1RSTはラインバッファ108中のデータを破壊すべきではない。
【００６５】
以降の説明では、明瞭化のため、上記３つの段落に含まれる詳細事項については省略することとする。
【００６６】
図４Ｂの奇数フィールドは、該フィールドの最初と終わりにおける以下の特殊な場合と類似した態様で生成される。該フィールドの最初では、ライン0(L0)は使用されない。該フィールドの終わりでは、最後のインタレース出力ライン(L479)は、ライン479,480をフィルタリングすることにより生成されるべきであるが、ライン480は存在しない。このため、ライン479をフィルタリングしないことにより、又はライン479をそれ自体と共にフィルタリングすることにより、L479'が生成される。かかる特殊な場合を扱うための他の方法は、実施形態に応じて当業者が実施し得る自明の事項である。
【００６７】
図５Ａ及び図５Ｂは、図３Ａのフリッカフィルタ装置104を用いた３タップフリッカフィルタリングのための方法を示すタイミングチャートである。図４Ａ及び図４Ｂの場合と同様に、図５Ａは、480ラインを表示するインタレースフォーマットの偶数フィールドの生成を示し、図５Ｂは、それに対応する奇数フィールドの生成を示している。
【００６８】
図５Ｂには、フィルタリング済ラインL0,1,2の生成による基本的な動作が示されている。ライン0(L0)は受信されて（500）ラインバッファ108に書き込まれる(502)。ライン1(L1)が受信されると(400)、該ラインがラインバッファ108に書き込まれる(506)。ライン2(L2)が受信されると(508)、L0がラインバッファ110から読み出され(510)、L1がラインバッファ108から読み出される(512)。３つのラインL0,L1,L2が全て共にフィルタリングされ、その結果として得られたフィルタリング済ラインL0,1,2がラインバッファ108に書き戻される(514)。該フィルタリング済ラインL0,1,2がラインバッファ108に書き込まれると、次いで該ラインがラインバッファ108から読み出されて(516)、入力クロック速度の１／２のクロック速度で出力される(518)。ライン2はまた、フィルタリング済ラインL2,3,4の生成に備えてラインバッファ110に書き込まれる(520)。同様の処理が連続するラインについて繰り返される。
【００６９】
読出ポインタLB2RD及び書込ポインタLB2WRは、LB2RST（この実施例ではFIHSYNC又はFIHDEのアップエッジに応じて生成される）によりクリアされる。
【００７０】
各フィールドの最初と終わりで特殊な場合が生じ得る。例えば、図５Ａの偶数フィールドの場合、フィルタリング済ラインL0,1が特殊な場合となる。これは、ライン−1が存在しないからである。別の例として、図５Ｂの奇数フィールドの場合には、フィルタリング済ラインL478,479が特殊な場合となる。これは、ライン480が存在しないからである。既に上述したように、これらの特殊な場合を扱うための様々な方法が一般的に知られている。
【００７１】
図６Ａ及び図６Ｂは、図３Ａのフリッカフィルタ装置104を用いた３タップフリッカフィルタリングのための第２の方法を示すタイミングチャートである。この場合も、図６Ａは偶数フィールドの生成を示し、図６Ｂは奇数フィールドの生成を示している。
【００７２】
図６Ｂには、フィルタリング済ラインL0,1,2の生成による基本的な動作が示されている。ライン0(L0)は受信されて（600）ラインバッファ110に書き込まれる(602)。ライン1(L1)が受信されると(604)、ライン0がラインバッファ110から読み出され(606)、ライン1と共にフィルタリングされる。その結果として得られるフィルタリング済ラインL0,1は、中間的な結果であり、ラインバッファ108に書き込まれる(608)。ライン2(L2)が受信されると(610)、中間的な結果L0,1がラインバッファ108から読み出され(612)、ライン2と共にフィルタリングされる。次いでフィルタリング済ラインL0,1,2がラインバッファ108に書き戻される(614)。該フィルタリング済ラインL0,1,2がラインバッファ108に書き込まれると(614)、次いで該ラインがラインバッファ108から読み出されて(616)、入力クロック速度の１／２のクロック速度で出力される(618)。ライン2はまた、フィルタリング済ラインL2,3,4の生成に備えてラインバッファ110に書き込まれる(620)。同様の処理が連続するラインについて繰り返される。
【００７３】
この場合も、各フィールドの最初と終わりで特殊な場合が生じ得る。その例として、図６Ａのフィルタリング済ラインL0,1、及び図６Ｂのフィルタリング済ラインL478,479が挙げられる。
【００７４】
図７Ａ及び図７Ｂは、図３Ａのフリッカフィルタ装置104を用いた３タップフリッカフィルタリングのための第３の方法を示すタイミングチャートである。この場合も、図７Ａは偶数フィールドの生成を示し、図７Ｂは奇数フィールドの生成を示している。
【００７５】
図７Ｂには、フィルタリング済ラインL0,1,2の生成による基本的な動作が示されている。ライン0(L0)は受信されて（700）ラインバッファ108に書き込まれる(702)。ライン1(L1)が受信されると(604)、ライン0がラインバッファ108から読み出され(706)、ライン1と共にフィルタリングされる。その結果として得られるフィルタリング済ラインL0,1は、中間的な結果であり、ラインバッファ108に書き込まれる(708)。ライン2(L2)が受信されると(710)、中間的な結果L0,1がラインバッファ108から読み出され(712)、ライン2と共にフィルタリングされる。次いでフィルタリング済ラインL0,1,2がラインバッファ110に書き戻される(714)。該フィルタリング済ラインL0,1,2がラインバッファ110に書き込まれると(714)、次いで該ラインがラインバッファ110から読み出されて(716)、入力クロック速度の１／２のクロック速度で出力される(718)。ライン2はまた、フィルタリング済ラインL2,3,4の生成に備えてラインバッファ108に書き込まれる(720)。同様の処理が連続するラインについて繰り返される。この場合も、各フィールドの最初と終わりで特殊な場合が生じ得る。この方法は、ラインバッファ108のための第２の読出ポインタLB1RD1を必要としないという利点を有するものである。
【００７６】
図３Ａのフリッカフィルタ装置104は、上述の２タップ又は３タップフリッカフィルタリング方法の何れをも実施可能なものである。このため、図３Ａのフリッカフィルタ装置104の１つの利点は、異なるタップ数を用いた異なるフリッカフィルタ機能を同一ハードウェアを使用して実施することができる点である。
【００７７】
図８は、図３のフリッカフィルタ装置104を用いた入力制御信号からの出力制御信号の生成を示すタイミングチャートである。より詳細には、出力制御回路310は、ノンインタレース入力制御信号FIHSYNC,FIHDE,FIVDE,FIVBLANK,FIVSYNCからインタレース出力制御信号FOHSYNC,PODE,FOVSYNCを生成する。ノンインタレースフォーマットからインタレースフォーマットへの変換の結果として、出力データが生成される速度の２倍の速度で入力データが受信される。
【００７８】
図８の好適実施例では、出力制御信号の生成は、偶数フィールドの最初で開始される。同図は、この開始に対応する期間を示している。
【００７９】
インタレース出力制御信号FOHSYNCは次のようにして生成される。出力制御回路310のうち信号FOHSYNCを生成する部分は、偶数フィールドにおける（即ち信号FIODDFが低レベル804である）垂直ブランク(FIVBLANK)のダウンエッジ802に続く水平表示イネーブル信号(FIHDE)の最初のアップエッジ800でリセットされる。奇数フィールドではリセットは生じない。出力制御回路310は、信号FIHSYNCの開始位置T1を決定する。これは、信号FIHDEのアップエッジ800と信号FIHSYNCのアップエッジ806との間の時間である。出力制御回路310はまた、信号FIHSYNCの幅T2を決定する。T1及びT2に２が乗算されて、インタレース水平同期出力FOHSYNCが生成される。該出力FOHSYNCは信号FIHDEの前縁800に関係するものである。
フリッカフィルタデータパイプライン遅延もまた、出力FOHSYNCの生成に加えられる。図８では、フリッカフィルタ装置200を介した遅延とカラースペースコンバータ308におけるデータ処理時の遅延とを一致させるための待ち時間が提供される。
【００８０】
信号FODEは、信号FIHSYNCのダウンエッジ812からFIHDEの次の前縁814までの期間T3を決定することにより生成される。パラメータT1,T2,T3の全てに２が乗算されて、インタレース出力イネーブル信号FODEが生成され、これもまた信号FIHDEに関連するものとなる。
【００８１】
図８の実施例では、信号FOHSYNCの生成は、最初のアクティブ入力ライン(L0)の１ライン前に開始し、又は、最初のアクティブ出力データ(L0,1)及び出力表示イネーブル信号(FODE)から２ライン早く開始する。その結果として、信号FOHSYNCとFODE及びFCD[23:0]との正しい同期が生じることになる。一般に、信号FOHSYNCの生成は、該信号FOHSYNCが２つの出力ライン間で生成されることを確実にするポイントで開始されなければならない。
【００８２】
信号FOVSYNCは、信号FIVSYNCを、フリッカフィルタデータパイプライン遅延だけ遅延させることにより、またTV VSYNC遅延レジスタ(SR78)で指定された量だけ遅延させることにより、生成される。SR78により指定された量だけFIVSYNCのアップエッジ及びダウンエッジを遅延させるために使用されるカウンタは、FFCLK/16だけインクリメントされる。垂直同期を１水平時間よりも大きく遅延させることが可能であるため、信号FIVSYNCは、上述のタイミングチャートに示すものよりも１ライン早く生成され、次いでほぼ１水平時間だけ遅延されるように、随意選択的にプログラムすることが可能である。これは極めて推奨されるものとなる。FOVSYNCをFOHSYNCにかかわらず配置することができるからである。該遅延は、ＣＲＴコントローラのプログラミングに基づくタイミングによって決まる。
【００８３】
本発明の特定の好適実施例に関してかなり詳細に本発明の説明を行ってきたが、他の実施例もまた実施可能である。例えば、本発明は、当業界で周知の技術を用いて半導体デバイス上の集積回路中に組み込むことが可能である。よって、特許請求の範囲に係る本発明の思想及び範囲は、本書に含まれる好適実施例の記述に限定されるべきではない。
【図面の簡単な説明】
【図１】 本発明を含むシステムを示すブロック図である。
【図２】 図１のフリッカフィルタ装置104の好適実施例を示すブロック図であり、該装置を介したデータフローを示すために使用する。
【図３Ａ】 図１及び図２のフリッカフィルタ装置104の好適実施例を示すブロック図である。
【図３Ｂ】 フリッカフィルタ装置104の第２の代替実施例を示すブロック図である。
【図４Ａ】 図３のフリッカフィルタ装置104を利用した２タップフリッカフィルタリング方法を示すタイミングチャートである。
【図４Ｂ】 図３のフリッカフィルタ装置104を利用した２タップフリッカフィルタリング方法を示すタイミングチャートである。
【図５Ａ】 図３のフリッカフィルタ装置104を利用した３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図５Ｂ】 図３のフリッカフィルタ装置104を利用した３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図６Ａ】 図３のフリッカフィルタ装置104を利用した第２の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図６Ｂ】 図３のフリッカフィルタ装置104を利用した第２の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図７Ａ】 図３のフリッカフィルタ装置104を利用した第３の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図７Ｂ】 図３のフリッカフィルタ装置104を利用した第３の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図８】 図３Ｂのフリッカフィルタ装置360を利用した入力制御信号からの出力制御信号の生成を示すタイミングチャートである。
【符号の説明】
104 フリッカフィルタ装置
200 フィルタ回路
202 データパッカ
204 データアンパッカ
【発明の属する技術分野】
本発明は、一般にテレビ上への表示のためのコンピュータグラフィクス処理に関し、特にコンピュータグラフィクスのフリッカフィルタリングに関する。
【０００２】
【従来の技術】
新技術の継続的な開発の結果として、コンピュータ（特にコンピュータモニタ）とテレビとの差異が不明瞭になってきた。換言すれば、コンピュータインターネット及びワールドワイドウェブといったコンピュータネットワークは排他的なコンピュータ事象であったが、今や、テレビはそれらのネットワークにアクセスするために使用することも可能である。別の例として、放送エンターテイメントは、テレビという領域にきっちりと属するものであった。しかし、今や、多くのサービスプロバイダがコンピュータネットワークを介してコンピュータユーザにエンターテイメントを提供している。この収束の結果として、当初はコンピュータを意図したコンピュータグラフィクスをテレビ上に表示する必要がある。
【０００３】
しかし、テレビとコンピュータとは、一般に互換性のないグラフィクスフォーマットを使用している。例えば、コンピュータモニタ及びフラットパネルディスプレイ用の多くのフォーマットはノンインタレース式である。換言すれば、コンピュータグラフィクスのフレーム全体は一度に更新される。これとは対照的に、多くの一般的なテレビ用フォーマットはインタレース式であり、これは、１フレームが奇数フィールド及び偶数フィールドへと分割され、その内の一方のフィールド又は１フレームの１／２のみが一度に更新されることを意味している。
【０００４】
その結果として、コンピュータグラフィクスをテレビ上に表示するためには、コンピュータグラフィクスをノンインタレースフォーマットからインタレースフォーマットへと変換しなければならない場合が多い。この変換は、典型的には、表示するラインのドロップ（即ちライン数の削減）処理を含むものとなる。しかし、これは、ノンインタレースフォーマットからインタレースフォーマットへの変換の結果として、望ましくない視覚的な影響を生じさせるものとなる。
【０００５】
該変換処理に加え、従来技術では、フリッカフィルタリングを実行して画質を改善している。２つの一般的なタイプのフリッカフィルタリングは、２タップフィルタリング及び３タップフィルタリングである。これらの場合には、２つ又は３つのノンインタレースラインが組み合わされて各インタレースラインが形成される。従来技術では、奇数フィールド及び偶数フィールドの両方をドロップして垂直方向でノンインタレースイメージをインタレース式ディスプレイの走査線と一致させることにより、フリッカフィルタリングを達成しようとした。
【０００６】
しかし、この従来技術による方法には２つの問題がある。第１に、従来技術は、フリッカフィルタリング及び変換を直列的に順次実行することを必要とする。更に、各処理、即ちフリッカフィルタリング及び変換の各々は、それ自体のハードウェア又は汎用グラフィックプロセッサをソフトウェアと共に使用して実行することを必要とする。更に、従来技術は、２タップフィルタリング及び３タップフィルタリングを両方とも実行する方法を提供するものではない。
【０００７】
【発明が解決しようとする課題】
このため、２タップフィルタリング及び３タップフィルタリングを両方とも実施することが可能な方法が必要とされている。更に、それらの処理を実行すると共にハードウェア要件を最小限に抑える必要がある。
【０００８】
【課題を解決するための手段】
本発明によれば、コンピュータグラフィクスデータのノンインタレースラインの２タップフリッカフィルタリング及び３タップフリッカフィルタリングを両方とも実行することが可能な装置は、データパッカ(packer)、データアンパッカ(unpacker)、及びフィルタ回路を備えたものとなる。
【０００９】
該フィルタ回路は、コンピュータグラフィクスソースからノンインタレースラインを受信し、また、２つのラインバッファに一時的に格納されているラインを受信する。該フィルタ回路は、受信したラインをフィルタリングしてフィルタリング済ラインを形成する。前記データパッカは、前記フィルタリング済ラインをラインバッファに適したフォーマットへと変換し、次いでそれをラインバッファに書き込む。前記データアンパッカは、該ラインバッファに格納されているラインを読み出し、それをフィルタ回路に適したフォーマットへと変換する。該読み出されたラインは、フィルタ回路に送られて更なるフィルタリングが行われ、又は表示のために出力される。２タップフリッカフィルタリング及び３タップフリッカフィルタリングは、読み出し、書き込み、及びフィルタリング処理の順番及び／又は数を変更することにより達成することができる。
【００１０】
２タップフリッカフィルタリング及び３タップフリッカフィルタリングを両方とも同一ハードウェアにより達成することが可能であるため、本発明は特に有利なものとなる。更に、読み出し、書き込み、及びフィルタリングという同一の基本的な機能を用いて２タップ及び３タップフリッカフィルタリングが達成されるため、前記ハードウェアが単純なものとなる。
【００１１】
本発明は、他の利点及び特徴を有するものであり、これについては以下に示す発明の詳細な説明及び特許請求の範囲を図面と共に参照することにより容易に明かとなろう。
【００１２】
【発明の実施の形態】
図１は、本発明を含むシステム100を示すブロック図である。該システム100は、データソース102、フリッカフィルタ装置104、ディスプレイエンコーダ106、及び２つのラインバッファ108,110を備えている。データソース102は、入力データ信号及び入力制御信号をライン112,114をそれぞれ介してフリッカフィルタ装置104へ送るよう接続されている。フリッカフィルタ装置104はまた、多数の入力データ及び個々の制御信号を受信し処理することが可能である、ということが当業者には理解されよう。フリッカフィルタ装置104は、出力データ信号及び出力制御信号をそれぞれライン116,118を介してディスプレイエンコーダ106へ送るよう接続されている。該フリッカフィルタ装置104はまた、ライン120,122;124,126をそれぞれ介してラインバッファ108,110との間でデータの読み書きを行うよう接続されている。該読み書き動作は、フリッカフィルタ装置104からライン128,130をそれぞれ介してラインバッファ108,110へ送られる制御信号により制御される。
【００１３】
データソース102は、ノンインタレース方式のコンピュータグラフィクス及びそれに対応する制御信号をフリッカフィルタ装置104に提供する。一実施例では、データソース102は、ストリームプロセッサ又はそれ以外の同様のグラフィクスエンジンであり、特定的にはＣＲＴコントローラである。典型的な実施例では、データソース102は、S3 Incorporated（Santa Clara, California）製のグラフィクスコントローラTrio 64V+又はVIRGE（商標）である。一好適実施例では、データソース102はＭＵＸであり、これは、ストリームプロセッサを含む多数の異なるデータソースから選択することが可能なものである。一好適実施例では、データソース102からライン112上への入力データはＲＧＢフォーマットのディジタルデータである。
【００１４】
フリッカフィルタ装置104は、ライン112上のノンインタレース入力データを受信し、該データのフリッカフィルタリングを行って、インタレース出力データをライン116上に生成する。フリッカフィルタ装置104はまた、それに対応する出力制御信号をライン118上に生成する。一好適実施例では、フリッカフィルタ装置104は、４つの動作モードを有している。第１に、２タップフィルタモードにおいて、フリッカフィルタ装置104は、２ラインのノンインタレース入力データを組み合わせてインタレース出力データの各ラインを生成する。第２に、３タップフィルタモードにおいて、フリッカフィルタ装置104は、３ラインのノンインタレース入力データを組み合わせてインタレース出力データの各ラインを生成する。第３に、フィルタなしモードにおいて、フリッカフィルタ装置104は、ライン112上のノンインタレース入力データを受信し、該データをフリッカフィルタリングを行うことなくライン116を介してディスプレイエンコーダ106へと通過させる。第４に、変換専用モードにおいて、フリッカフィルタ装置104は、ノンインタレース入力データを受信し、該データをノンインタレース式からインタレース式へと変換し、次いでその変換結果をフリッカフィルタリングを行うことなくライン116を介してディスプレイエンコーダ106へ渡す。
【００１５】
ディスプレイエンコーダ106は、ライン116上のインタレース出力データを受信し、表示装置（図１には図示せず）のためのインタレースデータ源を提供するものとなる。例えば、一好適実施例では、表示装置はテレビであり、ディスプレイエンコーダ106はＴＶエンコーダである。ＴＶエンコーダ106は、ライン116上の受信データを、ディジタル形式からアナログ形式へと変換し、及び／又は離散的時間信号から連続的時間信号へと変換し、及び／又は様々なカラーフォーマット間で変換することが可能である。
【００１６】
ラインバッファ108,110はフリッカフィルタリング中に利用される。一好適実施例では、ラインバッファ108,110の内の一方のみが２タップフィルタリングに使用され、また両方のラインバッファ108,110が３タップフィルタリングに使用される。
【００１７】
一好適実施例では、ラインバッファ108,110は、他の目的にも使用することが可能な多目的スタティックＲＡＭである。例えば、フリッカフィルタ装置104が２タップモードにあり、ラインバッファ108が２タップフィルタリングに使用される場合、ラインバッファ110は、それ以外の（おそらくは全く無関係の）目的のために使用することが可能である。１つの特定の具体例としての一好適実施例では、データソース102はストリームプロセッサであり、ラインバッファ110は該ストリームプロセッサと共有される。２タップモードでは、ストリームプロセッサは、ラインバッファ110を使用して２次ストリームの垂直方向の補間を行う。フィルタなしモードでは、テレビ会議用の第２のビデオストリームのサポートといった他の目的にラインバッファ108,110を使用することが可能である。
【００１８】
図２は、図１のフリッカフィルタ装置104の好適実施例を示すブロック図である。同図を用いて該装置を介したデータフローを例示する。該フリッカフィルタ装置104は、フィルタ回路200、データパッカ202、及びデータアンパッカ204を備えている。図２に示すラインは全てデータラインである。
【００１９】
フィルタ回路200は、２つの入力及び１つの出力を有している。第１の入力は、ライン112A上の外部フォーマットの入力データを受信するよう構成されており、第２の入力は、データアンパッカ204からのライン220上のデータを受信するよう接続されている。また該フィルタ回路200の出力は、ライン222を介してデータパッカ202にデータを送るよう接続されている。フィルタ回路200は、（１ラインのコンピュータグラフィクスをそれぞれ表す）２つの入力データストリームを組み合わせて単一のフィルタリング済データラインを生成し、それをデータパッカ202へ出力する。一好適実施例では、フィルタ回路200は、該２つの入力ラインの加重和(weighted sum)を形成する。換言すれば、入力ラインの各々に定数を乗算し、次いでその２つの積が加算されて、前記フィルタリング済データラインが形成される。他の実施例では、フィルタ回路200は、３つ以上のデータストリームを組み合わせて単一のフィルタリング済データラインを形成すること、及び／又はライン112A及びライン220の何れか一方で２つ以上のデータストリームを受信することが可能である。例えば、フィルタ回路200は、第１のラインにｆを乗算し第２のラインに(１−ｆ)を乗算する（但し０≦ｆ≦１）ような標準的なフィルタを使用することが可能である。より詳細には、かかる典型的なフィルタは、行１からの１ピクセル（Row1）と行２からの１ピクセル（Row2）とを用いることにより次式で与えられる。
【００２０】
【数１】
この例の場合、それらのピクセルは各々８ビットであり、ｆ＝４ビットである。よって、各々の分子は12ビットである。16で除算することにより、結果が８ビットに縮小される。
【００２２】
データパッカ202は、ライン120,124を介してラインバッファ108,110にデータラインを書き込むよう構成されている。該データパッカ202は、フィルタ回路200からフィルタリング済データラインを受信し、該ラインをその外部フォーマットから内部フォーマットへと変換し、次いでそのラインをラインバッファ108,110の一方に書き込む。
【００２３】
ここで、用語「内部」及び「外部」は、ラインバッファ108,110に対するものである。即ち、「内部フォーマット」とは、ラインバッファ108,110にデータを格納する場合に使用されるフォーマットであり、「外部フォーマット」とは、フィルタ回路200内でデータを処理する際に使用されるフォーマットである。
【００２４】
一好適実施例では、「外部フォーマット」は4:4:4符号付きYCrCbフォーマットであり、「内部フォーマット」は4:2:2又は4:1:1YCrCbフォーマットとすることが可能である。多くのフィルタが輝度値（YCrCbにおけるY）に大きく依存するものであるため、YCrCbフォーマットは有利なものとなる。4:2:2又は4:1:1フォーマットは、4:4:4フォーマットよりも短いため、一層小さなラインバッファ108,110を使用することが可能となり、また代替的には、同じサイズのラインバッファを使用して一層複雑なフィルタリングを達成することが可能となる。例えば、4:4:4フォーマットで24ビット／ピクセル(bpp)を必要とするデータは、4:2:2フォーマットでは16bppを必要とし、4:1:1フォーマットでは12bppを必要とする。データパッカ202による4:4:4YCrCbフォーマットから4:2:2又は4:1:1YCrCbフォーマットへのデータ変換は、当業界で周知の幾つかの回路を使用して実施することが可能である。
【００２５】
データアンパッカ204は、ライン122,126を介してラインバッファ108,110からそれぞれデータラインを読み出すよう構成されている。該データアンパッカ204は、ラインバッファ108又はラインバッファ110からデータラインを読み出し、該データラインを内部フォーマットから外部フォーマットへと変換し、次いで該データラインを更なるフィルタリングのためにフィルタ回路200へ送り、又は該データラインをライン116A上に出力する。データアンパッカ204は、当業界で周知の従来の回路又は方法を使用して、4:2:2又は4:1:1YCrCbフォーマットから4:4:4YCrCbフォーマットへのデータ変換を行う。
【００２６】
フリッカフィルタ装置104の全般的な動作は次のように生じる。ラインバッファ108及び／又はラインバッファ110は、中間的な結果を保持する。データアンパッカ204は、それらの中間的な結果をラインバッファ108,110から読み出す。該中間的な結果が完全なインタレースラインである場合には該結果がライン116A上に出力され、また該中間的な結果が完全なインタレースラインでない場合には、フィルタ回路が、該中間的な結果を、ライン112A上で受信される到来するノンインタレースラインと組み合わせる。次いで新たな中間的な結果がデータパッカ202によりラインバッファ108,110に書き込まれ、処理が繰り返される。
【００２７】
代替的な実施例では、データパッカ202は、ライン112A上の外部フォーマットの入力データを受信し、これによりかかるデータを最初にフィルタ回路200を通過させることなくラインバッファ108,110に直接書き込むことが可能となるように構成される。
【００２８】
図３Ａは、図１及び図２のフリッカフィルタ装置104の好適実施例を一層詳細に示すブロック図である。図２に示した構成要素に加えて、該フリッカフィルタ装置104は、ラインバッファ書込制御回路302、ラインバッファ読出制御回路304、入力レジスタ306、カラースペースコンバータ308、出力制御回路310、及びクロック回路312を備えている。かかる様々な構成要素が如何に接続されるかについて説明する前に、フリッカフィルタ装置104により送受信される様々な信号について説明するのが有用であろう。
【００２９】
ライン112上の入力データは24ビットのＲＧＢデータを含み、これをFID[23:0]で示す。
【００３０】
ライン114上の入力制御信号は、フリッカフィルタ装置104の動作を制御するための制御信号、及び入力データの表示を制御するための制御信号を含む。前者は、以下の表１に示す信号を含み、後者は、図３Ａに「制御」と示し、表２に要約したものである。
【００３１】
【表１：フリッカフィルタ装置１０４を制御するための入力制御信号】
【表２：入力データの表示を制御するための入力制御信号】
ライン116上の出力データは、FOD[23:0]で示す24ビットの4:4:4YCrCbデータを含む。
【００３４】
ライン118上の出力制御信号は、以下の表３に示す各信号を含む。
【００３５】
【表３：出力制御信号】
図３Ａの好適実施例では、ラインバッファ108,110は、720個の16ビットピクセル、又は900個の12ビットピクセルを格納することができる。データは、128ビットチャンク(chunk：塊)でラインバッファ108,110との間で読み書きが行われ、これをLB1DW[127:0]、LB1DR[127:0]、LB2DW[127:0]、及びLB2DR[127:0]で示す。
【００３７】
ラインバッファ108は、２つの読出ポインタ及び１つの書込ポインタを含む。ライン128上のラインバッファ108用の制御信号は以下の表４に示す信号を含む。
【００３８】
【表４：ラインバッファ１０８のための制御信号】
ラインバッファ110は、１つの読出ポインタ及び１つの書込ポインタを含む。ライン130上の該ラインバッファ110用の制御信号は、LB2RD、読出パルス、LB2WR、書込パルス、及びLB2RST（読出及び書込ポインタ用のリセット）を含む。
【００４０】
ここで、フリッカフィルタ装置104における各構成要素の接続及び基本的な機能について説明することとする。
【００４１】
クロック回路312は、ライン114上の入力クロックFIDCLK及び他の様々な入力制御信号を受信し、２つのクロックFICLK,FFCLKを出力するよう構成されている。より詳細には、FIDCLKが反転され、次いでCR3D[0](回路イネーブル)及びSR70[0]（フリッカフィルタイネーブル）でゲートされて、FICLKが生成され、これにより、入力データ及び入力制御信号が入力レジスタ306にラッチされ、及びカラースペースコンバータ308にクロックが与えられる。次いで、該FICLKが反転され、SR70[0]でゲートされて、FFCLKが生成され、これによりフリッカフィルタ装置104の残りの構成要素にクロックが与えられる。FIDCLKからFICLKへのスキューの各々は、好適には、最小クロック周期の１／２よりも小さいものとなる。
【００４２】
入力レジスタ306は、ライン112上の入力データ及びライン114上の制御信号を受信するよう構成され、またクロック回路312からクロックFICLKを受信するよう接続される。該入力レジスタ306は、FICLKのアップエッジで入力データ及び入力制御信号をラッチし、次いでラッチした制御信号及びＲＧＢデータ（FFD[23:0]で示す）を出力する。
【００４３】
カラースペースコンバータ308は、入力レジスタ306から制御信号及びＲＧＢデータFFD[23:0]を受信するよう接続され、またクロック動作のためにクロック回路312からFICLKを受信するよう接続される。カラースペースコンバータ308はまた、ライン114上の様々な他の入力制御信号を受信するよう構成される。カラースペースコンバータ308は、入力データについての初期のカラー処理を（部分的にはライン114上で受信した制御信号に応じて）実行する。より詳細には、カラースペースコンバータ308は、入力データをＲＧＢフォーマットから4:4:4符号付きYCrCbフォーマット（即ち外部フォーマット）へと変換する。カラースペースコンバータ308はまた、カラー調整又は彩度フィルタリング(chroma filtering)といった他の初期処理を実行することが可能である。一好適実施例では、カラースペースコンバータ308は、その出力について彩度フィルタリングを実行する９タップ彩度フィルタ(図示せず)を含むものとなる。好適には、該彩度フィルタは、係数{3,6,8,10,10,10,8,6,3}を使用し、1／64にスケーリングするものとなる。処理後のデータは、YCrCbフォーマットであり、ライン112A上に出力される。それに対応する制御信号もまたカラースペースコンバータ308により出力される。
【００４４】
フィルタ回路200は、カラースペースコンバータ308から制御信号及びYCrCbデータを受信するよう接続される。該フィルタ回路200はまた、ライン220を介してデータアンパッカ204からデータを受信するよう接続される。更に、該フィルタ回路200は、ライン115を介してクロック回路312からFFCLKを受信するよう接続され、及びライン114上の様々な入力制御信号SR70[5,1]及びSR71〜SR77を受信するよう構成される。既述のように、フィルタ回路200は、受信した入力データストリームを組み合わせて単一のフィルタリング済データラインを生成し、これをライン222を介してデータパッカ202へと出力する。図３Ａには、フィルタリングすべきデータを受信するための２つのライン112A,220しか示されていないが、これは同図を明瞭化するためである。フィルタ回路200は、一度に２つのデータストリームを組み合わせるものに限定されるものではない。該フィルタリングは、受信された様々な制御信号により制御され、FFCLKによりクロックが与えられるものである。
【００４５】
データパッカ202は、ライン222を介してフィルタ回路200からフィルタリング済データを受信するよう接続される。該データパッカ202はまた、ライン112Aを介してカラースペースコンバータ308から直接に外部フォーマット（この実施例の場合には4:4:4YCrCbフォーマット）のデータを受信するよう接続される。更に、データパッカ202は、書込制御回路302から制御信号を受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成され、及びクロック回路312からFFCLKを受信するよう接続される。既述のように、データパッカ202は、受信したデータラインを外部フォーマットから内部フォーマットへと変換し、次いでその再フォーマット後のラインを、ライン120又はライン124を介してラインバッファ108又はラインバッファ110の一方に書き込む。
【００４６】
ラインバッファ書込制御回路302は、データパッカ202からラインバッファ108又はラインバッファ110へのデータの書き込みを制御する。より詳細には、書込制御回路302は、カラースペースコンバータ308からの制御信号及びクロック回路312からのFFCLKを受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。これらの入力に応じて、書込制御回路302は、データパッカ202用の制御信号、及びライン128,130上のラインバッファ108,110用の書込制御信号を生成する。
【００４７】
データアンパッカ204は、ライン122,126を介してラインバッファ108,110からデータラインを受信するよう構成される。更に、該データアンパッカ204は、読出制御回路304からの制御信号を受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。既述のように、データアンパッカ204は、受信したデータラインを内部フォーマットから外部フォーマットへと変換し、次いで該データラインを、更なるフィルタリングのためにライン220上のフィルタ回路200へ送り、又は該データラインをライン116A上に出力する。
【００４８】
ラインバッファ読出制御回路304は、ラインバッファ108又はラインバッファ110からデータアンパッカ204へのデータの読み出しを制御する。より詳細には、読出制御回路304は、カラースペースコンバータ308からの制御信号及びクロック回路312からのFFCLKを受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。これらの入力に応じて、読出制御回路304は、データアンパッカ204用の制御信号、及びライン128,130上のラインバッファ108,110用の読出制御信号を生成する。
【００４９】
最後に、出力制御回路310が、ライン116A上のデータアンパッカ204から、又はライン112A上のカラースペースコンバータ308からのデータを受信するよう接続される。該出力制御回路310はまた、カラースペースコンバータ308からの制御信号を受信するよう接続され、クロック回路312からのFICLK,FFCLKを受信するよう接続され、及びライン114上の入力制御信号を受信するよう構成される。出力制御回路310は、出力データ（FOD[23:0]で示す）をライン116を介して図１のディスプレイエンコーダ106へ送出する。出力制御回路310はまた、入力制御信号を、前記出力データに適した出力制御信号へと変換する。該出力制御信号は、ライン118を介してディスプレイエンコーダ116へと送られる。
【００５０】
上記の構成要素は、ノンインタレース入力データをインタレース出力データに変換するという文脈で説明されている。しかし、フリッカフィルタ装置104は、必ずしもフリッカフィルタリングを実施するものとは限らない。例えば、フリッカフィルタ装置104は、ｆの値を１に設定することにより、フリッカフィルタリングを行うことなく、ノンインタレースからインタレースへのデータ変換のみを実行することが可能である。例えば、フリッカフィルタリングは、変換が行われるか否かに関わらずSR70C[0]を表明しないことにより、ディセーブルにすることが可能である。次いで、出力制御回路310により提供される出力データは、ライン112A上のカラースペースコンバータ308から受信した未フィルタリング状態のデータとなり、出力クロックFODCLKは、FICLKとなる。これとは対照的に、フリッカフィルタリングがイネーブルにされた場合には、出力データは、ライン116A上のデータアンパッカ204からのデータとなり、出力クロックFODCLKは、FFCLKとなる。
【００５１】
ここで図３Ｂを参照する。同図は、フリッカフィルタ装置104の第２実施例360を示している。該第２実施例360は、好適には、カラースペースコンバータ350、９タップ彩度フィルタ352、複数のマルチプレクサ356,358、フィルタ及びアパーチャ補正回路354、及びその他の制御回路370,372,374,376,378を備えている。該フリッカフィルタ装置104の第２実施例360は、複数のデータパッカ202a,202b、複数のデータアンパッカ204a,204b,204c、第１のラインバッファ108、及び第２のラインバッファ110に接続されて図示されている。
【００５２】
カラースペースコンバータ350は、ＲＧＢ信号を受信するようデータソース102に接続されている。該カラースペースコンバータ350は、好適には、24ビットのＲＧＢを24ビットのYCrCbフォーマットへと変換する。この変換は、従来の態様で実施される。該カラースペースコンバータ350の出力は、９タップ彩度フィルタ352の入力に接続される。該９タップ彩度フィルタ352は、例えば係数{3,6,8,10,10,10,8,6,3}を使用し1／64のスケーリングを行って、上述の態様で彩度フィルタリングを実行する。該９タップ彩度フィルタ352の出力は、第１のマルチプレクサ356の入力、第２のマルチプレクサ358の入力、フリッカフィルタ及びアパーチャ補正回路354の入力、及び第２のデータパッカ202bの入力へ供給される。
【００５３】
第２のマルチプレクサ358はまた、データアンパッカ204の出力に接続された第２の入力を有しており、その制御入力はTVFFイネーブル信号を受信するよう接続される。このため、該第２のマルチプレクサ358は、データアンパッカ204からのフリッカフィルタリングされた信号を出力し、又は、９タップ彩度フィルタ352の出力からの直接のフリッカフィルタリングされていない信号を出力する。
【００５４】
第１のマルチプレクサ356の第１の入力は、上述のように９タップ彩度フィルタ352の出力に接続され、第２の入力は、フリッカフィルタ及びアパーチャ補正回路354の出力に接続される。第１のマルチプレクサ356は、その出力に、新たな到来データライン又はフリッカフィルタ及びアパーチャ補正回路354からのデータを提供する。次いで、該第１のマルチプレクサ356の出力は、第１のデータパッカ202aに接続され、該第１のデータパッカ202aは、第１のラインバッファ108に格納するためのデータをパックする。該第１のデータパッカ202aは、上述のデータパッカ202と同様に動作する。該第１のデータパッカ202aは、第１のマルチプレクサ356の出力に接続された入力と、第１のラインバッファ108の入力に接続された出力とを有している。
【００５５】
第１のラインバッファ108は、部分的にフリッカフィルタリングされたデータ及び部分和を格納するために使用される。該第１のラインバッファ108の出力は、ＴＶエンコーダ106へデータを送るためにデータアンパッカ204aの入力に接続される。第１のラインバッファ108の出力はまた、フリッカフィルタ及びアパーチャ補正回路354へデータを送るためにデータアンパッカ204bの入力に接続される。
【００５６】
データパッカ202b、第２のラインバッファ110、及びデータアンパッカ204cは、それぞれに対応する部分であるデータパッカ202a、第１のラインバッファ108、及びデータアンパッカ204bと同様に互いに接続される。しかし、データパッカ202bへの入力は、上述のように９タップ彩度フィルタ352の出力に接続され、データアンパッカ204cの出力は、フリッカフィルタ及びアパーチャ補正回路354の異なる入力に接続される。
【００５７】
最後に、第２実施例360は、ラインバッファ書込制御ユニット370、ラインバッファ読出制御ユニット372、クロックジェネレータ374（FODCLK信号を生成するための分周回路）、水平同期ユニット376、及び垂直同期ユニット378を含む、上記と同様の制御論理を提供するものである。当業者であれば、以降で説明するタイミングチャートに基づき、それらの制御ユニットの構成態様、及び図３Ｂに示すもの以外の構成要素を制御するためのその動作態様について理解されよう。
【００５８】
図４ないし図８は、図３Ａのフリッカフィルタ装置104の様々な動作方法を示している。図４ないし図７は、ノンインタレース入力データからのインタレース出力データの生成を示し、図８は、入力制御信号からの出力制御信号の生成を示している。
【００５９】
図４Ａ及び図４Ｂは、図３Ａのフリッカフィルタ装置104を用いた２タップフリッカフィルタリングのための方法を示すタイミングチャートである。図４Ａは、全部で480ラインを表示するインタレース出力の偶数フィールドの生成を示し、図４Ｂは、それに対応する奇数フィールドの生成を示している。該方法は480ラインの表示に限定されるものではない。２タップフィルタリングの場合には、ラインバッファ110は不要となる。
【００６０】
図４Ａ及び図４Ｂで用いる命名法は次の通りである。信号FIODDF,FIVSYNC....FOVSYNCは、図３Ａに関して上述したものと同様である。命名法「Ln」は、入力データラインｎを表している。このため、図４Ａ及び図４Ｂの480ラインの例では、１フレームのノンインタレース入力データは、FID[23:0]の行に示すように、L0,L1,..,L479で表される。命名法「Lm,n」は、入力データラインｍ及びｎを共にフィルタリングした結果として得られるデータラインを表している。出力データラインは、FOD[23:0]の行に示すように、図４Ａの偶数フィールドの場合には、L0,1;L2,3;...;L478,479となり、図４Ｂの奇数フィールドの場合には、L1,2;L3,4;...;L477,478;L479となる。
【００６１】
図４Ａは、偶数フィールドの生成を示している。ライン0(L0)は、フリッカフィルタ装置104により受信され（400）、ラインバッファ108に書き込まれる(402)。ライン1(L1)が受信されたとき(400)、ライン0がラインバッファ108から読み出され(406)、次いでライン1と共にフィルタリングされる。該フィルタリング済のラインL0,1はラインバッファ108に書き戻される(408)。これは、基本的には、ラインバッファ108についての読み出し−修正−書き込み動作である。フィルタリング済のデータL0,1がラインバッファ108に書き込まれると(408)、該データがラインバッファ108から読み出されて(410)、入力データが受信されるクロック速度の１／２のクロック速度で出力される。これと同じ処理が連続するラインについて繰り返されて偶数フィールドが生成される。
【００６２】
より詳細には、図３Ａを付加的に参照すると、ライン0は、入力レジスタ306により受信され(400)、カラースペースコンバータ308により外部4:4:4YCrCbフォーマットへと変換され、次いで該外部フォーマットから内部フォーマットへと変換され、書込制御回路302の制御下でデータパッカ202によりラインバッファ108に書き込まれる(402)。次いでライン1が入力レジスタ306により受信され(404)、カラースペースコンバータ308により外部フォーマットへと変換される。同時に、読出制御回路304の制御下で、ライン0がラインバッファ108から読み出され(406)、データアンパッカ204により外部フォーマットへと変換される。ライン0,1は、両方とも外部フォーマットであり、次いでフィルタ回路200により組み合わされてフィルタリング済ラインL0,1が生成される。該フィルタリング済ラインL0,1は、内部フォーマットへと変換され、書込制御回路302の制御下でデータパッカ202によりラインバッファ108へと書き戻される(408)。データアンパッカ204は、読出制御回路304の制御下でラインバッファ108からフィルタリング済データL0,1を読み出し、該データを外部フォーマットへと変換し、出力制御回路310を介してフィルタリング済ラインL0,1を出力する。
【００６３】
ラインバッファ108に対して１種類の書き込み(408)動作が実行されるが、２つの異なる種類の書き込み動作（即ち、以前に格納されたラインを読み出す動作(406)及び出力ラインを読み出す(410)動作）が実行されることはない。該２つの読み出し動作(406,410)は、２つの読出ポートと共にラインバッファ108を使用することにより実施することが可能である。しかし、図３Ａの好適実施例では、２つの読み出し動作(406,410)は、２つの読出ポインタLB1RD,LB1RD1を信号LB1RDSEL（どの読出ポインタがアクティブであるかを選択するもの）と共に使用して時間多重化される。その結果、ラインバッファ108は、単一の読出ポートしか必要でなくなる。
【００６４】
更に、第１の読出ポインタLB1RD及び書込ポインタLB1WRは両方ともLB1RST（この実施例ではFIHSYNC又はFIHDEのアップエッジに応じて生成される）によりリセットされる。第２の読出ポインタLB1RD1は、独立したリセット信号LB1RST1を有しており、該リセット信号は、この実施例では、２つの入力ライン毎に一回生成される。これは、２つの入力データライン毎に１つの出力データラインが生成されるからである。LB1RD1がまだラインバッファ108から能動的に読み出しを行っている際にリセット信号LB1RSTがときおり生成されるため、該リセット信号LB1RSTはラインバッファ108中のデータを破壊すべきではない。
【００６５】
以降の説明では、明瞭化のため、上記３つの段落に含まれる詳細事項については省略することとする。
【００６６】
図４Ｂの奇数フィールドは、該フィールドの最初と終わりにおける以下の特殊な場合と類似した態様で生成される。該フィールドの最初では、ライン0(L0)は使用されない。該フィールドの終わりでは、最後のインタレース出力ライン(L479)は、ライン479,480をフィルタリングすることにより生成されるべきであるが、ライン480は存在しない。このため、ライン479をフィルタリングしないことにより、又はライン479をそれ自体と共にフィルタリングすることにより、L479'が生成される。かかる特殊な場合を扱うための他の方法は、実施形態に応じて当業者が実施し得る自明の事項である。
【００６７】
図５Ａ及び図５Ｂは、図３Ａのフリッカフィルタ装置104を用いた３タップフリッカフィルタリングのための方法を示すタイミングチャートである。図４Ａ及び図４Ｂの場合と同様に、図５Ａは、480ラインを表示するインタレースフォーマットの偶数フィールドの生成を示し、図５Ｂは、それに対応する奇数フィールドの生成を示している。
【００６８】
図５Ｂには、フィルタリング済ラインL0,1,2の生成による基本的な動作が示されている。ライン0(L0)は受信されて（500）ラインバッファ108に書き込まれる(502)。ライン1(L1)が受信されると(400)、該ラインがラインバッファ108に書き込まれる(506)。ライン2(L2)が受信されると(508)、L0がラインバッファ110から読み出され(510)、L1がラインバッファ108から読み出される(512)。３つのラインL0,L1,L2が全て共にフィルタリングされ、その結果として得られたフィルタリング済ラインL0,1,2がラインバッファ108に書き戻される(514)。該フィルタリング済ラインL0,1,2がラインバッファ108に書き込まれると、次いで該ラインがラインバッファ108から読み出されて(516)、入力クロック速度の１／２のクロック速度で出力される(518)。ライン2はまた、フィルタリング済ラインL2,3,4の生成に備えてラインバッファ110に書き込まれる(520)。同様の処理が連続するラインについて繰り返される。
【００６９】
読出ポインタLB2RD及び書込ポインタLB2WRは、LB2RST（この実施例ではFIHSYNC又はFIHDEのアップエッジに応じて生成される）によりクリアされる。
【００７０】
各フィールドの最初と終わりで特殊な場合が生じ得る。例えば、図５Ａの偶数フィールドの場合、フィルタリング済ラインL0,1が特殊な場合となる。これは、ライン−1が存在しないからである。別の例として、図５Ｂの奇数フィールドの場合には、フィルタリング済ラインL478,479が特殊な場合となる。これは、ライン480が存在しないからである。既に上述したように、これらの特殊な場合を扱うための様々な方法が一般的に知られている。
【００７１】
図６Ａ及び図６Ｂは、図３Ａのフリッカフィルタ装置104を用いた３タップフリッカフィルタリングのための第２の方法を示すタイミングチャートである。この場合も、図６Ａは偶数フィールドの生成を示し、図６Ｂは奇数フィールドの生成を示している。
【００７２】
図６Ｂには、フィルタリング済ラインL0,1,2の生成による基本的な動作が示されている。ライン0(L0)は受信されて（600）ラインバッファ110に書き込まれる(602)。ライン1(L1)が受信されると(604)、ライン0がラインバッファ110から読み出され(606)、ライン1と共にフィルタリングされる。その結果として得られるフィルタリング済ラインL0,1は、中間的な結果であり、ラインバッファ108に書き込まれる(608)。ライン2(L2)が受信されると(610)、中間的な結果L0,1がラインバッファ108から読み出され(612)、ライン2と共にフィルタリングされる。次いでフィルタリング済ラインL0,1,2がラインバッファ108に書き戻される(614)。該フィルタリング済ラインL0,1,2がラインバッファ108に書き込まれると(614)、次いで該ラインがラインバッファ108から読み出されて(616)、入力クロック速度の１／２のクロック速度で出力される(618)。ライン2はまた、フィルタリング済ラインL2,3,4の生成に備えてラインバッファ110に書き込まれる(620)。同様の処理が連続するラインについて繰り返される。
【００７３】
この場合も、各フィールドの最初と終わりで特殊な場合が生じ得る。その例として、図６Ａのフィルタリング済ラインL0,1、及び図６Ｂのフィルタリング済ラインL478,479が挙げられる。
【００７４】
図７Ａ及び図７Ｂは、図３Ａのフリッカフィルタ装置104を用いた３タップフリッカフィルタリングのための第３の方法を示すタイミングチャートである。この場合も、図７Ａは偶数フィールドの生成を示し、図７Ｂは奇数フィールドの生成を示している。
【００７５】
図７Ｂには、フィルタリング済ラインL0,1,2の生成による基本的な動作が示されている。ライン0(L0)は受信されて（700）ラインバッファ108に書き込まれる(702)。ライン1(L1)が受信されると(604)、ライン0がラインバッファ108から読み出され(706)、ライン1と共にフィルタリングされる。その結果として得られるフィルタリング済ラインL0,1は、中間的な結果であり、ラインバッファ108に書き込まれる(708)。ライン2(L2)が受信されると(710)、中間的な結果L0,1がラインバッファ108から読み出され(712)、ライン2と共にフィルタリングされる。次いでフィルタリング済ラインL0,1,2がラインバッファ110に書き戻される(714)。該フィルタリング済ラインL0,1,2がラインバッファ110に書き込まれると(714)、次いで該ラインがラインバッファ110から読み出されて(716)、入力クロック速度の１／２のクロック速度で出力される(718)。ライン2はまた、フィルタリング済ラインL2,3,4の生成に備えてラインバッファ108に書き込まれる(720)。同様の処理が連続するラインについて繰り返される。この場合も、各フィールドの最初と終わりで特殊な場合が生じ得る。この方法は、ラインバッファ108のための第２の読出ポインタLB1RD1を必要としないという利点を有するものである。
【００７６】
図３Ａのフリッカフィルタ装置104は、上述の２タップ又は３タップフリッカフィルタリング方法の何れをも実施可能なものである。このため、図３Ａのフリッカフィルタ装置104の１つの利点は、異なるタップ数を用いた異なるフリッカフィルタ機能を同一ハードウェアを使用して実施することができる点である。
【００７７】
図８は、図３のフリッカフィルタ装置104を用いた入力制御信号からの出力制御信号の生成を示すタイミングチャートである。より詳細には、出力制御回路310は、ノンインタレース入力制御信号FIHSYNC,FIHDE,FIVDE,FIVBLANK,FIVSYNCからインタレース出力制御信号FOHSYNC,PODE,FOVSYNCを生成する。ノンインタレースフォーマットからインタレースフォーマットへの変換の結果として、出力データが生成される速度の２倍の速度で入力データが受信される。
【００７８】
図８の好適実施例では、出力制御信号の生成は、偶数フィールドの最初で開始される。同図は、この開始に対応する期間を示している。
【００７９】
インタレース出力制御信号FOHSYNCは次のようにして生成される。出力制御回路310のうち信号FOHSYNCを生成する部分は、偶数フィールドにおける（即ち信号FIODDFが低レベル804である）垂直ブランク(FIVBLANK)のダウンエッジ802に続く水平表示イネーブル信号(FIHDE)の最初のアップエッジ800でリセットされる。奇数フィールドではリセットは生じない。出力制御回路310は、信号FIHSYNCの開始位置T1を決定する。これは、信号FIHDEのアップエッジ800と信号FIHSYNCのアップエッジ806との間の時間である。出力制御回路310はまた、信号FIHSYNCの幅T2を決定する。T1及びT2に２が乗算されて、インタレース水平同期出力FOHSYNCが生成される。該出力FOHSYNCは信号FIHDEの前縁800に関係するものである。
フリッカフィルタデータパイプライン遅延もまた、出力FOHSYNCの生成に加えられる。図８では、フリッカフィルタ装置200を介した遅延とカラースペースコンバータ308におけるデータ処理時の遅延とを一致させるための待ち時間が提供される。
【００８０】
信号FODEは、信号FIHSYNCのダウンエッジ812からFIHDEの次の前縁814までの期間T3を決定することにより生成される。パラメータT1,T2,T3の全てに２が乗算されて、インタレース出力イネーブル信号FODEが生成され、これもまた信号FIHDEに関連するものとなる。
【００８１】
図８の実施例では、信号FOHSYNCの生成は、最初のアクティブ入力ライン(L0)の１ライン前に開始し、又は、最初のアクティブ出力データ(L0,1)及び出力表示イネーブル信号(FODE)から２ライン早く開始する。その結果として、信号FOHSYNCとFODE及びFCD[23:0]との正しい同期が生じることになる。一般に、信号FOHSYNCの生成は、該信号FOHSYNCが２つの出力ライン間で生成されることを確実にするポイントで開始されなければならない。
【００８２】
信号FOVSYNCは、信号FIVSYNCを、フリッカフィルタデータパイプライン遅延だけ遅延させることにより、またTV VSYNC遅延レジスタ(SR78)で指定された量だけ遅延させることにより、生成される。SR78により指定された量だけFIVSYNCのアップエッジ及びダウンエッジを遅延させるために使用されるカウンタは、FFCLK/16だけインクリメントされる。垂直同期を１水平時間よりも大きく遅延させることが可能であるため、信号FIVSYNCは、上述のタイミングチャートに示すものよりも１ライン早く生成され、次いでほぼ１水平時間だけ遅延されるように、随意選択的にプログラムすることが可能である。これは極めて推奨されるものとなる。FOVSYNCをFOHSYNCにかかわらず配置することができるからである。該遅延は、ＣＲＴコントローラのプログラミングに基づくタイミングによって決まる。
【００８３】
本発明の特定の好適実施例に関してかなり詳細に本発明の説明を行ってきたが、他の実施例もまた実施可能である。例えば、本発明は、当業界で周知の技術を用いて半導体デバイス上の集積回路中に組み込むことが可能である。よって、特許請求の範囲に係る本発明の思想及び範囲は、本書に含まれる好適実施例の記述に限定されるべきではない。
【図面の簡単な説明】
【図１】 本発明を含むシステムを示すブロック図である。
【図２】 図１のフリッカフィルタ装置104の好適実施例を示すブロック図であり、該装置を介したデータフローを示すために使用する。
【図３Ａ】 図１及び図２のフリッカフィルタ装置104の好適実施例を示すブロック図である。
【図３Ｂ】 フリッカフィルタ装置104の第２の代替実施例を示すブロック図である。
【図４Ａ】 図３のフリッカフィルタ装置104を利用した２タップフリッカフィルタリング方法を示すタイミングチャートである。
【図４Ｂ】 図３のフリッカフィルタ装置104を利用した２タップフリッカフィルタリング方法を示すタイミングチャートである。
【図５Ａ】 図３のフリッカフィルタ装置104を利用した３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図５Ｂ】 図３のフリッカフィルタ装置104を利用した３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図６Ａ】 図３のフリッカフィルタ装置104を利用した第２の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図６Ｂ】 図３のフリッカフィルタ装置104を利用した第２の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図７Ａ】 図３のフリッカフィルタ装置104を利用した第３の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図７Ｂ】 図３のフリッカフィルタ装置104を利用した第３の３タップフリッカフィルタリング方法を示すタイミングチャートである。
【図８】 図３Ｂのフリッカフィルタ装置360を利用した入力制御信号からの出力制御信号の生成を示すタイミングチャートである。
【符号の説明】
104 フリッカフィルタ装置
200 フィルタ回路
202 データパッカ
204 データアンパッカ
Claims (16)
- コンピュータグラフィクスデータを含む複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを生成する装置であって、２つ又は３つのノンインタレースラインを組み合わせて各インタレースラインを形成するようプログラミング可能なものであり、
１つの入力と２つの出力とを有し、外部フォーマットから内部フォーマットへのデータの変換を行う、データパッカであって、前記２つの出力が、それぞれ、第１のラインバッファ及び第２のラインバッファへ内部フォーマットでデータを書き込む、データパッカと、
２つの入力と第１及び第２の出力とを有し、前記第１及び第２のラインバッファから読み出されたデータを内部フォーマットから外部フォーマットへと変換する、データアンパッカであって、前記２つの入力が、それぞれ、前記第１のラインバッファ及び前記第２のラインバッファから読み出されたデータを受信するよう構成され、前記第１の出力が、外部フォーマットでデータを出力するよう構成されている、データアンパッカと、
第１及び第２の入力と１つの出力とを有し、該第１及び第２の入力で受信されたデータを組み合わせてフィルタリング済データを生成する、フィルタ回路であって、前記第１の入力が、ビデオ情報を含むデータを外部フォーマットで受信するよう構成され、前記第２の入力が、前記データアンパッカの前記第２の出力からのデータを受信するよう接続され、前記出力が、フィルタリング済データを外部フォーマットで前記データパッカの前記入力へ送るよう接続される、フィルタ回路とを備えている、装置。 - 前記データパッカが、コンピュータグラフィクスを含むデータを外部フォーマットで受信するよう構成された第２の入力を更に有している、請求項１に記載の装置。
- クロックを含む外部制御信号を受信するよう構成され、前記第１及び第２のラインバッファへラインバッファ書込制御信号を送るよう構成され、及び前記データパッカへデータパッカ制御信号を送るよう接続され、前記外部制御信号に応じて前記ラインバッファ書込制御信号及び前記データパッカ制御信号を生成する、ラインバッファ書込制御回路と、
前記外部制御信号を受信するよう構成され、前記第１及び第２のラインバッファへラインバッファ読出制御信号を送るよう構成され、及び前記データアンパッカへデータアンパッカ制御信号を送るよう接続され、前記外部制御信号に応じて前記ラインバッファ読出制御信号及び前記データアンパッカ制御信号を生成する、ラインバッファ読出制御回路とを更に備えている、請求項１に記載の装置。 - 前記ラインバッファ読出制御信号が、
前記第１のラインバッファからの読み出しのための第１の読出パルスと、
前記第１のラインバッファからの読み出しのための第２の読出パルスとを有する、請求項３に記載の装置。 - 前記第１の読出パルスが、前記第１のラインバッファへの第１のポインタをインクリメントし、
前記第２の読出パルスが、前記第１のラインバッファへの第２のポインタをインクリメントする、請求項４に記載の装置。 - 第２の外部フォーマットでデータを受信するよう構成され、該第２の外部フォーマットから前記外部フォーマットへとデータを変換する、カラースペースコンバータを備えている、請求項１に記載の装置。
- 前記第２の外部フォーマットがＲＧＢフォーマットであり、
前記外部フォーマットが4:4:4符号付きYCrCbフォーマットである、請求項６に記載の装置。 - 前記外部フォーマットが4:4:4符号付きYCrCbフォーマットである、請求項１に記載の装置。
- 前記内部フォーマットが、4:2:2YCrCbフォーマット及び4:1:1YCrCbフォーマットのいずれかであり、プログラム可能なものである、請求項８に記載の装置。
- ノンインタレースモードの制御信号を受信するよう構成され、インタレースモードの制御信号を送るよう構成され、ノンインタレースモードの制御信号をインタレースモードの制御信号へと変換する、出力制御回路を更に備えている、請求項１に記載の装置。
- 前記ノンインタレースモードの制御信号が、第１の水平同期信号、第１の垂直同期信号、垂直ブランク信号、及び水平ブランク信号を含み、
前記インタレースモードの制御信号が、第２の水平同期信号、第２の垂直同期信号、及びブランク信号を含む、、請求項１０に記載の装置。 - コンピュータグラフィクスデータを含む複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを生成する装置を用いて、複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを形成する方法であって、
前記装置は、外部フォーマットから内部フォーマットへのデータの変換を行うデータパッカと、前記内部フォーマットから前記外部フォーマットへのデータの変換を行うデータアンパッカと、２つの入力で受信されたデータを組み合わせてフィルタリング済データを生成するフィルタ回路とを有し、
前記方法は、
前記データパッカにおいて、ノンインタレースラインを外部フォーマットで受信し、
前記データパッカにおいて、該受信したノンインタレースラインを前記外部フォーマットから内部フォーマットへと変換し、変換により生成された内部フォーマットの中間的なデータをラインバッファに供給し、
前記データパッカにおいて、前記ラインバッファから前記内部フォーマットの前記中間的なデータを読み出し、
前記フィルタ回路において、前記ノンインタレースラインと完全なインタレースラインではない前記中間的なデータとを組み合わせてフィルタリング済ラインを前記内部フォーマットで形成し、
前記データアンパッカにおいて、該フィルタリング済ラインを前記内部フォーマットから前記外部フォーマットへと変換してインタレースラインを形成する、という各ステップを有する、方法。 - 前記外部フォーマットが4:4:4符号付きYCrCbフォーマットである、請求項１２に記載の方法。
- 4:2:2YCrCbフォーマット及び4:1:1YCrCbフォーマットのいずれかから前記内部フォーマットを選択するステップを更に有する、請求項１３に記載の方法。
- コンピュータグラフィクスデータを含む複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを生成する装置を用いて、複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを形成する方法であって、
前記装置は、外部フォーマットから内部フォーマットへのデータの変換を行うデータパッカと、前記内部フォーマットから前記外部フォーマットへのデータの変換を行うデータアンパッカと、２つの入力で受信されたデータを組み合わせてフィルタリング済データを生成するフィルタ回路とを有し、
各インタレースラインが３つのノンインタレースラインから形成され、該方法が、２つのラインバッファを用いるものであり、
前記方法は、
前記データパッカにおいて、第１のノンインタレースラインを受信して該ラインを第１のラインバッファに書き込み、
前記データアンパッカにおいて、前記第１のノンインタレースラインを前記第１のラインバッファから読み出すと同時に第２のノンインタレースラインを第２のラインバッファから読み出し、前記データパッカにおいて、第３のノンインタレースラインを受信して該ラインを前記第２のラインバッファに書き込み、前記フィルタ回路において、前記第１、第２、及び第３のノンインタレースラインを組み合わせて１つのインタレースラインを形成し、前記データパッカにおいて、該インタレースラインを前記第１のラインバッファに書き込み、
上記ステップを繰り返して複数のインタレースラインを形成する、という各ステップを有する、方法。 - コンピュータグラフィクスデータを含む複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを生成する装置を用いて、複数のノンインタレースラインのフリッカフィルタリングを行って複数のインタレースラインを形成する方法であって、
前記装置は、外部フォーマットから内部フォーマットへのデータの変換を行うデータパッカと、前記内部フォーマットから前記外部フォーマットへのデータの変換を行うデータアンパッカと、２つの入力で受信されたデータを組み合わせてフィルタリング済データを生成するフィルタ回路とを有し、
各インタレースラインが３つのノンインタレースラインから形成され、該方法が、２つのラインバッファを用いるものであり、
前記方法は、
前記データアンパッカにおいて、第１のノンインタレースラインを第１のラインバッファから読み出すと同時に第２のノンインタレースラインを受信し、前記フィルタ回路において、前記第１及び第２のノンインタレースラインを組み合わせて中間的なデータを形成し、前記データパッカにおいて、該中間的なデータを第２のラインバッファに書き込み、
前記データアンパッカにおいて、該中間的なデータを前記第２のラインバッファから読み出すと同時に第３のノンインタレースラインを受信して該ラインを前記第１のラインバッファに書き込み、完全なインタレースラインではない前記中間的なデータと前記第３のノンインタレースラインとを組み合わせて１つのインタレースラインを形成し、前記データパッカにおいて、該インタレースラインを前記第２のラインバッファに書き込み、
上記ステップを繰り返して複数のインタレースラインを形成する、という各ステップを有する、方法。
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