JP2001523848A - 2タップ/3タップフリッカフィルタリングのためのシステム及び方法 - Google Patents
2タップ/3タップフリッカフィルタリングのためのシステム及び方法Info
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Abstract
Description
関し、特にコンピュータグラフィクスのフリッカフィルタリングに関する。
)とテレビとの差異が不明瞭になってきた。換言すれば、コンピュータインター
ネット及びワールドワイドウェブといったコンピュータネットワークは排他的な
コンピュータ事象であったが、今や、テレビはそれらのネットワークにアクセス
するために使用することも可能である。別の例として、放送エンターテイメント
は、テレビという領域にきっちりと属するものであった。しかし、今や、多くの
サービスプロバイダがコンピュータネットワークを介してコンピュータユーザに
エンターテイメントを提供している。この収束の結果として、当初はコンピュー
タを意図したコンピュータグラフィクスをテレビ上に表示する必要がある。
マットを使用している。例えば、コンピュータモニタ及びフラットパネルディス
プレイ用の多くのフォーマットはノンインタレース式である。換言すれば、コン
ピュータグラフィクスのフレーム全体は一度に更新される。これとは対照的に、
多くの一般的なテレビ用フォーマットはインタレース式であり、これは、1フレ
ームが奇数フィールド及び偶数フィールドへと分割され、その内の一方のフィー
ルド又は1フレームの1/2のみが一度に更新されることを意味している。
コンピュータグラフィクスをノンインタレースフォーマットからインタレースフ
ォーマットへと変換しなければならない場合が多い。この変換は、典型的には、
表示するラインのドロップ(即ちライン数の削減)処理を含むものとなる。しか
し、これは、ノンインタレースフォーマットからインタレースフォーマットへの
変換の結果として、望ましくない視覚的な影響を生じさせるものとなる。
改善している。2つの一般的なタイプのフリッカフィルタリングは、2タップフ
ィルタリング及び3タップフィルタリングである。これらの場合には、2つ又は
3つのノンインタレースラインが組み合わされて各インタレースラインが形成さ
れる。従来技術では、奇数フィールド及び偶数フィールドの両方をドロップして
垂直方向でノンインタレースイメージをインタレース式ディスプレイの走査線と
一致させることにより、フリッカフィルタリングを達成しようとした。
、フリッカフィルタリング及び変換を直列的に順次実行することを必要とする。
更に、各処理、即ちフリッカフィルタリング及び変換の各々は、それ自体のハー
ドウェア又は汎用グラフィックプロセッサをソフトウェアと共に使用して実行す
ることを必要とする。更に、従来技術は、2タップフィルタリング及び3タップ
フィルタリングを両方とも実行する方法を提供するものではない。
施することが可能な方法が必要とされている。更に、それらの処理を実行すると
共にハードウェア要件を最小限に抑える必要がある。
の2タップフリッカフィルタリング及び3タップフリッカフィルタリングを両方
とも実行することが可能な装置は、データパッカ(packer)、データアンパッカ(u
npacker)、及びフィルタ回路を備えたものとなる。
インを受信し、また、2つのラインバッファに一時的に格納されているラインを
受信する。該フィルタ回路は、受信したラインをフィルタリングしてフィルタリ
ング済ラインを形成する。前記データパッカは、前記フィルタリング済ラインを
ラインバッファに適したフォーマットへと変換し、次いでそれをラインバッファ
に書き込む。前記データアンパッカは、該ラインバッファに格納されているライ
ンを読み出し、それをフィルタ回路に適したフォーマットへと変換する。該読み
出されたラインは、フィルタ回路に送られて更なるフィルタリングが行われ、又
は表示のために出力される。2タップフリッカフィルタリング及び3タップフリ
ッカフィルタリングは、読み出し、書き込み、及びフィルタリング処理の順番及
び/又は数を変更することにより達成することができる。
とも同一ハードウェアにより達成することが可能であるため、本発明は特に有利
なものとなる。更に、読み出し、書き込み、及びフィルタリングという同一の基
本的な機能を用いて2タップ及び3タップフリッカフィルタリングが達成される
ため、前記ハードウェアが単純なものとなる。
発明の詳細な説明及び特許請求の範囲を図面と共に参照することにより容易に明
かとなろう。
、データソース102、フリッカフィルタ装置104、ディスプレイエンコーダ106、 及び2つのラインバッファ108,110を備えている。データソース102は、入力デー
タ信号及び入力制御信号をライン112,114をそれぞれ介してフリッカフィルタ装 置104へ送るよう接続されている。フリッカフィルタ装置104はまた、多数の入力
データ及び個々の制御信号を受信し処理することが可能である、ということが当
業者には理解されよう。フリッカフィルタ装置104は、出力データ信号及び出力 制御信号をそれぞれライン116,118を介してディスプレイエンコーダ106へ送るよ
う接続されている。該フリッカフィルタ装置104はまた、ライン120,122;124,126
をそれぞれ介してラインバッファ108,110との間でデータの読み書きを行うよう 接続されている。該読み書き動作は、フリッカフィルタ装置104からライン128,1
30をそれぞれ介してラインバッファ108,110へ送られる制御信号により制御され る。
、データソース102は、S3 Incorporated(Santa Clara, California)製のグラ フィクスコントローラTrio 64V+又はVIRGE(商標)である。一好適実施例では、
データソース102はMUXであり、これは、ストリームプロセッサを含む多数の 異なるデータソースから選択することが可能なものである。一好適実施例では、
データソース102からライン112上への入力データはRGBフォーマットのディジ
タルデータである。
信し、該データのフリッカフィルタリングを行って、インタレース出力データを
ライン116上に生成する。フリッカフィルタ装置104はまた、それに対応する出力
制御信号をライン118上に生成する。一好適実施例では、フリッカフィルタ装置1
04は、4つの動作モードを有している。第1に、2タップフィルタモードにおい
て、フリッカフィルタ装置104は、2ラインのノンインタレース入力データを組 み合わせてインタレース出力データの各ラインを生成する。第2に、3タップフ
ィルタモードにおいて、フリッカフィルタ装置104は、3ラインのノンインタレ ース入力データを組み合わせてインタレース出力データの各ラインを生成する。
第3に、フィルタなしモードにおいて、フリッカフィルタ装置104は、ライン112
上のノンインタレース入力データを受信し、該データをフリッカフィルタリング
を行うことなくライン116を介してディスプレイエンコーダ106へと通過させる。
第4に、変換専用モードにおいて、フリッカフィルタ装置104は、ノンインタレ ース入力データを受信し、該データをノンインタレース式からインタレース式へ
と変換し、次いでその変換結果をフリッカフィルタリングを行うことなくライン
116を介してディスプレイエンコーダ106へ渡す。
し、表示装置(図1には図示せず)のためのインタレースデータ源を提供するも
のとなる。例えば、一好適実施例では、表示装置はテレビであり、ディスプレイ
エンコーダ106はTVエンコーダである。TVエンコーダ106は、ライン116上の 受信データを、ディジタル形式からアナログ形式へと変換し、及び/又は離散的
時間信号から連続的時間信号へと変換し、及び/又は様々なカラーフォーマット
間で変換することが可能である。
では、データソース102はストリームプロセッサであり、ラインバッファ110は該
ストリームプロセッサと共有される。2タップモードでは、ストリームプロセッ
サは、ラインバッファ110を使用して2次ストリームの垂直方向の補間を行う。 フィルタなしモードでは、テレビ会議用の第2のビデオストリームのサポートと
いった他の目的にラインバッファ108,110を使用することが可能である。
装置104は、フィルタ回路200、データパッカ202、及びデータアンパッカ204を備
えている。図2に示すラインは全てデータラインである。
、第2の入力は、データアンパッカ204からのライン220上のデータを受信するよ
う接続されている。また該フィルタ回路200の出力は、ライン222を介してデータ
パッカ202にデータを送るよう接続されている。フィルタ回路200は、(1ライン
のコンピュータグラフィクスをそれぞれ表す)2つの入力データストリームを組
み合わせて単一のフィルタリング済データラインを生成し、それをデータパッカ
202へ出力する。一好適実施例では、フィルタ回路200は、該2つの入力ラインの
加重和(weighted sum)を形成する。換言すれば、入力ラインの各々に定数を乗算
し、次いでその2つの積が加算されて、前記フィルタリング済データラインが形
成される。他の実施例では、フィルタ回路200は、3つ以上のデータストリーム を組み合わせて単一のフィルタリング済データラインを形成すること、及び/又
はライン112A及びライン220の何れか一方で2つ以上のデータストリームを受信 することが可能である。例えば、フィルタ回路200は、第1のラインにfを乗算 し第2のラインに(1−f)を乗算する(但し0≦f≦1)ような標準的なフィル
タを使用することが可能である。より詳細には、かかる典型的なフィルタは、行
1からの1ピクセル(Row1)と行2からの1ピクセル(Row2)とを用いることに
より次式で与えられる。
。よって、各々の分子は12ビットである。16で除算することにより、結果が8ビ
ットに縮小される。
からフィルタリング済データラインを受信し、該ラインをその外部フォーマット
から内部フォーマットへと変換し、次いでそのラインをラインバッファ108,110 の一方に書き込む。
ィルタ回路200内でデータを処理する際に使用されるフォーマットである。
であり、「内部フォーマット」は4:2:2又は4:1:1YCrCbフォーマットとすること が可能である。多くのフィルタが輝度値(YCrCbにおけるY)に大きく依存するも
のであるため、YCrCbフォーマットは有利なものとなる。4:2:2又は4:1:1フォー マットは、4:4:4フォーマットよりも短いため、一層小さなラインバッファ108,1
10を使用することが可能となり、また代替的には、同じサイズのラインバッファ
を使用して一層複雑なフィルタリングを達成することが可能となる。例えば、4:
4:4フォーマットで24ビット/ピクセル(bpp)を必要とするデータは、4:2:2フォ ーマットでは16bppを必要とし、4:1:1フォーマットでは12bppを必要とする。デ ータパッカ202による4:4:4YCrCbフォーマットから4:2:2又は4:1:1YCrCbフォーマ
ットへのデータ変換は、当業界で周知の幾つかの回路を使用して実施することが
可能である。
データラインを内部フォーマットから外部フォーマットへと変換し、次いで該デ
ータラインを更なるフィルタリングのためにフィルタ回路200へ送り、又は該デ ータラインをライン116A上に出力する。データアンパッカ204は、当業界で周知 の従来の回路又は方法を使用して、4:2:2又は4:1:1YCrCbフォーマットから4:4:4
YCrCbフォーマットへのデータ変換を行う。
ッカ204は、それらの中間的な結果をラインバッファ108,110から読み出す。該中
間的な結果が完全なインタレースラインである場合には該結果がライン116A上に
出力され、また該中間的な結果が完全なインタレースラインでない場合には、フ
ィルタ回路が、該中間的な結果を、ライン112A上で受信される到来するノンイン
タレースラインと組み合わせる。次いで新たな中間的な結果がデータパッカ202 によりラインバッファ108,110に書き込まれ、処理が繰り返される。
装置104は、ラインバッファ書込制御回路302、ラインバッファ読出制御回路304 、入力レジスタ306、カラースペースコンバータ308、出力制御回路310、及びク ロック回路312を備えている。かかる様々な構成要素が如何に接続されるかにつ いて説明する前に、フリッカフィルタ装置104により送受信される様々な信号に ついて説明するのが有用であろう。
で示す。
めの制御信号、及び入力データの表示を制御するための制御信号を含む。前者は
、以下の表1に示す信号を含み、後者は、図3Aに「制御」と示し、表2に要約
したものである。
含む。
ル、又は900個の12ビットピクセルを格納することができる。データは、128ビッ
トチャンク(chunk:塊)でラインバッファ108,110との間で読み書きが行われ、こ
れをLB1DW[127:0]、LB1DR[127:0]、LB2DW[127:0]、及びLB2DR[127:0]で示す。
、書込パルス、及びLB2RST(読出及び書込ポインタ用のリセット)を含む。
御信号を受信し、2つのクロックFICLK,FFCLKを出力するよう構成されている。 より詳細には、FIDCLKが反転され、次いでCR3D[0](回路イネーブル)及びSR70[0]
(フリッカフィルタイネーブル)でゲートされて、FICLKが生成され、これによ り、入力データ及び入力制御信号が入力レジスタ306にラッチされ、及びカラー スペースコンバータ308にクロックが与えられる。次いで、該FICLKが反転され、
SR70[0]でゲートされて、FFCLKが生成され、これによりフリッカフィルタ装置10
4の残りの構成要素にクロックが与えられる。FIDCLKからFICLKへのスキューの各
々は、好適には、最小クロック周期の1/2よりも小さいものとなる。
接続される。該入力レジスタ306は、FICLKのアップエッジで入力データ及び入力
制御信号をラッチし、次いでラッチした制御信号及びRGBデータ(FFD[23:0] で示す)を出力する。
ータFFD[23:0]を受信するよう接続され、またクロック動作のためにクロック回 路312からFICLKを受信するよう接続される。カラースペースコンバータ308はま た、ライン114上の様々な他の入力制御信号を受信するよう構成される。カラー スペースコンバータ308は、入力データについての初期のカラー処理を(部分的 にはライン114上で受信した制御信号に応じて)実行する。より詳細には、カラ ースペースコンバータ308は、入力データをRGBフォーマットから4:4:4符号付
きYCrCbフォーマット(即ち外部フォーマット)へと変換する。カラースペース コンバータ308はまた、カラー調整又は彩度フィルタリング(chroma filtering) といった他の初期処理を実行することが可能である。一好適実施例では、カラー
スペースコンバータ308は、その出力について彩度フィルタリングを実行する9 タップ彩度フィルタ(図示せず)を含むものとなる。好適には、該彩度フィルタは
、係数{3,6,8,10,10,10,8,6,3}を使用し、1/64にスケーリングするものとなる 。処理後のデータは、YCrCbフォーマットであり、ライン112A上に出力される。 それに対応する制御信号もまたカラースペースコンバータ308により出力される 。
データアンパッカ204からデータを受信するよう接続される。更に、該フィルタ 回路200は、ライン115を介してクロック回路312からFFCLKを受信するよう接続さ
れ、及びライン114上の様々な入力制御信号SR70[5,1]及びSR71〜SR77を受信する
よう構成される。既述のように、フィルタ回路200は、受信した入力データスト リームを組み合わせて単一のフィルタリング済データラインを生成し、これをラ
イン222を介してデータパッカ202へと出力する。図3Aには、フィルタリングす
べきデータを受信するための2つのライン112A,220しか示されていないが、これ
は同図を明瞭化するためである。フィルタ回路200は、一度に2つのデータスト リームを組み合わせるものに限定されるものではない。該フィルタリングは、受
信された様々な制御信号により制御され、FFCLKによりクロックが与えられるも のである。
、データパッカ202は、書込制御回路302から制御信号を受信するよう接続され、
及びライン114上の入力制御信号を受信するよう構成され、及びクロック回路312
からFFCLKを受信するよう接続される。既述のように、データパッカ202は、受信
したデータラインを外部フォーマットから内部フォーマットへと変換し、次いで
その再フォーマット後のラインを、ライン120又はライン124を介してラインバッ
ファ108又はラインバッファ110の一方に書き込む。
312からのFFCLKを受信するよう接続され、及びライン114上の入力制御信号を受 信するよう構成される。これらの入力に応じて、書込制御回路302は、データパ ッカ202用の制御信号、及びライン128,130上のラインバッファ108,110用の書込 制御信号を生成する。
制御信号を受信するよう構成される。既述のように、データアンパッカ204は、 受信したデータラインを内部フォーマットから外部フォーマットへと変換し、次
いで該データラインを、更なるフィルタリングのためにライン220上のフィルタ 回路200へ送り、又は該データラインをライン116A上に出力する。
0からデータアンパッカ204へのデータの読み出しを制御する。より詳細には、読
出制御回路304は、カラースペースコンバータ308からの制御信号及びクロック回
路312からのFFCLKを受信するよう接続され、及びライン114上の入力制御信号を 受信するよう構成される。これらの入力に応じて、読出制御回路304は、データ アンパッカ204用の制御信号、及びライン128,130上のラインバッファ108,110用 の読出制御信号を生成する。
ライン112A上のカラースペースコンバータ308からのデータを受信するよう接続 される。該出力制御回路310はまた、カラースペースコンバータ308からの制御信
号を受信するよう接続され、クロック回路312からのFICLK,FFCLKを受信するよう
接続され、及びライン114上の入力制御信号を受信するよう構成される。出力制 御回路310は、出力データ(FOD[23:0]で示す)をライン116を介して図1のディ スプレイエンコーダ106へ送出する。出力制御回路310はまた、入力制御信号を、
前記出力データに適した出力制御信号へと変換する。該出力制御信号は、ライン
118を介してディスプレイエンコーダ116へと送られる。
変換するという文脈で説明されている。しかし、フリッカフィルタ装置104は、 必ずしもフリッカフィルタリングを実施するものとは限らない。例えば、フリッ
カフィルタ装置104は、fの値を1に設定することにより、フリッカフィルタリ ングを行うことなく、ノンインタレースからインタレースへのデータ変換のみを
実行することが可能である。例えば、フリッカフィルタリングは、変換が行われ
るか否かに関わらずSR70C[0]を表明しないことにより、ディセーブルにすること
が可能である。次いで、出力制御回路310により提供される出力データは、ライ ン112A上のカラースペースコンバータ308から受信した未フィルタリング状態の データとなり、出力クロックFODCLKは、FICLKとなる。これとは対照的に、フリ ッカフィルタリングがイネーブルにされた場合には、出力データは、ライン116A
上のデータアンパッカ204からのデータとなり、出力クロックFODCLKは、FFCLKと
なる。
を示している。該第2実施例360は、好適には、カラースペースコンバータ350、
9タップ彩度フィルタ352、複数のマルチプレクサ356,358、フィルタ及びアパー
チャ補正回路354、及びその他の制御回路370,372,374,376,378を備えている。該
フリッカフィルタ装置104の第2実施例360は、複数のデータパッカ202a,202b、 複数のデータアンパッカ204a,204b,204c、第1のラインバッファ108、及び第2 のラインバッファ110に接続されて図示されている。
に接続されている。該カラースペースコンバータ350は、好適には、24ビットの RGBを24ビットのYCrCbフォーマットへと変換する。この変換は、従来の態様 で実施される。該カラースペースコンバータ350の出力は、9タップ彩度フィル タ352の入力に接続される。該9タップ彩度フィルタ352は、例えば係数{3,6,8,1
0,10,10,8,6,3}を使用し1/64のスケーリングを行って、上述の態様で彩度フィ ルタリングを実行する。該9タップ彩度フィルタ352の出力は、第1のマルチプ レクサ356の入力、第2のマルチプレクサ358の入力、フリッカフィルタ及びアパ
ーチャ補正回路354の入力、及び第2のデータパッカ202bの入力へ供給される。
2の入力を有しており、その制御入力はTVFFイネーブル信号を受信するよう接続
される。このため、該第2のマルチプレクサ358は、データアンパッカ204からの
フリッカフィルタリングされた信号を出力し、又は、9タップ彩度フィルタ352 の出力からの直接のフリッカフィルタリングされていない信号を出力する。
到来データライン又はフリッカフィルタ及びアパーチャ補正回路354からのデー タを提供する。次いで、該第1のマルチプレクサ356の出力は、第1のデータパ ッカ202aに接続され、該第1のデータパッカ202aは、第1のラインバッファ108 に格納するためのデータをパックする。該第1のデータパッカ202aは、上述のデ
ータパッカ202と同様に動作する。該第1のデータパッカ202aは、第1のマルチ プレクサ356の出力に接続された入力と、第1のラインバッファ108の入力に接続
された出力とを有している。
202bへの入力は、上述のように9タップ彩度フィルタ352の出力に接続され、デ ータアンパッカ204cの出力は、フリッカフィルタ及びアパーチャ補正回路354の 異なる入力に接続される。
ファ読出制御ユニット372、クロックジェネレータ374(FODCLK信号を生成するた
めの分周回路)、水平同期ユニット376、及び垂直同期ユニット378を含む、上記
と同様の制御論理を提供するものである。当業者であれば、以降で説明するタイ
ミングチャートに基づき、それらの制御ユニットの構成態様、及び図3Bに示す
もの以外の構成要素を制御するためのその動作態様について理解されよう。
出力データの生成を示し、図8は、入力制御信号からの出力制御信号の生成を示
している。
、全部で480ラインを表示するインタレース出力の偶数フィールドの生成を示し 、図4Bは、それに対応する奇数フィールドの生成を示している。該方法は480 ラインの表示に限定されるものではない。2タップフィルタリングの場合には、
ラインバッファ110は不要となる。
FOVSYNCは、図3Aに関して上述したものと同様である。命名法「Ln」は、入力 データラインnを表している。このため、図4A及び図4Bの480ラインの例で は、1フレームのノンインタレース入力データは、FID[23:0]の行に示すように 、L0,L1,..,L479で表される。命名法「Lm,n」は、入力データラインm及びnを 共にフィルタリングした結果として得られるデータラインを表している。出力デ
ータラインは、FOD[23:0]の行に示すように、図4Aの偶数フィールドの場合に は、L0,1;L2,3;...;L478,479となり、図4Bの奇数フィールドの場合には、L1,2
;L3,4;...;L477,478;L479となる。
。ライン1(L1)が受信されたとき(400)、ライン0がラインバッファ108から読み出
され(406)、次いでライン1と共にフィルタリングされる。該フィルタリング済の
ラインL0,1はラインバッファ108に書き戻される(408)。これは、基本的には、ラ
インバッファ108についての読み出し−修正−書き込み動作である。フィルタリ ング済のデータL0,1がラインバッファ108に書き込まれると(408)、該データがラ
インバッファ108から読み出されて(410)、入力データが受信されるクロック速度
の1/2のクロック速度で出力される。これと同じ処理が連続するラインについ
て繰り返されて偶数フィールドが生成される。
より受信され(400)、カラースペースコンバータ308により外部4:4:4YCrCbフォー
マットへと変換され、次いで該外部フォーマットから内部フォーマットへと変換
され、書込制御回路302の制御下でデータパッカ202によりラインバッファ108に 書き込まれる(402)。次いでライン1が入力レジスタ306により受信され(404)、カ
ラースペースコンバータ308により外部フォーマットへと変換される。同時に、 読出制御回路304の制御下で、ライン0がラインバッファ108から読み出され(406)
、データアンパッカ204により外部フォーマットへと変換される。ライン0,1は、
両方とも外部フォーマットであり、次いでフィルタ回路200により組み合わされ てフィルタリング済ラインL0,1が生成される。該フィルタリング済ラインL0,1は
、内部フォーマットへと変換され、書込制御回路302の制御下でデータパッカ202
によりラインバッファ108へと書き戻される(408)。データアンパッカ204は、読 出制御回路304の制御下でラインバッファ108からフィルタリング済データL0,1を
読み出し、該データを外部フォーマットへと変換し、出力制御回路310を介して フィルタリング済ラインL0,1を出力する。
の異なる種類の書き込み動作(即ち、以前に格納されたラインを読み出す動作(4
06)及び出力ラインを読み出す(410)動作)が実行されることはない。該2つの読
み出し動作(406,410)は、2つの読出ポートと共にラインバッファ108を使用する
ことにより実施することが可能である。しかし、図3Aの好適実施例では、2つ
の読み出し動作(406,410)は、2つの読出ポインタLB1RD,LB1RD1を信号LB1RDSEL (どの読出ポインタがアクティブであるかを選択するもの)と共に使用して時間
多重化される。その結果、ラインバッファ108は、単一の読出ポートしか必要で なくなる。
の実施例ではFIHSYNC又はFIHDEのアップエッジに応じて生成される)によりリセ
ットされる。第2の読出ポインタLB1RD1は、独立したリセット信号LB1RST1を有 しており、該リセット信号は、この実施例では、2つの入力ライン毎に一回生成
される。これは、2つの入力データライン毎に1つの出力データラインが生成さ
れるからである。LB1RD1がまだラインバッファ108から能動的に読み出しを行っ ている際にリセット信号LB1RSTがときおり生成されるため、該リセット信号LB1R
STはラインバッファ108中のデータを破壊すべきではない。
は省略することとする。
な場合と類似した態様で生成される。該フィールドの最初では、ライン0(L0)は 使用されない。該フィールドの終わりでは、最後のインタレース出力ライン(L47
9)は、ライン479,480をフィルタリングすることにより生成されるべきであるが 、ライン480は存在しない。このため、ライン479をフィルタリングしないことに
より、又はライン479をそれ自体と共にフィルタリングすることにより、L479'が
生成される。かかる特殊な場合を扱うための他の方法は、実施形態に応じて当業
者が実施し得る自明の事項である。
び図4Bの場合と同様に、図5Aは、480ラインを表示するインタレースフォー マットの偶数フィールドの生成を示し、図5Bは、それに対応する奇数フィール
ドの生成を示している。
れている。ライン0(L0)は受信されて(500)ラインバッファ108に書き込まれる(
502)。ライン1(L1)が受信されると(400)、該ラインがラインバッファ108に書き 込まれる(506)。ライン2(L2)が受信されると(508)、L0がラインバッファ110から
読み出され(510)、L1がラインバッファ108から読み出される(512)。3つのライ ンL0,L1,L2が全て共にフィルタリングされ、その結果として得られたフィルタリ
ング済ラインL0,1,2がラインバッファ108に書き戻される(514)。該フィルタリン
グ済ラインL0,1,2がラインバッファ108に書き込まれると、次いで該ラインがラ インバッファ108から読み出されて(516)、入力クロック速度の1/2のクロック
速度で出力される(518)。ライン2はまた、フィルタリング済ラインL2,3,4の生成
に備えてラインバッファ110に書き込まれる(520)。同様の処理が連続するライン
について繰り返される。
C又はFIHDEのアップエッジに応じて生成される)によりクリアされる。
フィールドの場合、フィルタリング済ラインL0,1が特殊な場合となる。これは、
ライン−1が存在しないからである。別の例として、図5Bの奇数フィールドの 場合には、フィルタリング済ラインL478,479が特殊な場合となる。これは、ライ
ン480が存在しないからである。既に上述したように、これらの特殊な場合を扱 うための様々な方法が一般的に知られている。
の場合も、図6Aは偶数フィールドの生成を示し、図6Bは奇数フィールドの生
成を示している。
れている。ライン0(L0)は受信されて(600)ラインバッファ110に書き込まれる(
602)。ライン1(L1)が受信されると(604)、ライン0がラインバッファ110から読み
出され(606)、ライン1と共にフィルタリングされる。その結果として得られるフ
ィルタリング済ラインL0,1は、中間的な結果であり、ラインバッファ108に書き 込まれる(608)。ライン2(L2)が受信されると(610)、中間的な結果L0,1がライン バッファ108から読み出され(612)、ライン2と共にフィルタリングされる。次い でフィルタリング済ラインL0,1,2がラインバッファ108に書き戻される(614)。該
フィルタリング済ラインL0,1,2がラインバッファ108に書き込まれると(614)、次
いで該ラインがラインバッファ108から読み出されて(616)、入力クロック速度の
1/2のクロック速度で出力される(618)。ライン2はまた、フィルタリング済ラ
インL2,3,4の生成に備えてラインバッファ110に書き込まれる(620)。同様の処理
が連続するラインについて繰り返される。
して、図6Aのフィルタリング済ラインL0,1、及び図6Bのフィルタリング済ラ
インL478,479が挙げられる。
の場合も、図7Aは偶数フィールドの生成を示し、図7Bは奇数フィールドの生
成を示している。
れている。ライン0(L0)は受信されて(700)ラインバッファ108に書き込まれる(
702)。ライン1(L1)が受信されると(604)、ライン0がラインバッファ108から読み
出され(706)、ライン1と共にフィルタリングされる。その結果として得られるフ
ィルタリング済ラインL0,1は、中間的な結果であり、ラインバッファ108に書き 込まれる(708)。ライン2(L2)が受信されると(710)、中間的な結果L0,1がライン バッファ108から読み出され(712)、ライン2と共にフィルタリングされる。次い でフィルタリング済ラインL0,1,2がラインバッファ110に書き戻される(714)。該
フィルタリング済ラインL0,1,2がラインバッファ110に書き込まれると(714)、次
いで該ラインがラインバッファ110から読み出されて(716)、入力クロック速度の
1/2のクロック速度で出力される(718)。ライン2はまた、フィルタリング済ラ
インL2,3,4の生成に備えてラインバッファ108に書き込まれる(720)。同様の処理
が連続するラインについて繰り返される。この場合も、各フィールドの最初と終
わりで特殊な場合が生じ得る。この方法は、ラインバッファ108のための第2の 読出ポインタLB1RD1を必要としないという利点を有するものである。
ッカフィルタ装置104の1つの利点は、異なるタップ数を用いた異なるフリッカ フィルタ機能を同一ハードウェアを使用して実施することができる点である。
0は、ノンインタレース入力制御信号FIHSYNC,FIHDE,FIVDE,FIVBLANK,FIVSYNCか らインタレース出力制御信号FOHSYNC,PODE,FOVSYNCを生成する。ノンインタレー
スフォーマットからインタレースフォーマットへの変換の結果として、出力デー
タが生成される速度の2倍の速度で入力データが受信される。
される。同図は、この開始に対応する期間を示している。
FIODDFが低レベル804である)垂直ブランク(FIVBLANK)のダウンエッジ802に続く
水平表示イネーブル信号(FIHDE)の最初のアップエッジ800でリセットされる。奇
数フィールドではリセットは生じない。出力制御回路310は、信号FIHSYNCの開始
位置T1を決定する。これは、信号FIHDEのアップエッジ800と信号FIHSYNCのアッ プエッジ806との間の時間である。出力制御回路310はまた、信号FIHSYNCの幅T2 を決定する。T1及びT2に2が乗算されて、インタレース水平同期出力FOHSYNCが 生成される。該出力FOHSYNCは信号FIHDEの前縁800に関係するものである。 フリッカフィルタデータパイプライン遅延もまた、出力FOHSYNCの生成に加えら れる。図8では、フリッカフィルタ装置200を介した遅延とカラースペースコン バータ308におけるデータ処理時の遅延とを一致させるための待ち時間が提供さ れる。
間T3を決定することにより生成される。パラメータT1,T2,T3の全てに2が乗算さ
れて、インタレース出力イネーブル信号FODEが生成され、これもまた信号FIHDE に関連するものとなる。
イネーブル信号(FODE)から2ライン早く開始する。その結果として、信号FOHSYN
CとFODE及びFCD[23:0]との正しい同期が生じることになる。一般に、信号FOHSYN
Cの生成は、該信号FOHSYNCが2つの出力ライン間で生成されることを確実にする
ポイントで開始されなければならない。
け遅延させることにより、またTV VSYNC遅延レジスタ(SR78)で指定された量だけ
遅延させることにより、生成される。SR78により指定された量だけFIVSYNCのア ップエッジ及びダウンエッジを遅延させるために使用されるカウンタは、FFCLK/
16だけインクリメントされる。垂直同期を1水平時間よりも大きく遅延させるこ
とが可能であるため、信号FIVSYNCは、上述のタイミングチャートに示すものよ りも1ライン早く生成され、次いでほぼ1水平時間だけ遅延されるように、随意
選択的にプログラムすることが可能である。これは極めて推奨されるものとなる
。FOVSYNCをFOHSYNCにかかわらず配置することができるからである。該遅延は、
CRTコントローラのプログラミングに基づくタイミングによって決まる。
、他の実施例もまた実施可能である。例えば、本発明は、当業界で周知の技術を
用いて半導体デバイス上の集積回路中に組み込むことが可能である。よって、特
許請求の範囲に係る本発明の思想及び範囲は、本書に含まれる好適実施例の記述
に限定されるべきではない。
Claims (18)
- 【請求項1】 コンピュータグラフィクスデータ含む複数のノンインタレースラインのフリッ
カフィルタリングを行って複数のインタレースラインを生成する装置であって、
2つ又は3つのノンインタレースラインを組み合わせて各インタレースラインを
形成するようプログラミング可能なものであり、 1つの入力と2つの出力とを有し、外部フォーマットから内部フォーマットへ
のデータの変換を行う、データパッカであって、前記2つの出力が、それぞれ、
第1のラインバッファ及び第2のラインバッファへ内部フォーマットでデータを
書き込む、データパッカと、 2つの入力と2つの出力とを有し、前記第1及び第2のラインバッファから読
み出されたデータを内部フォーマットから外部フォーマットへと変換する、デー
タアンパッカであって、前記2つの入力が、それぞれ、前記第1のラインバッフ
ァ及び前記第2のラインバッファから読み出されたデータを受信するよう構成さ
れ、前記第1の出力が、外部フォーマットでデータを出力するよう構成されてい
る、データアンパッカと、 2つの入力と1つの出力とを有し、該2つの入力で受信されたデータを組み合
わせてフィルタリング済データを生成する、フィルタ回路であって、前記第1の
入力が、ビデオ情報を含むデータを外部フォーマットで受信するよう構成され、
前記第2の入力が、前記データアンパッカの前記第2の出力からのデータを受信
するよう接続され、前記出力が、フィルタリング済データを外部フォーマットで
前記データパッカの前記入力へ送るよう接続される、フィルタ回路と を備えている、装置。 - 【請求項2】 前記データパッカが、コンピュータグラフィクスを含むデータを外部フォーマ
ットで受信するよう構成された第2の入力を更に有している、請求項1に記載の
装置。 - 【請求項3】 クロックを含む外部制御信号を受信するよう構成され、前記第1及び第2のラ
インバッファへラインバッファ書込制御信号を送るよう構成され、及び前記デー
タパッカへデータパッカ制御信号を送るよう接続され、前記外部制御信号に応じ
て前記ラインバッファ書込制御信号及び前記データパッカ制御信号を生成する、
ラインバッファ書込制御回路と、 前記外部制御信号を受信するよう構成され、前記第1及び第2のラインバッフ
ァへラインバッファ読出制御信号を送るよう構成され、及び前記データアンパッ
カへデータアンパッカ制御信号を送るよう接続され、前記外部制御信号に応じて
前記ラインバッファ読出制御信号及び前記データアンパッカ制御信号を生成する
、ラインバッファ読出制御回路と を更に備えている、請求項1に記載の装置。 - 【請求項4】 前記ラインバッファ読出制御信号が、 前記第1のラインバッファからの読み出しのための第1の読出パルスと、 前記第1のラインバッファからの読み出しのための第2の読出パルスと を有する、請求項3に記載の装置。
- 【請求項5】 前記第1の読出パルスが、前記第1のラインバッファへの第1のポインタをイ
ンクリメントし、 前記第2の読出パルスが、前記第1のラインバッファへの第2のポインタをイ
ンクリメントする、 請求項4に記載の装置。 - 【請求項6】 第2の外部フォーマットでデータを受信するよう構成され、該第2の外部フォ
ーマットから前記外部フォーマットへとデータを変換する、カラースペースコン
バータを備えている、請求項1に記載の装置。 - 【請求項7】 前記第2の外部フォーマットがRGBフォーマットであり、 前記外部フォーマットが4:4:4符号付きYCrCbフォーマットである、 請求項6に記載の装置。
- 【請求項8】 前記外部フォーマットが4:4:4符号付きYCrCbフォーマットである、請求項1に
記載の装置。 - 【請求項9】 前記内部フォーマットが、4:4:4YCrCbフォーマット、4:2:2YCrCbフォーマット
、及び4:1:1YCrCbフォーマットからなるグループから選択されるプログラム可能
なものである、請求項8に記載の装置。 - 【請求項10】 ノンインタレースモードの制御信号を受信するよう構成され、インタレースモ
ードの制御信号を送るよう構成され、ノンインタレースモードの制御信号をイン
タレースモードの制御信号へと変換する、出力制御回路を更に備えている、請求
項1に記載の装置。 - 【請求項11】 前記ノンインタレースモードの制御信号が、第1の水平同期信号、第1の垂直
同期信号、垂直ブランク信号、及び水平ブランク信号を含み、 前記インタレースモードの制御信号が、第2の水平同期信号、第2の垂直同期
信号、及びブランク信号を含む、 、請求項10に記載の装置。 - 【請求項12】 複数のノンインタレースラインのフリッカフィルタリングを行って複数のイン
タレースラインを形成する方法であって、 ノンインタレースラインを外部フォーマットで受信し、 該受信したノンインタレースラインを前記外部フォーマットから内部フォーマ
ットへと変換し、 ラインバッファから前記内部フォーマットで中間的なラインを読み出し、 前記ノンインタレースラインと前記中間的なラインとを組み合わせてフィルタ
リング済ラインを前記内部フォーマットで形成し、 該フィルタリング済ラインを前記内部フォーマットから前記外部フォーマット
へと変換してインタレースラインを形成する、 という各ステップを有する、方法。 - 【請求項13】 前記外部フォーマットが4:4:4符号付きYCrCbフォーマットである、請求項12
に記載の方法。 - 【請求項14】 4:4:4YCrCbフォーマット、4:2:2YCrCbフォーマット、及び4:1:1YCrCbフォーマ
ットからなるグループから前記内部フォーマットを選択するステップを更に有す
る、請求項13に記載の方法。 - 【請求項15】 複数のノンインタレースラインのフリッカフィルタリングを行って複数のイン
タレースラインを形成する方法であって、各インタレースラインが2つのノンイ
ンタレースラインから形成され、該方法が、1つのラインバッファを用いるもの
であり、 第1のノンインタレースラインを受信して該ラインをラインバッファに書き込
み、 前記第1のノンインタレースラインを前記ラインバッファから読み出すと同時
に第2のノンインタレースラインを受信し、該第1及び第2のノンインタレース
ラインを組み合わせて1つのインタレースラインを形成し、該インタレースライ
ンを前記ラインバッファに書き込み、 上記ステップを繰り返して複数のインタレースラインを形成する、 という各ステップを有する、方法。 - 【請求項16】 複数のノンインタレースラインのフリッカフィルタリングを行って複数のイン
タレースラインを形成する方法であって、各インタレースラインが3つのノンイ
ンタレースラインから形成され、該方法が、2つのラインバッファを用いるもの
であり、 第1のノンインタレースラインを受信して該ラインを第1のラインバッファに
書き込み、 前記第1のノンインタレースラインを前記第1のラインバッファから読み出す
と同時に第2のノンインタレースラインを第2のラインバッファから読み出し、
第3のノンインタレースラインを受信して該ラインを前記第2のラインバッファ
に書き込み、前記第1、第2、及び第3のノンインタレースラインを組み合わせ
て1つのインタレースラインを形成し、該インタレースラインを前記第1のライ
ンバッファに書き込み、 上記ステップを繰り返して複数のインタレースラインを形成する、 という各ステップを有する、方法。 - 【請求項17】 複数のノンインタレースラインのフリッカフィルタリングを行って複数のイン
タレースラインを形成する方法であって、各インタレースラインが3つのノンイ
ンタレースラインから形成され、該方法が、2つのラインバッファを用いるもの
であり、 第1のノンインタレースラインを第1のラインバッファから読み出すと同時に
第2のノンインタレースラインを受信し、前記第1及び第2のノンインタレース
ラインを組み合わせて中間的なラインを形成し、該中間的なラインを第2のライ
ンバッファに書き込み、 該中間的なラインを前記第2のラインバッファから読み出すと同時に第3のノ
ンインタレースラインを受信して該ラインを前記第1のラインバッファに書き込
み、前記中間的なラインと前記第3のノンインタレースラインとを組み合わせて
1つのインタレースラインを形成し、該インタレースラインを前記第2のライン
バッファに書き込み、 上記ステップを繰り返して複数のインタレースラインを形成する、 という各ステップを有する、方法。 - 【請求項18】 複数のノンインタレースラインのフリッカフィルタリングを行って複数のイン
タレースラインを形成する方法であって、各インタレースラインが3つのノンイ
ンタレースラインから形成され、該方法が、2つのラインバッファを用いるもの
であり、 第1のノンインタレースラインを第1のラインバッファから読み出すと同時に
第2のノンインタレースラインを受信し、前記第1及び第2のノンインタレース
ラインを組み合わせて中間的なラインを形成し、該中間的なラインを第1のライ
ンバッファに書き込み、 該中間的なラインを前記第1のラインバッファから読み出すと同時に第3のノ
ンインタレースラインを受信して該ラインを前記第1のラインバッファに書き込
み、前記中間的なラインと前記第3のノンインタレースラインとを組み合わせて
1つのインタレースラインを形成し、該インタレースラインを前記第2のライン
バッファに書き込み、 上記ステップを繰り返して複数のインタレースラインを形成する、 という各ステップを有する、方法。
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US6798420B1 (en) * | 1998-11-09 | 2004-09-28 | Broadcom Corporation | Video and graphics system with a single-port RAM |
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US7236204B2 (en) * | 2001-02-20 | 2007-06-26 | Digeo, Inc. | System and method for rendering graphics and video on a display |
TW561783B (en) * | 2002-03-12 | 2003-11-11 | Via Tech Inc | Image processing method and device |
TW527824B (en) * | 2002-03-12 | 2003-04-11 | Via Tech Inc | Adative-deflicker processing method and adaptive deflicker filter |
TW563353B (en) * | 2002-03-12 | 2003-11-21 | Via Tech Inc | Clock signal synthesizer with multiple frequency outputs and method for synthesizing clock signal |
US7034887B2 (en) * | 2002-07-15 | 2006-04-25 | Seiko Epson Corporation | Method and apparatus for flicker filtering interlaced display data |
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Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US5387940A (en) * | 1993-07-07 | 1995-02-07 | Rca Thomson Licensing Corporation | Method and apparatus for providing scaleable compressed video signal |
US5838299A (en) * | 1995-05-03 | 1998-11-17 | Apple Computer, Inc. | RGB/YUV video convolution system |
US5610661A (en) * | 1995-05-19 | 1997-03-11 | Thomson Multimedia S.A. | Automatic image scanning format converter with seamless switching |
US5781241A (en) * | 1996-11-08 | 1998-07-14 | Chrontel, Inc. | Apparatus and method to convert computer graphics signals to television video signals with vertical and horizontal scaling requiring no frame buffers |
-
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