JPH10341415A - 画像処理装置 - Google Patents
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- JPH10341415A JPH10341415A JP9165186A JP16518697A JPH10341415A JP H10341415 A JPH10341415 A JP H10341415A JP 9165186 A JP9165186 A JP 9165186A JP 16518697 A JP16518697 A JP 16518697A JP H10341415 A JPH10341415 A JP H10341415A
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- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000012545 processing Methods 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims 1
- 230000004044 response Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
Abstract
(57)【要約】
【課題】 回路規模が小さく大規模集積化に適した画像
処理装置を提供することを目的とする。 【解決手段】 画像処理装置において、入力画像データ
を書き込みかつ読み出す１ライン分の記憶容量を有する
バッファメモリと、ラインメモリから読み出される連続
する複数ラインの画像データを１ライン分ずつそれぞれ
係数倍する乗算手段と、乗算手段から出力される画像デ
ータを加算して１ライン分の変換画像データを得る加算
手段とを有する複数の拡大縮小処理手段と、所望の拡大
縮小率に応じて乗算手段における係数値を設定すると共
に所望の拡大縮小率に応じて各拡大縮小処理手段から出
力される変換画素データに対する有効無効情報を発生す
る拡大縮小制御手段と、各拡大縮小処理手段から出力さ
れる変換画素データを対応する有効無効情報に応じて選
択的に書き込んで記憶する画像メモリとを備えたことを
特徴とする。
処理装置を提供することを目的とする。 【解決手段】 画像処理装置において、入力画像データ
を書き込みかつ読み出す１ライン分の記憶容量を有する
バッファメモリと、ラインメモリから読み出される連続
する複数ラインの画像データを１ライン分ずつそれぞれ
係数倍する乗算手段と、乗算手段から出力される画像デ
ータを加算して１ライン分の変換画像データを得る加算
手段とを有する複数の拡大縮小処理手段と、所望の拡大
縮小率に応じて乗算手段における係数値を設定すると共
に所望の拡大縮小率に応じて各拡大縮小処理手段から出
力される変換画素データに対する有効無効情報を発生す
る拡大縮小制御手段と、各拡大縮小処理手段から出力さ
れる変換画素データを対応する有効無効情報に応じて選
択的に書き込んで記憶する画像メモリとを備えたことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されるデジタ
ル画像信号の画面サイズを異なる画面サイズに変換する
画像処理装置に関する。
ル画像信号の画面サイズを異なる画面サイズに変換する
画像処理装置に関する。
【０００２】
【従来の技術】一般的なＮＴＳＣ方式のテレビ受像機の
表示画面のアスペクト比は、４：３であり、一方、シネ
マサイズの表示画面のアスペクト比は、１６：９であ
る。従って、シネマサイズの画像全てをそのままＮＴＳ
Ｃ方式のテレビ受像機の表示画面に表示させようとする
と、表示画面の上下に非表示領域が生じる。いわゆるレ
ターボックス形式の表示である。これに対して表示画像
を縦方向に拡大することにより、表示画面を有効に利用
して画像を大きく表示することが考えられる。このよう
な画像拡大処理は、入力映像データを入力側のクロック
に同期してフレームメモリに書き込み、出力側のクロッ
クに同期してフレームメモリから読み出し、フレームメ
モリから１ライン単位で読み出された映像データに垂直
フィルタ処理を施して走査線数を例えば４／３倍に変換
することにより行われる。
表示画面のアスペクト比は、４：３であり、一方、シネ
マサイズの表示画面のアスペクト比は、１６：９であ
る。従って、シネマサイズの画像全てをそのままＮＴＳ
Ｃ方式のテレビ受像機の表示画面に表示させようとする
と、表示画面の上下に非表示領域が生じる。いわゆるレ
ターボックス形式の表示である。これに対して表示画像
を縦方向に拡大することにより、表示画面を有効に利用
して画像を大きく表示することが考えられる。このよう
な画像拡大処理は、入力映像データを入力側のクロック
に同期してフレームメモリに書き込み、出力側のクロッ
クに同期してフレームメモリから読み出し、フレームメ
モリから１ライン単位で読み出された映像データに垂直
フィルタ処理を施して走査線数を例えば４／３倍に変換
することにより行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような画像処理では、入力側（信号源側）と出力側とで
処理速度が異なるため、その非同期部分を吸収するため
にバッファ用のフレームメモリが必要となり、回路規模
が大きくなりコスト高で大規模集積化（ＬＳＩ化）が困
難である。本発明は、上記の問題を解決し、大規模なフ
レームメモリを必要としない画像処理装置を提供するも
のである。
ような画像処理では、入力側（信号源側）と出力側とで
処理速度が異なるため、その非同期部分を吸収するため
にバッファ用のフレームメモリが必要となり、回路規模
が大きくなりコスト高で大規模集積化（ＬＳＩ化）が困
難である。本発明は、上記の問題を解決し、大規模なフ
レームメモリを必要としない画像処理装置を提供するも
のである。
【０００４】
【課題を解決するための手段】請求項１に記載の画像処
理装置は、入力される画像データを順次書き込んで記憶
すると共に記憶された画像データを順次読み出す１ライ
ン分の記憶容量を有するバッファメモリと、ラインメモ
リから順次読み出される連続する複数ラインの画像デー
タを１ライン分ずつそれぞれ係数倍する乗算手段と、乗
算手段から出力される複数ライン分の画像データを加算
して１ライン分の変換画像データを得る加算手段とを有
する複数の拡大縮小処理手段と、所望の拡大縮小率に応
じて乗算手段における乗数となる係数値を設定すると共
に所望の拡大縮小率に応じて各拡大縮小処理手段から出
力される変換画素データに対する有効無効情報を発生す
る拡大縮小制御手段と、各拡大縮小処理手段から出力さ
れる変換画素データを対応する有効無効情報に応じて選
択的に書き込んで記憶する画像メモリとを備えたことを
特徴とする。
理装置は、入力される画像データを順次書き込んで記憶
すると共に記憶された画像データを順次読み出す１ライ
ン分の記憶容量を有するバッファメモリと、ラインメモ
リから順次読み出される連続する複数ラインの画像デー
タを１ライン分ずつそれぞれ係数倍する乗算手段と、乗
算手段から出力される複数ライン分の画像データを加算
して１ライン分の変換画像データを得る加算手段とを有
する複数の拡大縮小処理手段と、所望の拡大縮小率に応
じて乗算手段における乗数となる係数値を設定すると共
に所望の拡大縮小率に応じて各拡大縮小処理手段から出
力される変換画素データに対する有効無効情報を発生す
る拡大縮小制御手段と、各拡大縮小処理手段から出力さ
れる変換画素データを対応する有効無効情報に応じて選
択的に書き込んで記憶する画像メモリとを備えたことを
特徴とする。
【０００５】
【作用】本発明による画像処理装置は、１ライン分の記
憶容量を有するバッファメモリと、複数の拡大縮小処理
手段と、各拡大縮小処理手段から出力される変換画素デ
ータに対する有効無効情報を発生する拡大縮小制御手段
と、各拡大縮小処理手段から出力される変換画素データ
を対応する有効無効情報に応じて選択的に書き込んで記
憶する画像メモリとを備えるように構成し、入出力間の
非同期部分を吸収するためにバッファ用メモリをライン
メモリにより構成したので、回路規模が小さな画像処理
装置を提供できる。
憶容量を有するバッファメモリと、複数の拡大縮小処理
手段と、各拡大縮小処理手段から出力される変換画素デ
ータに対する有効無効情報を発生する拡大縮小制御手段
と、各拡大縮小処理手段から出力される変換画素データ
を対応する有効無効情報に応じて選択的に書き込んで記
憶する画像メモリとを備えるように構成し、入出力間の
非同期部分を吸収するためにバッファ用メモリをライン
メモリにより構成したので、回路規模が小さな画像処理
装置を提供できる。
【０００６】
【発明の実施の形態】図１は、本発明の一実施形態によ
る画像処理装置の構成を示すブロック図である。図１に
おいて、ラインメモリ１０１は、入力される画像データ
を順次書き込んで記憶すると共に記憶された画像データ
を順次読み出す１ライン分の記憶容量を有するバッファ
メモリであり、その書き込み動作及び読み出し動作を同
時にかつ独立して実行可能な例えばファーストイン・フ
ァーストアウトメモリ（ＦＩＦＯメモリ）で構成されて
いる。
る画像処理装置の構成を示すブロック図である。図１に
おいて、ラインメモリ１０１は、入力される画像データ
を順次書き込んで記憶すると共に記憶された画像データ
を順次読み出す１ライン分の記憶容量を有するバッファ
メモリであり、その書き込み動作及び読み出し動作を同
時にかつ独立して実行可能な例えばファーストイン・フ
ァーストアウトメモリ（ＦＩＦＯメモリ）で構成されて
いる。
【０００７】このラインメモリ１０１は、入力側のクロ
ックに同期した書き込み制御信号を出力するメモリ制御
部１０２により書き込みが制御され、出力側のクロック
に同期した読み出し制御信号を出力するメモリ制御部１
０３により読み出しが制御され、非同期部分を吸収す
る。
ックに同期した書き込み制御信号を出力するメモリ制御
部１０２により書き込みが制御され、出力側のクロック
に同期した読み出し制御信号を出力するメモリ制御部１
０３により読み出しが制御され、非同期部分を吸収す
る。
【０００８】ラインメモリ１０１の出力側には、２つの
拡大縮小処理回路（補間処理回路）１１，１２が並列に
接続されている。各拡大縮小処理回路１１，１２は、ラ
インメモリ１０１から供給される１ライン分の画像デー
タを１Ｈ遅延して出力するラインメモリ１０４、１０５
と、ラインメモリ１０４、１０５から出力される１Ｈ遅
延された１ライン分の画像データに対し係数（１−Ｋ
１）、（１−Ｋ２）を乗算する第１乗算器１０６，１０
７と、ラインメモリ１０１から供給される１ライン分の
画像データに対し係数Ｋ１、Ｋ２を乗算する第２乗算器
１０８，１０９と、第１及び第２乗算器の出力データを
加算して新たな１ライン分の変換画像データを得る加算
器１１０，１１１とで構成されている。ここで、ライン
メモリ１０４，１０５は、例えばＦＩＦＯメモリで構成
されている。各加算器１１０，１１１から出力される変
換画像データをそれぞれデータライン１，２を介して画
像メモリ（フレームメモリ）１１４に供給される。
拡大縮小処理回路（補間処理回路）１１，１２が並列に
接続されている。各拡大縮小処理回路１１，１２は、ラ
インメモリ１０１から供給される１ライン分の画像デー
タを１Ｈ遅延して出力するラインメモリ１０４、１０５
と、ラインメモリ１０４、１０５から出力される１Ｈ遅
延された１ライン分の画像データに対し係数（１−Ｋ
１）、（１−Ｋ２）を乗算する第１乗算器１０６，１０
７と、ラインメモリ１０１から供給される１ライン分の
画像データに対し係数Ｋ１、Ｋ２を乗算する第２乗算器
１０８，１０９と、第１及び第２乗算器の出力データを
加算して新たな１ライン分の変換画像データを得る加算
器１１０，１１１とで構成されている。ここで、ライン
メモリ１０４，１０５は、例えばＦＩＦＯメモリで構成
されている。各加算器１１０，１１１から出力される変
換画像データをそれぞれデータライン１，２を介して画
像メモリ（フレームメモリ）１１４に供給される。
【０００９】拡大縮小制御手段１３は、コントローラ１
２１、コントローラ１２１からの制御信号に応答して所
望の拡大縮小率に応じた係数値Ｋ１、（１−Ｋ１）、Ｋ
２、（１−Ｋ２）を発生して乗算器に供給する乗算制御
手段１２２と、コントローラ１２１からの制御信号に応
答して所望の拡大縮小率に応じて各加算器１１０，１１
１から出力される変換画像データに対する有効無効情報
を発生するデータライン１有効無効情報発生手段１２３
及びデータライン２有効無効情報発生手段１２４とで構
成されている。
２１、コントローラ１２１からの制御信号に応答して所
望の拡大縮小率に応じた係数値Ｋ１、（１−Ｋ１）、Ｋ
２、（１−Ｋ２）を発生して乗算器に供給する乗算制御
手段１２２と、コントローラ１２１からの制御信号に応
答して所望の拡大縮小率に応じて各加算器１１０，１１
１から出力される変換画像データに対する有効無効情報
を発生するデータライン１有効無効情報発生手段１２３
及びデータライン２有効無効情報発生手段１２４とで構
成されている。
【００１０】画像メモリ１１４は、有効無効情報に応じ
た書き込み制御信号を発生するメモリ制御部１３１によ
り書き込みが制御される。各拡大縮小処理手段１１，１
２から各データライン１，２を介して入力される変換画
素データは、有効無効情報に応じた書き込み制御信号に
応じて選択的に画像メモリ１１４に書き込まれる。画像
メモリ１１４に書き込まれた画像データは、順次読み出
されて図示せぬ次の表示部に供給される。
た書き込み制御信号を発生するメモリ制御部１３１によ
り書き込みが制御される。各拡大縮小処理手段１１，１
２から各データライン１，２を介して入力される変換画
素データは、有効無効情報に応じた書き込み制御信号に
応じて選択的に画像メモリ１１４に書き込まれる。画像
メモリ１１４に書き込まれた画像データは、順次読み出
されて図示せぬ次の表示部に供給される。
【００１１】次に図２に基づいて図１の画像処理装置の
動作を説明する。図２は、本発明の図１による画像処理
装置の動作を説明するための各信号の状態を示す図であ
る。図２の（ｂ）〜（ｉ）は図１に示した同一符号の点
での信号を示している。２ライン分の画像データから３
ライン分の画像データを生成して表示画像を縦方向に３
／２倍に拡大する例の各信号を示す図を図２（ａ）〜
（ｇ）に、３ライン分の画像データから２ライン分の画
像データを生成して表示画像を縦方向に２／３倍に縮小
する例の各信号を示す図を図２（ｈ），（ｉ）に示し、
図２（ａ）は図２（ｂ）〜（ｉ）に共通の入力水平同期
信号を示す。また、図２（ｊ），（ｋ）はそれぞれ上記
拡大及び縮小に対応する画像データ信号の順序を示して
いる。以下図１及び図２に基づいて説明する。
動作を説明する。図２は、本発明の図１による画像処理
装置の動作を説明するための各信号の状態を示す図であ
る。図２の（ｂ）〜（ｉ）は図１に示した同一符号の点
での信号を示している。２ライン分の画像データから３
ライン分の画像データを生成して表示画像を縦方向に３
／２倍に拡大する例の各信号を示す図を図２（ａ）〜
（ｇ）に、３ライン分の画像データから２ライン分の画
像データを生成して表示画像を縦方向に２／３倍に縮小
する例の各信号を示す図を図２（ｈ），（ｉ）に示し、
図２（ａ）は図２（ｂ）〜（ｉ）に共通の入力水平同期
信号を示す。また、図２（ｊ），（ｋ）はそれぞれ上記
拡大及び縮小に対応する画像データ信号の順序を示して
いる。以下図１及び図２に基づいて説明する。
【００１２】図２（ｂ）で示すｎラインの画像データＤ
ｎは、ラインメモリ１０１に入力され、ラインメモリ１
０１の出力では入力とでは水平同期周期は同じである
が、書き込みと読み出しの速度は異なっている（図２
（ｂ），（ｃ））。図２（ｂ）で示すｎラインの画像デ
ータＤｎが拡大縮小処理手段１１に入力されると、第１
乗算器１０６によりラインメモリ１０４から供給される
１ライン前の画像データであるｎ−１ラインの画像デー
タＤｎ−１が（１−Ｋ１）倍され、一方第２乗算器１０
８により現ライン画像データであるｎラインの画像デー
タＤｎがＫ１倍される。第１及び第２乗算器１０６，１
０８の各出力は、加算器１１０にて加算され変換画像デ
ータＤｎ′（（１−Ｋ１）Ｄｎ−１＋Ｋ１・Ｄｎ）が生
成されデータライン１に出力される（図２（ｄ））。
ｎは、ラインメモリ１０１に入力され、ラインメモリ１
０１の出力では入力とでは水平同期周期は同じである
が、書き込みと読み出しの速度は異なっている（図２
（ｂ），（ｃ））。図２（ｂ）で示すｎラインの画像デ
ータＤｎが拡大縮小処理手段１１に入力されると、第１
乗算器１０６によりラインメモリ１０４から供給される
１ライン前の画像データであるｎ−１ラインの画像デー
タＤｎ−１が（１−Ｋ１）倍され、一方第２乗算器１０
８により現ライン画像データであるｎラインの画像デー
タＤｎがＫ１倍される。第１及び第２乗算器１０６，１
０８の各出力は、加算器１１０にて加算され変換画像デ
ータＤｎ′（（１−Ｋ１）Ｄｎ−１＋Ｋ１・Ｄｎ）が生
成されデータライン１に出力される（図２（ｄ））。
【００１３】また、ｎラインの画像データＤｎは、拡大
縮小処理手段１２に入力され、第１乗算器１０７により
ラインメモリ１０５から供給されるｎ−１ラインの画像
データＤｎ−１が（１−Ｋ２）倍され、一方第２乗算器
１０９によりｎラインの画像データＤｎがＫ２倍され
る。第１及び第２乗算器１０７，１０９の各出力は、加
算器１１１にて加算され変換画像データＤｎ″（（１−
Ｋ２）Ｄｎ−１＋Ｋ２・Ｄｎ）が生成されデータライン
２に出力される（図２（ｅ））。
縮小処理手段１２に入力され、第１乗算器１０７により
ラインメモリ１０５から供給されるｎ−１ラインの画像
データＤｎ−１が（１−Ｋ２）倍され、一方第２乗算器
１０９によりｎラインの画像データＤｎがＫ２倍され
る。第１及び第２乗算器１０７，１０９の各出力は、加
算器１１１にて加算され変換画像データＤｎ″（（１−
Ｋ２）Ｄｎ−１＋Ｋ２・Ｄｎ）が生成されデータライン
２に出力される（図２（ｅ））。
【００１４】データライン１に生成された画像データの
各ライン（図２（ｄ））に対しては、画像メモリ１１４
に対する画像データ書き込み制御用のライトイネーブル
信号を図２（ｆ）で示すように書き込み可の信号として
拡大縮小制御手段１３の中のデータライン１有効無効情
報発生手段１２３からメモリ制御部１３１に供給する。
各ライン（図２（ｄ））に対しては、画像メモリ１１４
に対する画像データ書き込み制御用のライトイネーブル
信号を図２（ｆ）で示すように書き込み可の信号として
拡大縮小制御手段１３の中のデータライン１有効無効情
報発生手段１２３からメモリ制御部１３１に供給する。
【００１５】すなわち、２ラインから３ラインへ拡大の
場合においては、データライン１へは各ラインを有効と
する。一方、データライン２に生成された画像データの
各ライン（図２（ｅ））に対しては、画像メモリ１１４
に対する画像データ書き込み制御用のライトイネーブル
信号を図２（ｇ）で示すように書き込み可の信号として
拡大縮小制御手段１３の中のデータライン２有効無効情
報発生手段１２４からメモリ制御１３１に供給する。
場合においては、データライン１へは各ラインを有効と
する。一方、データライン２に生成された画像データの
各ライン（図２（ｅ））に対しては、画像メモリ１１４
に対する画像データ書き込み制御用のライトイネーブル
信号を図２（ｇ）で示すように書き込み可の信号として
拡大縮小制御手段１３の中のデータライン２有効無効情
報発生手段１２４からメモリ制御１３１に供給する。
【００１６】２ラインから３ラインへ拡大の場合におい
ては、データライン２へは有効ラインと無効ラインが交
互に発生するようにする。従って、画像メモリ１１４に
は図２（ｈ）で示したように、データライン１の画像デ
ータＤｎ′、データライン２の画像データＤｎ″、デー
タライン１の画像データＤｎ＋１′、データライン１の
画像データＤｎ＋２′、データライン２の画像データＤ
ｎ＋２″、データライン１の画像データＤｎ＋３′の順
でラインｍ〜ｍ＋５の各ラインの画像データとなる。す
なわち、データライン２の画像データＤｎ＋１″が無効
画像となり、後続のラインも同様に処理される。従って
２ラインの入力画像データから３ラインの出力データを
得ることとなる。この場合の画像データの順序を図２
（ｊ）に示す。なお、図２（ｊ）では、単に画像データ
の順序のみを示し、図２（ａ）の入力水平同期信号に対
する関係は無視して示してある。
ては、データライン２へは有効ラインと無効ラインが交
互に発生するようにする。従って、画像メモリ１１４に
は図２（ｈ）で示したように、データライン１の画像デ
ータＤｎ′、データライン２の画像データＤｎ″、デー
タライン１の画像データＤｎ＋１′、データライン１の
画像データＤｎ＋２′、データライン２の画像データＤ
ｎ＋２″、データライン１の画像データＤｎ＋３′の順
でラインｍ〜ｍ＋５の各ラインの画像データとなる。す
なわち、データライン２の画像データＤｎ＋１″が無効
画像となり、後続のラインも同様に処理される。従って
２ラインの入力画像データから３ラインの出力データを
得ることとなる。この場合の画像データの順序を図２
（ｊ）に示す。なお、図２（ｊ）では、単に画像データ
の順序のみを示し、図２（ａ）の入力水平同期信号に対
する関係は無視して示してある。
【００１７】次に図２（ｈ），（ｉ）では、３ラインか
ら２ラインへ縮小の場合を示し、データライン１の画像
データＤｎ′〜Ｄｎ＋２′の３ラインの画像データの中
からＤｎ′、Ｄｎ＋２′の２ラインを有効とし、Ｄｎ＋
１′の１ラインを無効とする。後続のラインも同様に処
理され、画像データＤｎ＋１′、Ｄｎ＋４′、Ｄｎ＋
７′の各ラインは無効となる。また、データライン２の
画像データは全て無効とされる。このようにして、入力
の３ラインから２ラインへの縮小データが得られる。こ
の場合の画像データの順序を図２（ｋ）に示す。なお、
図２（ｊ）では、単に画像データの順序のみを示し、図
２（ａ）の入力水平同期信号に対する関係は無視して示
してあるのは図２（ｊ）の場合と同様である。
ら２ラインへ縮小の場合を示し、データライン１の画像
データＤｎ′〜Ｄｎ＋２′の３ラインの画像データの中
からＤｎ′、Ｄｎ＋２′の２ラインを有効とし、Ｄｎ＋
１′の１ラインを無効とする。後続のラインも同様に処
理され、画像データＤｎ＋１′、Ｄｎ＋４′、Ｄｎ＋
７′の各ラインは無効となる。また、データライン２の
画像データは全て無効とされる。このようにして、入力
の３ラインから２ラインへの縮小データが得られる。こ
の場合の画像データの順序を図２（ｋ）に示す。なお、
図２（ｊ）では、単に画像データの順序のみを示し、図
２（ａ）の入力水平同期信号に対する関係は無視して示
してあるのは図２（ｊ）の場合と同様である。
【００１８】このように、１つの入力に対し拡大縮小処
理手段とデータラインをそれぞれ２つ設けた上述の構成
では、１つの入力に対し２つの出力が得られるので縦方
向（垂直方向）に最大２倍まで拡大することができる。
理手段とデータラインをそれぞれ２つ設けた上述の構成
では、１つの入力に対し２つの出力が得られるので縦方
向（垂直方向）に最大２倍まで拡大することができる。
【００１９】上述の構成では、１つの入力に対し拡大縮
小処理手段とデータラインをそれぞれ２つ設ける例を示
したがこれに限らず１つの入力に対し拡大縮小処理手段
とデータラインをそれぞれ３つ以上設けるようにしても
良い。例えば１つの入力に対し拡大縮小処理手段とデー
タラインをそれぞれ３つ設けた場合、１つの入力に対し
３つの出力が得られるので縦方向（垂直方向）に最大３
倍まで拡大することができる。
小処理手段とデータラインをそれぞれ２つ設ける例を示
したがこれに限らず１つの入力に対し拡大縮小処理手段
とデータラインをそれぞれ３つ以上設けるようにしても
良い。例えば１つの入力に対し拡大縮小処理手段とデー
タラインをそれぞれ３つ設けた場合、１つの入力に対し
３つの出力が得られるので縦方向（垂直方向）に最大３
倍まで拡大することができる。
【００２０】
【発明の効果】本発明による画像処理装置は、１ライン
分の記憶容量を有するバッファメモリと、複数の拡大縮
小処理手段と、各拡大縮小処理手段から出力される変換
画素データに対する有効無効情報を発生する拡大縮小制
御手段と、各拡大縮小処理手段から出力される変換画素
データを対応する有効無効情報に応じて選択的に書き込
んで記憶する画像メモリとを備えるように構成し、入出
力間の非同期部分を吸収するためにバッファ用メモリを
ラインメモリにより構成したので、回路規模が小さく低
コストで大規模集積化（ＬＳＩ化）しやすい画像処理装
置を提供できる。
分の記憶容量を有するバッファメモリと、複数の拡大縮
小処理手段と、各拡大縮小処理手段から出力される変換
画素データに対する有効無効情報を発生する拡大縮小制
御手段と、各拡大縮小処理手段から出力される変換画素
データを対応する有効無効情報に応じて選択的に書き込
んで記憶する画像メモリとを備えるように構成し、入出
力間の非同期部分を吸収するためにバッファ用メモリを
ラインメモリにより構成したので、回路規模が小さく低
コストで大規模集積化（ＬＳＩ化）しやすい画像処理装
置を提供できる。
【図１】本発明の一実施形態による画像処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の図１による画像処理装置の動作を説明
するための各信号の状態を示す図である。
するための各信号の状態を示す図である。
１１，１２ ・・・・・ 拡大縮小処理回路（補間処理
回路） １３ ・・・・・ 拡大縮小制御手段 １０１ ・・・・・ ラインメモリ １０２ ・・・・・ メモリ制御部 １０３ ・・・・・ メモリ制御部 １０４，１０５ ・・・・・ ラインメモリ １０６，１０７ ・・・・・ 第１乗算器 １０８，１０９ ・・・・・ 第２乗算器 １１０，１１１ ・・・・・ 加算器 １１４ ・・・・・ 画像メモリ（フレームメモリ） １２１ ・・・・・ コントローラ １２２ ・・・・・ 乗算制御手段 １２３ ・・・・・ データライン１有効無効情報発生
手段 １２４ ・・・・・ データライン２有効無効情報発生
手段 １３１ ・・・・・ メモリ制御部
回路） １３ ・・・・・ 拡大縮小制御手段 １０１ ・・・・・ ラインメモリ １０２ ・・・・・ メモリ制御部 １０３ ・・・・・ メモリ制御部 １０４，１０５ ・・・・・ ラインメモリ １０６，１０７ ・・・・・ 第１乗算器 １０８，１０９ ・・・・・ 第２乗算器 １１０，１１１ ・・・・・ 加算器 １１４ ・・・・・ 画像メモリ（フレームメモリ） １２１ ・・・・・ コントローラ １２２ ・・・・・ 乗算制御手段 １２３ ・・・・・ データライン１有効無効情報発生
手段 １２４ ・・・・・ データライン２有効無効情報発生
手段 １３１ ・・・・・ メモリ制御部
Claims (1)
- 【請求項１】 入力される画像データを順次書き込んで
記憶すると共に記憶された画像データを順次読み出す１
ライン分の記憶容量を有するバッファメモリと、 前記ラインメモリから順次読み出される連続する複数ラ
インの画像データを１ライン分ずつそれぞれ係数倍する
乗算手段と、 前記乗算手段から出力される複数ライン分の画像データ
を加算して１ライン分の変換画像データを得る加算手段
とを有する複数の拡大縮小処理手段と、 所望の拡大縮小率に応じて前記乗算手段における乗数と
なる係数値を設定すると共に前記所望の拡大縮小率に応
じて前記各拡大縮小処理手段から出力される変換画素デ
ータに対する有効無効情報を発生する拡大縮小制御手段
と、 前記各拡大縮小処理手段から出力される変換画素データ
を対応する前記有効無効情報に応じて選択的に書き込ん
で記憶する画像メモリとを備えたことを特徴とする画像
処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165186A JPH10341415A (ja) | 1997-06-06 | 1997-06-06 | 画像処理装置 |
| US09/090,976 US6097438A (en) | 1997-06-06 | 1998-06-05 | System for processing a picture data signal for an image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9165186A JPH10341415A (ja) | 1997-06-06 | 1997-06-06 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341415A true JPH10341415A (ja) | 1998-12-22 |
Family
ID=15807481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165186A Pending JPH10341415A (ja) | 1997-06-06 | 1997-06-06 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097438A (ja) |
| JP (1) | JPH10341415A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587158B1 (en) * | 1998-07-23 | 2003-07-01 | Dvdo, Inc. | Method and apparatus for reducing on-chip memory in vertical video processing |
| JP4345937B2 (ja) * | 1998-11-10 | 2009-10-14 | キヤノン株式会社 | 画像拡大処理回路 |
| KR100311478B1 (ko) * | 1999-10-01 | 2001-10-18 | 구자홍 | 디지털 티브이의 포맷 변환장치 |
| JP4035408B2 (ja) * | 2002-09-10 | 2008-01-23 | キヤノン株式会社 | 解像度変換装置及び方法及び情報処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3231142B2 (ja) * | 1993-06-18 | 2001-11-19 | 株式会社日立製作所 | 映像圧縮拡大回路及び装置 |
| WO1997004593A1 (en) * | 1995-07-19 | 1997-02-06 | Kabushiki Kaisha Toshiba | Letter box converter |
| US5847768A (en) * | 1996-04-26 | 1998-12-08 | Lg Electronics Inc. | Apparatus for converting screen aspect ratio |
| KR100194922B1 (ko) * | 1996-04-29 | 1999-06-15 | 윤종용 | 화면비 변환장치 |
| JPH10308952A (ja) * | 1997-05-07 | 1998-11-17 | Mitsubishi Electric Corp | 映像方式変換回路 |
-
1997
- 1997-06-06 JP JP9165186A patent/JPH10341415A/ja active Pending
-
1998
- 1998-06-05 US US09/090,976 patent/US6097438A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6097438A (en) | 2000-08-01 |
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