JPH09297843A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】画像処理用の専用回路を使ってその性能以上の
フィルタサイズで画像処理を行い、さらに処理がリアル
タイムになされる画像処理装置を提供すること。 【解決手段】入力画像の画像データが記憶された第１の
記憶手段６と、第１の記憶手段６に記憶された画像デー
タの読み出し位置を同期信号に基づいて制御する第１の
記憶制御手段９と、この第１の記憶制御手段９により読
み出された画像データに対してｉ×ｊ画素サイズでフィ
ルタリング処理する画像演算手段７と、画像処理された
処理画像データが記憶される第２の記憶手段８と、第２
の記憶手段８に記憶される処理画像データの書き込み位
置を同期信号に基づいて制御する第２の記憶制御手段１
１と、第１，第２の記憶手段６，８と画像演算手段７の
それぞれに与える同期信号を独立に発生させると共にそ
れら同期信号の周期を自在に変更可能な同期信号発生手
段１３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力画像に対して
各種の画像処理をリアルタイムに行うのに有効な画像処
理装置に関するものである。

【０００２】

【従来の技術】画像の輪郭強調や平均化等の画像処理に
有効な技術として空間フィルタリング技術がある。最近
は、空間フィルターを作り込んだ専用回路を用いてリア
ルタイムに画像処理を行う画像処理装置が開発されてお
り、例えば特開平６−３８０４１号公報に空間フィルタ
ーを使用してリアルタイムに画像処理を行う画像処理装
置の具体的な構成が開示されている。

【０００３】図１５〜図１７を参照して特開平６−３８
０４１号公報に開示されている画像処理装置の概略につ
いて説明する。図１５に画像入出力システムの全体構成
が示されている。この画像入出力システムは、ＴＶカメ
ラ２０から送出される映像信号をＡ／Ｄ変換器２１でデ
ジタルの画像データに変換してから画像処理部２２にて
画像処理し、この画像処理後の画像データをＤ／Ａ変換
器２３でアナログ信号に変換した後、表示装置２４へ入
力して表示するように構成されている。

【０００４】画像処理部２２は所定サイズ（５×５）の
空間フィルタ２５と、この空間フィルタ２５の前段に配
置されたラインバッファ２６と、フィルタ係数等のデー
タを操作するＣＰＵ２７及び空間フィルタ２５のフィル
タ係数を指定するデータが画素単位で格納された係数選
択用フレームメモリ２８等から構成されている。

【０００５】また、ＴＶカメラ２０からの映像信号を同
期分離回路２９に入力して同期信号を取り出し、その同
期信号を係数選択用フレームメモリ２８とＰＬＬ３０に
入力する。係数選択用フレームメモリ２８は同期信号に
同期して係数選択信号を空間フィルタ２５へ与え、ＰＬ
Ｌ３０は同期信号に基づいてＡ／Ｄ変換器２１からＤ／
Ａ変換器２３までの間に介在する回路素子の動作タイミ
ングを制御する。

【０００６】図１６に示すように、空間フィルタ２５は
５ライン分の画素ブロック２５−１〜２５−５と加算器
３１とから構成されている。画素ブロック２５−１〜２
５−５は同一構成を有しており、それぞれの画素ブロッ
クは図１７に示す構成となっている。すなわち、５画素
分に相当する乗算器３１〜３５に対応して複数のフィル
タ係数を記憶可能な係数レジスタ群３６〜４０を設け、
各係数レジスタ群３６〜４０に対して設置したセレクタ
４１〜４５に上記係数選択信号を与えて係数レジスタ群
３６〜４０から係数選択信号で指示されたレジスタの係
数を取り出して乗算器３１〜３５に与えている。

【０００７】一方、５画素分に相当する乗算器３１〜３
５に対応してデータラッチ部４６〜５０が直列接続され
ていて、第１番目のデータラッチ部４６に入力したライ
ンデータを後続のデータラッチ部４７〜５０へ転送する
ことにより１ライン中の５画素分のデータが同時にラッ
チされるようになっている。

【０００８】ここで、画像処理部２２の動作概念を説明
する。まず、４ラインバッファ２６に予め第１から第４
ラインまでの画像データを入力し、次に第５ライン目の
画像データが空間フィルタ２５の第５の画素ブロック２
５−５に入力される時に、４ラインバッファ２６に格納
されていた第１から第４ラインまでの画像データがそれ
ぞれ第１〜第４の画素ブロック２５−１〜２５−４に入
力される。続いて、順次、１画素ずつブロック２５−１
〜２５−５に画像データが入力されると各ブロック２５
−１〜２５−５内のデータラッチ部４６〜５０を１画素
ずつシフトしながら画像データがセットされる。それぞ
れの画素ブロック２５−１〜２５−５においてセレクタ
４１〜５０で選択されているフィルター係数と画像デー
タとが乗算器３１〜３５で乗算されて加算器３１へ入力
される。加算器３１で得られた加算値が空間フィルタ値
（画像処理演算された値）として出力される。

【０００９】上記した画像入出力システムでは、空間フ
ィルタ２５のような画像処理用の専用回路を用いている
ので、ＴＶカメラ２０で取り込まれてＡ／Ｄ変換器２１
でデジタル信号に変換された画像データの変換速度（レ
ート）で画像処理が行われ、リアルタイムに処理後の映
像を得ることができる。

【００１０】また、上記したような画像処理用の専用回
路の代わりに、ＣＰＵとソフトウェアを用いて同様の機
能を実現した画像入出力装置がある。図１８にＣＰＵと
ソフトウェアを用いて、元画像に画像処理を施し、処理
後の画像を構成する画像入出力装置の構成を示してい
る。

【００１１】この画像入出力装置は、ＴＶカメラ６０か
ら入力された映像信号をＡ／Ｄ変換器６１でデジタル信
号である画像データに変換してからメモリ６２に格納す
る。メモリ６２に格納される画像データの格納アドレス
は、水平方向をＸ座標方向、垂直方向をＹ座標方向とし
て、（ｘ，ｙ）座標系にてＣＰＵ６３によって把握され
る。

【００１２】一方、画像処理に必要なアルゴリズムを実
現したソフトウェア及びフィルタ係数は、メモリ６４に
記憶しておく。ＣＰＵ６３は、メモリ６２から格納され
ている画像データを読み込んできて、上記画像処理用ソ
フトウエアにしたがって画像データとフィルター係数の
乗算、乗算されたいくつかの積算の加算を実行する。次
に、演算後の画像データをメモリ６５に格納する。この
演算をメモリ６２から画像データを読み出す時のアドレ
スを、上記した例のように順次画像データが空間フィル
タ２５に入力されるが如く、１画素ごとに変更していき
演算後の画像データをメモリ６５の格納アドレスを変更
しながら格納する。入力した１画面全体に対して、画像
処理を行ったならば、メモリ６５から読み出された画像
データをＤ／Ａ変換器６６で元の映像信号に変換し、モ
ニタ６７に表示することで画像処理の結果を確認でき
る。

【００１３】この例では、ソフトウェアで定義されたサ
イズの空間フィルタを画像処理に用いる事ができるので
何等ハードウェアの制限を受けず、自由なサイズ（ｉ×
ｊ画素サイズ）の空間フィルターを持った画像処理装置
をＣＰＵとソフトウェアで実現できる。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た特開平６−３８０４１号公報の画像処理装置では、フ
ィルターサイズが空間フィルタ２５の内部ブロックの数
（ブロック２５−１〜２５−５とデータラッチ部４６〜
５０とで確定してしまう。そのため、その確定したサイ
ズ以上で画像処理を行いたい場合は、希望するサイズの
空間フィルターを別に用いなければならない。したがっ
て、専用回路の持つ性能以上のフィルターサイズで画像
処理を行う事ができない不都合があった。

【００１５】また、ＣＰＵとソフトウエアにて空間フィ
ルタと同等の機能を実現している第２の例では、必ず一
度は全画像をメモリに格納しなければならないことに加
え、ＣＰＵによる画像データとフィルター係数の演算
（ｉ×ｊ回の乗算とｉ×ｊ個の積項の加算）速度が、カ
メラから順次画像データをメモリに取り込む速度より、
一般に遅いため、画像処理をリアルタイムに行えないと
いう問題がある。

【００１６】本発明は、以上のような実情に鑑みてなさ
れたものであり、現存する画像処理用の専用回路を使い
ながらも、専用回路の持つ性能以上のフィルターサイズ
で画像処理を行い、さらに処理がリアルタイムになされ
る画像処理装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は、上記目的を達
成するために以下のような手段を講じた。本発明は、画
像入力装置によって取得された入力画像の画像信号をデ
ジタル化した画像データが記憶された第１の記憶手段
と、この第１の記憶手段に記憶された画像データの読み
出し位置を同期信号に基づいて制御する第１の記憶制御
手段と、この第１の記憶制御手段により読み出された画
像データに対してｉ×ｊ画素サイズでフィルタリング処
理する画像演算手段と、この画像演算手段により画像処
理された処理画像データが記憶される第２の記憶手段
と、この第２の記憶手段に記憶される処理画像データの
書き込み位置を同期信号に基づいて制御する第２の記憶
制御手段と、前記第１の記憶手段と前記画像演算手段と
前記第２の記憶手段のそれぞれに与える同期信号を独立
に発生させると共にそれら同期信号の周期を自在に変更
可能な同期信号発生手段とを備える。

【００１８】本発明によれば、同期信号の周期を変更す
ることができるので同期信号発生手段で生成する同期信
号で第１の記憶手段に対する水平同期信号の周期と、第
２の記憶手段に対する水平同期信号の周期を例えば、
１：２又は、２：１などに変える事でインターレース走
査からノンインターレース走査（又は、その逆）のよう
に走査変換を行う事ができる。

【００１９】前記同期信号発生手段で、第１，第２のの
記憶制御手段にそれぞれ与える水平同期信号の周期を１
／ｎ、垂直同期信号の周期を１／（ｎ×ｍ）にそれぞれ
変更し、前記第１の記憶制御手段が、前記同期信号発生
手段から与えられる同期信号に基づいて前記第１の記憶
手段の画像データの読み出し位置をｎ画素おきで、かつ
ｍラインおきに読み出すように制御し、第２の記憶制御
手段が、前記同期信号発生手段から与えられる同期信号
に基づいて前記第２の記憶手段の画像データの書込み位
置をｎ画素おきで、かつｍラインおきに書込まれるよう
に制御する。

【００２０】これにより、第１，第２の記憶手段に対す
る画像データの読み出し、書き込みをｎ画素おき、ｍラ
インおきに行い、同期信号発生手段によって生成される
水平同期信号の周期を１／ｎ、垂直同期信号の周期を１
／（ｎ×ｍ）に短縮することで、画像演算手段が持つフ
ィルターサイズを越える大きさのフィルターサイズでフ
ィルタリング処理などの画像処理が行え、かつ、処理時
間がｉ×ｊ画素サイズの処理に対して増加する事なく処
理される。

【００２１】カメラや走査装置等の画像入力装置から取
り込まれた入力画像をデジタル化された画像データに変
換してリアルタイムで画像処理する画像処理装置におい
て、前記画像入力装置から取り込まれた入力画像の画像
データが記憶される第１の記憶手段と、この第１の記憶
手段に書き込む画像データの書込み位置及び当該第１の
記憶手段に記憶された画像データの読み出し位置を同期
信号に基づいてそれぞれ制御する第１の記憶制御手段
と、この第１の記憶制御手段により読み出された画像デ
ータに対してｉ×ｊ画素サイズでフィルタリング処理す
る画像処理用の専用回路と、この画像処理用の専用回路
により画像処理された処理画像データが記憶される第２
の記憶手段と、この第２の記憶手段に書き込む処理画像
データの書込み位置及び当該第２の記憶手段に記憶され
た処理画像データの読み出し位置を同期信号に基づいて
それぞれ制御する第２の記憶制御手段と、前記第１の記
憶手段と前記画像処理用の専用回路と前記第２の記憶手
段のそれぞれに与える同期信号を独立に発生させると共
にそれら同期信号の周期を自在に変更可能な同期信号発
生手段とを備える。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （第１の実施の形態）図１には本発明をリアルタイムの
画像処理装置に適用した第１の実施の形態の構成図が示
されている。この画像処理装置１は、画像入力装置とな
るカメラ２がＡ／Ｄ変換器３を介して画像入力側に接続
され、またテレビモニター４がＤ／Ａ変換器５を介して
処理画像出力側に接続されている。画像処理装置１は、
第１の記憶手段６がＡ／Ｄ変換器３の出力に接続されて
カメラ２から取り込まれた画像データを一度記憶する。
この第１の記憶手段６から読み出された入力画像の画像
データをｉ×ｊ画素サイズでフィルタリング処理などの
画像処理を施す画像演算手段７が設置され、この画像演
算手段７から出力される処理画像データを第２の記憶手
段８に記憶するようになっている。

【００２３】第１の記憶手段６に対する画像データの書
込み位置となる書込みアドレス及び読み出し位置となる
読み出しアドレスは第１の記憶制御手段９により同期信
号に基づいて制御される。また、第２の記憶手段８に対
する画像データの書込み位置となる書込みアドレス及び
読み出し位置となる読み出しアドレスは第２の記憶制御
手段１１により同期信号に基づいて制御される。

【００２４】第１，第２の記憶制御手段９，１１、及び
画像演算手段７に与える同期信号は同期分離回路１２で
入力画像から分離した同期信号を受けた同期信号発生手
段１３でそれぞれ独立に発生させている。同期信号発生
手段１３は、同期分離回路１２から入力する同期信号
（フィールド判別信号を含む）に基づいて、必要とされ
るフィルタリングサイズ、走査変換内容に応じた同期信
号及びその同期信号の周期を変更してそれぞれ発生させ
ることができる。

【００２５】以上のように構成された実施の形態では、
［ｉ×ｎ］×［ｊ×ｍ］画素サイズでフィルタリング処
理する必要がある場合は、同期信号発生手段１３にて発
生する水平同期信号の周期を通常の画素間引きを行わな
い（ｉ×ｊ画素サイズでフィルタリング処理する）場合
の１／ｎ、垂直同期信号の周期を１／（ｎ×ｍ）に変更
する。

【００２６】このように変更した水平同期信号及び垂直
同期信号を第１，第２の記憶制御手段９，１１に与える
ことにより、第１の記憶制御手段９では第１の記憶手段
６から画像データをｎ画素おき、ｍラインおきに読み出
す読み出しアドレスを発生させることができ、第２の記
憶制御手段ではｎ画素おき、ｍラインおきに画像データ
を第２の記憶手段８に書き込むための書込みアドレスを
発生させることができる。

【００２７】図２（ａ）〜（ｃ）には、画素間引きを行
わないときの同期信号に対して（同図（ａ））、２画
素、２ラインおきに第１の記憶手段６から画像データを
取り出し、処理画像データを第２の記憶手段８に書込む
ための水平同期信号及び有効画素信号の変更周期を示し
ている。また、同図（ｃ）は、３画素、３ラインおきに
画像データを取り出し、書込むための水平同期信号及び
有効画素信号の変更周期を示している。

【００２８】また、同期信号発生手段１３にて同期分離
回路１２から入力する同期信号（フィールド判別信号を
含む）からインターレース走査とノンインターレース走
査のそれぞれに合わせた同期信号を発生させる。例え
ば、インターレース走査の同期信号に基づいて発生させ
た書込みアドレスにて画像データを第１の記憶手段６に
書込み、ノンインターレース走査の同期信号に基づいて
発生させた読み出しアドレスにて第１の記憶手段６から
画像データを読み出すことによりインターレース走査か
らノンインターレース走査への変換が可能になる。すな
わち、インターレース走査で取り込んだ入力画像をリア
ルタイムでノンインターレース走査の画像と同等の精度
で画像処理することができる。

【００２９】（第２の実施の形態）図３は本発明を画像
入出力システムに適用した第２の実施の形態の全体構成
を示している。この実施の形態ではインターレース走査
からノンインターレース走査に走査変換を行いながら画
像処理を施す場合を説明する。

【００３０】この実施の形態に係る画像入出力システム
は、画像処理装置本体７０の画像入力側に画像入力手段
としてのＣＣＤカメラ７１が接続され、画像処理装置本
体７０の画像出力側に処理画像を表示するテレビモニタ
７２が接続されている。

【００３１】画像処理装置本体７０は、ＣＣＤカメラ７
１の映像出力端子にアナログ信号処理回路７３が接続さ
れ、アナログ信号処理回路７３の出力にスイッチ７４を
通して第１画像入力メモリ７５ａ及び第２画像入力メモ
リ７５ｂが並列に接続されている。第１画像入力メモリ
７５ａ及び第２画像入力メモリ７５ｂの出力は、画像処
理回路７６の入力に接続される。

【００３２】画像処理回路７６は、既存の画像処理用の
専用回路で構成されている。以下の説明では、図１５〜
図１７に示す構成を有する画像処理部２２で構成されて
いるものとする。第１画像入力メモリ７５ａ及び第２画
像入力メモリ７５ｂの出力が画像処理部２２のラインバ
ッファ２６を介して５ライン同時に空間フィルター２５
に入力する。

【００３３】画像処理回路７６の出力は画像表示メモリ
７７の入力に接続される。画像表示メモリ７７の出力は
ビデオ信号処理回路７８に接続されていて、画像表示メ
モリ７７から読み出した画像データがビデオ信号処理回
路７８を介してテレビモニタ７２に表示されるようにし
ている。

【００３４】第１画像入力メモリ７５ａ及び第２画像入
力メモリ７５ｂの書き込み／読出しアドレスは入力メモ
リ制御回路７９が発生する。また、画像表示メモリ７７
の書き込み／読出しアドレスは表示メモリ制御回路８０
が発生する。この２つのメモリ制御回路７９，８０の書
き込み／読出し速度を決定する動作クロックとなる信号
は同期信号発生回路８１が発生させている。

【００３５】同期信号発生回路８１は、アナログ信号処
理回路７３から出力される基本同期信号をもとに各種同
期信号を生成し、入力メモリ制御回路７９、画像処理回
路７６、表示メモリ制御回路８０、ビデオ信号処理回路
７８に分配する。同期信号発生回路８１が入力メモリ制
御回路７９及び表示メモリ制御回路８０に与える同期信
号の詳細については後述する。

【００３６】ＣＰＵ８２は、入力メモリ制御回路７９、
表示メモリ制御回路８０を通して、第１画像入力メモリ
７５ａ、第２画像入力メモリ７５ｂ、画像表示メモリ７
７に接続され、内部バスを介して画像処理回路７６、同
期信号発生回路８１、ＲＡＭ８３、ＲＯＭ８４に接続さ
れる。尚、図１５に示す画像処理部２２はＣＰＵ２７を
内蔵しているが、本例ではＣＰＵ２７の機能をＣＰＵ８
２で代用する。

【００３７】なお、ＣＰＵ８２は、入力メモリ制御回路
７９を通して第１画像入力メモリ７５ａ、第２画像入力
メモリ７５ｂを読み書きし、表示メモリ制御回路７９を
通して画像表示メモリ７７を読み書きすることができ
る。また、２つの制御回路を適切にコントロールすると
共に、同期信号発生回路８１や画像処理回路７６の初期
設定や空間フィルターのフィルター係数を設定できる。

【００３８】ＣＰＵ８２の動作を記録したプログラム、
演算に必要な変数、５×５画素サイズのフィルター係数
等は、ＲＯＭ８３やＲＡＭ８４に記憶される。装置本体
７０は、ＣＰＵ８２によって装置本体７０内の動作が管
理される。

【００３９】次に、以上のように構成された本実施の形
態の動作について説明する。まず、ＣＣＤカメラ７１か
ら入力された映像信号は、アナログ信号処理回路７３で
同期信号と画像信号とに分離され、同期信号は同期信号
発生回路８１へ入力され、画像信号はデジタル化された
画像データに変換された後にスイッチ７４を介して第１
画像入力メモリ７５ａ又は第２画像入力メモリ７５ｂに
フレーム毎に入力される。

【００４０】同期信号発生回路８１では、アナログ処理
回路７３で分離された基本同期信号を受けて、垂直同期
信号、水平同期信号、フィールド判別信号、有効画素信
号、基準クロックを、インターレース走査方式とノンイ
ンターレース走査方式の両方の形式にあった形でそれぞ
れ生成する。図４（ａ）（ｂ）にインターレース走査方
式とノンインターレース走査方式の両方の形式にあった
形でそれぞれ生成した同期信号等を示している。

【００４１】ここでは、ＣＣＤカメラ７１から出力され
る映像信号がインターレース走査信号であるとする。一
般にＣＣＤカメラから出力される映像信号はインターレ
ース走査である場合が多い。画像処理で鮮明な画像を得
るためには、１フレームの画像に対して画像処理を行う
ことが望まれるが、インターレース走査の場合は２フィ
ールドで１フレームが構成される。

【００４２】入力メモリ制御回路７９は、第１画像入力
メモリ７５ａ及び第２画像入力メモリ７５ｂにそれぞれ
１フレーム分の画像データを格納するために、フィール
ド判別信号を利用してスイッチ７４を連続する２フィー
ルド毎に切り替える。このようにして、第１画像入力メ
モリ７５ａと第２画像入力メモリ７５ｂに１フレーム単
位で画像データが交互に格納される。

【００４３】また、入力メモリ制御回路７９は、第１画
像入力メモリ７５ａ、第２画像入力メモリ７５ｂへ画像
データを格納するために第１画像入力メモリ７５ａ、第
２画像入力メモリ７５ｂの書き込みアドレスを指定する
必要がある。このために、同期信号発生回路８１が作成
している図４（ａ）に示すインターレース走査の書き込
み用の同期信号（垂直同期、水平同期）を、図５（ａ）
に示すようなローアドレス（行アドレス）とコラムアド
レス（列アドレス）として発生させる。具体的には、フ
ィールド判別信号が「Ｌ」のときは水平同期信号に同期
して順次大きくなる偶数のローアドレスを発生し（基準
クロックに同期して発生）、フィールド判別信号が
「Ｈ」のときは水平同期信号に同期して順次大きくなる
奇数のローアドレスを発生する（基準クロックに同期し
て発生）。その結果、インターレース走査で取り込んだ
２フィールドの画像データが、ノンインターレース走査
で取り込んだ１フレームの画像に変換されて１つの画像
入力メモリに記憶されることになる。

【００４４】また、入力メモリ制御回路４は、第１画像
入力メモリ７５ａ、第２画像入力メモリ７５ｂから画像
データを読み出すために第１画像入力メモリ７５ａ、第
２画像入力メモリ７５ｂの読み出しアドレスを指定す
る。このために、同期信号発生回路８１が作成している
図４（ｂ）に示すノンインターレース走査の読み出し用
の同期信号（垂直同期，水平同期）から、図５（ｂ）に
示す第１画像入力メモリ７５ａ、第２画像入力メモリ７
５ｂから画像データを読み出すための読み出しアドレス
を図５（ｂ）のように発生させ、ノンインターレース形
式で画像データを読み出して画像処理回路７６へ入力す
る。なお、画像データを読み出す場合は、現在、書き込
みを行っていない方の画像入力メモリから行う。

【００４５】この時、図４（ａ）に示すインターレース
走査の水平同期信号の１周期に対して、図４（ｂ）に示
すノンインターレース走査の水平同期信号の周期は１／
２に設定し、コラムアドレスを順次カウントアップする
ための基準クロックはインターレース走査の場合の２倍
の周波数となるように設定している。コラムアドレス
は、どの走査方式の場合でも水平同期信号に付随する有
効画素信号がアクティブ（正論理）の間、それぞれの基
準クロックでカウントアップされる。

【００４６】この結果、画像入力メモリからノンインタ
ーレース走査の画像データが読み出されて画像処理回路
７６へ与えられる。画像処理回路７６では、５×５の画
素サイズに設計した空間フィルター２５で画像処理演算
が実行される。空間フィルター２５の具体的な動作につ
いては、前述したのでここでの説明は省略する。

【００４７】画像処理回路７６から出力された画像デー
タは、表示メモリ制御回路８０が同期信号発生回路８１
の作る図４（ｂ）に示す書き込み用のノンインターレー
ス走査の同期信号を用いて、画像表示メモリ７７に記憶
される。表示メモリ制御回路８０は、入力メモリ制御回
路７９の読み出しアドレスと同様にして、図５（ｂ）に
示す書き込みアドレスを作成する。

【００４８】また、表示メモリ制御回路８０は、画像表
示メモリ７７から画像データを読み出す時は、同期信号
発生回路８１が作るインターレース走査の同期信号に従
って、図５（ａ）に示すタイミングの読み出しアドレス
で画像データを読み出す。このように、インターレース
形式で読み出した画像データを、ビデオ信号処理回路７
８で画像データと同期信号からエンコーダーで映像信号
に変換してアナログ化し、テレビモニタ７２に映像とし
て表示する。

【００４９】ここで、テレビモニタ７２がノンインター
レース走査の映像信号を表示できるような、例えばパー
ソナルコンピュータのＶＧＡモニタのようなものであれ
ば、同期信号発生回路８１からノンインターレース走査
の同期信号を出力させ、それによって表示メモリ制御回
路８０が画像表示メモリ７７の読み出しアドレスを生成
して画像データを読み出し、ビデオ信号処理回路７８で
映像信号を合成すればＶＧＡモニタにノンインターレー
ス走査の画像を表示できることになる。

【００５０】これらにより、ＣＣＤカメラの出力するイ
ンターレース走査の映像のようなフィールド画像に対し
ても正しく画像処理が施されるとともにインターレース
走査からノンインターレース走査に変換してテレビモニ
タ１３に表示することで鮮明な映像を得る事ができる。

【００５１】このような実施の形態によれば、ＣＣＤカ
メラ７１から出力される映像信号から分離した同期信号
によってインターレース走査方式とノンインターレース
走査方式のそれぞれの形式にあった形で同期信号を生成
し、インターレース走査方式にあった同期信号に基づい
て発生させた書き込みアドレスに画像データを書き込
み、ノンインターレース走査方式にあった同期信号に基
づいて発生させた読み出しアドレスで画像データを読み
出し、このノンインターレース走査画像を画像処理して
画像データをノンインターレース走査方式にあった同期
信号に基づいて発生させた書き込みアドレスにて画像表
示メモリに格納するようにしたので、インターレース走
査で取り込んだ画像データを、リアルタイムでかつノン
インターレース走査の場合と同等の精度で画像処理する
ことができ、鮮明な処理画像を得ることができる。

【００５２】（第３の実施の形態）次に、上記した第２
の実施の形態に係る画像入出力システムと同じハードウ
エア構成で画像処理回路７６の空間フィルター２５のフ
ィルターサイズ以上のフィルタリングサイズで画像処理
を行えるようにした例を第３の実施の形態として説明す
る。なお、第３の実施の形態では、画像処理回路７６の
空間フィルター２５のフィルターサイズが７×７画素の
大きさであるとし、必要とするフィルターサイズを２１
×２１画素であるとする。

【００５３】第１画像入力メモリ７５ａ、第２画像入力
メモリ７５ｂには、第２の実施の形態と同様にして、１
フレーム毎に画像データが格納されるものとする。入力
メモリ制御回路７９は、第１画像入力メモリ７５ａ、第
２画像入力メモリ７５ｂから画像データを読み出すため
の読み出しアドレスとして３画素、３ラインおきに読み
出すようにした読み出しアドレスを発生させるようにす
る。

【００５４】図６（ａ）に示すように、１９×１９の画
素範囲に対して画素間引き数を２画素にして３画素、３
ラインおきに取り込んだ画素数が７×７の画素データを
１回のフィルタリング対象とする。このような疑似的に
１９×１９の画素範囲を１回のフィルタリング対象とす
るフィルターを、コラム方向に１画素づつ２回シフトさ
せ、ローアドレス方向に１画素づつ２回シフトさせるこ
とにより、結果的に２１×２１画素のフィルタサイズの
空間フィルターで処理したのと同等の効果を得ることが
できる。すなわち、［７×３］×［７×３］画素サイズ
＝２１×２１画素サイズのフィルターで処理することが
できることになる。

【００５５】図７〜図９に同期信号に対応した読み出し
アドレスの遷移を示している。図７は２画素間引きした
ときの第１回〜第９回のフィルタリングで対象となる画
素データの読み出しアドレスを示している。第１回〜第
９回のフィルタリングにより２１×２１画素サイズのフ
ィルターで処理したのと同等の効果を得る。ここで画素
間引きを行わない時の１垂直同期信号期間中の水平同期
信号の数をＨ、１水平同期信号期間中の有効画素信号が
アクティブ（正論理）である間、基準クロックで数えた
有効画素数をＤとし、Ｈ，Ｄともに３で割り切れる数で
あるとする。

【００５６】第１回目のフィルタリングでは、水平同期
信号がアクティブ（負論理）になるごとにローアドレス
が０，３，６…Ｈ−３と変化し、その間、コラムアドレ
スは有効画素信号がアクティブ（正論理）である間、
０，３，６…Ｄ−３と変化することを繰り返す。この
時、ローアドレスとコラムアドレスに対応した画素デー
タが第１画像入力メモリ７５ａ、第２画像入力メモリ７
５ｂのいずれかから読み出され、ラインバッファ２６を
介して７ライン同時に空間フィルター２５に入力され、
処理される。この時、１回のフィルタリングで画像処理
回路７６に入力される画像データは、１ラインあたりＤ
／３画素でＨ／３ライン分である。

【００５７】第２回目のフィルタリングでは、ローアド
レスの遷移はそのままで、コラムアドレスのみが０，
３，６…Ｄ−３から１画素づつシフトした１，４，７…
Ｄ−２となり、第３回目のフィルタリングでは、ローア
ドレスの遷移はそのままで、コラムアドレスのみが１，
４，７…Ｄ−２から１画素づつシフトした２，５，８…
Ｄ−１となる。

【００５８】また、第４回〜第６回目のフィルタリング
では、ローアドレスの遷移は０，３，６…Ｈ−３から１
ラインシフトした１，４，７…Ｈ−２で、上記同様にコ
ラムアドレスだけが１画素づつシフトする。さらに、第
７回〜第９回目のフィルタリングでは、ローアドレスの
遷移は１，４，７…Ｈ−２から１ラインシフトした２，
５，８…Ｈ−１で、上記同様にコラムアドレスだけが１
画素づつシフトする。

【００５９】図８（ａ）（ｂ）に画素間引きを行わない
場合と上記した画素間引きを行う場合（２画素間引き）
の同期信号の関係を示している。この図では、簡単にす
るためにライン数（垂直同期期間中の水平同期信号の
数）を９ラインとしている。

【００６０】２画素間引きにより３画素、３ラインおき
に読み出しアドレスを変化させる上記した例では、２１
×２１画素サイズの同一画素領域を９回フィルタリング
しているので、１フレーム期間に相当する垂直同期信号
の周期は１／９に短縮し、かつ水平同期信号及び有効画
素信号の周期は１／３に短縮する必要がある。このよう
なことから、図８（ａ）に示す画素間引きを行わないと
きの同期信号に対し、同図（ｂ）に示す画素間引きを行
うときの同期信号として垂直同期信号の周期を１／９、
水平同期信号及び有効画素信号の周期を１／３に変更し
た同期信号を発生させている。

【００６１】図９（ａ）（ｂ）に画素間引きを行わない
場合と上記した画素間引きを行う場合（２画素間引き）
の水平同期信号（有効画素信号を含む）と基準クロック
及びコラムアドレスの関係を示している。コラムアドレ
スをカウントアップする基準クロックは、１画素、１ラ
インずつ読み出す時と同じであり、アドレスの時間変化
は図９のようになる。

【００６２】以上のようにして画像入力メモリから読み
出された画像データが画像処理回路７６に入力される
が、画像処理回路７６側からはあたかも連続する画素デ
ータが送られて来たものとして処理されるので、画素間
引きのない上記した画像データの画像処理と全く同様に
処理が行われるものとなる。

【００６３】表示メモリ制御回路８０では、画像処理回
路７６で処理されたデジタル画像データの画像表示メモ
リ７７への書き込みアドレスを、第１画像入力メモリ７
５ａ、第２画像入力メモリ７５ｂから画像を読み出した
時と同じアドレスに記憶する。この動作を図７に示すよ
うに、３画素×３ライン＝９回繰り返す事で、１フレー
ムの処理が終了する。

【００６４】これらにより、７×７画素サイズのフィル
ターを用いながら、画素方向に３画素ずらし、ライン方
向に３ラインずらして処理する事で、［７×３］×［７
×３］画素サイズ＝２１×２１画素サイズのフィルター
で処理する事ができる。また、同期信号の周期を短縮す
ることで間引かない時の処理時間と同じ時間で画像処理
が可能となる。

【００６５】本装置は、顕微鏡などで高倍率の対物レン
ズを用い、標本を観察し、その標本映像をＣＣＤカメラ
で撮影したものに画像処理を施す場合に特に有効であ
る。例えば、５０倍程度の対物レンズを用いて観察して
いる標本像をＣＣＤカメラで撮影した場合、ＣＣＤカメ
ラの受光素子上に投影される標本像のある点画像が１画
素の受光素子と同等の大きさであったとする。このとき
に、図１０に示すように、対物レンズの倍率を１００倍
（不図示）、１５０倍、２５０倍と上げていったとすれ
ば、１つの受光素子大であった点画像は２次元的に４方
に広がって受光素子の４画素、９画素、２５画素に相当
する範囲に存在するようになる。また、顕微鏡にＣＣＤ
カメラを取り付ける際に受光素子面上に投影される画像
の大きさを調整する変倍レンズによりさらに拡大される
場合もある。

【００６６】このことから標本上では１点であった画像
が光学系により拡大されてＣＣＤカメラの受光面上では
多点にまたがって存在するようになる。例えば、図１１
に示すように１５０倍以上の対物レンズを用いて撮影さ
れた映像（１点が９点以上に広がった画像となる）に７
×７画素サイズでフィルタリング処理などの画像処理を
施すと、標本上の１点（２５０倍時）〜４点（１５０倍
時）の画像に対して、７×７画素サイズの処理を行なう
ことになり、処理の効果が期待できない。通常は、７×
７画素サイズで処理すると言う事は周囲の４９点の画素
データを用いて演算しているのであるから、１点（２５
０倍時）の画像データを用いて７×７の空間フィルタリ
ング演算を行っても効果を期待できないのは当然であ
る。

【００６７】したがって、本実施の形態のように、ｎ画
素おき、ｍラインおきに処理することにより広がった画
像に対しても有効に画像処理することができれば、上記
したように１点が拡大して多点に広がっているような画
像に対しても十分な効果を期待できるものとなる。

【００６８】なお、上述した説明では、画像入力手段と
してＣＣＤカメラを挙げたが、これに限定されるもので
はなく、図１２に示すようなレーザースキャン型の２次
元走査装置から得られる映像でもよく、またインターレ
ース走査方式で得られた画像でなくても良い。ノンイン
ターレース走査方式であれば、画像入力メモリは１つで
も充分に対応できる。画像入力メモリは、輝度情報のみ
を持つものやＲＧＢなどの色情報を持つ場合であっても
よく、画像処理回路も単色のみを処理するものから多色
を同時に処理できるものであってもよい。画像処理回路
の持つフィルターサイズは、５×５画素サイズ、７×７
画素サイズに限定するものではない。

【００６９】また、ＮＴＳＣ信号に限定するものではな
く、ＰＡＬ，ＳＥＣＯＭなどでもよいし、独自の同期信
号を用いてもよい。また、アナログ信号処理回路７３
は、図１３に示すように映像信号をデジタル化した画像
データに変換するＡ／Ｄ変換器と、映像信号から同期信
号を分離する同期分離回路とから構成することができ
る。

【００７０】また、ビデオ信号処理回路７８は、図１４
（ａ）に示すように同期信号と画像データとを入力とし
てコンポジットビデオ信号を出力するエンコーダで構成
することができる。または、同図（ｂ）に示すように画
像データをアナログ画像信号に変換するＤ／Ａ変換器
と、同期信号のレベル調整を行うアンプとから構成する
ことができる。本発明は上記実施形態に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で種々変形
実施可能である。

【００７１】

【発明の効果】以上詳記したように本発明によれば、現
存する画像処理用の専用回路を使いながらも、専用回路
の持つ性能以上のフィルターサイズで画像処理を行い、
さらに処理がリアルタイムになされる画像処理装置を提
供できる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るリアルタイムの画像処
理装置の構成図である。

【図２】第１の実施の形態においてフィルタリングサイ
ズを拡大するための同期信号の変更周期を示す図であ
る。

【図３】第２の実施の形態に係る画像入出力システムの
構成図である。

【図４】第２の実施の形態において走査変換するための
同期信号を示す図である。

【図５】第２の実施の形態において走査変換するときの
同期信号とアドレス遷移の具体例を示す図である。

【図６】第３の実施の形態におけるフィルタリングサイ
ズを拡大するときの読み出し画素を示す図である。

【図７】第３の実施の形態においてフィルタリングサイ
ズを拡大するための同期信号とアドレス遷移の具体例を
示す図である。

【図８】画素間引きを行わない場合とフィルタリングサ
イズ拡大のために画素間引きを行う場合との垂直同期信
号及び水平同期の周期の変更を示す図である。

【図９】画素間引きを行わない場合とフィルタリングサ
イズ拡大のために画素間引きを行う場合との同期信号と
コラムアドレスとの関係を示す図である。

【図１０】観察倍率に応じて１点が複数の受光素子に広
がることを示す図である。

【図１１】１点が９点以上に広がった画像と７×７のフ
ィルタリング範囲との関係を示す図である。

【図１２】本発明を走査装置に備えた画像入出力システ
ムに適用した場合の構成例を示す図である。

【図１３】アナログ信号処理回路の構成例を示す図であ
る。

【図１４】ビデオ信号処理回路の構成例を示す図であ
る。

【図１５】空間フィルタを備えた画像処理装置の構成図
である。

【図１６】図１５に示す空間フィルタの全体構成図であ
る。

【図１７】図１６に示す空間フィルタの１画素ブロック
分の構成図である。

【図１８】ソフトウエアによる画像処理装置を示す図で
ある。

【符号の説明】

１…画像処理装置 ２…カメラ ６…第１の記憶手段 ７…画像演算手段 ８…第２の記憶手段 ９…第１の記憶制御手段 １１…第２の記憶制御手段 １２…同期分離回路 １３…同期信号発生手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画像入力装置によって取得された入力画
   像の画像信号をデジタル化した画像データが記憶された
   第１の記憶手段と、 この第１の記憶手段に記憶された画像データの読み出し
   位置を同期信号に基づいて制御する第１の記憶制御手段
   と、 この第１の記憶制御手段により読み出された画像データ
   に対してｉ×ｊ画素サイズでフィルタリング処理する画
   像演算手段と、 この画像演算手段により画像処理された処理画像データ
   が記憶される第２の記憶手段と、 この第２の記憶手段に記憶される処理画像データの書き
   込み位置を同期信号に基づいて制御する第２の記憶制御
   手段と、 前記第１の記憶手段と前記画像演算手段と前記第２の記
   憶手段のそれぞれに与える同期信号を独立に発生させる
   と共にそれら同期信号の周期を自在に変更可能な同期信
   号発生手段とを具備したことを特徴とする画像処理装
   置。
2. 【請求項２】 カメラや走査装置等の画像入力装置から
   取り込まれた入力画像をデジタル化された画像データに
   変換してリアルタイムで画像処理する画像処理装置であ
   り、 前記画像入力装置から取り込まれた入力画像の画像デー
   タが記憶される第１の記憶手段と、 この第１の記憶手段に書き込む画像データの書込み位置
   及び当該第１の記憶手段に記憶された画像データの読み
   出し位置を同期信号に基づいてそれぞれ制御する第１の
   記憶制御手段と、 この第１の記憶制御手段により読み出された画像データ
   に対してｉ×ｊ画素サイズでフィルタリング処理する画
   像処理用の専用回路と、 この画像処理用の専用回路により画像処理された処理画
   像データが記憶される第２の記憶手段と、 この第２の記憶手段に書き込む処理画像データの書込み
   位置及び当該第２の記憶手段に記憶された処理画像デー
   タの読み出し位置を同期信号に基づいてそれぞれ制御す
   る第２の記憶制御手段と、 前記第１の記憶手段と前記画像処理用の専用回路と前記
   第２の記憶手段のそれぞれに与える同期信号を独立に発
   生させると共にそれら同期信号の周期を自在に変更可能
   な同期信号発生手段とを具備したことを特徴とする画像
   処理装置。
3. 【請求項３】 請求項１又は請求項２記載の画像処理装
   置において、 前記同期信号発生手段は、前記第１，第２の記憶制御手
   段にそれぞれ与える水平同期信号の周期を１／ｎ、垂直
   同期信号の周期を１／（ｎ×ｍ）に変更し、 前記第１の記憶制御手段は、前記同期信号発生手段から
   与えられる同期信号に基づいて前記第１の記憶手段の画
   像データの読み出し位置をｎ画素おきで、かつｍライン
   おきに読み出すように制御し、 前記第２の記憶制御手段は、前記同期信号発生手段から
   与えられる同期信号に基づいて前記第２の記憶手段の画
   像データの書込み位置をｎ画素おきで、かつｍラインお
   きに書込まれるように制御することを特徴とする画像処
   理装置。