JP3338048B2 - フィールド形式整合システム - Google Patents

フィールド形式整合システム

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JP3338048B2 JP51065191A JP51065191A JP3338048B2 JP 3338048 B2 JP3338048 B2 JP 3338048B2 JP 51065191 A JP51065191 A JP 51065191A JP 51065191 A JP51065191 A JP 51065191A JP 3338048 B2 JP3338048 B2 JP 3338048B2
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Description

【発明の詳細な説明】 この発明は非同期ビデオ信号のための多画面表示を有
するテレビジョンの分野に関し、特に、ワイド表示フォ
ーマット比のスクリーンを有する上記のようなテレビジ
ョンに関するものである。今日のテレビジョンのほとん
どのものは、水平な幅対垂直の高さが4:3のフォーマッ
ト表示比を持っている。ワイドフォーマット表示比は映
画の表示フォーマット比、例えば16:9により近く対応す
る。この発明は直視型テレビジョン及び投写型テレビジ
ョンの両方に適用可能である。
4:3、しばしば４×３とも称するフォーマット表示比
を持つテレビジョンは、単一のビデオ信号源と複数のビ
デオ信号源を表示する方法に限界がある。実験的なもの
を除いて、商業放送局のテレビジョン信号の伝送は４×
３のフォーマットの表示比で放送される。多くの視聴者
は、４×３表示フォーマットは、映画におけるより広い
フォーマット表示比よりも良くないと考える。ワイドフ
ォーマット表示比のテレビジョンは、より心地よい表示
を行うだけでなく、ワイド表示フォーマットの信号源を
対応するワイド表示フォーマットで表示することができ
る。映画は、切り詰められたり、歪められたりすること
なく、映画のように見える。ビデオ源は、例えばテレシ
ネ装置によってフィルムからビデオに変換される場合、
あるいは、テレビジョンのプロセッサによっても、切り
詰める必要がない。
ワイド表示フォーマット比のテレビジョンは、通常の
表示フォーマット信号とワイド表示フォーマット信号の
両方を種々の形で表示すること、及びこれらのフォーマ
ットの信号を多画面表示の形で表示するのに適してい
る。しかし、ワイド表示比のスクリーンを用いることに
は多くの問題が伴う。そのような問題の中で一般的なも
のには、複数の信号源の表示フォーマット比の変更、非
同期ではあるが同時表示されるビデオ信号源から一致し
たタイミング信号を生成すること、多画面表示を行うた
めの、複数信号源間の切換え、圧縮データ信号から高解
像度の画面を生成することがある。このような問題はこ
の発明によるワイドスクリーンテレビジョンにおいて解
決される。この発明の種々の態様によるワイドスクリー
ンテレビジョンは、同じまたは異なるフォーマット比を
有する単一及び複数の非同期ビデオ信号源から高解像度
の単一及び複数画面表示を、選択可能な表示フォーマッ
ト比で表示できる。
副画面が小さな挿入画面である時は、主信号との同期
が不正確であることによって生じる種々のアーティファ
クト（不自然さ）は許容し得る。しかし、特にワイドス
クリーンテレビジョンに適したいくつかのフォーマッ
ト、例えば、同じサイズの２つの並置（サイド・バイ・
サイド）画面については、上記のような同期の不正確さ
やアーティファクトは許容できない。副画面のサイズが
大きくなると、そのようなアーティファクトは耐えられ
ないほど顕著になる。一般には、複合画面表示のための
ビデオ表示器及び偏向システムは、主ビデオ信号に同期
化される。副ビデオ信号は主ビデオ信号とビデオ表示器
に垂直同期化されねばならない。比較的低価格のシステ
ムでは、副ビデオ信号は、フィールドメモリ中で１フィ
ールド期間の一部に相当する時間遅延させ、ついで、線
メモリでスピードアップされる。比較的高価でかつ精巧
なシステム、例えば、放送級のスタジオで普通に用いら
れているものでは、４つのフィールド同期システムが４
つのデュアルポート非同期フィールドメモリを用いてい
る。非同期メモリ、即ち、互いに独立した書込みクロッ
クポートと読出しクロックポートを有するもの、は同期
メモリよりも一般に高価である。
ここに記述するこの発明の構成によれば、４フィール
ドシステムの性能に整合する程度のフィールド同期を、
１つの同期ビデオRAMをフィールドメモリとして用い、
また、１つの非同期先入れ先出し（FIFO）複数線（ライ
ン）メモリ装置のみを用いて達成できる。FIFOが５本線
メモリである場合、次のようなアーティファクトが生じ
る可能性がある。即ち、（１）２つの信号が１ビデオフ
レームを通してプリセス（precess）する毎に、２フレ
ーム線シフトと１フィールド線シフトが生じる。ここで
プリセスとは、２つの信号の周波数が僅かにずれている
ために２つの信号間の位相関係が常に少しずつ変化する
ことをいう。（２）主信号と副信号間のプリセッション
の周波数が１フレームにつき２本の線より大きい場合
は、常に、副チャンネルのビデオが画面の底部でスクラ
ンブルされてしまう。このプリセッション周波数は、消
費者電子製品関係では起こる可能性が少ないことがわか
った。４フィールドシステムに対して性能を大きく犠牲
にすることなく節約し得るコストは約4:1である。FIFO
のサイズは、読出し／書込みポインタの衝突（collisio
n）を避けるために合理的に必要であると考えられる最
低線記憶容量に関係する。読出し／書込みポインタの衝
突は、新しいデータがFIFOに書込まれる状態になる前に
古いデータがFIFOから読出される時に起きる。読出し／
書込みポインタの衝突は、また、古いデータがFIFOから
読出される前に、新しいデータがFIFOに上書き（overwr
ite）される時にも起きる。ここで使用するFIFOのサイ
ズ、例えば、2048×８は約５本の線に対応する。
非同期ビデオ信号のためのフィールド同期システムは
第１のビデオ信号に同期したビデオ表示器を備えてい
る。第１のビデオ信号は、この第１のビデオ信号の水平
及び垂直同期成分に対応する第１の線周波数成分と第１
のフィールド周波数成分を持っている。同期書込み及び
読出しポートを有するフィールドメモリが第２のビデオ
信号用に設けられる。この第２のビデオ信号は、その水
平同期成分に対応した第２の線周波数成分を持ってい
る。この第２のビデオ信号のための複数線メモリ（FIF
O）は非同期の書込み及び読出しポートと、互いに独立
してリセット可能な書込み及び読出しポインタを持って
いる。第２のビデオ信号は、必要とあれば、サブサンプ
ルされて、フィールドメモリに記憶され、第２の線周波
数成分に同期してフィールドメモリに書込まれる。第２
のビデオ信号は、必要とあればサブサンプルされて、第
２の線周波数成分に同期して複数線メモリに書込まれ
る。従って、第２のビデオ信号に対応するデータは、そ
れ自身の同期成分に同期してサブサンプルされ記憶され
ているので、完全にオーソゴナル（orthogonal）であ
る。第２のビデオ信号は、必要とあればサブサンプルさ
れて、第１の線周波数成分に同期して複数線メモリから
読出される。サンプリング及び遅延回路が書込み及び読
出しポインタのリセットを制御する。書込みポインタリ
セット信号は第１のフィールド周波数成分を第２の線周
波数成分でサンプルすることにより生成される。書込み
ポインタは、第１のビデオ信号の各フィールドの開始後
の、第２のビデオ信号の１線期間迄リセットされる。読
出しポインタリセット信号は、第１のフィールド周波数
成分を第１の線周波数成分でサンプルすることにより生
成される。読出しポインタは、第１のビデオ信号の各フ
ィールドの開始から第１のビデオ信号の少なくとも２本
の線の期間後にリセットされる。さらに詳しくは、第１
のビデオ信号の各フィールド開始から第１のビデオ信号
の少なくとも２本の線の期間で、３本の線の期間以下の
期間後に、リセットされる。
ビデオRAMからデータのブロックは、ビデオデータの
サンプリングに用いられたものと同じクロック、例え
ば、主信号ではなく副信号にロックされた640fHクロッ
クを用いて、2048×8FIFOに書込まれる。FIFOは、主ビ
デオチャンネルの水平同期成分にロックされた、例え
ば、1024fHの表示器クロック周波数で読出される。独立
した読出しポートクロックと書込みポートクロックを持
った複数線メモリ（FIFO）を用いることにより、第１の
周波数でオーソゴナルにサンプリングされたデータを第
２の周波数でオーソゴナルに表示することが可能とな
る。副チャンネル用に非同期FIFOを用いても、ビデオ同
期化に関する問題の全てが解決されるわけではない。副
チャンネルFIFOからのデータ読出し及び書込みは非同期
的なので、信号間のインタレースの完全性が損なわれる
可能性がある。インタレースの完全性を保つためには、
各信号中の同じフィールド形式が同時に表示されること
が必要である。さらに、FIFOで読出し／書込みポインタ
の衝突（collision）が生じる可能性もある。読出し／
書込みポインタの衝突は、既に読出された古いデータが
新しい書込みデータで書替えられる前に、読出しイネー
ブル信号が受け取られた時に生じる。
副チャンネルビデオのインタレースの完全性を維持す
ることは、副信号路中のFIFOの読出しと書込みを、主信
号に対して非同期で行うことから生じる問題である。表
示器は主チャンネルビデオにロックされているから、現
在表示されるフィールド形式、即ち、上側フィールドか
下側フィールドかは主信号によって決まる。主信号との
同期化のために副信号路、即ち、副信号チャンネル中の
ビデオRAMメモリに記憶されており、かつ、主チャンネ
ルフィールドの開始時に読出し得る状態になっているフ
ィールド形式は、表示されたフィールド形式と同じかも
しれないし、同じでないかもしれない。ビデオRAMに記
憶されている副信号フィールド形式を、主チャンネル表
示のフィールド形式に合わせるために変更する必要があ
る場合がある。
一般に、NTSC信号のデジタル化法では、NTSC信号の26
2.5本の線からなるフィールドは263本の線からなる上側
フィールド（Ｕ、奇数フィールドと呼ぶこともある）と
262本の線からなる下側フィールド（Ｌ、偶数フィール
ドと呼ぶ、ともある）に量子化される。これは、垂直同
期信号が水平同期信号を表すパルスによってサンプルさ
れるという事実による。上側フィールドは奇数番目の線
１〜263を含み、下側フィールドは偶数番目の線２〜262
を含む。
上側及び下側フィールド形式はこの発明の構成によっ
て識別される。３つのフィールド形式指標は３つの動作
モード、Ａ、Ｂ、Ｃに対応する。第１のフィールド形式
指標U/L（Ａ）は、各副チャンネル線が「正常」に書込
まれている場合は、副チャンネルビデオRAMに記憶され
ているフィールド形式を表す。ここで用いる用語「正
常」は、上側フィールドが受信されて復号されている時
に、奇数番目の線１〜263がビデオRAMに書込まれること
を意味する。第２のフィールド形式指標U/L（Ｂ）は、
上側フィールドの受信中に、この上側フィールドの１番
目の線がビデオRAMに書込まれない場合に、ビデオRAMに
記憶されるフィールド形式を表す。この場合、１番目の
線は実際は下側フィールドの最後の線（262番目）に付
加される。これにより、フレーム中において、線２が１
番目に、線３が２番目に表示される線となるので、実効
的にフィールド形式が反転されることになる。受け取ら
れた上側フィールドは下側フィールドになり、下側フィ
ールドは上側フィールドになる。第３のフィールド形式
指標U/L（Ｃ）は、下側フィールドの受信中に、上側フ
ィールドの最後の線がビデオRAMに加えられている場合
の、ビデオRAMに記憶されているフィールド形式を表
す。これは、線263が１番目に表示される線となり、線
１が２番目に表示される線となるので、実効的にフィー
ルド形式の反転が生じたことになる。モードＢとＣにお
いて線を付加したり減じたりしても、これらの線は垂直
リトレース期間あるいは過走査期間中に生ずる線なの
で、副チャンネル画面の画質を低下させることはない。
主及び副チャンネル信号はプリセスする（precess）
ので、U/Lフィールド形式は副チャンネルのU/L（A,B,
C）フィールド形式指標に対して変化する。発明の構成
によれば、信号のプリセッション中、フィールド形式が
継続的に検出されるので、インタレースの完全性を維持
するため、必要に応じて、フィールド形式が変更され
る。この発明の構成による非同期ビデオ信号のための同
期システムは、それぞれ第１と第２のビデオ信号に対す
る第１と第２のフィールド形式検出器を含み、この検出
器の各々はそれぞれのビデオ信号が第１のフィールド形
式を持つのか第２のフィールド形式を持っているのかを
示す出力を持っている。例えば、同期形ビデオRAMと非
同期複数線FIFOのようなビデオメモリが、第１と第２の
ビデオ信号を組み合わせて表示するために、第２のビデ
オ信号を第１のビデオ信号に同期させる。組合せ表示中
のインタレースの完全性を維持させるために、フィール
ド反転回路が、必要に応じて、第２のビデオ信号のフィ
ールド形式を、第１のビデオ信号のフィールド形式に整
合するように変更する。
さらに、この発明の構成によれば、フィールド反転回
路がメモリへの書込みを制御する。この回路は、第１の
動作モードでは第１のフィールド形式の現在のフィール
ドの書込みを１水平線期間遅延させ、第２の動作モード
では第２のフィールド形式の現在のフィールドの書込み
を１水平線期間進め、第３の動作モードでは現在のフィ
ールド形式を維持する。比較器が第２の信号のフィール
ド形式を第１の信号のフィールド形式と比較し、複数の
比較結果、即ち、第１と第２のビデオ信号が現在同じフ
ィールド形式のフィールドを持っているか、第１のビデ
オ信号が現在第１のフィールド形式のフィールドを持っ
ており、第２のビデオ信号が現在第２のフィールド形式
のフィールドを持っているか、あるいは、第１のビデオ
信号が現在第２のフィールド形式のフィールドを持って
おり、第２のビデオ信号が現在第１のフィールド形式の
フィールドを持っているか、の中の１つを示す出力信号
を生成する。信号発生器が複数の選択可能なインタレー
ス補正信号を発生する。これらの補正信号の各々は上記
複数の比較結果の１つに対応する。
第１図（ａ）〜（ｉ）は、ワイドスクリーンテレビジ
ョンの種々の表示フォーマットの説明に有用な図であ
る。
第２図は、この発明の種々の態様に従うワイドスクリ
ーンテレビジョンの2fHの水平走査で動作するようにし
たもののブロック図である。
第３図は、第２図に示すワイドスクリーンプロセッサ
のブロック図である。
第４図は、第３図に示すワイドスクリーンプロセッサ
の詳細を示すブロック図である。
第５図は、第４図に示す画面内画面プロセッサのブロ
ック図である。
第６図は、第４図に示すゲートアレーのブロック図
で、主信号路、副信号路、出力信号路を示している。
第７図と第８図は、充分に切り詰めた信号を用いた第
１図（ｄ）に示す表示フォーマットの発生の説明に用い
るタイミング図である。
第９図は、1fH−2fH変換における内部2fH信号を発生
する回路のブロック図である。
第10図は、第２図に示す偏向回路用の組合わせブロッ
ク及び回路図である。
第11図は、第２図に示すRGBインターフェースのブロ
ック図である。
第12図は、第６図に示す副信号路の一部分のブロック
図である。
第13図は、読出し／書込みポインタ衝突の防止の説明
に供する５本線FIFO線メモリの回路図である。
第14図は、ゲートアレー用の副信号路同期回路を実現
するための簡略化した回路のブロック図である。
第15図は、上側／下側フィールド指標とビデオフレー
ムの水平線との対応関係を説明するタイミング図であ
る。
第16図〜第18図は、相対的プリセッションを呈する、
同時表示されたビデオ信号について、飛越し構成の完全
性を維持するための方法を説明するに有用である。
第19図（ａ）及び第19図（ｂ）は第20図に示す回路の
動作を説明するのに有用な波形である。
第20図は第16図〜第18図に関連して説明するインタレ
ース完全性保持用回路のブロック図である。
第１図のそれぞれは、この発明の異なる構成に従って
実現できる単一及び複数画面表示フォーマットの種々の
組合わせの中のいくつかのものを示す。説明のために選
んだこれらのものは、この発明の構成に従うワイドスク
リーンテレビジョンを構成するある特定の回路の記述を
容易にするためのものである。図示と、説明の便宜上、
一般に、ビデオ源、あるいは、ビデオ信号に関する通常
の表示フォーマットの幅対高さ比は４×３であるとし、
一般に、ビデオ源、あるいは、ビデオ信号に関するワイ
ドスクリーン表示フォーマットの幅対高さ比は、16×９
であるとする。この発明の構成は、これらの定義によっ
て制限されるものではない。
第１図（ａ）は、４×３の通常のフォーマットの表示
比を有する直視型、あるいは、投写型テレビジョンを示
す。16×９フォーマット表示比画面が４×３フォーマッ
ト表示比信号として伝送される場合は、上部と下部に黒
のバーが現れる。これを一般に郵便受け（レターボック
ス）フォーマットと呼ぶ。この場合、観察される画面は
表示に使用できる表示面積に関して小さい。別の方法と
しては、16×９フォーマット表示比の信号源からの信号
が伝送に先立って変換されて、４×３フォーマット表示
器の観察面の垂直方向を満たすようにされる。しかし、
その場合は、かなりの情報が左及び／または右側から切
捨てられてしまう。さらに別の方法では、郵便受けフォ
ーマットを水平方向には引伸ばさずに、垂直方向に引伸
ばすことができるが、こうすると、垂直方向に引伸ばし
たことにより歪みが生ずる。これらの３つの方法のどれ
も特に魅力的であるとはいえない。
第１図（ｂ）は16×９のスクリーンを示す。16×９の
フォーマットの表示比のビデオ源からの信号は、切り詰
めすることなく、歪みを伴うことなく完全に表示され
る。16×９フォーマット表示比の郵便受け画面（これ
は、４×３フォーマット表示比信号の形であるが）は、
充分な垂直解像度を有する大きな表示を行うように、線
倍化（ラインダブリング）または線追加（ラインアディ
ション）によって順次走査される。この発明によるワイ
ドスクリーンテレビジョンは、主ビデオ源、副ビデオ
源、あるいは外部RGB源に関係なく、このような16×９
フォーマット表示比信号を表示できる。
第１図（ｃ）は、４×３フォーマット表示比の挿入画
面が挿入表示されている16×９フォーマット表示比の主
信号を示す。主及び副のビデオ信号が両方共、16×９フ
ォーマット表示比源である場合は、挿入画面も16×９フ
ォーマット表示比を持つ。挿入画面は多数の異なる位置
に表示することができる。
第１図（ｄ）は、主及び副ビデオ信号が同じサイズの
画面として表示されている表示フォーマットを示す。各
表示領域は８×９のフォーマット表示比を有し、これ
は、当然ながら、16×９とも４×３とも異なる。このよ
うな表示領域に、水平あるいは垂直歪みを伴うことなく
４×３フォーマット表示比源を表示するためには、信号
の左及び／または右側を切り詰めねばならない。画面を
水平方向に詰込む（squeeze）ことによるある程度のア
スペクト比歪みを我慢するなら、画面のもっと多くの部
分を表示できる。水平方向の詰め込みの結果、画面中の
事物は垂直方向に細長くなる。この発明のワイドスクリ
ーンテレビジョンは、アスペクト比歪みを全く伴わない
最大の切り詰め処理から最大のアスペクト比歪みを伴う
無切り詰めまでの、切り詰めとアスペクト比歪みの任意
の組合わせを行うことができる。
副ビデオ信号処理路のデータサンプリング制限がある
と、主ビデオ信号からの表示と同じ大きさの高解像度画
面の生成が複雑になる。このような複雑化を解消するた
めに種々の方法を開発できる。
第１図（ｅ）は、４×３フォーマットの表示比画面が
16×９フォーマット表示比スクリーンの中央に表示され
ている表示フォーマットを示す。黒色のバーが左右両側
に現れている。
第１図（ｆ）は、１つの大きな４×３フォーマット表
示比画面と３つの小さい４×３フォーマット表示比画面
が同時に表示される表示フォーマットを示す。大きい画
面の周辺の外側の小さい画面は、時には、PIP、即ち、
画面内画面（親子画面）ではなく、POP、即ち、画面外
画面と呼ばれる。PIPまたは画面内画面（ピクチャ・イ
ン・ピクチャ）という語は、この明細書中では、これら
２つの表示フォーマットに用いられている。ワイドスク
リーンテレビジョンに２つのチューナが設けられている
場合、両方共内部に設けられている場合でも１つが内部
に、１つが外部、例えば、ビデオカセットレコーダに設
けられている場合でも、表示画面の中の２つは、ビデオ
源に従ってリアルタイムで動きを表示できる。残りの画
面は静止画面フォーマットで表示できる。さらにチュー
ナと副信号処理路とを付加すれば、３以上の動画面を表
示できることは理解できよう。また、大画面と３つの小
画面の位置を第１図（ｇ）に示すように切換えることも
可能である。
第１図（ｈ）は、４×３フォーマット表示比画面を中
央に表示して、６つの小さい４×３フォーマット表示比
画面を両側に縦列に表示した別のものを示す。上述した
フォーマットと同様、２つのチューナを備えたワイドス
クリーンテレビジョンであれば、２つの動画面を表示で
きる。そして、残りの11画面は静止画面フォーマットで
表示されることになる。
第１図（ｉ）は、12の４×３フォーマット表示比画面
の基盤目状表示フォーマットを示す。このような表示フ
ォーマットは、特に、チャンネル選択ガイドに適してお
り、その場合、各画面は異なるチャンネルからの少なく
とも静止した画面である。前の例と同様、動きのある画
面の数は、利用できるチューナと信号処理路の数によっ
て決まる。
第１図に示した種々のフォーマットは一例であって、
限定的なものではなく、残りの図面に示され、以下に詳
述するワイドスクリーンテレビジョンによって実現でき
る。
この発明の構成によるワイドスクリーンテレビジョン
で、2fH水平走査用とされたものの全体的なブロック図
が第２図に示されており、全体を10で示されている。テ
レビジョン10は、概略的に言えば、ビデオ信号入力部2
0、シャーシまたはTVマイクロプロセッサ216、ワイドス
クリーンプロセッサ30、1fH−2fH変換器40、偏向回路5
0、RGBインタフェース60、YUV−RGB変換器240、映像管
駆動回路242、直視型または投写型管244、及び、電源70
を含んでいる。種々の回路の異なる機能ブロックへのグ
ループ化は、説明の便宜を図るためのものであって、こ
のような回路相互間の物理的位置関係を限定することを
意図するものではない。
ビデオ信号入力部20は、異なるビデオ源からの複数の
複合ビデオ信号を受信するようにされている。ビデオ信
号は主ビデオ信号及び副ビデオ信号として、表示用に選
択的に切換えることができる。RFスイッチ204は２つの
アンテナ入力ANT1とANT2を持っている。これらの入力は
無線放送アンテナによる受信とケーブルからの受信の両
方のための入力を表わす。RFスイッチ204は、第１のチ
ューナ206と第２のチューナ208に、どちらのアンテナ入
力を供給するかを制御する。第１のチューナ206の出力
は、ワンチップ202への入力となる。ワンチップ202は、
同調制御、水平及び垂直偏向制御、ビデオ制御に関係す
る多数の機能を果たす。図示のワンチップは産業用のTA
7777である。第１のチューナ206からの信号からワンチ
ップで生成されたベースバンドビデオ信号VIDEO OUTは
ビデオスイッチ200とワイドスクリーンプロセッサ30のT
V1入力への入力となる。ビデオスイッチ200への他のベ
ースバンドビデオ入力はAUX1とAUX2で示されている。こ
れらの入力は、ビデオカメラ、レーザディスクプレー
ヤ、ビデオテーププレーヤビデオゲーム等に用いること
ができる。シャーシまたはTVマイクロプロセッサ216に
よって制御されるビデオスイッチ200の出力は切換えビ
デオSWITCHED VIDEOと示されている。このSWITCHED V
IDEOはワイドスクリーンプロセッサ30へ別の入力として
供給される。
第３図を併せて参照すると、ワイドスクリーンプロセ
ッサ中のスイッチSW1は、Y/Cデコーダ210への入力とな
るSEL COMP OUTビデオ信号として、TV1信号とSWITCHE
D VIDEO信号の一方を選択する。Y/Cデコーダ210は適応
型線くし形フィルタの形で実現できる。Y/Cデコーダ210
へは、さらに２つのビデオ源S1とS2も入力される。S1と
S2の各々は異なるＳ−VHS源を表わし、各々、別々のル
ミナンス信号及びクロミナンス信号から成っている。い
くつかの適応型線くし形フィルタでY/Cデコーダの一部
として組込まれているような、あるいは、別のスイッチ
として実現してもよいスイッチがTVマイクロプロセッサ
216に応答して、Y_M及びC_INとして示した出力として、
一対のルミナンス及びクロミナンス信号を選択する。選
択された対をなすルミナンス及びクロミナンス信号は、
その後は、主信号として見なされ、主信号路に沿って処
理される。_Mあるいは_MNを含む信号表記は主信号路を
表わす。クロミナンス信号C_INはワイドスクリーンプロ
セッサによって、再びワンチップに返され、色差信号U_
M及びV_Mが生成される。ここで、Ｕは（Ｒ−Ｙ）と同等
のものを表わし、Ｖは（Ｂ−Ｙ）と同等である。Y_M、U
_M及びV_M信号は、その後の信号処理のために、ワイド
スクリーンプロセッサ30でデジタル形式に変換する。
機能的にはワイドスクリーンプロセッサ30の一部と定
義される第２のチューナ208がベースバンドビデオ信号T
V2を生成する。スイッチSW2が、Y/Cデコーダ220への入
力として、TV2信号とSWITCHED VIDEO信号の１つを選
ぶ。Y/Cデコーダ220は適応型線くし形フィルタとして実
施できる。スイッチSW3とSW4が、Y/Cデコーダ220のルミ
ナンス及びクロミナンス出力と、それぞれY_EXTとC_EXT
で示す外部ビデオ源のルミナンス及びクロミナンス信号
の一方を選択する。Y_EXT及びC_EXT信号は、Ｓ−VHS入
力S1に対応する。Y/Cデコーダ220とスイッチSW3とSW4
は、いくつかの適応型線くし形フィルタで行われている
ように、組合わせてもよい。スイッチSW3とSW4の出力
は、この後は、副信号と考えられて、副信号路に沿って
処理される。選択されたルミナンス出力はY_Aとして示
されている。_A、_AX及び_AUXを含む信号表記は副信号
路に関して用いられている。選択されたクロミナンスは
色差信号U_AとV_Aに変換される。Y_A信号、U_A信号及び
V_A信号は、その後の信号処理のためにデジタル形式に
変換される。主及び副信号路中でビデオ信号源の切換え
を行う構成により、異なる画面表示フォーマットの異な
る部分についてのビデオ源選択をどのようにするかにつ
いての融通性が大きくなる。
Y_Mに対応する複合同期信号COMP SYNCがワイドスク
リーンプロセッサから同期分離器212に供給される。水
平及び垂直同期成分ＨとＶが垂直カウントダウン回路21
4に入力される。垂直カウントダウン回路214はワイドス
クリーンプロセッサ30に供給されるVERTICAL RESET
（垂直リセット）信号を発生する。ワイドスクリーンプ
ロセッサ30は、RGBインタフェース60に供給される内部
垂直リセット出力信号INT VERT RST OUTを発生す
る。RGBインタフェース60中のスイッチが、内部垂直リ
セット出力信号と外部RGB源の垂直同期成分との間の選
択を行う。このスイッチの出力は偏向回路50に供給され
る選択された垂直同期成分SEL_VERT_SYNCである。副ビ
デオ信号の水平及び垂直同期信号は、ワイドスクリーン
プロセッサ30中の同期分離器250によって生成される。
1fH−2fH変換器40は、飛越し走査ビデオ信号を順次走
査される非飛越し信号に変換する働きをする。例えば、
水平線の各々が２度表示されるとか、あるいは、同じフ
ィールド中の隣接水平線の補間によって付加的な水平線
の組が生成される。いくつかの例においては、前の線を
用いるか、補間した線を用いるかは、隣接フィールドま
たは隣接フレーム間で検出される動きのレベルに応じて
決められる。変換回路40はビデオRAM420と関連して動作
する。このビデオRAM420は、順次表示を行うために、フ
レームの１またはそれ以上のフィールドを記憶するため
に用いられる。Y_2fH、U_2fH及びV_2fH信号としての変
換されたビデオデータはRGBインタフェース60に供給さ
れる。
第11図に詳細に示されているRGBインタフェース60
は、表示のための、ビデオ信号入力部による変換ビデオ
データまたは外部RGBビデオデータの選択ができるよう
にする。外部RGB信号は2fH走査用に適合させられたワイ
ドフォーマット表示比信号とする。主信号の垂直同期成
分はワイドスクリーンプロセッサによってRGBインタフ
ェースに対し、内部垂直リセット出力INT VERT RST
OUTとして供給されて、選択された垂直同期（fVmまたは
fVext）を偏向回路50に供給できるようにする。このワ
イドスクリーンテレビジョンの動作によって、内部／外
部制御信号INT/EXTを発生させて、外部RGB信号の使用者
による選択を可能とする。しかし、このような外部RGB
信号が存在しない場合に、外部RGB信号入力を選択する
と、ラスタの垂直方向の崩壊、及び、陰極線管または投
写型管の損傷が生じる可能性がある。従って、RGBイン
タフェース回路は存在しない外部RGB入力の選択を無効
とするために、外部同期信号を検出する。WSPマイクロ
プロセッサ340は、また外部RGB信号に対するカラー及び
色調制御を行う。
ワイドスクリーンプロセッサ30は、副ビデオ信号の特
殊な信号処理を行う画面内画面（ピクチャ・イン・ピク
チャ）プロセッサ320（第４図）を含んでいる。画面内
画面という用語は、時には、PIPあるいはピクス・イン
・ピクス（pix−in pix）と省略される。ゲートアレー3
00が、第１図（ａ）〜第１図（ｉ）の例で示されている
ような、種々の表示フォーマットで主及び副ビデオ信号
データを組合わせる。画面内画面プロセッサ320とゲー
トアレー300はワイドスクリーンプロセッサ・マイクロ
プロセッサ（WSP μＰ）340の制御下にある。マイクロ
プロセッサ340は、直列バスを介してTVマイクロプロセ
ッサ216に応動する。この直列バスは、データ、クロッ
ク信号、イネーブル信号及びリセット信号用の４本の信
号ラインを含んでいる。ワイドスクリーンプロセッサ30
は、また、３レベルのサンドキャッスル（砂で作った
城）信号として、複合垂直ブランキング／リセット信号
（COMPOSITE VERTICAL BLANKING/RESET signal）を
発生する。あるいは、垂直ブランキング信号とリセット
信号は別々の信号として生成してもよい。複合ブランキ
ング信号はビデオ信号入力部によってRGBインタフェー
ス60に供給される。
第10図にさらに詳細に示す偏向回路50はワイドスクリ
ーンプロセッサ30から垂直リセット信号を、RGBインタ
フェース60から選択された2fH水平同期信号を、また、
ワイドスクリーンプロセッサ30から付加的な制御信号を
受けとる。この付加制御信号は、水平位相合わせ、垂直
サイズ調整及び左右ピン調整に関するものである。偏向
回路50は2fHフライバックパルスをワイドスクリーンプ
ロセッサ30、1fH−2fH変換器40及びYUV−RGB変換器240
に供給する。
ワイドスクリーンテレビジョン全体に対する動作電圧
は、例えば、AC主電源により付勢するようにできる電源
70によって生成される。
ワイドスクリーンプロセッサ30を第３図により詳細に
示す。ワイドスクリーンプロセッサ30の主要な成分は、
ゲートアレー300、画面内画面回路301、アナログ−デジ
タル変換器とデジタル−アナログ変換器342、346、第２
のチューナ208、ワイドスクリーンプロセッサ・マイク
ロプロセッサ（WSP μＰ）340及びワイドスクリーン出
力エンコーダ227である。ワイドスクリーンプロセッサ3
0の詳細な部分PIP回路、が第４図に示されている。PIP
回路301の重要な部分を構成する画面内画面プロセッサ3
20は第５図により詳細に示されている。また、第６図に
は、ゲートアレー300がより詳細に示されている。第３
図に示した多数の素子については、既に詳細に記述し
た。
第２のチューナ208には、IF段224とオーディオ段226
が付設されている。また、第２のチューナ208はWSP μ
P340と共に動作する。WSP μP340は入／出力I/O部340A
とアナログ出力部340Bとを含んでいる。I/O部340Aは色
調（ティント）制御信号とカラー制御信号、外部RGBビ
デオ源を選択するためのINT/EXT信号、及び、スイッチS
W1〜SW6用の制御信号を供給する。I/O部は、また、偏向
回路と陰極線管を保護するために、RGBインタフェース6
0からのEXT SYNC DET信号をモニタする。アナログ出
力部340Bは、それぞれのインタフェース回路254、256お
よび258を通して、垂直サイズ、左右調整及び水平位相
用制御信号を供給する。
ゲートアレー300は主及び副信号路からのビデオ情報
を組合わせて、複合ワイドスクリーン表示、例えば、第
１図の個々の部分に示されているものの１つを作る働き
をする。ゲートアレー用のクロック情報は、低域通過フ
ィルタ376と協同して動作する位相ロックループ374によ
って供給される。主ビデオ信号はアナログ形式で、Y_
M、U_M及びV_Mで示した信号として、YUVフォーマットで
ワイドスクリーンプロセッサ30に供給される。これらの
主信号は、第４図により詳細に示すアナログ−デジタル
変換器342と346によってアナログからデジタル形式に変
換される。
カラー成分信号は、上位概念的な表記Ｕ及びＶによっ
て示されているが、これらを、Ｒ−Ｙまたは、Ｂ−Ｙ信
号、あるいは、Ｉ及びＱ信号に割当てることができる。
システムクロック周波数は1024fH、即ち約16MHz、なの
で、サンプルされたルミナンスの帯域幅は8MHzに制限さ
れる。Ｕ及びＶ信号は500KHz、あるいは、ワイドＩにつ
いては1.5MHzに制限されるので、カラー成分データのサ
ンプリングは、１つのアナログ−デジタル変換器とアナ
ログスイッチで行うことができる。このアナログスイッ
チ、即ち、マルチプレクサ344のための選択線UV_MUX
は、システムクロックを２で除して得た8MHzの信号であ
る。１クロック幅の線開始SOLパルスが、各水平ビデオ
線の始点でこの信号を同期的に０にリセットする。つい
で、UV_MUX線は、その水平線を通して、各クロックサイ
クル毎に状態が反転する。線の長さはクロックサイクル
の偶数倍なので、一旦初期化されると、UV_MUXの状態
は、中断されることなく、０、１、０、１‥‥と変化す
る。アナログ−デジタル変換器342と346からのＹ及びUV
データストリームは、アナログ−デジタル変換器が各
々、１クロックサイクルの遅延を持っているので、シフ
トしている。このデータシフトに対応するために、主信
号処理路304からのクロックゲート情報も同じように遅
延させられなければならない。このクロックゲート情報
が遅延していないと、削除が行われた時、UVデータは正
しく対をなすように組合わされない。この点は、各UV対
が１つのベクトルを表すので、重要なことである。１つ
のベクトルからのＵ成分は、他のベクトルからのＶ成分
と対にすると、カラーシフトが生じてしまう。先行する
対からのＶサンプルは、現在のＵサンプルと共に削除さ
れる。このUVマルチプレクス法は、各カラー成分（Ｕ、
Ｖ）サンプル対に対して２つのルミナンスサンプルがあ
るので、2:1:1と称される。Ｕ及びＶの双方に対するナ
イキスト周波数はルミナンスのナイキスト周波数の２分
の１に実効的に減じられる。従って、ルミナンス成分に
対するアナログ−デジタル変換器の出力のナイキスト周
波数は8MHzとなり、一方、カラー成分に対するアナログ
−デジタル変換器の出力のナイキスト周波数は4MHzとな
る。
PIP回路301及び／またはゲートアレー300は、データ
圧縮をしても副データの解像度が増強されるようにする
手段を含むことができる。例えば、対（ペアド）ピクセ
ル圧縮及びディザリングとデ（逆）ディザリングを含
む、多くのデータ減縮及びデータ復元構想が開発されて
いる。さらに、ビット数が異なる異なったディザリング
シーケンスや、ビット数が異なる異なった対ピクセル圧
縮が考えられている。多数の特定のデータ減縮及び復元
構想の１つをWSP μP340によって選択して、各特定の
画面表示フォーマットについて表示ビデオの解像度を最
大にするようにすることができる。
ゲートアレー300は、FIFO356と358として構成できる
線メモリと協同して動作する補間器を含んでいる。補間
器とFIFOは主信号を必要に応じて再サンプル（リサンプ
ル）するために使用される。別に設けた補間器によっ
て、副信号を再サンプルできる。ゲートアレー300中の
クロック及び同期回路が主及び副信号を組合わせて、Y_
MX、U_MX及びV_MX成分を有する１つの出力ビデオ信号を
作ることを含む、主及び副の両信号のデータ操作を制御
する。上記出力成分はデジタル−アナログ変換器360、3
62及び364によってアナログ形式に変換される。Ｙ、Ｕ
及びＶで示すアナログ形式の信号は、非飛越し走査への
変換のために、1fH−2fH変換器40に供給される。また、
Ｙ、Ｕ及びＶ信号はエンコーダ227によってY/Cフォーマ
ットに符号化されて、パネルのジャックに、ワイドフォ
ーマット比出力信号Y_OUT_EXT_/C_OUT_EXTが生成され
る。スイッチSW5が、エンコーダ227のための同期信号
を、ゲートアレー300からのC_SYNC_MNと、PIP回路301か
らのC_SYNC_AUXから選択する。スイッチSW6は、ワイド
スクリーンパネル出力用の同期信号として、Y_MとC_SYN
C_AUXのどちらかを選択する。
水平同期回路の部分がより詳細に第９図に示されてい
る。位相比較器228は、低域通過フィルタ230、電圧制御
発振器232、除算器234及びキャパシタ236を含む位相ロ
ックループの一部をなしている。電圧制御発振器232
は、セラミック共振器または同等のもの238に応動し
て、32fHで動作する。電圧制御発振器232の出力は、32
で除算されて、適切な周波数の第２の入力信号として位
相比較器228に供給される。分周器234の出力は1fHREFタ
イミング信号である。32fHREFタイミング信号と1fHREF
タイミング信号は16分の１カウンタ400に供給される。2
fH出力がパルス幅回路402に供給される。分周器400を1f
HREF信号によってプリセットすることにより、この分周
器は、確実に、ビデオ信号入力部の位相ロックループと
同期的に動作する。パルス幅回路402は2fH−REF信号
が、位相比較器404、例えば、CA1391が適正な動作を行
うようにするために充分なパルス幅を持つようにする。
位相比較器404は、低域通過フィルタ406と2fH電圧制御
発振器408を含む第２の位相ロックループの一部を構成
している。電圧制御発振器408は内部2fHタイミング信号
を発生し、この信号は順次走査される表示器を駆動する
ために用いられる。位相比較器404への他方の入力信号
は、2fHフライバックパルスまたはこれに関係付けられ
たタイミング信号である。位相比較器404を含む第２の
位相ロックループを用いることは、入力信号の各1fH期
間内で各2fH走査周期を対称になるようにするために役
立つ。このようにしなかった場合は、ラスタの分離、例
えば、ビデオ線の半分が右にシフトし、ビデオ線の半分
が左にシフトするというようなことが起きる。
第10図には、偏向回路50が詳細に示されている。回路
500は、異なる表示フォーマットを実現するために必要
な垂直過走査の所要量に応じてラスタの垂直のサイズを
調整するために設けられている。線図的に示すように、
定電流源502が垂直ランプキャパシタ504を充電する一定
量の電流IRAMPを供給する。トランジスタ506が垂直ラン
プキャパシタに並列に結合されており、垂直リセット信
号に応じて、このキャパシタを周期的に放電させる。い
かなる調整もしなければ、電流IRAMPは、ラスタに最大
可能な垂直サイズを与える。これは、第１図（ａ）に示
すような、拡大４×３フォーマット表示比信号源により
ワイドスクリーン表示を満たすに必要とされる垂直過走
査の大きさに対応する。より小さな垂直ラスタサイズが
必要とされる場合は、可調整電流源508がIRAMPから可変
量の電流IADJを分流させて、垂直ランプキャパシタ504
をよりゆっくりと、より小さなピーク値まで充電する。
可変電流源508は、垂直サイズ制御回路によって生成さ
れた、例えば、アナログ形式の、垂直サイズ調整信号に
応答する。垂直サイズ調整回路500は手動垂直サイズ調
整回路510から独立しており、この手動垂直サイズ調整
回路は、ポテンショメータあるいは背面パネル調整ノブ
によって行うことができる。いずれの場合でも、垂直偏
向コイル512は適切な大きさの駆動電流を受ける。水平
偏向は、位相調整回路518、左右ピン補正回路514、2fH
位相ロックループ520及び水平出力回路516によって与え
られる。
第11図には、RGBインタフェース60がより詳しく示さ
れている。最終的に表示される信号が、1fH−2fH変換器
40の出力と外部RGB入力から選択される。ここで述べる
ワイドスクリーンテレビジョンを説明するために、外部
RGB入力をワイドフォーマット表示比の順次走査源であ
るとする。外部RGB信号とビデオ信号入力部20からの複
合ブランキング信号がRGB−YUV変換器610に入力され
る。外部RGB信号に対する外部2fH複合同期信号が外部同
期信号分離器600に入力される。垂直同期信号の選択は
スイッチ608によって行われる。水平同期信号の選択は
スイッチ604によって行われる。ビデオ信号の選択はス
イッチ606によって行われる。スイッチ604、606、608の
各々はWSP μP340によって生成される内部／外部制御
信号に応答する。内部ビデオ源を選択するか外部ビデオ
源を選択するかは、利用者の選択である。しかし、外部
RGB源が接続されていない、あるいは、ターンオンされ
ていない時に、使用者が不用意にそのような外部源を選
択した場合、あるいは、外部源がなくなった場合は、垂
直ラスタが崩れ、陰極線管に重大な損傷を生じさせる可
能性がある。そこで、外部同期検出器602が外部同期信
号の存在を検出する。この信号がない場合には、スイッ
チ無効化制御信号が各スイッチ604、606、608に送ら
れ、外部RGB源からの信号がない時に、このような外部R
GB源が選択されることを防止する。RGB−YUV変換器610
も、WSP μP340から色調及びカラー制御信号を受け
る。
第４図は、第３図に示したワイドスクリーンプロセッ
サ30をさらに詳細に示すブロック図である。Y_A、U_A及
びV_A信号が、解像度処理回路370を含むことのできる画
面内画面プロセッサ320の入力となる。この発明の一態
様によるワイドスクリーンテレビジョンは、ビデオの伸
張及び圧縮ができる。第１図にその一部を示した種々の
複合表示フォーマットにより実現される特殊効果は画面
内画面プロセッサ320によって生成される。このプロセ
ッサ320は、解像度処理回路370からの解像度処理された
データ信号Y_RP、U_RP及びV_RPを受信するように構成で
きる。解像度処理は常に必要なわけではなく、選択され
た表示フォーマット中に行われる。第５図に、画面内画
面プロセッサ320がさらに詳細に示されている。画面内
画面プロセッサ320の主要成分は、アナログ−デジタル
変換器部322、入力部324、高速スイッチ（FSW）及びバ
ス部326、タイミング及び制御部328、及びデジタル−ア
ナログ変換部330である。
画面内画面プロセッサ320は、例えば、トムソン・コ
ンシューマ・エレクトロニクス・インコーポレーテッド
により開発された基本CPIPチップを改良したものとして
実施できる。この基本CPIPチップの詳細は、インディア
ナ州インディアナポリスのトムソン・コンシューマ・エ
レクトロニクス・インコーポレーテッドから発行されて
いる「The CTC 140 Picture in Picture（CPIP）Techni
cal Training Manual（CTC 140画面内画面（CPIP）技術
トレーニング マニュアル）」に記載されている。多数
の特徴あるいは特殊効果が可能である。次はその一例で
ある。基本的な特殊効果は、第１図（ｃ）に示すよう
な、大きい画面上に小さい画面が置かれたものである。
これらの大小の画面は同じビデオ信号あるいは別のビデ
オ信号からでもよく、また、入れ換えもできる。一般
に、オーディオ信号は常に大きい画面に対応するように
切換えられる。小画面はスクリーン上の任意の位置に動
かすこともできるし、あるいは、多数の予め定められた
位置に移させることができる。ズーム効果は、小画面の
サイズを、例えば、多数の予め設定されたサイズの任意
のものへ大きくしたり小さくする。ある点において、例
えば、第１図（ｄ）に示す表示フォーマットの場合、大
小の画面は同じ大きさとなる。
単一画面モード、例えば、第１図（ｂ）、第１図
（ｅ）あるいは第１図（ｆ）に示すモードの場合、使用
者は、その単一画面の内容を、例えば、1.0:1〜5.0:1の
比の範囲でステップ状にズーム・インすることができ
る。ズームモードでは、使用者は画面内容をサーチし、
あるいは、パンして、スクリーン上の画像を画面の異な
る領域内で動かすことができる。いずれの場合でも、小
さい画面、大きい画面あるいはズームした画面を静止画
面（静止画面フォーマット）として表示できる。この機
能により、ビデオの最後の９フレームを繰返しスクリー
ン上に表示するストロボフォーマットが可能となる。フ
レームの繰返し率は、１秒につき30フレームから０フレ
ームまで変えることができる。
この発明の別の構成によるワイドスクリーンテレビジ
ョンで使用される画面内画面プロセッサ320は上述した
基本的なCPIPチップの現在の構成とは異なる。基本的CP
IPチップを16×９スクリーンを有するテレビジョンと使
用する場合で、ビデオスピードアップ回路を用いない場
合は、広い16×９スクリーンを走査することによって、
実効的に水平方向に4/3倍の拡大が生じ、そのために、
アスペクト比歪みが生じてしまう。画面中の事物は水平
方向に細長くなる。外部スピードアップ回路を用いた場
合は、アスペクト比歪みは生じないが、画面がスクリー
ン全体に表示されない。
通常のテレビジョンで使用されているような基本CPIP
チップを基にした既存の画面内画面プロセッサは、ある
望ましくない結果を伴う特別な態様で動作させられる。
入来ビデオは、主ビデオ源の水平同期信号にロックされ
た640fHのクロックでサンプルされる。即ち、CPIPチッ
プに関連するビデオRAMに記憶されたデータは、入来す
る副ビデオ源に対しオーソゴナルに（orthogonally）に
サンプルされない。これが基本CPIP法によるフィールド
同期に対する根本的な制限である。入力サンプリング率
の非オーソゴナルな性質のために、サンプルされたデー
タにスキューエラーが生じてしまう。この制限は、ビデ
オRAMを、データの書込みと読出しに同じクロックを使
わねばならないCPIPチップと共に用いた結果である。例
えばビデオRAM350のようなビデオRAMからのデータが表
示される時は、スキューエラーは、画面の垂直端縁に沿
ったランダムなジッタとして現れ、一般には、非常に不
快であると考えられる。
基本CPIPチップと異なり、この発明の構成に従う画面
内画面プロセッサ320は、複数の選択可能な表示モード
の１つで、ビデオデータを非対称に圧縮するように変更
されている。この動作モードでは、画面は水平方向に4:
1で圧縮され、垂直方向には3:1で圧縮される。この非対
称圧縮モードにより、アスペクト比歪みを有する画面が
生成されて、ビデオRAMに記憶される。画面中の事物は
水平方向に詰め込まれる。しかし、これらの画面が通常
の通り、例えば、チャンネル走査モードで、読出され
て、16×９フォーマット表示比スクリーン上に表示され
ると、画面は正しく見える。この画面はスクリーンを満
たし、アスペクト比歪みはない。この発明のこの態様に
よる非対称圧縮モードを用いると、外部スピードアップ
回路を用いることなく、16×９のスクリーン上に特別の
表示フォーマットを生成することが可能となる。
全スクリーンPIPモードでは、自走発振器348と共に働
く画面内画面プロセッサ320は、例えば適応形線くし形
フィルタとすることのできるデコーダからY/C入力を受
取り、この信号をＹ、Ｕ、Ｖカラー成分に復号し、水平
及び垂直同期パルスを生成する。これらの信号は、ズー
ム、静止、チャンネル走査などの種々の全スクリーンモ
ードのために、画面内画面プロセッサ320で処理され
る。例えば、チャンネル走査モード中、ビデオ信号入力
部からの水平及び垂直同期は、サンプルされた信号（異
なるチャンネル）が互いに関連性のない同期パルスを有
し、また、見かけ上、時間的にランダムな時点で切換え
られるので、何度も中断するであろう。従って、サンプ
ルクロック（及び読出し／書込みビデオRAMクロック）
は自走発振器によって決められる。静止及びズームモー
ド用には、サンプルクロックは入来ビデオ水平同期信号
にロックされる。これらの特別なケースでは、入来ビデ
オ水平同期の周波数は表示器クロック周波数と同じであ
る。
再び第４図を参照すると、画面内画面プロセッサ320
からのアナログ形式のＹ、Ｕ、ＶおよびC_SYNC（複合同
期）出力は、エンコーダ回路366でY/C成分へ再符号化す
ることができる。エンコーダ回路366は3.58MHz発振器38
0と協同して動作する。このY/C_PIP_ENC信号は、再符号
化Y/C成分を主信号のY/C成分の代わりに用いることを可
能とするY/Cスイッチ（図示せず）に接続してもよい。
この点以後、PIP符号化Ｙ、Ｕ、Ｖおよび同期信号が、
シャーシの残部における水平及び垂直タイミングの基礎
となる。この動作モードは、主信号路中の補間器及びFI
FOの動作に基づくPIPのズームモードの実行に適してい
る。
さらに第５図を参照すると、画面内画面プロセッサ32
0は、アナログ−デジタル変換部322、入力部324、高速
スイッチFSW及びバス制御部326、タイミング及び制御部
328、及びデジタル−アナログ変換部330を含んでいる。
一般に、画面内画面プロセッサ320は、ビデオ信号をデ
ジタル化してルミナンス（Ｙ）及び色差信号（Ｕ、Ｖ）
とし、その結果をサブサンプルして、上述したような１
メガビットのビデオRAM350に記憶させる。画面内画面プ
ロセッサ320に付設されているビデオRAM350は１メガビ
ットのメモリ容量を持つが、これは、８ビットサンプル
でビデオデータの１フィールド全部を記憶するには充分
な大きさではない。メモリ容量を増すことは、費用がか
かり、さらに複雑な操作回路構成が必要となるであろ
う。副チャンネルのサンプル当たりのビット数を少なく
することは、全体を通じて８ビットサンプルで処理され
る主信号に対して、量子化解像度、あるいは、帯域幅の
減少を意味する。この実効的な帯域幅減少は、副表示画
面が相対的に小さい時は、通常問題とはならないが、副
表示画面が相対的に大きい、例えば、主表示画面と同じ
サイズの場合は、問題となる可能性がある。解像度処理
回路370が、副ビデオデータの量子化解像度あるいは実
効帯域幅を増強させるための１つまたはそれ以上の構想
を選択的に実施することができる。例えば、対ピクセル
圧縮及びディザリングと逆ディザリングを含む多数のデ
ータ減縮及びデータ復元構想が開発されている。逆ディ
ザリング回路は、ビデオRAM350の下流、例えば、以下に
詳述するように、ゲートアレー300の副信号路中に配置
する。さらに、異なるビット数を伴う異なるディザリン
グと逆ディザリングシーケンス、及び、異なるビット数
の異なる対ピクセル圧縮が考えられる。各特定の画面表
示フォーマットに対して表示ビデオの解像度を最大にす
るために、多数の特定データ減縮及び復元構想の１つを
WSP μP340によって選ぶことができる。
副信号のルミナンス及び色差信号は、8:1:1の６ビッ
トＹ、Ｕ、Ｖ形式で、画面内画面プロセッサの一部を構
成するビデオRAM350に記憶される。即ち、各成分は６ビ
ットサンプルに量子化される。色差サンプルの各対に対
し８個のルミナンスサンプルがある。簡単に説明する
と、画面内画面プロセッサ320は、入来ビデオデータ
が、入来副ビデオ同期信号にロックされた640fHクロッ
ク周波数でサンプルされるようなモードでは動作させら
れる。このモードでは、ビデオRAMに記憶されたデータ
はオーソゴナルにサンプルされる。データが画面内画面
プロセッサ320のビデオRAM350から読出される時は、こ
のデータは入来副ビデオ信号にロックされた同じ640fH
クロックを用いて読出される。しかし、このデータはオ
ーソゴナルにサンプルされ記憶されるが、そして、オー
ソゴナルに読出せるが、主及び副ビデオ源の非同期性の
ために、ビデオRAM350から直接オーソゴナルには表示で
きない。主及び副ビデオ源は、それらが同じビデオ源か
らの信号を表示している時のみ、同期していると考えら
れる。
ゲートアレー300の主信号路304、副信号路306及び出
力信号路312がブロック図の形で第６図に示されてい
る。ゲートアレー300はさらに、クロック／同期回路341
とWSP μＰデコーダ310を含んでいる。WSP μＰデコ
ーダ310のWSP DATAで示したデータ及びアドレス出力ラ
インは、画面内画面プロセッサ320と解像度処理回路370
と同様に、上述した主回路及び信号路にも供給される。
ある回路がゲートアレーの一部をなすかなさないかは、
殆ど、この発明の構成の説明を容易にするための便宜上
の事項である。
ゲートアレー300は、異なる画面表示フォーマットを
実行するために、必要に応じて、主ビデオチャンネルを
伸張し、圧縮し、あるいは、切り詰める作用をする。ル
ミナンス成分Y_MNが、ルミナンス成分の補間の性質に応
じた長さの時間、先入れ先出し（FIFO）線メモリ356に
記憶される。組合わされたクロミナンス成分U/V_MNはFI
FO358に記憶される。副信号のルミナンス及びクロミナ
ンス成分Y_PIP、U_PIP及びV_PIPはデマルチプレクサ355
によって生成される。ルミナンス成分は、必要とあれ
ば、回路357で解像度処理を受け、必要とあれば、補間
器359によって伸張されて、出力として信号Y_AUXが生成
される。
ある場合には、副表示が第１図（ｄ）に示すように主
信号表示と同じ大きさとなることがある。画面内画面プ
ロセッサ320及びビデオRAM350に付随するメモリの制限
のために、そのような大きな面積を満たすには、データ
点、即ち、ピクセルの数が不足することがある。そのよ
うな場合には、解像度処理回路357を用いて、データ圧
縮あるいは減縮の際に失われたピクセルに置き代えるべ
きピクセルを副ビデオ信号に復元することができる。こ
の解像度処理は第４図に示された回路370によって行わ
れるものに対応させることができる。例えば、回路370
はディザリング回路とし、回路357をデディザリング回
路とすることができる。
さらに、第12図を参照すると、副ビデオ入力データは
640fHの周波数でサンプルされ、ビデオRAM350に記憶さ
れる。副データはビデオRAM350から読出され、VRAM_OUT
として示されている。PIP回路301は、また、副画面を水
平及び垂直方向に、非対称に減縮することができると同
時に、同じ整数の係数分の１に減縮することもできる。
副チャンネルデータは、４ビットラッチ352Aと352B、副
FIFO354、クロック／同期回路320によって、バッファさ
れ主チャンネルデジタルビデオに同期化される。VRAM_O
UTデータは、デマルチプレクサ355によって、Ｙ（ルミ
ナンス）、Ｕ、Ｖ（カラー成分）及び高速スイッチデー
タ（図示せず）に分類される。高速スイッチデータ（図
示せず）は、どのフィールド形式がビデオRAMに書込ま
れたかを示し、また、デマルチプレクサー355により分
類出力され、そしてまたＵ成分およびＶ成分の１つまた
は二つの一部分とすることもできる。PIP_FSW信号がPIP
回路から直接供給され、ビデオRAMから読出されたどの
フィールドが小画面モード時に表示されるべきかを決め
るために、出力制御回路321に供給される。
副チャンネルは640fHでサンプルされ、一方主チャン
ネルは1024fHでサンプルされる。副チャンネルFIFO354
は、データを、副チャンネルサンプル周波数から主チャ
ンネルクロック周波数に変換する。この過程において、
ビデオ信号は8/5すなわち1024/640の圧縮を受ける。こ
れは、副チャンネル信号を正しく表示するに必要な4/3
の圧縮より大きい。従って、副チャンネルは、４×３の
小画面を正しく表示するためには、補間器359によって
伸張されねばならない。補間器359は補間器制御回路371
によって制御され、補間器制御回路371自身はWSP μP3
40に応答する。必要とされる補間器による伸張の量は5/
6である。伸張係数Ｘは次のようにして決められる。
Ｘ＝（640/1024）＊（4/3）＝5/6 クロミナンス成分U_PIPとV_PIPは回路367によって、
ルミナンス成分の補間の内容に応じて決まる長さの時間
遅延され、信号U_AUXとV_AUXが出力として生成される。
主信号と副信号のそれぞれのＹ、Ｕ及びＶ成分は、FIFO
354、356及び358の読出しイネーブル信号を制御するこ
とにより、出力信号路312中のそれぞれのマルチプレク
サ315、317及び319で組合わされる。マルチプレクサ31
5、317、319は出力マルチプレクサ制御回路321に応答す
る。この出力マルチプレクサ制御回路321は、画面内画
面プロセッサ320とWSP μP340からのクロック信号、線
開始信号、水平線カウンタ信号、垂直ブランキングリセ
ット信号及び高速スイッチの出力に応答する。マルチプ
レクスされたルミナンス及びクロミナンス成分Y_MX、U_
MX及びV_MXは、それぞれのデジタル／アナログ変換器36
0、362及び364に供給される。第４図に示すように、こ
のデジタル−アナログ変換器360、362、364の後段には
それぞれ低域通過フィルタ361、363、365が接続されて
いる。画面内画面プロセッサ320、ゲートアレー300及び
データ減縮回路の種々の機能はWSP μP340によって制
御される。WSP μP340は、これに直列バスを介して接
続されたTV μP216に応答する。この直列バスは、図示
のように、データ、クロック信号、イネーブル信号及び
リセット信号用のラインを有する４本線バスとすること
ができる。WSP μP340はWSP μＰデコーダ310を通し
てゲートアレーの種々の回路と交信する。
１つのケースでは、４×3NTSCビデオを、表示画面の
アスペクト比歪みを避けるために、係数4/3で圧縮する
ことが必要となる。別のケースでは、通常は垂直方向の
ズーミングをも伴う、水平ズーミングを行うために、ビ
デオを伸張することもある。33％までの水平ズーミング
動作は、圧縮を4/3未満に減じることによって行うこと
ができる。サンプル補間器は、Ｓ−VHSフォーマットで
は5.5MHzまでとなるルミナンスビデオ帯域幅が、1024fH
の時は8MHzであるナイキスト折返し周波数の大きなパー
センテージを占めるので、入来ビデオを新たなピクセル
位置に計算しなおすために用いられる。
第６図に示すように、ルミナンスデータY_MNは、ビデ
オの圧縮または伸張に基づいてサンプル値を再計算（re
calculate）する主信号路304中の補間器337を通され
る。スイッチ、即ち、ルート選択器323及び331の機能
は、FIFO356と補間器337の相対位置に対する主信号路30
4のトポロジーを反転させることである。即ち、これら
のスイッチは、例えば画面圧縮に必要とされる場合など
に、補間器337がFIFO356に先行するようにするか、画面
伸張に必要とされる場合のように、FIFO356が補間器337
に先行するようにするかを選択する。スイッチ323と331
はルート制御回路335に応答し、この回路335自体はWSP
μP340に応答する。副ビデオ信号がビデオRAM350に記
憶するために圧縮され、実用目的には伸張のみが必要で
あることが想起されよう。従って、副信号路にはこれら
に相当するスイッチは不要である。
例えば、FIFOを用いてビデオ圧縮及び伸張を実施する
ためには、４個目ごとのサンプルがこのFIFO356に書込
まれることを禁止することができる。これによって、4/
3圧縮が行われる。FIFOから読出されるデータが凹凸に
ならずに、滑らかとなるように、FIFOに書込まれている
ルミナンスサンプルを再計算するのは、補間器337の機
能である。伸張は圧縮と全く逆の態様で行うことができ
る。圧縮の場合は、書込みイネーブル信号には、禁止パ
ルスの形でクロックゲーティング情報が付されている。
データの伸張のためには、クロックゲーティング情報は
読出しイネーブル信号に適用される。これにより、デー
タがFIFO356から読出される時に、データの中断（ポー
ズ）が行われる。この場合、サンプルされたデータを凹
凸のある状態から滑らかになるように再計算するのは、
この処理中はFIFO356に後続した位置にある補間器337の
機能である。伸張の場合、データは、FIFO356から読出
されている時及び補間器337にクロック供給されている
時に、中断されねばならない。これは、データが連続し
て補間器337中をクロックされる圧縮の場合と異なる。
圧縮及び伸張の両方の場合において、クロックゲーティ
ング動作は、容易に、同期した態様で行わせることがで
きる。即ち、事象は、システムクロック1024fHの立上が
りエッジを基礎にして生じる。
副信号の補間は副信号路306で行われる。PIP回路301
が、６ビットＹ、Ｕ、Ｖ、8:1:1メモリであるビデオRAM
350を操作して、入来ビデオデータを記憶させる。ビデ
オRAM350はビデオデータの２フィールド分を複数のメモ
リ位置に保持する。各メモリ位置はデータの８ビットを
保持する。各８ビット位置には、１つの６ビットＹ（ル
ミナンス）サンプル（640fHでサンプルされたもの）と
他に２つのビットがある。これら他の２ビットは、高速
スイッチデータ（FSW_DAT）か、ＵまたはＶサンプル（8
0fHでサンプルされたもの）の一部かのいずれか一方を
保持している。FSW_DATの値は、どの型のフィールドが
ビデオRAMに書込まれたかを示す。ビデオRAM350にはデ
ータの２フィールド分が記憶されており、全ビデオRAM3
50は表示期間中に読出されるので、両方のフィールドが
表示走査期間中に読出される。PIP回路301は、高速スイ
ッチデータを用いることにより、どちらのフィールドを
メモリから読出して表示すべきかを決める。PIP回路
は、動きの分断という問題を解決するために、常に、書
込まれているものと反対のフィールドの型を読出す。読
出されているフィールドの型が表示中のものと逆である
場合は、ビデオRAMに記憶されている偶数フィールド
が、そのフィールドがメモリから読出される時に、その
フィールドの最上部の線を削除して反転される。その結
果、小画面は動きの分断を伴うことなく正しいインター
レースを維持する。
クロック／同期回路341はFIFO354、356及び358を動作
させるために必要な読出し、書込み、及びイネーブル信
号を発生する。主及び副チャンネルのためのFIFOは、各
ビデオ線の後で表示するのに必要な部分についてデータ
を記憶のために書込むようにイネーブルされる。データ
は、表示の同じ１つまたはそれ以上の線上で各源からの
データを組合わせるために必要とされる、主及び副チャ
ンネルのうちの一方（両方ではなく）から書込まれる。
副チャンネルのFIFO354は副ビデオ信号に同期して書込
まれるが、読出しは主ビデオ信号に同期して行われる。
主ビデオ信号成分は主ビデオ信号と同期してFIFO356と3
58に読込まれ、主ビデオに同期してメモリから読出され
る。主チャンネルと副チャンネル間で読出し機能が切換
えられる頻度は、選択された特定の特殊効果の関数であ
る。
切り詰め形の並置画面のような別の特殊効果の発生
は、線メモリFIFOに対する読出し及び書込みイネーブル
制御信号を操作して行われる。この表示フォーマットの
ための処理が第７図と第８図に示されている。切り詰め
並置表示画面の場合は、副チャンネルの2048×8FIFO354
に対する書込みイネーブル制御信号（WR_EN_AX）は、第
７図に示すように、副チャンネルの有効線期間の（1/
2）＊（4/3）＝0.67または約67％（プリ・スピードアッ
プ（pre speed up）の場合）の間、アクティブとなる。
これは、約33％の切り詰め（約67％が有効画面）及び副
チャンネルのビデオ上における圧縮比4/3に相当する。
第８図の上部に示す主ビデオチャンネルにおいては、91
0×8FIFO356と358に対する書込みイネーブル制御信号
（WR_EN_MN_Y）は、主チャンネル有効線期間の（1/2）
＊（4/3）＝0.67、即ち、67％の間、アクティブとな
る。これは、約33％の切り詰め、及び、910×8FIFOによ
り主チャンネルビデオに対して施される4/3の圧縮比に
相当する。
FIFOの各々において、ビデオデータは、ある特定の時
点で読出されるようにバッファされる。データを各FIFO
から読出すことのできる時間の有効領域は、選んだ表示
フォーマットによって決まる。図示した並置切り詰めモ
ードの例においては、主チャンネルビデオは表示の左半
部に表示されており、副チャンネルビデオは表示の右半
部に表示される。各波形の任意のビデオ部分は、図示の
ように、主及び副チャンネルで異なっている。主チャン
ネルの910×8FIFOの読出しイネーブル制御信号（RD_EN_
MN）は、ビデオバックポーチに直ちに続く有効ビデオの
開始点で始まる表示の表示有効線期間の50％の間、アク
ティブである。副チャンネル読出しイネーブル制御信号
（RD_EN_AX）は、RD_EN_MN信号の立下がりエッジで始ま
り、主チャンネルビデオのフロントポーチの開始点で終
わる表示有効線期間の残りの50％の間、アクティブとさ
れる。書込みイネーブル制御信号は、それぞれのFIFO入
力データ（主または副）と同期しており、一方、読出し
イネーブル制御信号は主チャンネルビデオと同期してい
る。
第１図（ｄ）に示す表示フォーマットは、２つのほぼ
全フィールドの画面を並置フォーマットで表示できるの
で、特に望ましい。この表示は、特にワイドフォーマッ
ト表示比の表示、例えば、16×９に有効でかつ適してい
る。ほとんどのNTSC信号は４×３フォーマットで表わさ
れており、これは、勿論、12×９に相当する。２つの４
×３フォーマット表示比のNTSC画面を、これらの画面を
33％切り詰めるか、または、33％詰め込み、アスペクト
比歪みを導入して、同じ16×９フォーマット表示比の表
示器上に表示することができる。使用者の好みに応じ
て、画面切り詰めとアスペクト比歪みとの比を０％と33
％の両限界間の任意の点に設定できる。例えば、２つの
並置画面を16.7％詰め込み、16.7％切り詰めて表示する
ことができる。
16×９フォーマットの表示比の表示に要する水平表示
時間は４×３フォーマットの表示比の表示の場合と同じ
である。なぜなら、両方共、正規の線の長さが62.5μ秒
だからである。従って、NTSCビデオ信号は、歪みを生じ
させることなく正しいアスペクト比を保持するために
は、4/3倍にスピードアップされねばならない。この4/3
という係数は、２つの表示フォーマットの比、 4/3＝（16/9）／（4/3） として計算される。ビデオ信号をスピードアップするた
めに、この発明の態様に従って可変補間器が用いられ
る。過去においては、入力と出力において異なるクロッ
ク周波数を持つFIFOが、同様の機能の遂行のために用い
られていた。比較のために、２つのNTSC×３フォーマッ
ト表示比信号が１つの４×３フォーマット表示比の表示
器上に表示するとすれば、各画面は50％だけ、歪ませる
か、切り詰めるか、あるいはその両方を組合わせなけれ
ばならない。ワイドスクリーン関係で必要とされるスピ
ードアップに相当するスピードアップは不要である。
一般に、ビデオ表示器と偏向システムは主ビデオ信号
に同期化される。主ビデオ信号は、前述したように、ワ
イドスクリーン表示全面に表示するためにはスピードア
ップされねばならない。副ビデオ信号は第１のビデオ信
号とビデオ表示器に垂直同期させる必要がある。副ビデ
オ信号はフィールドメモリ中で、１フィールド期間の一
部に相当する長さだけ遅延させられ、次いで、線メモリ
で伸張される。副ビデオデータの主ビデオデータとの同
期化は、フィールドメモリとしてビデオRAM350を用い、
信号の伸張のために先入れ先出し（FIFO）線メモリ装置
354を用いて行われる。
しかし、読出しクロックと書込みクロックの非同期性
のために、読出し／書込みポインタ衝突を避けるための
手段を施す必要がある。読出し／書込みポインタの衝突
は、新しいデータがFIFOに書込まれる機会を持つ前に、
古いデータがFIFOから読出される時に起きる。FIFOのサ
イズは、読出し／書込みポインタの衝突を避けるに合理
的に必要であると考えられる最小線記憶容量に関係して
いる。第12図〜第20図を参照して、読出し／書込みポイ
ンタ衝突を避け、インタレース構成の完全性を保持する
ためのフィールド同期システムをさらに詳しく説明す
る。
画面内画面プロセッサは、入来副ビデオ信号の水平同
期成分にロックされた640fHのクロックで副ビデオデー
タがサンプルされるように動作する。この動作により、
オーソゴナルにサンプルされたデータをビデオRAM350に
記憶することができる。データは同じく640fHの周波数
でビデオRAMから読出されねばならない。このデータ
は、主及び副ビデオ源の全体として非同期的な性質のた
めに、変更を加えることなしには、ビデオRAMからオー
ソゴナルに表示することは出来ない。副信号の主信号へ
の同期化を容易にするために、互いに独立した書込み及
び読出しポートクロックを有する線メモリが、副信号路
中、ビデオRAM350の出力の後に配置されている。
さらに詳しく説明すると、第12図に示すように、ビデ
オRAM350の出力は、２つの４ビットラッチ352Aと352Bの
うちの第１のものへ入力されている。VRAM_OUT出力は４
ビットのデータブロックである。４ビットラッチは副信
号を再組合わせして、８ビットのデータブロックにする
ために用いられている。また、これらのラッチはデータ
クロック周波数を1280fHから640fHに低下させる。８ビ
ットのデータブロックは、ビデオRAM350への記憶のため
に副ビデオデータをサンプルした時に用いたものと同じ
640fHのクロックによって、FIFO354に書込まれる。FIFO
354のサイズは、2048×８である。８ビットデータブロ
ックは1024fHの表示器クロックによってFIFO354から読
出される。この1024fHの表示クロックは主ビデオ信号の
水平同期成分にロックされている。この独立した読出し
ポートクロックと書込みポートクロックを有する複数線
メモリを用いる基本構成により、オーソゴナルにサンプ
ルされたデータをオーソゴナルに表示することが可能と
なる。８ビットデータブロックは、デマルチプレクサ35
5によって、６ビットのルミナンス及び色差サンプルに
分割される。これらのデータサンプルは、必要に応じ
て、所要のフォーマット表示比を得るに必要な補間処理
を受け、ビデオデータ出力として書込まれる。
副チャンネルFIFOにおける読出し／書込みポインタ衝
突を避けるようにするためには、第１に、充分に大きい
メモリを選ぶ必要がある。33％切り詰めた普通のフォー
マット表示比のビデオを表示するために、サイズが2048
×８の副FIFOは、次のようにして計算された5.9本の線
のビデオデータを記憶できる。ここで、Ｎは回数、Ｌは
各線の長さである。82％が有効線期間であるとして、 Ｎ＝（2/3）＊（0.82）＊（640）＝350 Ｌ＝2048/350＝5.9 この発明の一態様では、フィールド当たり線２本より
大きいプリセッション周波数は起こりそうにないとして
いる。従って、副チャンネルに対して５本線FIFOを設計
基準とすれば、読出しポインタと書込みポインタの衝突
を充分防止することができる。
副チャンネルFIFOのメモリの使用法は第13図に示すよ
うに、マッピングすることができる。副信号路のFIFO35
4における書込みと読出しを制御するための線遅延
（Z-1）とリセットパルスを発生するＤ型フリップフロ
ップにより形成された簡略化した回路のブロック図を第
14図に示す。新しい主信号フィールドの開始点で、書込
みポインタはFIFOの始点にリセットされる。このWR_RST
_AXと示したリセットパルスは、H_SYNC_AXでサンプルさ
れたV_SYNC_MNという組合わせにより発生する。即ち、W
R_RST_AXは、主信号の垂直同期パルスの後に生じる副ビ
デオ信号の１番目の水平同期パルスで生じる。主信号の
２本の水平線分の後、読出しポインタがFIFO354の開始
点にリセットされる。このリセットパルスをRD_RST_AX
で表わす。即ち、RD_RST_AXは、主信号の垂直同期パル
スの後に生じる主ビデオ信号の３番目の水平同期パルス
で、更に別の言い方をすれば、WR_RST_AXパルスの後に
生じる主信号の２番目の水平同期パルスで発生する。
主信号と副信号は非同期なので、読出しポインタがリ
セットされた時に書込みポインタが正確にどこにあるか
という点については、あいまいなところがある。書込み
ポインタは読出しポインタより少なくとも２本の線だけ
先行していることはわかっている。しかし、副チャンネ
ル水平同期信号の周波数が主チャンネル水平同期信号よ
りも高い場合は、書込みポインタは図示の線２マーカよ
り先に進んでしまっているであろう。このようにして、
フィールド当たり線２本分より小さいプリセッション周
波数を持つ全信号について、ポインタの衝突が防止され
る。副チャンネルFIFO354は、適切にタイミングをとっ
た読出し及び書込みリセット信号を用いて、線５本分ず
つに分割される。この構成によれば、読出し及び書込み
ポインタは、各表示フィールドの開始点で、少なくとも
線２本分互いに離れて初期化される。
FIFOが完全な５本線長を持たないと、システムは書込
みポインタから読出しポインタまでのメモリ距離を犠牲
にする。様々な詰め込みモードについて、例えば、16％
詰め込みの場合にそのようになる。
16％詰め込みは、 Ｎ＝（5/6）＊（0.82）＊（640）＝437 Ｌ＝2048/437＝4.7 このような場合は、FIFOは５本線長より短いことがわ
かる。16％詰め込みの場合、実際のFIFOの長さは4.7本
の線の長さである。33％詰め込みについてのＮ式の係数
0.8はCPIPチップの動作上の限界を反映している。
FIFO読出しリセットと書込みリセットは有効ビデオ信
号の最低２本の線分は離れているので、上記の犠牲は、
読出しポインタが書込みポインタに追いつくことを許し
てしまうという障害となって現れる。また、画面内画面
プロセッサは、ビデオRAM350に512個より多くのビデオ
サンプルを記憶させることができないので、ビデオ線の
80％だけが有効であると考えられる。実際上は、これで
も、良好な有効ビデオ線が供給される。このような場合
において、プリセッション周波数の許容度は、より多く
の可視画面内容を得るために犠牲にされている。さら
に、副ビデオにはより多くの別の歪みが存在している。
最悪の場合でも、主ビデオ源と副ビデオ源の間で、フィ
ールド当たり１本線のプリセッションまでは許容でき
る。これは殆どのビデオ源については必要以上の許容度
となり、最も用いられることがないと考えられる特殊モ
ードについてだけ、プリセッション周波数の許容量が犠
牲とされる。
FIFOの非同期読出し及び書込みから生じる別の問題
は、副チャンネルビデオのインタレース（飛び越し構
成）の完全性を保持するという問題である。表示器は主
チャンネルビデオにロックされているので、表示されて
いるその時のフィールドの形式、即ち、上側のフィール
ドか下側のフィールドか、は主信号によって決まる。ビ
デオRAM350のメモリに記憶され、主チャンネルのフィー
ルドの開始点で読出し得る状態となっているフィールド
形式は、表示されたフィールド形式と同じであるかもし
れないし、同じでないかもしれない。ビデオRAM350に記
憶された副フィールド形式を主チャンネル表示のフィー
ルド形式に合わせるために変更する必要があるかもしれ
ない。
画面内画面プロセッサ320とゲートアレー300は、NTSC
信号の262.5本の線のフィールドを263本の線の上側フィ
ールド（奇数フィールドと呼ぶこともある）と262本の
線の下側フィールド（偶数フィールドと呼ぶこともあ
る）とに量子化する。これは、垂直同期信号が水平同期
を表わすパルスでサンプルされるという事実による。こ
れを第15図に示す。上側／下側フィールド形式指標は、
上側フィールドについては値１を有し、下側フィールド
については値０を持っている。上側フィールドは奇数番
目の線１〜263を含んでいる。下側フィールドは偶数番
目の線２〜262を含んでいる。第16図において、１番目
のフィールド形式指標U/L MAIN SIGNALは主ビデオチ
ャンネルのフィールド形式を表わす。信号HSYNC_AXは副
チャンネルの各線に対する水平同期信号を表わす。
フィールド形式指標U/L（Ａ）は、各副チャンネル線
が「正常」に書込まれている場合の、ビデオRAM350に記
憶されているフィールド形式を表わす。ここで用いられ
ている「正常」という語は、上側フィールドが受取られ
デコードされている時に、奇数番目の線１〜263がビデ
オRAM350に書込まれることを示す。フィールド形式指標
U/L（Ｂ）は、上側フィールドの受信中に上側フィール
ドの１番目の線がビデオRAM350に書込まれない場合の、
ビデオRAM350に記憶されているフィールド形式を表わ
す。この場合、１番目の線は、実際は下側フィールドの
最後の線（262番目）に付加される。これにより、線２
がフレーム中で最初の表示線となり、線３が２番目の表
示線となるので、実効的にはフィールド形式が反転した
ことになる。そこで、受取られた上側フィールドは下側
フィールドとなり、下側フィールドが上側フィールドと
なる。フィールド形式指標U/L（Ｃ）は、上側フィール
ドの最後の線が、下側フィールドが受取られる時にビデ
オRAM350に加えられる時の、ビデオRAM350に記憶された
フィールドの形式を表わす。この場合、線263が最初の
表示線となり、線１が２番目に表示される線となるの
で、フィールド形式が実効的に反転する。
上記のモードＢとＣにおける線の加減は、これらの線
が垂直リトレースまたは過走査（オーバスキャン）中に
生じるものなので、副チャンネル画面の画質を低下させ
ることはない。表示される線の順序が第18図に示されて
おり、実線は上側フィールドの線を表わし、点線は下側
フィールド線を表わしている。
主及び副チャンネル信号がプリセスするので、U/L M
AIN SIGNALは、副チャンネルU/L（Ａ、Ｂ、Ｃ）フィー
ルド形式指標に対して左または右にシフトする。図示の
位置では、決定エッジが領域Ａにあるので、データはモ
ードＡによってビデオRAM350に書込まれる必要がある。
モードＡが適当である理由は、画面内画面プロセッサが
垂直同期信号を受取っている時は、表示器がビデオRAM3
50からV_SYNC_MN（主チャンネル垂直同期）から読出す
ことを要求するフィールド形式と同じフィールド形式を
ビデオRAM350に書込むからである。信号がプリセスする
と、それらの信号の相対位置に応じてモードが変わる。
有効なモードを第16図の上部と第17図の表に線図的に示
す。モードＢとＣに重なりがあるが、これは、モードＢ
が有効な時間の大部分では、モードＣも有効であり、ま
た、モードＣが有効な時間の大部分で、モードＢが有効
であるためである。これは、262本の線の中の２本の線
を除いて真である。ＢとＣの両方のモードが有効な時
は、どちらのモードを用いてもよい。
この発明の構成によるインタレース完全性維持のため
の回路700のブロック図が第20図に示されている。回路7
00の出力信号は、第12図に示すように、ビデオRAM350と
副ビデオ信号路中のFIFO354と主信号路中のFIFO356に対
する書込み及び読出しリセット制御信号である。主ビデ
オ信号のフィールド形式は一対の信号VSYNC_MNとHSYNC_
MNから求められる。副ビデオ信号のフィールド形式は、
対応する一対の信号VSYNC_AXとHSYNC_AXから求められ
る。各信号対はゲートアレーで設定される予め定められ
た位相関係を持っている。この関係を第19図（ａ）〜第
19図（ｃ）に示す。この関係は両方の信号対に当てはま
る。各々の場合において、HSYNCは方形波で、その立上
がりエッジはそれぞれの信号の水平線の開始点に対応す
る。各場合において、VSYNCは１フィールドに１つの立
上がりエッジしか持たず、その立上がりエッジはそれぞ
れの信号の垂直フィールドの開始点に相当する。それぞ
れの信号対の立上がりエッジ間の関係は、副信号のフィ
ールド形式を主信号のフィールド形式に整合させる必要
がある場合に、どの様なステップをとらねばならないか
を決めるために、回路700によってテストされる。不明
確さを防止するために、主信号対の前縁は水平線期間の
1/8より近くはならない。副信号対の前縁は水平線期間
の1/10より近くはならない。このようにすることによ
り、前縁相互間のジッタが防止される。この関係はゲー
トアレー中のタイミング回路によって保証される。
主信号対VSYNC_MNとHSYNC_MNは第１のフィールド形式
回路702に入力される。第１のフィールド形式回路702は
２つのＤ型フリップフロップを含んでいる。１つのケー
スでは、HSYNC_MNはVSYNC_MNによってサンプルされる。
即ち、VSYNC_MNはクロック入力である。このフリップフ
ロップの出力は主信号に対する上側／下側フィールド指
標UL_MNで、これは、上側フィールド形式に対しては論
理HIで、下側フィールド形式に対しては論理LOである
が、これは任意事項である。他方のケースでは、VSYNC_
MNは、第14図に関して説明したフリップフロップ852に
おいてなされるのと丁度同じように、HSYNC_MNによって
サンプルされる。これによって、水平信号に対して同期
された垂直信号である出力VHが供給される。
副信号対VSYNC_AXとHSYNC_AXは、同じく２つのＤ型フ
リップフロップを有する第１のフィールド形式回路710
へ入力される。一方のケースでは、HSYNC_AXはVSYNC_AX
によってサンプルされる。即ち、VSYNC_AXはクロック入
力である。このフリップフロップの出力は副信号に対す
る上側／下側フィールド指標UL_AXで、これは、例え
ば、上側フィールド形式に対しては論理HI、下側フィー
ルド形式に対しては論理LOとなる。しかし、これも任意
決定事項である。他方のケースでは、VSYNC_AXは、第14
図に関して説明したフリップフロップ852においてなさ
れるのと丁度同じように、HSYNC_AXによってサンプルさ
れる。これによって、水平信号に対して同期された垂直
信号である出力VHが供給される。
両方の信号についてのフィールド形式の決定が第19図
（ａ）〜第19図（ｃ）に示されている。フィールドエッ
ジの立上がり開始が、第19図（ｂ）に示すように、水平
線期間の前半に生起する場合は、フィールド形式は下側
フィールド形式である。また、フィールドエッジの立上
がり開始が、第19図（ｃ）に示すように、水平線期間の
後半に生じる場合には、そのフィールドは上側フィール
ド形式である。
主信号に対するVHとHSYNC_MNは遅延回路704、706及び
708に入力される。これらの遅延回路は出力信号WR_RST_
FIFO_MN、RD_RST_FIFO_MN及びRD_RST_FIFO_AXの適正な
位相関係を保証するための水平線期間遅延を与える。Ｄ
型フリップフロップによって実施できる、この遅延動作
は、第14図に示す回路と同様である。書込みポインタと
読出しポインタ間に、２乃至３水平線期間の遅延が与え
られる。
上側／下側フィールド形式指標UL_MNは第16図の上部
に示すU/L MAIN SIGNALに相当し、UL_SEL比較器714に
対する一つの入力となる。比較器714への他の入力はUL_
AXテスト発生器712によって供給される。テスト発生器7
12は、クロック入力としてのHSYNC_AXの外に、UL_AXフ
ィールド指標を入力として持っている。テスト発生器71
2は第16図の下の方に示す、３つの起こりうるモード
Ａ、Ｂ及びＣに対応する信号U/L（Ａ）、U/L（Ｂ）及び
U/L（Ｃ）を供給する。信号U/L（Ａ）、U/L（Ｂ）及びU
/L（Ｃ）の各々は、同じく第16図に示すU/L_MNの決定エ
ッジの時点でUL_MNと比較される。UL_MNがU/L（Ａ）と
整合する時は、フィールド形式が合っているので、イン
タレースの完全性を保持するための処理をする必要はな
い。UL_MNがU/L（Ｂ）と整合する時は、フィールド形式
が合って居ないことになる。この場合は、インタレース
の完全性を維持するために上側フィールドの書込みを線
１本分遅延させる必要がある。UL_MNがU/L（Ｃ）と整合
する時は、フィールド形式が合っていないので、インタ
レースの完全性を維持するために、下側フィールドの書
込みを線１本分進める必要がある。
この比較の結果がRST_AX_SEL選択器回路718へ入力さ
れる。その他の入力はRST_AX_GEN発生器716によって生
成された３つの垂直同期信号RST_A、RST_B及びRST_Cで
ある。この３つの垂直同期信号RST_A、RST_B及びRST_C
は、比較器714の出力に従ってインタレース完全性を維
持するための補正処理を実施するため、あるいは実施し
ないために、互いに異なる位相を持っている。遅延回路
722が選択された垂直同期信号を副ビデオ入力に再同期
させて、WR_RST_VRAM_AXを生成させる。遅延回路720は
同様の動作をして、RD_RST_VRAM_AX及びWR_RST_FIFO_AX
を生成する。第16図に示すように、モードＢとＣはほと
んどの時間オーバラップしている。実際、525の比較の
中、モードＢとＣのいずれかではなく、一方のみを必要
とするのは、２つだけである。比較器714は、モードＢ
とＣの両方が有効なときは、ＢよりもＣを優先するよう
にすることができる。この選択は任意であり、他の回路
条件に基づいて決めることができる。
フロントページの続き (72)発明者 アーソズ，ナタニエル ハルク アメリカ合衆国 インデイアナ州 46112 ブラウンズバーグ イースト・ ステート・ロード 136 6565 (72)発明者 キヤンフイールド，バース アラン アメリカ合衆国 インデイアナ州 46226 インデイアナポリス ノース・ ハートマン・ドライブ 5129 (56)参考文献 特開 昭63−207284（ＪＰ，Ａ) 特開 平２−33272（ＪＰ，Ａ) 特開 昭63−258173（ＪＰ，Ａ) 特公 昭59−37913（ＪＰ，Ｂ２)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１と第２のビデオ信号それぞれに対し
    て、これらビデオ信号それぞれが第１または第２のフィ
    ールド形式のどちらを持つかを示す信号をそれぞれが出
    力する第１と第２のフィールド形式検出手段と、 上記第２のフィールド形式検出手段に応答して、上記第
    １と上記第２のビデオ信号の間の種々のフィールド形式
    状態を示す複数のフィールド形式指標信号を発生させる
    手段； 上記第１のビデオ信号のフィールド形式と、上記複数の
    フィールド形式指標信号とを比較し、上記第１のビデオ
    信号のフィールド形式に適合するフィールド形式指標信
    号を表す比較結果を出力する比較手段； 上記第１と上記第２のビデオ信号の間の種々のフィール
    ド形式状態に対応した複数のインターレース補正信号を
    発生する手段； 上記第１と上記第２のビデオ信号との合成表示におい
    て、インターレースの完全性を維持するように、上記第
    ２ビデオ信号のフィールド形式を上記第１のビデオ信号
    のフィールド形式に整合させるために上記第２ビデオ信
    号のフィールド形式を制御するための、上記比較手段か
    らの出力信号にしたがってインターレース補正信号を上
    記複数のインターレース補正信号から選択する手段； とから構成されるフィールド形式整合システム。
  2. 【請求項２】第１と第２のビデオ信号それぞれに対し
    て、これらビデオ信号それぞれが第１または第２のフィ
    ールド形式のどちらを持つかを示す信号をそれぞれが出
    力する第１と第２のフィールド形式検出手段と、 上記第２のフィールド形式検出手段に応答して、上記第
    １と上記第２のビデオ信号の間の種々のフィールド形式
    状態を示す複数のフィールド形式指標信号を発生させる
    第１信号発生器； 上記第１のビデオ信号のフィールド形式と、複数のフィ
    ールド形式指標信号とを比較し、上記第１のビデオ信号
    のフィールド形式に適合するフィールド形式指標信号を
    表す比較結果を出力する比較器； 上記第１と上記第２のビデオ信号の間の種々のフィール
    ド形式状態に対応した複数のインターレース補正信号を
    発生する第２信号発生器； 上記第１と上記第２のビデオ信号との合成表示におい
    て、インターレースの完全性を維持するように、上記第
    ２ビデオ信号のフィールド形式を上記第１のビデオ信号
    のフィールド形式に整合させるために上記第２ビデオ信
    号のフィールド形式を制御するための、上記比較器から
    の出力信号にしたがってインターレース補正信号を上記
    複数のインターレース補正信号から選択する手段； とから構成されるフィールド形式整合システム。
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